CN1555529A - 通信硬件模块之间的高速串行数据传输 - Google Patents

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CN1555529A CNA028180747A CN02818074A CN1555529A CN 1555529 A CN1555529 A CN 1555529A CN A028180747 A CNA028180747 A CN A028180747A CN 02818074 A CN02818074 A CN 02818074A CN 1555529 A CN1555529 A CN 1555529A
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Abstract

本发明公开了一种变码器多路复用器，其使用串行差分协议在机箱中的板间传输如MPEG2包的数字包。所公开的多路复用器可以获得至少为常规系统的二倍的数据传输速率。因此，可以高效地把数字数据包发送给穿越底板的其它板上的目的处理引擎。使现有技术中对定制底板设计与用于在板间以并行方式发送数据的分立硬件的需求得以避免。取而代之的是，使用了被设计为专用于从任意插槽到任意插槽进行IP数据通信的底板结构。还应用了改进的协议，用来在板间串行发送数据，从而提供了价格低廉的、可升级的灵活的硬件解决方案。优选实施例中使用了具有高连接速度的LCDS发送器/接收器对。

Description

通信硬件模块之间的高速串行数据传输
根据35 U.S.C§119(e)的规定，本申请要求美国临时申请第60/322,063的优先权益，该申请于2001年9月13日提交，题目为“用于MPEG2包路由的高速串行差分协议”，在本文当中通过引用结合了该临时申请。
发明领域
本发明涉及用于进行高速数据通信的系统、方法、协议、装置，并涉及到其中的软件。更具体地，本发明涉及到根据差分串行网际协议(IP)在通信硬件之间的数字数据传输。因此，本发明的总体目标是提供具有这个特征的新颖系统、方法、装置及软件。
背景技术
近年来，随着信息时代的到来，为了满足以前所未有的速度增加的对快速传输不断增加的信息传输选择的要求，数字通信硬件发展的更加复杂而且专用化。例如，典型的现代通信系统中可能包括一个或多个信号接收机、解码器、调制器、数据服务器、视频流服务器、交易、账单及条件访问处理器、通信控制器与/或宽带媒体路由器。在对数据流进行复用时，或者在对已经被复用的数据流进行再次复用时，宽带媒体路由器与/或传输多路复用器尤为重要，并得到广泛应用。特别地，将宽带媒体路由器用来处理多路传输流，例如经MPEG2(运动图像专家组)编码的时频流，并因此将其用于产生视频仪器如数字电视、个人多用记录器(PVR)等等的输出流。宽带媒体路由器能提供的处理功能包括(例如)：代码转换、插入广告、增加IP条件数据(ipportunistic data)、对接收到的业务进行重新复用以提供新的信道调节(channel line-up)，等等。由于这些特征，使这类路由器成为现代数字通信系统中的重要装置，而在这些通信系统中，常规的路由器对信息传输的速率产生严重的限制。
典型情况下，宽带媒体路由器包括不同的硬件部件，由于必须在这些不同的部件间进行信号的通信，必须将这些硬件连接起来以进行通信。典型情况下，用底板(backplane)将这些部件进行连接，底板是用来将这些安放在机架或底盘内的支架上的部件进行互连的电路板。对于以特殊方式对部件进行互连从而获得希望的功能而言，定制的底板设计方法已经成为典型的解决方案。这些定制设计方法将分立硬件组合起来在由底板连接的不同部件(例如电路板)之间以并联方式发送数据。尽管在某种程度上效率较高，但这些常规设计方法成本高昂，而且是单独用途的解决方案，因此既没有效率又不会节省成本。此外，它们的带宽受到限制，这给使用它们的系统带来限制。
因此，在该技术领域中，存在对这样的新型方法、系统和装置的需求，其中可以回避常规底板设计方法以及与其相关的分立硬件中涉及的现有技术要求，也可以避免由此带来的限制。本发明提供了具有上述及其它优点的解决方案。
发明内容
对于在通信硬件间串行传输数字数据而言，通过提供高速网际协议通信系统(例如传输多路复用器)，本发明的一个形式满足了上述需求，并克服了相关技术中上述的以及其它不足。系统中包含一个机架亦即通过机架连结在一起进行通信的多个电路板。在机架中容纳有多个电路板和一块底板(或者中间板)，底板上带有控制数据总线和串行信息数据总线，用来将多个电路板连结在一起进行通信。多个电路保中包括一块输入板，作用是接收并行数据流并向串行数据总线上发送差分串行数据流。输入板中带有串行器，作用是将处理过的并行数据流转换为串行数据流，输入板中还带有发送器，作用是将串行数据流发送到机架中的串行数据总线上。系统还有至少一块带有串行数据接收器以及解串器的其它电路板。接收器最好从串行数据总线与带有时钟恢复功能的解串器上接收串行数据流。然后，根据通过控制数据总线接收到的控制信号将接收到的串行数据流转换为输出数据流。
在本发明的多个优选实施例中，通信系统可以是传输多路复用器，其中，在通信硬件之间通过串行数据总线传输的串行数据包括经MPEG2编码的数据包。在这个实施例中，每个数据包中最好包括带有目标媒体加速器数据的头、MPEG2数据包以及带有时戳的注脚。
作为本发明的优选特征，发送器可以是低压差分信号发送器，接收机可以是低压差分信号接收器，数据可以从发送起到接收器间进行单向传输。
在本发明的这些优选实施例中的某些内，输入板可以带有(例如)十一个低压差分信号发送器，其它电路板可以带有(例如)四个低压信号接收器。本发明的系统中这种特殊结构可以使从输入板传送给其它电路板的串行数据流的速率至少达到大约324Mbps。在替代实施例中，可以在每个电路板中使用多达十二个发送器以及十二个接收器。
在本发明的某些实施例中，一些连接起来进行通信的电路板可以是变码器板，其上带有低压差分信号接收器，用于通过串行数据总线接收串行数据流，还带有媒体加速器处理器，用于产生输出的数据流。其它电路板可以是时分多路复用器板，其上带有至少一个加速媒体处理器以及至少一个低压信号接收器，用于通过串行数据总线接收串行数据流。本发明的某些实施例还可以包括CPU板，它通过控制数据总线连接到输入板上进行通信。本发明的输入板还可以用现场可编程门阵列实现，它的功能包括：执行包标识符滤波、执行包标识符混叠、判断向哪里发送或传送串行数据。
根据本发明的方法实施例，提供的方法的作用是利用网际协议底板在支架内的电路板间实现数字包通信。可以使用串行差分协议进行包通信。与相关技术中可能达到的速率相比，这为包的传输提供了更高的速率。
本发明的其它装置实施例可以包括高速网际协议底板(或中间板)，用于将一个输入板与至少一个其它电路板形成连接进行通信。在这些实施例中，底板中最好包括cPCI控制数据总线，用于向其它电路板发送控制数据，还应包括串行数据总线，作用是从输入板向其它电路板串行发送内容数据，其中，控制数据总线以及串行数据总线包含独立的通信路径，将输入板与其它电路板连接在一起。
本发明还包括在通信硬件之间串行传输数字数据的方法。本发明的这些方法实施例中的某些包括：通过控制数据总线以及串行信息数据总线将通信硬件连接进行通信，接收并行数据流，将并行数据流进行串行编码，将串行数据流发送到串行数据总线上，通过串行数据总线接收串行数据流以及根据通过控制数据总线接收的控制信号将接收到的串行数据流转换为输出数据流。
自然，本发明的上述方法尤其适用于使用上述的本发明的装置。类似地，本发明的装置实施例很好地适用于执行上文提及的发明方法。
对于本领域内的普通技术人员，通过下面介绍的优选实施例、权利要求书以及附图，本发明的许多其它优点和特点将变得更为清晰。
附图说明
参考附图，将对本发明的优选实施例进行详细说明，其中相同的数字代表相同的步骤与/或结构。其中：
图1为表示根据本发明的传输多路复用器的应用的示意图，图示了TMX以及多个其它装置；
图2为表示用于根据本发明一个实施例的TMX底板中的典型数据传输方案的示意图；
图3为表示根据本发明优选实施例的典型TMX内的网际协议(IP)总线的应用的框图；
图4为表示在图2所示的TMX内使用的底板中的连接器上的IP路由的示意图；
图5示意了用于图2所示的TMX的IP总线，具体而言包括在较大的机架中的输入(INP)板、变码器(TRC)与/或多路复用器(MUX)板、中央处理单元(CPU)板以及热交换控制器(HSC)板；
图6对用于如图5所示的、根据本发明一个替代实施例的较小的机架内的IP总线进行概述；
图7为根据本发明优选实施例的TMX的高级框图(high-levelblock diagram)；
图8为典型的输入处理器扳的框图，它可以用在如图7所示的TMX中；
图9示意了用于本发明优选实施例的数据包结构，该包中包括路由头(1字节)、MPEG2包(188字节)以及后缀时间戳(4字节)；
图10为输入处理器的现场可编程门阵列(FPGA)实现的功能框图；
图11示意了用于本发明的输入处理器的典型PID表；
图12表示用于本发明的输入处理器的内存访问方案实例以及内存划分；
图13为带有根据本发明的优选实施例的低压差分信号(LVDS)接收机的变码器板的框图。
具体实施方式
图1为表示发明中TMX 20典型应用的高级系统框图，与TMX 20一起画出的还有控制系统以及许多其它装置。TMX系统可以使用(例如)摩托罗拉计算机集团(MCG)的机箱CPX8216IP，或者是满足低端需要的定制的CPX1205IP机箱。CPX8216IP是一个16插槽12RU的机箱，CPX1205IP是一个5插槽3RU的机箱。CPX8216IP的底板具有一个可取的特点，即它包括两个区域(domain)，因此可以完全实现1∶1的冗余。CPX8216IP与CPX1205IP都是紧凑的PCI机箱。它们都适用于深度为18”的机架，可以从前面或后面插卡，可以安装AC或DC电源模块。
如图2、3与7所示，这些机箱中的每一个都包括底板30(或者更具体地说，包括被称为中间板的特殊类型底板)，带有两条独立的通信总线。它们是：(i)紧凑PCI(cPCI)(总线32)，它是64位宽的总线，运行速度为33MHz；(ii)串行IP互连(总线34)。IP总线34可以是单向总线或双向总线，在总线上可以高达1GHz的速率将数据发往任何电路板或从中接收数据。图5中示意了一种用于8216IP机箱的优选结构。在这个实施例中，位于8216IP机箱中心的四个插槽优选地容纳两个主CPU板以及两个热交换控制器(HSC)板46。HSC板46用于两个主要目的：(i)桥接两个PCI域，从而呈现为一个12插槽PCI总线(而不是像冗余的情况那样呈现为两个6插槽PCI总线)；(ii)提供热交换功能。也可以使用本发明范围内的其它结构。例如，可以在8216IP机箱中安装单个CPU板。
如上所述，8216IP机箱与CPX1205IP机箱中的每一个都带有两条独立的通信路径；也就是说，cPIC总线32的作用是用于配置与控制，并将压缩码流传送到MUX 60；IP互连总线34，通过该总线可以把接收到的数据发送给任何电路板，例如具有代表性的变码器卡(TRC)70’或MUX卡60’。根据本发明的优选实施例，为了将MPEG2包传送给任意板上的任意处理器，最好将IP互连总线34用于传送MPEG2包。这最好通过使用被称为SerDes的装置族实现，它们可以对数据进行串行编码及解串。串行器与解串器(它们包括在解串器端的时钟恢复)的作用是使穿过底板30的串行链路能够将数据从一块板传给另一块板。特定的优选实施例中使用了串行器/解串器对，它们的串行链路是低压差分信号(LVDS)。如同图6所指出的，系统将对穿越底板30的固定位置进行限定，它能够容纳输入板(例如输入板50’)。优选地，将其余的可用插槽或位置保留给TRC或MUX卡(70’与60’)。输入板50’上安装有串行器54，而TRC及MUX卡(70’与60’)上安装有解码器(分别为74和64)和多个媒体加速处理器。可以将任意的输入包传送给任意目标卡上的任意目标媒体加速处理器(MAP)(例如66或76)。为了对这个传递信息的流程进行控制，前面提及的两个优选机箱都能够容纳CPU卡40，例如基于Motorola 750 PowerPC的CUP卡(具体参见图4及7)。本领域内的技术人员应该理解，也可能使用其它实现方式。
图4表示CPX8216IP底板中的连接器上的IP路径的示意图。如此图所示，每个连接都包括两个差分对；接收端(Rx)与发送端(Tx)，相邻的两个插槽之间以及插槽自身上有点对点连接。此外，由两个差分对穿越底板30，作用是将公共时钟参考47与同步信号48发送到每块板上，从而可以保持系统的同步。
由于8216IP底板被设计为用于以太网连接，在优选实施例中仅需要使用可用互连中的一部分(即发送线)。这是由于如下事实：即在本发明的一个优选结构中，数据传输是单向进行的。根据本发明，可以使用LVDS发送器54与接收器64和74取代以太网链路。这也使得在板间实现了更高的有效负载数据速率链路。为了降低成本，可以将插槽S1到S4指定给如图5所示的输入处理器(INP)板50’，而8216IP机箱内其余的插槽S5-S6与S11-S16可以容纳TRC或MUX板70’或60’。每个INP板50’中最好包括多个(例如十一个)LVDS发送器54，而每个TRC或MUX板70’或60’中最好包括更少数目(例如四个)的LVDS接收器74或64。在发送器与接收器之间，最好使用带有相关的起始和终止位的十比特数据总线传输数据。当时钟速率为27MHz时，它可以产生的数据传输速率为324Mbps(12比特X27MHz＝324MHz)。在下文中，结合图13，将对这种配置的结构与功能进行更详细的讨论。
1205IP机箱中的底板可以提供上述8216IP机箱的许多特点。例如，由于图6中的1205IP底板被设计为用于以太网连接，在优选实施例中仅需要使用可用互连中的一部分(即发送线)。这也是由于如下事实：即在优选结构中，数据传输是单向进行的。为了在两个板之间实现更高的有效负载数据速率链路(例如216Mbps)，可以使用LVDS发送器54与接收器74或64取代以太网链路。虽然优选地将插槽S1’指定为容纳INP板50’，插槽S2’或插槽S3’的每一个都可以容纳INP、TRC或MUX板(50’、70’或60’)中的一个。最后，插槽S4’可以容纳TRC或MUX板70’或60’。
在图7种提供了优选TMX的高级框图。TMX可以服务于多种用途，例如高清晰度(HD)电视与标准清晰度(SD)电视加/去(Add/Drop)多路复用、广告插入、IP数据处理以及加密。由TMX 20接收到的输入信号22可以具有许多广为熟知并被广泛应用的格式。这些输入信号格式包括(例如)ASI、DHEI与DS3。尽管系统中可以使用的信号输入及输出的路数和类型只不过是选择设计方案的一个因素，当使用上述优选机箱时，系统中可以支持多达四十路ASI输入。输出数据流的格式可以是下列格式的任意组合：ASI、DS3、SMPTE-310M或DHEI。
图8中示意了输入处理器INP 50’的典型实现。输入处理器(INP)50’的主要功能是：接收多个数据流(例如多达10路MPEG2数据流)，执行包标识符(PID)滤波和混叠，根据主CPU板通过控制总线提供的配置数据判断将数据传送到哪里进行处理。在图8所示的实现方案中，INP卡50’通过LVDS驱动器与串行总线34将TRC或MUX板作为目的，通过PCI总线将CUP作为目的。尽管典型的输入数据包长度为188字节，输出包的长度最好为193字节，并包含三个部分：1个目的MAP处理器字节+188字节的内容数据包+4字节的时间戳。每个目的MAP与/或MUX所支持的最大数据速率为324Mbps。本领域内的技术人员应该理解，其它实现方案也是可能的。
现在转到图9，本图示意了优选数据传输包80的结构。根据本发明，在接收到的数据中滤除空包，在写入SRAM前，将其送入先入先出(FIFO)(存储器)中进行速率转换。根据本发明的优选实施例，出于路由与加时戳的目的，在每个内容数据包80(在图9中的情况内，为MPEG2数据包)上都安排了头82与脚注(footer)86。例如，193字节的包中的第一个字节(目的映射字节)被用作头32，它的作用是将接收数据包的变码器或复用器上的特定处理器指定为目的。例如，脚注86中包含四个字节对象，它紧随内容数据包之后，且被用作时间戳。在接收板处理该时间戳，以修正程序时钟参考(PCR)。本领域内的技术人员应该理解，其它实现方案也是可能的。
图10为优选输入处理器50的结构框图。本领域内的技术人员应该理解，其它实现方案也是可能的，在这个有代表性的实施方案中，用现场可编程门阵列(FPGA)与SRAM内存实现了处理器50。如图10中的实施例所示，采用了(最好)带有十个轮辐的SRAM堆栈轮(wagonwheel)90内存访问方案，以54MHz的优选时钟速率运行。下表1列出了一些支持的输入数据速率。
表1
    输入数目   最大输入速率(Mbps)
    10     65.50
    9     72.77
    8     81.87
    7     93.57
    6     109.16
    5     130.99
    4     163.74
    3     175.00
    2     175.00
    1     175.00
在优选FPGA中，对于并非所有输入端都接收信号的情况，堆栈轮无需从头到尾遍历，从而可以获得更高的数据速率。在这种情况下，只需对堆栈轮中与每个有效输入对应的那部分进行遍历。每个端口的缓冲器大小可以包括(例如)512个包。由于每次内存访问最好为32字节宽，SRAM最好在包的边界进行操作，在每次读或写操作的过程中，可以传输196个字节。考虑到十个输入都有效的情况，对于每个端口，写操作将需要四十九个54MHz周期，而读操作则需要五十四个54MHz周期，完成堆栈轮的遍历需要乘以十(1030个周期)，从而向每一个端口的SRAM写入或从中读出196个字节。
当从包内存SAM中读出数据时，通过访问PID表格SRAM来确定PID混叠、目的板以及用于要处理的包的目的MAP。CPU通过PCI总线对SRAM进行配置。在图11中表示了对每个地址位置的定义，将在下文中对其进行讨论。实际的包内存可以按照图12所示的方式进行划分。
现在转到图11，本图示意了根据本发明的输入板PID表格110的实例。如图所示，PID表格110中的每个入口都包括用于CPU、MAP目的、插槽目的以及13比特MPEG2包PID混叠的高与低优先级队列。在工作中，INP 50使用这个数据，以多种方法中的任意一种，将包通过传输复用器进行传送。例如，可以将数据送往单独插槽或许多插槽、单独MAP或许多MAP，与/或CPU中。本领域内的技术人员应该理解，其它实现方案也是可能的。
在图12中，示意了访问内存的典型方法120以及内存的划分。根据本发明，使用串联的端口号码以及PID号码访问内存位置，对数据进行存储及检索。对于这个系统，地址中的高四位代表端口，而较低13位代表PID。因此，地址字段为17比特地址字段。本领域内的技术人员应该理解，其它寻址方案也是可能的。
图13中示意了根据本发明一个实施例的变码器(TRC)70。如本图所示，TRC 70的基本功能是接收四路LVDS数据流，并将这些流发送给五个MAP处理器76的一个。如上所述，在这个实施例中，TRC 70接收到的数据包长度最好为193字节：包括1字节的目的MAP标识符、188字节的MPEG2内容包与4字节的时间戳。在特定的优选实施例中，通过在TRC 70的一个MAP处理器上驻留的此功能写入代码，而将其它四个MAP用作变码器，则可以将TRC配置为改进的MUX卡。为了降低成本，TRC 70还可一带有一个与它相连的ROM。这可以使TRC成为整个系统的主时钟(将参考时钟(27/4MHz)注入底板)，还可以使时戳同步信号根据它终端的计数对所有电路板进行同步。通过数字控制振荡器(NCO)从44.736MHz的时钟获取DHEI频率及27MHz频率。在替代实施例中，没有将TRC配置为主时钟发生器。在这个替代实施例中，系统从底板接受27/4MHz时钟以及时戳同步信号，并将它的时戳计数器同步到这个频率上。
现在参考图13，此图表示MAP处理器76，它可以通过PCI总线接受代码下载、配置及量化，并提供状态与缓冲器特性。MAP处理器中的每一个都能够根据常规的变码算法对视频包进行代码转换，从而对输出数据流进行压缩。在如图13所示的优选变码器实现方案中，MAP缓冲器使任何相关的音频或数据基本流产生延迟，从而可以把它们与经变码的视频数据组合到一起。根据本发明的这个特点，在已经对视频(数据)完成变码后(而且已经执行其它处理，例如插入广告)，通过PCI将再次合成的码流发送给MUX MAP。
现在应该理解的是，在使用能够获得高数据传输速率的串行差分协议的机箱中，本发明提供了使用网际协议底板在板间传输数字包(例如MPEG2包)的装置与方法。因此，对于将数字包(例如MPEG2包)传送给穿越底板的目的处理引擎的问题，本发明提供了解决方案。此外，本发明的解决方案避免了现有技术中的要求：用常规底板设计以及分离硬件来在板间以并联方式发送数据。取而代之的是，本发明使用了专门用于从机箱内任意插槽到任意插槽进行IP数据通信的底板设计结构。本发明还提供了新的协议，用来在板间串行传送数据，从而提供了价廉的、可升级的、灵活的硬件解决方案，方案中最好使用具有高连接速度(例如324Mbps)的发送器/接收器对。通过将任意多路MPEG2传输流(例如十路)发送给任意多个板上的任意多个目的处理器，可以获得最大的灵活性。
在公开的一个实施例中，使用Motorola MCG 8216IP十六插槽机箱提供板到板的数据通路。这个优选硬件解决方案使得数据包可以从输入板上的多个输入端中任一个发送到系统中任何其它板上的任意MPEG2处理引擎上。在输入板上提供了低压差分信号(LVDS)发射器，在其它板上提供了LVDS接收器。出于路由以及加时戳的目的，在每个数据包上最好安放头与脚注。在如图13所示的变码器实施例中，由193字节包中的第一个字节提供头，头的作用是指定每个变码器板上五个处理器中特定的一个作为目的。定制的脚注提供了时戳，它最好由整个193字节包的最末四个字节构成。这个时戳可以从与两块卡(例如输入处理器卡与变码器卡)之间同步的独立运行的计数器(freerunning counter)中获得。在接收端，使用第一个字节将内容信息传送给变码器上的五个处理器中的一个，然后将其去除。接收板上的处理器使用最后四个字节中的时戳修正程序时钟参考。这种硬件解决方案使系统的成本最低，并优化了数据传输速度。机箱最好是改进的紧凑PCI机箱，其中包含IP互连，并将指定的插槽用作串行互连，从而为其它重要任务释放了PCI带宽。
尽管用在此认为是最实用的以及优选实施例对本发明进行了说明，需要理解的是，本发明并不限于共识的实施例，而是希望包含在不背离权利要求书的精神与范围的情况下做出的多种修改和等效配置。例如，参考上面的说明，应该理解，本发明中对最佳的空间关系的描述(包括尺寸、材料、形状、形式、功能与工作方式、组装及使用)只是为了便于本领域内的技术人员的理解，权利要求书中希望包含如图所示的以及在本规范中进行说明的全部等效关系。因此，前述的内容仅是对本发明的原则进行的示意性的，并非无遗漏的说明。

Claims (25)

1.一种用于在通信硬件间串行传输数字数据的高速网际协议通信系统，其包括：
用于容纳多个板的机箱，该机箱包括底板，该底板包含控制数据总线与串行有效数据总线，用于将多个板连接到一起进行通信；
所述多个板包括一输入板，用于接收输入的并行数据流，并将串行数据流发送到串行数据总线上，所述输入板上包括串行器，用来将接收到的并行数据流转换为差分串行数据流，还包括发送器，用于将串行数据流发送到穿行数据总线上；和
所述多个板进一步包括带有串行数据接收器与解串器的至少一个其它板，所述接收器从串行数据总线上接收串行数据流，所述解串器根据通过所述控制数据总线接收到的控制信号来将接收到的串行数据流转换为输出数据流。
2.根据权利要求1所述的通信系统，其中，所述通信系统包括传输多路复用器。
3.根据权利要求1所述的通信系统，其中，在通信硬件间通过串行数据总线传输的串行数据包括经MPEG2编码的数据包，每个数据包中包括带有目的MAP标识符的头、MPEG2数据包和带有时戳的脚注。
4.根据权利要求1所述的通信系统，其中
所述发送器是低压差分信号发射器；
所述接收器是低压差分信号接收器；和
数据从所述发送器到所述接收器进行单向传输。
5.根据权利要求1所述的通信系统，其中
所述输入板包括十一个低压差分信号发射器；和
所述至少一个其它板包含四个低压信号接收器。
6.根据权利要求1所述的通信系统，其中
从所述输入板到所述至少一个其它板的串行数据传输的速率至少为约324Mbps；和
所述控制数据总线包括一cPCI数据总线。
7.根据权利要求1所述的通信系统，其中，所述至少一个其它板为变码器板，其包括带有时钟恢复的低压差分信号接收器，用于通过串行数据总线接收串行数据流，还包括媒体加速处理器，用于产生输出的数据流。
8.根据权利要求1所述的通信系统，其中，所述至少一个其它板为时分多路复用板，其包括至少一对低压信号接收器，用于通过串行数据总线接收串行数据流，还包括至少一个媒体加速处理器。
9.根据权利要求1所述的通信系统，其中，所述多个板进一步包括CPU板，它通过所述控制数据总线连接到输入板进行通信。
10.根据权利要求9所述的通信系统，其中
在所述通信硬件间通过所述串行数据总线传输的串行数据包括经MPEG2编码的数据包；
所述多个板进一步包括变码器板，其包括低压差分信号接收器，用于通过所述串行数据总线接收串行数据流，还包括媒体加速处理器，用于产生输出的数据流；
所述输入板包括现场可编程门阵列，其包括用于如下操作的装置：
执行包标识符滤波与混叠；
向CPU提供与所述输入数据流相关的信息；
缓存所述经编码的数据包；
将所述经编码的数据包发送给所述媒体加速器处理器。
11.一种用于在传输多路复用器内串行传送数字数据的系统，其包括：
用于容纳多个板的机箱，该机箱包括底板，其包含将至少一个输入板与至少一个其它板连接到一起进行通信的cPCI总线与串行数据总线；
CPU板，其通信连接到所述cPCI总线，并为所述cPCI总线提供控制信号；
所述输入板对接收到的并行数据流做出响应，将串行数据流发送到所述串行数据总线上，该输入板上包括串行器，用来将接收到的并行数据流转换为差分串行数据流，还包括低电压差分发送器，用于将所述串行数据流发送到所述串行数据总线；和
所述至少一个其它板包括串行数据接收器与解串器，所述接收器从所述串行数据总线接收串行数据流，所述解串器根据通过所述cPCI总线从CPU板接收到的控制信号来将所述接收到的串行数据流转换为输出数据流。
12.根据权利要求11所述的系统，其中，在所述输入板与所述其它板间通过所述串行数据总线传输的串行数据包括经MPEG2编码的数据包，每个数据包中包括带有目的MAP标识符的头、MPEG2数据包和带有时戳的脚注。
13.根据权利要求11所述的系统，其中
所述接收器是带有时钟恢复的低压差分信号接收器；和
将数据从所述发送器到所述接收器进行单向传输。
14.根据权利要求11所述的系统，其中
所述输入板包括十一个低压差分信号发射器；和
所述至少一个其它板包括四个低压信号接收器。
15.根据权利要求11所述的系统，其中，所述至少一个其它板为变码器板，其包括低压差分信号接收器，用于通过所述串行数据总线接收串行数据流，还包括MAP，用于产生输出的数据流。
16.根据权利要求11所述的系统，其中
所述系统包括至少两个其它板，和
所述输入板进一步包括：
用于接收多个输入数据流的多个端口；
用于对输入流执行包标识符滤波和混叠的装置；
用于从所述输入流中捕获控制信息的装置；
用于对接收到所述多个输入流做出响应，通过所述串行数据总线将多个独立串行数据流发送给所述至少一个其它板的装置；
用于缓存所述串行数据流从而降低数据堵塞发生概率的装置。
17.一种用于在通信硬件间串行传输数字数据的系统，其包括：
用于通过控制数据总线及串行数据总线将通信硬件连接起来进行通信的装置；
用于接收并行数据流、对该并行数据流进行串行编码以及将所述串行数据流发送到所述串行数据总线上的装置；和
用于通过所述串行数据总线接收串行数据流、以及根据通过所述控制数据总线接收到的控制信号来将所述接收到的串行数据流转换为输出数据流的装置。
18.根据权利要求17所述的系统，其中，通过所述串行数据总线传输的串行数据包括经MPEG2编码的数据包，每个数据包中包括带有目的MAP标识符的头、MPEG2数据包和带有时戳的脚注。
19.根据权利要求17所述的系统，其中
所述用于发送的装置中包括低压差分信号发送器；
所述用于接收串行数据流的装置包括低压差分信号接收器；和
将所述串行数据从所述发送器到所述接收器进行单向传输。
20.根据权利要求11所述的系统，其中，用于接收串行数据流的装置包括变码器，该变码器带有低压差分信号接收器，用于通过所述串行数据总线接收所述串行数据流，还带有MAP，用于产生输出的数据流。
21.一种用于将带有串行器的输入板与带有串行数据接收器及解串器的另一个板连接起来进行通信的高速网际协议底板，所述输入板接收并行内容数据并通过所述底板将串行内容数据发送到所述其它板，所述其它板根据通过所述底板接收到的控制数据来将接收到的内容数据转换为输出数据，该底板包括：
cPCI控制数据总线，用于将所述控制数据发送给所述其它板；和
串行数据总线，用于把来自所述输入板的内容数据串行发送给所述其它板，其中，所述控制数据总线与串行数据总线中包括将所述输入板与所述其它板连接到一起的独立通信通道。
22.根据权利要求21所述的系统，其中，所述底板为TMX中间板，在所述输入板与所述其它板间传输的所述内容数据包括经MPEG2编码的数据包，每个数据包中包括带有目的MAP标识符的头、MPEG2数据包和带有时戳的脚注。
23.一种用于在机箱内的通信硬件间串行传输数字数据的方法。该方法包括：
通过控制数据总线与串行内容数据总线将通信硬件连接起来进行通信；
接收多个并行数据流；
为所述多个并行数据流指定路由配制；
根据所述路由配制对所述并行数据流进行串行编码；
发送所述串行数据流到所述串行数据总线；
通过所述串行数据总线接收所述串行数据流，通过所述控制数据总线接收所述控制数据；和
根据经所述控制数据总线接收到的控制数据将接所述收到的串行数据流转换为输出数据流。
24.根据权利要求23所述的通信系统，其中，所述串行数据包括经MPEG2编码的数据包，每个数据包中包括带有目的MAP标识符的头、MPEG2数据包和带有时戳的脚注。
25.根据权利要求23所述的通信系统，其中
发送所述串行数据流包括发送低压差分信号；
接收所述串行数据流包括接收所述低压差分信号；和
所述串行数据是单向传输的。
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