CN1585939A - 利用数据导引对数据进行计算和操作的方法和装置 - Google Patents
利用数据导引对数据进行计算和操作的方法和装置 Download PDFInfo
- Publication number
- CN1585939A CN1585939A CNA028222237A CN02822223A CN1585939A CN 1585939 A CN1585939 A CN 1585939A CN A028222237 A CNA028222237 A CN A028222237A CN 02822223 A CN02822223 A CN 02822223A CN 1585939 A CN1585939 A CN 1585939A
- Authority
- CN
- China
- Prior art keywords
- data
- functional unit
- functional
- handling system
- functional units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
Abstract
一种基于硬件引擎的数据处理系统,包括多个功能单元(10)和与所述功能单元互联的数据路由单元(20)。硬件引擎在数据在软件的控制下遍历经过功能单元的通路时对数据进行计算。功能单元包括逻辑源,其示例为触发器、锁存器、算术逻辑单元、随机存取存储器等。路由单元响应于被接通或断开的软件控制信号,来导引数据经过这些源。根据导引数据(30)经过功能单元来完成操作和计算,而不是根据在现有技术中典型的对控制功能的执行的操作命令进行解码来完成操作和计算。
Description
技术领域
本发明涉及用于数据处理的系统体系结构,更具体的,涉及以硬件引擎(hardware engine)为基础的体系结构,所述硬件引擎在由软件控制下数据遍历通路时对数据进行操作和计算。
背景技术
传统的数据处理系统是以具有基于管道的执行单元、指令访存单元、响应于解码的指令进行操作的存储单元的体系结构为基础的。解码指令以产生控制数据处理管道的操作的微代码。执行单元是一个非常复杂的通用目的的逻辑系统,其被设计为在微代码的控制下执行固定数目的操作,并且其随着复杂性的增长而变得很不灵活并且很难改变。
由于过去逻辑电路的制造和设计的费用高于将数据移入逻辑系统的费用,因此出现了这一传统的结构。但是,与路由信号的费用相比,近来制造和设计的进步降低了设计和实现逻辑电路的费用。
发明内容
本发明的一个目的是利用集成电路和数据处理系统制造和设计的这一趋势,来提供一种减少数据处理系统的复杂性和不灵活性的数据处理体系结构。
本发明提供一种基于硬件引擎的体系结构,其包括多个功能单元和与功能单元互联的数据路由单元。所述硬件引擎在由软件的控制下数据遍历经过功能单元的通路时对数据进行操作和计算。功能单元包括逻辑源,其示例为触发器、锁存器、算术逻辑单元、随机存取存储器等。路由单元对接通或断开的软件控制信号进行响应,以导引数据通过这些源。根据对数据的导引经过功能单元来完成操作和计算,而不是根据如现有技术中典型的通过通用目的的执行单元对操作命令进行解码来完成操作和计算,所述操作命令控制对数据执行的功能。
从而,本发明的一个实施例包括一种数据处理系统。该数据处理系统包括多个功能单元和多个路由单元。多个路由单元对各个路由控制信号进行响应并耦合至所述多个功能单元。该多个路由单元响应于表示被路由的数据单元的源功能单元和目的功能单元的路由控制信号在多个功能单元之间导引数据。控制字逻辑将路由控制信号提供至所述多个路由控制单元。在一个实施例中,多个路由单元同步地操作,从而在根据系统中的功能单元设定的时限内,功能单元可以根据路由控制信号使用操作的数据字对象。
在各个实施例中,路由单元包括纵横开关和多路复用器。
在各个实施例中,功能单元包括存储元件、算术逻辑单元、表查询单元、复杂逻辑单元、数据字移位单元、对地址进行响应的存储器、先进先出FIFO缓冲器、或设计用来对在输入提供的数据执行功能和在输出提供数据的任何其他逻辑单元。在优选实施例中,功能单元包括专用于特定任务的逻辑电路,其中该逻辑电路可以是硬件实现的或者部分或全部基于软件的。
在本发明的其他实施例中,以分层方式应用所述体系结构。因此,本发明的一个实施例包括多个功能块、包括多个功能单元的多个功能块中的一个或多个、如上所述的路由单元和控制字逻辑。除块级控制字逻辑外,还应用块级路由单元。
本发明还提供一种在包括多个功能单元的数据处理引擎中处理数据的新方法。该方法包括提供一组软件控制字,其在多个功能单元之间指定一条路线;和根据所述的一组软件控制字在多个功能单元之间路由数据,以产生结果。同样,在一些实施例中,所述方法包括从指明结果的高级程序设计语言编译所述一组软件控制字。
本发明还提供一种在包括多个功能单元的数据处理引擎中处理数据的新方法。该处理包括提供第一组软件控制字,其根据多个功能单元的第一结构来指定第一数据通路;和提供第二组软件控制字,其根据多个功能单元的第二结构来指定第二数据通路,从而所述多个功能单元被重新配置为执行不同的功能。
可以依据对随后的附图、详细的描述和权利要求的研究,看出本发明的其他方面和优点。
附图说明
图1是根据本发明的数据处理系统的简化的体系结构图。
图2是根据本发明实现的数据处理系统的逻辑图。
图3是显示本发明的体系结构的变化的数据处理系统的简化的体系结构图。
图4是显示本发明的体系结构的其它变化的数据处理系统的简化的体系结构图。
图5是实现分层法(hierarchical approach)的、根据本发明的数据处理系统的体系结构图。
具体实施方式
参照图1至图5来提供本发明实施例的详细描述。在图1中,根据本发明的数据处理系统包括多个功能单元10-16和多个路由单元20-23。通过来自控制字逻辑35的各个控制信号30-33来控制路由单元。组合的控制信号定义了一个软件控制字,通过该软件控制字定义经过多个功能单元10-16的数据通路。
每个控制信号,例如施加到路由单元21的控制信号31,表示遍历路由单元的数据单元源和目的这两者。因此,路由单元21包括输入40-42和输出43-46。控制信号表示唯一地指定经过路由单元的通路的输入和输出,例如输入41和输出45。根据具有值41:45的控制信号31,路由单元在线路41上从功能单元11接受数据,并将该数据传递至功能单元12。同样,对于一些类型的功能单元,诸如存储器,控制信号包括源和目的指示符,以及例如将由目的或源功能单元使用的写选通或读选通的其他控制信号。
功能单元10-16由典型的逻辑单元构成,包括存储元件、存储器阵列、算术逻辑单元、移相器、反相器、串联逻辑、计数器、加法器、浮点算术单元、定时器等。同样,在一些实施例中功能单元10-16包括专用逻辑。
路由单元20-23由典型的路由电路构成,包括多路复用器、总线、纵横开关(crossbar switches)、局域网开关等。同样,在一些实施例中路由单元20-23包括专用路由单元。
在优选的系统中通过软件来提供控制字而不用解码。这些控制字由编译程序生成,所述编译程序将诸如Java,C和C++的高级程序设计语言转换成体系结构的控制字语言。向为这一功能而提供的编译程序给出功能单元、路由单元以及所述功能单元和路由单元的互联的规范。同样,向所述编译程序提供用于指定每个路由单元的源和目的的控制信号的格式。
图2图解了具有本发明的体系结构的简单的数据处理系统。在这一数据处理系统中,功能单元包括多个寄存器R0至R7、执行乘法功能和为每个算术逻辑单元ALU2(未示出)提供输出的算术逻辑单元ALU1、以及存储器50。路由单元包括一组多路复用器51-54,以及诸如读选通、写选通和地址的与功能单元相关联的路由逻辑。
控制字55包括控制信号Rc[7:0],其作为寄存器的选通脉冲;M1[2:0],其控制多路复用器51;M2[2:0],其控制多路复用器52;Ac[1:0],其选择作为从算术逻辑单元ALU1输出的四个可用结果中的一个;M3[0],其控制多路复用器53;wr,其作为存储器50的读选通;Addr[9:0],其向存储器提供地址;以及M4[0],其控制多路复用器54。控制字逻辑以同步的方式将控制字55施加到多个路由单元,从而遵守多个专用功能单元的定时限制。
为了理解本发明,考虑根据现有技术的精简指令集RISC体系结构如何完成加法。在RISC体系结构中,加法指令如下表示为:
ADD R1,R4,R5或表示为ADD RI,R4,Addr[9:0]分别用于其中结果被存储回寄存器中和结果被存储到存储器中的情形。这一ADD指令将被解码,并且在内部生成必须的信号以将数据发送通过执行单元的各个管道站(pipeline stage),从而执行加法运算。但是根据本发明,将生成控制字,从而通过多路复用器51和52将来自寄存器R1和R4的数据导引至ALU1的输入。控制信号Ac[1:0]运行以选择作为ALU1的输出的、由ALU1的四个可用的功能生成的四个结果中的一个结果(例如,由其输入的加法生成的结果)。ALU1的输出通过多路复用器54被导引至寄存器R5。为了将值写入到寄存器R5中,激活对应于寄存器R5的控制信号Rc,从而寄存器将存储该值。对于其中所述值将被写入到存储器50的情形,将激活控制信号wr,其与地址Addr[9:0]一起将数据写入到存储器50中的正确位置。
从而,利用由控制字逻辑55提供的控制字序列来导引数据通过多个源。每个控制字提供控制信号,以及寄存器和存储器50中的相关联的路由功能,所述控制信号为通过路由单元51-54路由的数据指定源和目的。在优选的系统中,不存在对关于功能单元的数据生存期所执行的功能产生影响的操作命令。相反,关于数据所执行的功能是在专用功能单元中硬件实现的,或否则是在专用功能单元中提供的。
图2的示例图解了可以使功能单元和路由单元互联并被实现的方式的一些差异。例如,路由单元54将数据从ALU1路由返回寄存器的输入,从而建立递归通路。路由单元53接受来自例如第二算术逻辑单元ALU2的其他功能单元(未示出)的输入。同样,路由单元54能够将数据从存储器50路由返回寄存器。
图2的示例中示出的另一个特征是为地址和例如写选通的控制信号使用立即数据(immediate data)。即,地址和写选通是控制字55的一部分。在可选的系统中,功能单元中的一个可用来生成地址,或由路由单元使用的其他类型的控制信号。同样,可以通过提供偏移作为控制字的一部分和由功能单元提供的基址来使用偏移寻址,反之亦然。
图3和图4示出了可能的另一种体系结构变化。这样,在图3中,图解了为了提供路由信号的功能单元的使用。在图3中,多个路由单元包括单元60-63,多个功能单元包括功能单元65-67。功能单元66和67具有多个输入,而功能单元65具有单个输入。功能单元65的输出作为控制信号被施加到路由单元63。同样,图3图解了诸如路由单元61和62的多于一个的路由单元可以将输入施加到单个功能单元,例如功能单元63。
在图4中,数据处理系统包括路由单元70-72和功能单元75-76。功能单元75和76两者都包括多个输入和单个输出。功能单元76的输出作为输入施加到路由单元71,该路由单元71的输出耦合至功能单元76的输入。这样,功能单元76能够以直接反馈、迭代循环的方式进行操作。同样,在图4中,路由单元72的输出作为输入施加到路由单元70,举例说明经过多级路由的反馈。
随着根据本体系结构实现的数据处理系统的复杂性的增加,可以利用分层设计。从而,如图1中所示的体系结构中的任意功能单元可以包括其自己的数据处理系统,该数据处理系统具有多个根据它自己的控制字逻辑来操作的功能单元和路由单元。
图5中示出了一个分层设计。在图5中,块级路由单元80-82与功能块85和86互联。功能块85和86的每一个具有包含有多个功能单元和单元级路由单元的硬件引擎,其如上面参照图1-4所描述的由控制字所控制。这样,功能块85和86中的每一个包括控制字逻辑,其根据编译的程序在控制单元级施加控制字。图5中的整个系统同样的在功能块级由通过编译的程序提供的控制字来控制。分层设计可以应用为许多级的,以使更高级的程序设计方法变得容易。
因此,本发明基于设计和实现数据处理系统的新范例来提供一种体系结构。通过编译高级程序设计语言来生成控制字,并且该控制字包括用于路由单元的控制信号。控制信号在为了特定功能而优化的多个功能单元之间同步地导引数据。不需要解码操作命令,大大地减缓了硬件引擎的实现和设计。
在本发明的实施例中,数据在功能单元和功能块之间被导引,并且在遍历经过不同通路的处理中,执行希望的操作。
为了举例说明和描述的目的提供了本发明的实施例的前述描述。这并非试图是无遗漏的或试图将本发明限制为所公开的精确形式。许多修改和改变将是显然的。选择和描述实施例,以便最好地说明本发明的原理及其实际应用,从而使得其他人理解关于各种实施例、并具有各种变体的本发明适用于所预期的特定的使用。试图通过随后的权利要求来限定本发明的范围。
Claims (33)
1.一种数据处理系统,包括:
多个功能单元;
多个路由单元,对各个路由控制信号进行响应并耦合至所述多个功能单元,通过该多个路由单元在多个功能单元之间导引数据,所述路由控制信号表示数据单元的源功能单元和目的功能单元;以及
控制字逻辑,其将控制字提供至所述多个路由单元,该控制字包括路由控制信号。
2.如权利要求1所述的数据处理系统,其中所述多个路由单元包括至少一个多路复用器,该多路复用器具有多个耦合至所述多个功能单元中的各个功能单元的输入和至少一个耦合至所述多个功能单元中的一个功能单元的输出,并且多路复用器的路由控制信号指定多个输入中的一个以指示源功能单元,并指定至少一个输出中的一个以指示目的功能单元。
3.如权利要求1所述的数据处理系统,其中所述多个路由单元包括至少一个纵横开关。
4.如权利要求1所述的数据处理系统,其中所述多个功能单元包括至少一个存储元件。
5.如权利要求1所述的数据处理系统,其中所述多个功能单元包括至少一个逻辑块,其执行多个可用功能;还包括逻辑电路,用于响应于控制字中的路由控制信号来从多个可用功能中的一个选择输出。
6.如权利要求1所述的数据处理系统,其中所述多个功能单元包括对地址、写控制信号和读控制信号进行响应的存储器,并且所述控制字包括写控制信号和读控制信号中的至少一个。
7.如权利要求6所述的数据处理系统,其中所述控制字包括所述存储器的地址。
8.如权利要求6所述的数据处理系统,其中由多个功能单元中的一个来提供所述存储器的地址。
9.如权利要求1所述的数据处理系统,其中所述多个功能单元中的功能单元包括专用于特定处理任务的逻辑。
10.如权利要求1所述的数据处理系统,其中所述多个功能单元中的功能单元包括专用于特定处理任务的硬件逻辑电路。
11.如权利要求1所述的数据处理系统,其中所述控制字逻辑与多个功能单元同步地提供所述控制字。
12.一种数据处理系统,包括:
多个处理块;
多个路由单元,耦合至所述多个处理块并对用于多个处理块的各个路由控制信号进行响应,通过该多个路由单元在多个处理块之间导引数据;和
块级控制字逻辑,其将信号提供至所述多个路由单元,该控制字包括关于处理块的路由控制信号;其中所述多个处理块中的处理块分别包括
多个功能单元;
多个单元级路由单元,耦合至所述多个功能单元并对用于多个功能
单元的各个路由控制信号进行响应,通过该多个单元级路由单元在多个
功能单元之间导引数据;和
功能单元级控制字逻辑,其将信号提供至所述多个路由单元,该控
制字包括关于多个功能单元的路由控制信号。
13.如权利要求12所述的数据处理系统,其中所述多个单元级路由单元包括至少一个多路复用器,该多路复用器具有多个耦合至所述多个功能单元中的各个功能单元的输入和至少一个耦合至所述多个功能单元中的一个功能单元的输出,并且多路复用器的路由控制信号指定多个输入中的一个以指示源功能单元,并指定至少一个输出中的一个以指示目的功能单元。
14.如权利要求12所述的数据处理系统,其中所述多个块级路由单元包括至少一个纵横开关。
15.如权利要求12所述的数据处理系统,其中所述多个功能单元包括至少一个存储元件。
16.如权利要求12所述的数据处理系统,其中所述多个功能单元包括至少一个逻辑块,其执行多个可用功能;还包括逻辑电路,用于响应于控制字中的路由控制信号来从多个可用功能中的一个选择输出。
17.如权利要求12所述的数据处理系统,其中所述多个功能单元包括对地址、写控制信号和读控制信号进行响应的存储器,并且所述控制字包括写控制信号和读控制信号中的至少一个。
18.如权利要求17所述的数据处理系统,其中所述控制字包括所述存储器的地址。
19.如权利要求17所述的数据处理系统,其中由多个功能单元中的一个来提供所述存储器的地址。
20.如权利要求12所述的数据处理系统,其中所述多个功能单元中的功能单元包括专用于特定处理任务的逻辑。
21.如权利要求12所述的数据处理系统,其中所述多个功能单元中的功能单元包括专用于特定处理任务的硬件逻辑电路。
22.如权利要求12所述的数据处理系统,其中至少一个所述块级控制字逻辑和功能级控制字逻辑同步地提供所述控制字。
23.一种在包括多个功能单元的数据处理引擎中处理数据的方法,该方法包括:
提供一组软件控制字,其在多个功能单元之间指定一条路线;和
根据所述的一组软件控制字在多个功能单元之间路由数据,以产生结果。
24.如权利要求21所述的方法,包括:
对指明结果的高级程序设计语言进行编译,以产生一组软件控制字。
25.如权利要求21所述的方法,其中所述多个功能单元中的功能单元包括专用于特定处理任务的逻辑电路。
26.如权利要求21所述的方法,其中所述多个功能单元中的功能单元包括专用于特定处理任务的硬件逻辑电路。
27.如权利要求21所述的方法,其中所述数据处理引擎包括与多个功能单元互联的多个开关,并且所述第一和第二组控制字指定通过多个开关的数据通路。
28.如权利要求23所述的方法,包括在所述多个功能单元之间同步地路由所述数据。
29.一种在包括多个功能单元的数据处理引擎中处理数据的方法,该方法包括:
提供第一组软件控制字,其根据多个功能单元的第一结构来指定第一数据通路;和
提供第二组软件控制字,其根据多个功能单元的第二结构来指定第二数据通路,从而所述多个功能单元被重新配置以执行不同的功能。
30.如权利要求29所述的方法,其中所述多个功能单元中的功能单元包括专用于特定处理任务的逻辑电路。
31.如权利要求29所述的方法,其中所述多个功能单元中的功能单元包括专用于特定处理任务的硬件逻辑电路。
32.如权利要求29所述的方法,其中所述数据处理引擎包括与多个功能单元互联的多个开关,并且所述第一和第二组控制字指定通过多个开关的数据通路。
33.如权利要求29所述的方法,包括:
对指明结果的高级程序设计语言进行编译,以产生所述第一和第二组软件控制字。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/992,637 | 2001-11-06 | ||
US09/992,637 US7376811B2 (en) | 2001-11-06 | 2001-11-06 | Method and apparatus for performing computations and operations on data using data steering |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1585939A true CN1585939A (zh) | 2005-02-23 |
CN100363927C CN100363927C (zh) | 2008-01-23 |
Family
ID=25538566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB028222237A Expired - Fee Related CN100363927C (zh) | 2001-11-06 | 2002-08-05 | 利用数据导引对数据进行计算和操作的方法和装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7376811B2 (zh) |
EP (1) | EP1442393A4 (zh) |
JP (1) | JP2005508554A (zh) |
CN (1) | CN100363927C (zh) |
WO (1) | WO2003040952A1 (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101395674B (zh) * | 2006-03-03 | 2013-07-24 | 高通股份有限公司 | 用于测试用于数据存储装置的数据导引逻辑的方法和设备 |
CN112639490A (zh) * | 2018-08-30 | 2021-04-09 | 赛灵思公司 | 用于信号处理的矢量化峰检测 |
CN112639490B (zh) * | 2018-08-30 | 2024-04-16 | 赛灵思公司 | 用于信号处理的矢量化峰检测 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6996785B1 (en) | 2003-04-25 | 2006-02-07 | Universal Network Machines, Inc . | On-chip packet-based interconnections using repeaters/routers |
US7239322B2 (en) | 2003-09-29 | 2007-07-03 | Ati Technologies Inc | Multi-thread graphic processing system |
US6897871B1 (en) | 2003-11-20 | 2005-05-24 | Ati Technologies Inc. | Graphics processing architecture employing a unified shader |
US7900022B2 (en) * | 2005-12-30 | 2011-03-01 | Intel Corporation | Programmable processing unit with an input buffer and output buffer configured to exclusively exchange data with either a shared memory logic or a multiplier based upon a mode instruction |
JP4442644B2 (ja) * | 2007-06-15 | 2010-03-31 | 株式会社デンソー | パイプライン演算装置 |
JP5590849B2 (ja) * | 2009-10-08 | 2014-09-17 | キヤノン株式会社 | 複数の処理モジュールを有する並列処理回路を備えるデータ処理装置、その制御装置、およびその制御方法、プログラム |
US8977838B1 (en) * | 2010-10-01 | 2015-03-10 | Rockwell Collins, Inc. | Architecture for cooperating hierarchical microcoded compute engines |
JP7401050B2 (ja) * | 2018-09-18 | 2023-12-19 | キヤノン株式会社 | バス制御回路 |
Family Cites Families (98)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3487370A (en) * | 1966-12-22 | 1969-12-30 | Gen Electric | Communications control apparatus in an information processing system |
US4445172A (en) * | 1980-12-31 | 1984-04-24 | Honeywell Information Systems Inc. | Data steering logic for the output of a cache memory having an odd/even bank structure |
US5245705A (en) * | 1981-10-02 | 1993-09-14 | Hughes Aircraft Company | Functional addressing method and apparatus for a multiplexed data bus |
US5212773A (en) * | 1983-05-31 | 1993-05-18 | Thinking Machines Corporation | Wormhole communications arrangement for massively parallel processor |
US5151996A (en) * | 1983-05-31 | 1992-09-29 | Thinking Machines Corporation | Multi-dimensional message transfer router |
US5021945A (en) * | 1985-10-31 | 1991-06-04 | Mcc Development, Ltd. | Parallel processor system for processing natural concurrencies and method therefor |
US5170484A (en) * | 1986-09-18 | 1992-12-08 | Digital Equipment Corporation | Massively parallel array processing system |
US5146606A (en) * | 1986-09-18 | 1992-09-08 | Digital Equipment Corporation | Systems for interconnecting and configuring plurality of memory elements by control of mode signals |
US4811214A (en) * | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
US5418970A (en) * | 1986-12-17 | 1995-05-23 | Massachusetts Institute Of Technology | Parallel processing system with processor array with processing elements addressing associated memories using host supplied address value and base register content |
US4891787A (en) * | 1986-12-17 | 1990-01-02 | Massachusetts Institute Of Technology | Parallel processing system with processor array having SIMD/MIMD instruction processing |
US4943909A (en) * | 1987-07-08 | 1990-07-24 | At&T Bell Laboratories | Computational origami |
CA2021192A1 (en) * | 1989-07-28 | 1991-01-29 | Malcolm A. Mumme | Simplified synchronous mesh processor |
US5450557A (en) * | 1989-11-07 | 1995-09-12 | Loral Aerospace Corp. | Single-chip self-configurable parallel processor |
US5313590A (en) * | 1990-01-05 | 1994-05-17 | Maspar Computer Corporation | System having fixedly priorized and grouped by positions I/O lines for interconnecting router elements in plurality of stages within parrallel computer |
US5247613A (en) * | 1990-05-08 | 1993-09-21 | Thinking Machines Corporation | Massively parallel processor including transpose arrangement for serially transmitting bits of data words stored in parallel |
US5274782A (en) * | 1990-08-27 | 1993-12-28 | International Business Machines Corporation | Method and apparatus for dynamic detection and routing of non-uniform traffic in parallel buffered multistage interconnection networks |
US5265207A (en) * | 1990-10-03 | 1993-11-23 | Thinking Machines Corporation | Parallel computer system including arrangement for transferring messages from a source processor to selected ones of a plurality of destination processors and combining responses |
JPH06500655A (ja) * | 1990-10-03 | 1994-01-20 | スィンキング マシンズ コーポレーション | 並列コンピュータ・システム |
US6378061B1 (en) * | 1990-12-20 | 2002-04-23 | Intel Corporation | Apparatus for issuing instructions and reissuing a previous instructions by recirculating using the delay circuit |
US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5539911A (en) * | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
US5530814A (en) * | 1991-10-30 | 1996-06-25 | I-Cube, Inc. | Bi-directional crossbar switch with control memory for selectively routing signals between pairs of signal ports |
US5734334A (en) * | 1991-10-30 | 1998-03-31 | I-Cube, Inc. | Programmable port for crossbar switch |
US5790834A (en) * | 1992-08-31 | 1998-08-04 | Intel Corporation | Apparatus and method using an ID instruction to identify a computer microprocessor |
US5617549A (en) * | 1992-10-06 | 1997-04-01 | Hewlett-Packard Co | System and method for selecting and buffering even and odd instructions for simultaneous execution in a computer |
US5838894A (en) * | 1992-12-17 | 1998-11-17 | Tandem Computers Incorporated | Logical, fail-functional, dual central processor units formed from three processor units |
JPH06274459A (ja) | 1993-03-17 | 1994-09-30 | Hitachi Ltd | 半導体集積回路装置 |
US5561761A (en) * | 1993-03-31 | 1996-10-01 | Ylsi Technology, Inc. | Central processing unit data entering and interrogating device and method therefor |
JPH06314264A (ja) * | 1993-05-06 | 1994-11-08 | Nec Corp | セルフ・ルーティング・クロスバー・スイッチ |
US5905723A (en) * | 1993-06-23 | 1999-05-18 | Cabletron Systems, Inc. | System for achieving scalable router performance |
US5481743A (en) * | 1993-09-30 | 1996-01-02 | Apple Computer, Inc. | Minimal instruction set computer architecture and multiple instruction issue method |
US5778250A (en) * | 1994-05-23 | 1998-07-07 | Cirrus Logic, Inc. | Method and apparatus for dynamically adjusting the number of stages of a multiple stage pipeline |
US5574930A (en) * | 1994-08-12 | 1996-11-12 | University Of Hawaii | Computer system and method using functional memory |
US5598410A (en) * | 1994-12-29 | 1997-01-28 | Storage Technology Corporation | Method and apparatus for accelerated packet processing |
US5907485A (en) * | 1995-03-31 | 1999-05-25 | Sun Microsystems, Inc. | Method and apparatus for flow control in packet-switched computer system |
US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
US5717871A (en) * | 1995-08-17 | 1998-02-10 | I-Cube, Inc. | Crossbar switch with input/output buffers having multiplexed control inputs |
US6055599A (en) * | 1995-09-11 | 2000-04-25 | Electronics & Telecommunications Research Institute | Hierarchical crossbar interconnection network for a cluster-based parallel processing computer |
US5689508A (en) * | 1995-12-21 | 1997-11-18 | Xerox Corporation | Reservation ring mechanism for providing fair queued access in a fast packet switch networks |
US6088783A (en) * | 1996-02-16 | 2000-07-11 | Morton; Steven G | DPS having a plurality of like processors controlled in parallel by an instruction word, and a control processor also controlled by the instruction word |
US5822606A (en) * | 1996-01-11 | 1998-10-13 | Morton; Steven G. | DSP having a plurality of like processors controlled in parallel by an instruction word, and a control processor also controlled by the instruction word |
JP3170599B2 (ja) | 1996-03-01 | 2001-05-28 | 経済産業省産業技術総合研究所長 | プログラマブルlsiおよびその演算方法 |
US5790821A (en) * | 1996-03-08 | 1998-08-04 | Advanced Micro Devices, Inc. | Control bit vector storage for storing control vectors corresponding to instruction operations in a microprocessor |
US5771362A (en) * | 1996-05-17 | 1998-06-23 | Advanced Micro Devices, Inc. | Processor having a bus interconnect which is dynamically reconfigurable in response to an instruction field |
US6023742A (en) * | 1996-07-18 | 2000-02-08 | University Of Washington | Reconfigurable computing architecture for providing pipelined data paths |
US5805875A (en) * | 1996-09-13 | 1998-09-08 | International Computer Science Institute | Vector processing system with multi-operation, run-time configurable pipelines |
US5828858A (en) * | 1996-09-16 | 1998-10-27 | Virginia Tech Intellectual Properties, Inc. | Worm-hole run-time reconfigurable processor field programmable gate array (FPGA) |
US5805477A (en) * | 1996-09-26 | 1998-09-08 | Hewlett-Packard Company | Arithmetic cell for field programmable devices |
US6044080A (en) * | 1996-11-19 | 2000-03-28 | Pluris, Inc. | Scalable parallel packet router |
KR100259276B1 (ko) * | 1997-01-27 | 2000-06-15 | 윤종용 | 대역폭확장이 가능한 상호연결망 |
US5845102A (en) * | 1997-03-03 | 1998-12-01 | Advanced Micro Devices, Inc. | Determining microcode entry points and prefix bytes using a parallel logic technique |
US5930492A (en) * | 1997-03-19 | 1999-07-27 | Advanced Micro Devices, Inc. | Rapid pipeline control using a control word and a steering word |
US6185633B1 (en) * | 1997-03-20 | 2001-02-06 | National Semiconductor Corp. | DMA configurable receive channel with memory width N and with steering logic compressing N multiplexors |
US6142683A (en) * | 1997-04-08 | 2000-11-07 | Advanced Micro Devices, Inc. | Debug interface including data steering between a processor, an input/output port, and a trace logic |
US5941968A (en) * | 1997-04-14 | 1999-08-24 | Advanced Micro Devices, Inc. | Computer system for concurrent data transferring between graphic controller and unified system memory and between CPU and expansion bus device |
US5867724A (en) * | 1997-05-30 | 1999-02-02 | National Semiconductor Corporation | Integrated routing and shifting circuit and method of operation |
JP3008899B2 (ja) * | 1997-07-14 | 2000-02-14 | 日本電気株式会社 | Atm網におけるipパケットのルーズソースルーティング方式 |
US6230175B1 (en) * | 1997-11-11 | 2001-05-08 | Matsushita Electric Industrial Co., Ltd. | Reconfigurable digit-serial arithmetic system having a plurality of digit-serial arithmetic units |
JP3110401B2 (ja) | 1997-11-11 | 2000-11-20 | 松下電器産業株式会社 | ディジットシリアル演算装置 |
DE19756591B4 (de) * | 1997-12-18 | 2004-03-04 | Sp3D Chip Design Gmbh | Vorrichtung zum hierarchischen Verbinden einer Mehrzahl von Funktionseinheiten in einem Prozessor |
KR100250437B1 (ko) * | 1997-12-26 | 2000-04-01 | 정선종 | 라운드로빈 중재 및 적응 경로 제어를 수행하는경로제어 장치 |
US6480927B1 (en) * | 1997-12-31 | 2002-11-12 | Unisys Corporation | High-performance modular memory system with crossbar connections |
US6081884A (en) * | 1998-01-05 | 2000-06-27 | Advanced Micro Devices, Inc. | Embedding two different instruction sets within a single long instruction word using predecode bits |
US6078990A (en) * | 1998-02-06 | 2000-06-20 | Ncr Corporation | Volume set configuration using a single operational view |
US6256740B1 (en) * | 1998-02-06 | 2001-07-03 | Ncr Corporation | Name service for multinode system segmented into I/O and compute nodes, generating guid at I/O node and exporting guid to compute nodes via interconnect fabric |
JP3794151B2 (ja) * | 1998-02-16 | 2006-07-05 | 株式会社日立製作所 | クロスバースイッチを有する情報処理装置およびクロスバースイッチ制御方法 |
US6065070A (en) * | 1998-03-18 | 2000-05-16 | National Semiconductor Corporation | DMA configurable channel with memory width N and with steering logic comprising N multiplexors, each multiplexor having a single one-byte input and N one-byte outputs |
US6226735B1 (en) * | 1998-05-08 | 2001-05-01 | Broadcom | Method and apparatus for configuring arbitrary sized data paths comprising multiple context processing elements |
US6438585B2 (en) * | 1998-05-29 | 2002-08-20 | Research In Motion Limited | System and method for redirecting message attachments between a host system and a mobile data communication device |
US6157955A (en) * | 1998-06-15 | 2000-12-05 | Intel Corporation | Packet processing system including a policy engine having a classification unit |
US6112294A (en) * | 1998-07-09 | 2000-08-29 | Advanced Micro Devices, Inc. | Concurrent execution of multiple instructions in cyclic counter based logic component operation stages |
US6594698B1 (en) * | 1998-09-25 | 2003-07-15 | Ncr Corporation | Protocol for dynamic binding of shared resources |
US6223242B1 (en) * | 1998-09-28 | 2001-04-24 | Sifera, Inc. | Linearly expandable self-routing crossbar switch |
US6434689B2 (en) * | 1998-11-09 | 2002-08-13 | Infineon Technologies North America Corp. | Data processing unit with interface for sharing registers by a processor and a coprocessor |
US6947398B1 (en) * | 1998-11-13 | 2005-09-20 | Lucent Technologies Inc. | Addressing scheme for a multimedia mobile network |
US6279100B1 (en) * | 1998-12-03 | 2001-08-21 | Sun Microsystems, Inc. | Local stall control method and structure in a microprocessor |
US6473827B2 (en) * | 1998-12-22 | 2002-10-29 | Ncr Corporation | Distributed multi-fabric interconnect |
JP3841967B2 (ja) * | 1999-01-19 | 2006-11-08 | 株式会社ルネサステクノロジ | マイクロプロセッサ |
US6519695B1 (en) * | 1999-02-08 | 2003-02-11 | Alcatel Canada Inc. | Explicit rate computational engine |
US6842104B1 (en) * | 1999-03-19 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | System lsi and a cross-bus switch apparatus achieved in a plurality of circuits in which two or more pairs of a source apparatus and a destination apparatus are connected simultaneously and buses are wired without concentration |
US6263415B1 (en) * | 1999-04-21 | 2001-07-17 | Hewlett-Packard Co | Backup redundant routing system crossbar switch architecture for multi-processor system interconnection networks |
US6597692B1 (en) * | 1999-04-21 | 2003-07-22 | Hewlett-Packard Development, L.P. | Scalable, re-configurable crossbar switch architecture for multi-processor system interconnection networks |
US6661788B2 (en) * | 1999-05-14 | 2003-12-09 | Nortel Networks Limited | Multicast scheduling for a network device |
AUPQ070599A0 (en) * | 1999-06-02 | 1999-06-24 | Canon Kabushiki Kaisha | Reconfigurable vliw processor |
US6728777B1 (en) * | 1999-06-02 | 2004-04-27 | Nortel Networks Limited | Method for engineering paths for multicast traffic |
US6567885B1 (en) * | 1999-08-16 | 2003-05-20 | Sun Microsystems, Inc. | System and method for address broadcast synchronization using a plurality of switches |
AU2461501A (en) * | 1999-12-30 | 2001-07-16 | Conexant Systems, Inc. | Crossbar integrated circuit with parallel channels for a communication device |
US6732203B2 (en) * | 2000-01-31 | 2004-05-04 | Intel Corporation | Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus |
US20020009095A1 (en) * | 2000-05-31 | 2002-01-24 | Van Doren Stephen R. | Multicast decomposition mechanism in a hierarchically order distributed shared memory multiprocessor computer system |
US6651131B1 (en) * | 2000-09-06 | 2003-11-18 | Sun Microsystems, Inc. | High bandwidth network and storage card |
US20020038339A1 (en) * | 2000-09-08 | 2002-03-28 | Wei Xu | Systems and methods for packet distribution |
US6636933B1 (en) * | 2000-12-21 | 2003-10-21 | Emc Corporation | Data storage system having crossbar switch with multi-staged routing |
US7042883B2 (en) * | 2001-01-03 | 2006-05-09 | Juniper Networks, Inc. | Pipeline scheduler with fairness and minimum bandwidth guarantee |
US7103669B2 (en) * | 2001-02-16 | 2006-09-05 | Hewlett-Packard Development Company, L.P. | Video communication method and system employing multiple state encoding and path diversity |
US6836815B1 (en) * | 2001-07-11 | 2004-12-28 | Pasternak Solutions Llc | Layered crossbar for interconnection of multiple processors and shared memories |
US6874079B2 (en) * | 2001-07-25 | 2005-03-29 | Quicksilver Technology | Adaptive computing engine with dataflow graph based sequencing in reconfigurable mini-matrices of composite functional blocks |
US7043596B2 (en) * | 2001-08-17 | 2006-05-09 | Sun Microsystems, Inc. | Method and apparatus for simulation processor |
-
2001
- 2001-11-06 US US09/992,637 patent/US7376811B2/en not_active Expired - Lifetime
-
2002
- 2002-08-05 JP JP2003542509A patent/JP2005508554A/ja active Pending
- 2002-08-05 WO PCT/US2002/024815 patent/WO2003040952A1/en active Application Filing
- 2002-08-05 EP EP02752696A patent/EP1442393A4/en not_active Withdrawn
- 2002-08-05 CN CNB028222237A patent/CN100363927C/zh not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101395674B (zh) * | 2006-03-03 | 2013-07-24 | 高通股份有限公司 | 用于测试用于数据存储装置的数据导引逻辑的方法和设备 |
CN112639490A (zh) * | 2018-08-30 | 2021-04-09 | 赛灵思公司 | 用于信号处理的矢量化峰检测 |
CN112639490B (zh) * | 2018-08-30 | 2024-04-16 | 赛灵思公司 | 用于信号处理的矢量化峰检测 |
Also Published As
Publication number | Publication date |
---|---|
CN100363927C (zh) | 2008-01-23 |
EP1442393A4 (en) | 2008-10-01 |
US20030088826A1 (en) | 2003-05-08 |
EP1442393A1 (en) | 2004-08-04 |
US7376811B2 (en) | 2008-05-20 |
WO2003040952A1 (en) | 2003-05-15 |
JP2005508554A (ja) | 2005-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108268278B (zh) | 具有可配置空间加速器的处理器、方法和系统 | |
US10380063B2 (en) | Processors, methods, and systems with a configurable spatial accelerator having a sequencer dataflow operator | |
Dongarra et al. | Solving linear systems on vector and shared memory computers | |
US20180300181A1 (en) | Reconfigurable processor fabric implementation using satisfiability analysis | |
US20200050918A1 (en) | Processing apparatus and processing method | |
KR0125623B1 (ko) | 데이타 프로세서 및 데이타 처리방법 | |
US5680597A (en) | System with flexible local control for modifying same instruction partially in different processor of a SIMD computer system to execute dissimilar sequences of instructions | |
US20080250227A1 (en) | General Purpose Multiprocessor Programming Apparatus And Method | |
Grafe et al. | The epsilon dataflow processor | |
JPS61276032A (ja) | 情報処理装置 | |
US20180181503A1 (en) | Data flow computation using fifos | |
JP6502616B2 (ja) | バッチスレッド処理のためのプロセッサ、コード生成装置及びバッチスレッド処理方法 | |
Wong et al. | High-level synthesis of asynchronous systems by data-driven decomposition | |
CN100363927C (zh) | 利用数据导引对数据进行计算和操作的方法和装置 | |
JP2020525907A (ja) | 高スループットプロセッサ | |
Das et al. | A framework for post-silicon realization of arbitrary instruction extensions on reconfigurable data-paths | |
Anderson et al. | A comparison of shared and nonshared memory models of parallel computation | |
Ferreira et al. | Fast placement and routing by extending coarse-grained reconfigurable arrays with Omega Networks | |
Tchuente | Parallel Computation on regular arrays | |
Semenov et al. | Designing an asynchronous processor using Petri nets | |
David et al. | Self-timed architecture of a reduced instruction set computer | |
US6370634B1 (en) | Data flow computer with two switches | |
US20040111589A1 (en) | Asynchronous multiple-order issue system architecture | |
Obrenic et al. | Using emulations to enhance the performance of parallel architectures | |
Liu et al. | Research on Vector Structure of Neural Network Algorithm Based on RISC-V |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080123 Termination date: 20160805 |
|
CF01 | Termination of patent right due to non-payment of annual fee |