CN1596459A - 形成纳米晶的方法 - Google Patents

形成纳米晶的方法 Download PDF

Info

Publication number
CN1596459A
CN1596459A CNA038016060A CN03801606A CN1596459A CN 1596459 A CN1596459 A CN 1596459A CN A038016060 A CNA038016060 A CN A038016060A CN 03801606 A CN03801606 A CN 03801606A CN 1596459 A CN1596459 A CN 1596459A
Authority
CN
China
Prior art keywords
cvd
vapor deposition
chemical vapor
chamber
nanocrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038016060A
Other languages
English (en)
Other versions
CN100336175C (zh
Inventor
拉杰什·A·雷奥
拉马钱德兰·穆拉利德哈
图沙尔·P·麦钱特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vlsi Technology Co ltd
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN1596459A publication Critical patent/CN1596459A/zh
Application granted granted Critical
Publication of CN100336175C publication Critical patent/CN100336175C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • H01L29/42332Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate

Abstract

在半导体中形成纳米晶(20),例如在具有浮栅的存储器中。电介质(18)覆盖衬底(12),并被放置在化学气相沉积室中(34)。在第一阶段过程中第一前体气,例如乙硅烷(36),被流动(26)至化学气相沉积室,从而在化学气相沉积室中存在第一预定处理条件的情况下在第一时间段内使纳米晶(20)在电介质上成核。第二前体气,例如硅烷,在第一阶段之后的第二阶段过程中被流动至化学气相沉积室,从而在化学气相沉积室中存在第二预定处理条件的情况下在第二时间段内生长纳米晶。

Description

形成纳米晶的方法
技术领域
本发明通常涉及半导体领域,更具体地说涉及存储器。
背景技术
电可擦可编程序只读存储器(EEPROM)结构通常被用于非易失性日期存储的集成电路中。EEPROM器件结构通常包括被形成于隧道电介质之上的多晶硅浮栅,隧道电介质被形成在半导体衬底之上以存储电荷。随着器件尺寸和电源电压降低,隧道电介质的厚度不能相应地减小以防止数据保持错误。利用绝缘硅纳米晶作为浮栅的替代物的EEPROM器件在隧道电介质中不具有相同的绝缘缺陷的弱点,并且因此允许在不损害数据保持的情况下的隧道电介质和工作电压的缩小。
为了具有显著的由EEPROM器件的阀值电压偏移所测量的存储效应,需要具有约每cm21E12纳米晶的高密度硅纳米晶。获得这一纳米晶密度的一种方法是利用使用的乙硅烷(Si2H6)的超高真空气相沉积(UHVCVD)制造纳米晶。但是,处理时间的长度大于每晶片10分钟,这导致不理想的增加的周期和制造成本。在隧道电介质上形成纳米晶的其它方法已经导致获得显著小于所需的密度(例如,5E11纳米晶/cm2)。因此,存在在不增加制造周期和成本的情况下形成所需密度的纳米晶的需要。
发明内容
根据本发明的一方面,提供一种形成纳米晶的方法,该方法包括:提供衬底;形成覆盖衬底的电介质;将衬底放置在化学气相沉积室中;在第一阶段过程中流动第一前体气至化学气相沉积室,从而在化学气相沉积室中存在第一预定条件的情况下在第一时间段内使纳米晶在电介质上成核;结束第一前体气至化学气相沉积室的流动;和在第二阶段过程中流动不同的第二前体气至化学气相沉积室,从而在化学气相沉积室中存在第二预定条件的情况下在第二时间段内生长纳米晶。
根据本发明的另一方面,提供一种形成纳米晶的方法,该方法包括:提供衬底;形成覆盖衬底的电介质;将衬底放置在化学气相沉积室中;在第一阶段过程中流动第一前体气至化学气相沉积室,从而在化学气相沉积室中存在第一预定处理条件的情况下在第一时间段内使纳米晶在电介质上成核;和在第一阶段之后的第二阶段过程中流动第二前体气至化学气相沉积室,从而在化学气相沉积室中存在第二预定处理条件的情况下在第二时间段内生长纳米晶。
根据本发明的另一方面,提供一种形成纳米晶的方法,该方法包括:提供衬底;形成覆盖半导体衬底的介电层;将半导体衬底放置在化学气相沉积室中,以实施介电层上材料的快速热化学气相沉积;在第一阶段过程中第一时间段内流动乙硅烷气至化学气相沉积室,从而在化学气相沉积室中存在400摄氏度至530摄氏度范围内的温度和10至100milliTorr的乙硅烷气分压的条件下在介电层上形成多个纳米晶;和在第一阶段之后的第二阶段过程中第二时间段内流动硅烷气至化学气相沉积室,从而在化学气相沉积室中存在至少与第一时间段内相同的温度和分压的处理条件下生长纳米晶,所述第二时间段比所述第一时间段长。
根据本发明的另一方面,提供一种形成纳米晶的方法,该方法包括:提供衬底;形成覆盖衬底的电介质;将衬底放置在化学气相沉积室中;在第一阶段过程中流动在电介质表面上具有第一粘附系数的第一前体气至化学气相沉积室,从而在化学气相沉积室中存在第一预定处理条件的情况下在第一时间段内使纳米晶在电介质上成核;和在第二阶段过程中流动第二前体气至化学气相沉积室,从而在化学气相沉积室中存在第二预定处理条件的情况下在第二时间段内生长纳米晶,第二前体气在电介质表面上具有小于第一粘附系数的第二粘附系数,并且在纳米晶表面上具有大于第二粘附系数的第三粘附系数。
附图说明
通过并不限于附图以示例的方式说明本发明,在图中相同的标号指示相同的部件,其中:
图1表示具有按照本发明的一种实施方式所形成的纳米晶的存储器的横截面图;
图2的流程图表示按照本发明的一种实施方式的图1的纳米晶的形成;和
图3表示比较两种含硅前体的生长速度对温度的曲线图。
本领域的技术人员理解图中的部件被简单和清楚地表示,并不必要按比例绘图。例如,图中的某些部件的尺寸可能被相对于其它部件放大,以帮助改进本发明的实施方式的理解。
具体实施方式
一种两阶段方法被用于在一种实施方式中被用作数据存储器件的晶体管中的介电层上形成纳米簇(nanocluster),例如纳米晶。第一阶段、成核阶段,使用比第二阶段、生长阶段中所用的第二前体具有对下面的介电层(例如隧道电介质)更高粘附系数的第一前体。此外,第二前体具有对被用于形成纳米晶的材料比对下层的介电层更大的粘附系数。在优选实施方式中,第一前体为乙硅烷(气)而第二前体为硅烷(气)。此外,在优选实施方式中,在第一阶段和第二阶段中使用相同的处理条件(温度、压力和协流气)。在一种实施方式中,在两阶段方法过程中被形成的纳米晶为图1所示的存储器的一部分。
图1表示存储器10,它具有半导体衬底12、源扩展区(sourceextension)13、深源区14、漏极扩展区(drain extension)15、深漏极区16、隧道电介质18、纳米晶20、控制电介质22、控制电极24、和间隔物26。由于除纳米晶20的形成之外的存储器10的所有部分的形成可以利用常规方法被形成,将简要解释存储器10的部分的形成。半导体衬底可以为硅、硅锗、砷化镓、绝缘体上硅(SOI)等,或者以上材料的组合。通过热生长、化学气相沉积(CVD)等,或者以上方法的组合在半导体衬底上形成被用作隧道电介质18的介电层,例如二氧化硅。如将参照图2更详细说明的那样,纳米晶被形成在介电层上,并且在一种实施方式中为存储器10的浮栅。可选地,可以在纳米晶20上形成含氮的钝化层(未显示)。例如二氧化硅、二氧化铪、氧化铝等和以上材料的组合的控制电介质22,被沉积在纳米晶20上。在形成控制电介质22之后,例如多晶硅的导电材料被沉积以形成控制电极24。控制电极24、控制电介质22、纳米晶20和隧道电介质18被蚀刻以去除源扩展区13、深源区14、漏极扩展区15和漏极区16将被形成的区域中的部分材料。
在蚀刻多层之后,源扩展区13和漏极扩展区15被通过浅离子注入形成。在形成扩展区13和15之后,例如氮化硅之类的介电层被沉积在半导体衬底上并被各向异性蚀刻以形成与控制电极24、控制电介质22、纳米晶20和隧道电介质18相邻的间隔物26。利用间隔物26和控制电极24作为深离子注入过程中的掩模形成深源区14和深漏极区16。所产生的存储器10特别适用于被形成于带有(即嵌入式NVM器件)或不带有(即独立NVM器件)逻辑晶体管的半导体衬底上的非易失性存储器(NVM)。此外,存储器10为一种数据存储器件。
可以使用图2所示的一种纳米晶制造方法30形成纳米晶20,以获得约为1E12纳米晶/cm2的所需密度。在形成半导体衬底12之上的介电层(即图1中的隧道电介质18)之后,在纳米晶制造方法30的步骤32中提供具有介电层的半导体衬底12。随后在步骤34半导体衬底12被放置在化学气相沉积(CVD)室中。优选地,该CVD室为一种冷壁快速热化学气相沉积(RTCVD)室,因为它最小化作为附加噪声因数的远离半导体衬底12的气相反应和成核,而促进靠近半导体衬底12表面的有利气相反应。但是,CVD室可以为超高真空化学气相沉积(UHVCVD)、低压化学气相沉积(LPCVD)等室。
在将半导体衬底12放置在CVD室中之后,如图2的步骤36所示,在化学气相沉积室中存在第一预定处理条件的情况下,第一时间段内第一前体气被流入以使纳米晶成核,该纳米晶成核为第一阶段(即纳米晶形成的成核阶段)。在优选的实施方式中,纳米晶20为硅并且因此使用含硅前体。硅烷(SiH4)和乙硅烷(Si2H6)都是适当的含硅前体。但是,乙硅烷在二氧化硅上相对于在硅上具有更高的粘附系数,二氧化硅被优选用作隧道电介质层18的材料。硅烷在二氧化硅上相对于在硅上具有更低的粘附系数。由于对纳米晶的第一阶段形成而言,要求具有形成许多成核位置,前体对隧道电介质(例如二氧化硅)和对被形成材料(例如硅)的粘附系数决定所使用的前体。因此,在所述的隧道电介质包括二氧化硅并且形成的纳米晶包括硅的实施方式中,应该相对于硅烷优先使用乙硅烷。根据所观测到的被定义为核形成之前的时间间隔的孕育时间,可以获得在其它材料上或对于不同前体的粘附系数相对值。
当流动乙硅烷时,乙硅烷中的硅同时将它自身附着至已经存在于隧道电介质18上的硅原子和隧道电介质18本身上,由于乙硅烷对硅和二氧化硅的粘附系数而产生新的成核位置。此外,相对于硅烷优选乙硅烷是因为乙硅烷在相比硅烷更低的温度下分解,由于它的不饱和键而形成具有对二氧化硅和硅表面的单位粘附系数的亚甲硅基。这允许使用较低的温度。第一预定处理条件包括具有约400至600摄氏度、或者更具体地说450至530摄氏度之间衬底温度,和约10至200mTorr或更优选地10至100mTorr之间的乙硅烷分压。约450至530摄氏度的温度范围最理想,因为在低于450度的温度下,表面的氢解吸非常慢,这阻碍乙硅烷与隧道电介质18反应形成成核位置,因此降低纳米晶的密度。大于530摄氏度的温度不适合,因为硅原子(即存在于隧道电介质18表面上的硅原子)由于二氧化硅解吸被去除。通过在低压和低温下形成成核位置,成核时间被延长,从而增加控制成核的能力以防止形成太多成核位置和随后聚集为连续层或非常大的纳米晶。
为防止形成连续层并获得制造过程中的快周期,也应该控制该过程的时间。优选地,该时间小于50秒,或更优选地小于25秒,或最优选地在5至10秒之间。在另一实施方式中,该时间在约30秒和150秒之间。例如氮、氩等的一种惰性气体的协流气可以在流动第一前体的同时被流动,以辅助传送第一前体气至半导体衬底12。不适于使用氢作为协流气,因为一旦乙硅烷分解,表面反应副产物氢的解吸被协流气中的氢阻碍。应该注意在其它CVD操作中氢通常被用作硅烷的协流气的原因是它帮助防止硅烷气相分解为硅和氢。但是,低分压结合低温抑制这种气相的分解。因此,在不考虑气相分解的情况下其它惰性气体可以被用作协流气。在一种实施方式中由于协流气和第一前体气的存在,在纳米晶形成的第一阶段过程中的总压约为18Torr。
在一种实施方式中形成成核位置之后,在一种实施方式中第一前体的流动被终止或结束。在一定时间段之后,这一时间段在一种实施方式中为约0-20秒,如步骤38所示,在化学气相沉积室中存在二预定处理条件的情况下,第二时间段内第二且不同前体气被流动以生长纳米晶,该纳米晶为图3的纳米晶形成的第二阶段(即生长阶段)。在另一实施方式中,第二前体在流动第一前体的同时被流动。要求在生长阶段过程中具有低生长速度以使生长过程可控。如图3所示,在给定温度下,硅烷的生长速度小于乙硅烷,因此第二前体优选硅烷。例如,在图3中450摄氏度下硅烷的生长速度约为每秒1E-6埃,而乙硅烷的生长速度约为每秒1E-2埃。
成核位置通过附着至成核位置的硅烷中的硅和通过沿半导体衬底12的表面扩散的硅生长。通过减小该生长阶段过程中的温度,生长过程中硅扩散至成核位置需要更长的时间,从而增加生产阶段的控制。
第二前体与隧道电介质层18而不是成核位置反应是不适合的,这可以导致纳米晶的尺寸分布变化太大。因此,第二前体对隧道电介质层18(即纳米晶被形成其上的被暴露层)比它对纳米晶自身应该具有更低的粘附系数。因此,对硅纳米晶形成和二氧化硅隧道电介质层18而言,硅烷是理想的,因为它对硅的粘附系数高于在二氧化硅上约4个数量级。由于硅烷对硅相比对二氧化硅具有更大的粘附系数,硅烷将与存在的成核位置反应以扩大或生长成核位置为纳米晶,而不是与二氧化硅反应并形成附加成核位置。仅根据粘附系数乙硅烷将是理想的,但是如已经说明的那样由于它的相对于硅烷的较高生长速度是不适合的。此外,优选地最小化乙硅烷的使用,因为乙硅烷价格昂贵。
步骤38的第二预定处理条件可以同于或等于步骤36的第一处理条件。理想的情况是第一和第二预定处理条件相同,并且当从步骤38转换为步骤36时CVD室中的所有改变为所使用的前体(例如,第一前体不再被流动并且第二前体被流动或第二前体被添加至带有第一前体的室)。在处理过程中为了改变温度或压力,存在着与温度改变相联系的时间段,并且这可以不利地增加周期。
或者,步骤38的第二处理条件可以不同于步骤36的第一处理条件。在一种实施方式中,半导体衬底12的温度约为500-580摄氏度,而硅烷的分压可约为10-100mTorr。可以使用一种惰性气体的协流气,例如氮气或氩气。
步骤38的第二时间段可以与步骤36的第一时间段相同,但第二时间段可以长于第一时间段。第二时间段可以为至少第一时间段的两倍长。在一种实施方式中第二时间段约为每晶片30至40秒。在一种优选实施方式中,步骤38和步骤36的组合时间小于或等于约每晶片60秒以获得有效的制造周期。
在纳米晶20被生长之后(即在流动不同的第二前体气之后),纳米晶20可以在例如氮气的惰性环境中退火,如图2的步骤40所示,以获得平衡形状。退火温度可以为约750摄氏度。可以使用任何其它退火工艺参数。
用于存储器10中的纳米晶的理想尺寸可以在3和7纳米之间,并且在某些实施方式中5纳米的目标直径可以是适当的。纳米晶在介电层18上的覆盖率、或表面密度约为20%。20%的表面密度对半导体器件制造而言是合理的,因为它在被包括在浮栅结构中的纳米晶之间的间隙中提供公差(tolerance)水平。尽管可获得更高的表面密度,在这种更高表面密度实施方式中的独立存储元件附近可以增加在纳米晶之间后面的电荷传送的可能性,因此降低它们分离的有利影响。
通过使用具有纳米晶形成的成核阶段和生长阶段的不同前体的上述方法,允许以相比其它方法增加的周期和降低的制造成本制造纳米晶。此外,通过使用如上所述的两阶段方法,可以很好地控制纳米晶的成核和生长。
在前述说明书中,已经参照具体实施方式说明本发明。但是,本领域的技术人员理解在不偏离如在下面的权利要求中所述的本发明的领域的前提下,可以做出多种修改和改变。例如,可以使用具有适合成核和生长阶段的性质的其它前体。此外,纳米晶可以为不同于硅的其它材料,例如锗,并可以掺杂或可以不被掺杂。此外,纳米晶可以被形成在除隧道电介质或任何介电层之外的层上。在这种实施方式中,前体对纳米晶被形成之上的层的粘附系数和纳米晶被形成的材料相关。因此,说明书和图表意图例示而不是限制的概念,并且所有的这种修改被认为被包括在本发明的领域内。
以上已经参照具体实施方式说明优点、其它优势和对问题的解决方案。但是,优点、优势和对问题的解决方案,以及任何可以导致任何优点、优势或解决方案发生或变得更明显的任何元素,不被构造为任何或所有权利要求的关键、所需、或基本特征或元素。这里所用的术语“包括”、“包含”或它的其它变化,意图覆盖非专用的包含,例如一种包含一系列不仅包含这些元素而且可以包括未被明白列出或这种过程、方法、物品或装置内在的其它元素的过程、方法、物品或装置。

Claims (10)

1.一种形成纳米晶的方法(30),该方法包括:
提供(32)衬底(12);
形成覆盖衬底的电介质(18);
将衬底放置(34)在化学气相沉积室中;
在第一阶段过程中流动(26)第一前体气至化学气相沉积室,从而在化学气相沉积室中存在第一预定条件的情况下在第一时间段内使纳米晶(20)在电介质上成核;
结束第一前体气至化学气相沉积室的流动;和
在第二阶段过程中流动(38)不同的第二前体气至化学气相沉积室,从而在化学气相沉积室中存在第二预定条件的情况下在第二时间段内生长纳米晶。
2.如权利要求1的方法,还包括:
在流动不同的第二前体气之后在惰性环境中对纳米晶退火(40)。
3.如权利要求1的方法,还包括使第二预定条件等于第一预定条件。
4.一种形成纳米晶的方法(30),该方法包括:
提供(32)衬底(12);
形成覆盖衬底的电介质(18);
将衬底放置(34)在化学气相沉积室中;
在第一阶段过程中流动(36)第一前体气至化学气相沉积室,从而在化学气相沉积室中存在第一预定处理条件的情况下在第一时间段内使纳米晶在电介质上成核;和
在第一阶段之后的第二阶段过程中流动(38)第二前体气至化学气相沉积室,从而在化学气相沉积室中存在第二预定处理条件的情况下在第二时间段内生长纳米晶。
5.如权利要求4的方法,还包括:
在结束流动第一前体气至化学气相沉积室之前流动(38)第二前体气至化学气相沉积室。
6.如权利要求4的方法,还包括在化学气相沉积室中执行作为快速热化学气相沉积的化学气相沉积。
7.如权利要求4的方法,该方法还包括采用乙硅烷实施第一前体气,采用硅烷实施第二前体气和采用二氧化硅实施电介质。
8.一种形成纳米晶(20)的方法(30),该方法包括:
提供(32)衬底(12);
形成覆盖半导体衬底的介电层(18);
将半导体衬底放置(34)在化学气相沉积室中,以实施介电层上材料的快速热化学气相沉积;
在第一阶段过程中第一时间段内流动(36)乙硅烷气至化学气相沉积室,从而在化学气相沉积室中存在400摄氏度至530摄氏度范围内的温度和10至100milliTorr的乙硅烷气分压的条件下在介电层上形成多个纳米晶;和
在第一阶段之后的第二阶段过程中第二时间段内流动(38)硅烷气至化学气相沉积室,从而在化学气相沉积室中存在至少与第一时间段内相同的温度和分压的处理条件下生长纳米晶,所述第二时间段比所述第一时间段长。
19.一种形成纳米晶(20)的方法(30),该方法包括:
提供(32)衬底(12);
形成覆盖衬底的电介质(18);
将衬底放置(34)在化学气相沉积室中;
在第一阶段过程中流动(36)在电介质表面上具有第一粘附系数的第一前体气至化学气相沉积室,从而在化学气相沉积室中存在第一预定处理条件的情况下在第一时间段内使纳米晶在电介质上成核;和
在第二阶段过程中流动(38)第二前体气至化学气相沉积室,从而在化学气相沉积室中存在第二预定处理条件的情况下在第二时间段内生长纳米晶,第二前体气在电介质表面上具有小于第一粘附系数的第二粘附系数,并且在纳米晶表面上具有大于第二粘附系数的第三粘附系数。
10.如权利要求9的方法,还包括在开始流动第二前体气至化学气相沉积室之前停止第一前体气的流动。
CNB038016060A 2002-08-30 2003-05-22 形成纳米晶的方法 Expired - Lifetime CN100336175C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/231,556 2002-08-30
US10/231,556 US6808986B2 (en) 2002-08-30 2002-08-30 Method of forming nanocrystals in a memory device

Publications (2)

Publication Number Publication Date
CN1596459A true CN1596459A (zh) 2005-03-16
CN100336175C CN100336175C (zh) 2007-09-05

Family

ID=31976735

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038016060A Expired - Lifetime CN100336175C (zh) 2002-08-30 2003-05-22 形成纳米晶的方法

Country Status (8)

Country Link
US (1) US6808986B2 (zh)
EP (1) EP1490896A1 (zh)
JP (1) JP4364799B2 (zh)
KR (1) KR20050031455A (zh)
CN (1) CN100336175C (zh)
AU (1) AU2003248563A1 (zh)
TW (1) TWI231529B (zh)
WO (1) WO2004021423A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459094B (zh) * 2007-12-13 2010-09-29 中芯国际集成电路制造(上海)有限公司 测量半球形颗粒多晶硅层厚度的方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7121474B2 (en) * 2002-06-18 2006-10-17 Intel Corporation Electro-optical nanocrystal memory device
FR2847567B1 (fr) * 2002-11-22 2005-07-01 Commissariat Energie Atomique Procede de realisation par cvd de nano-structures de materiau semi-conducteur sur dielectrique, de tailles homogenes et controlees
KR100526463B1 (ko) * 2003-05-07 2005-11-08 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
US20050258470A1 (en) * 2004-05-20 2005-11-24 Bohumil Lojek Gate stack of nanocrystal memory and method for forming same
US7265036B2 (en) * 2004-07-23 2007-09-04 Applied Materials, Inc. Deposition of nano-crystal silicon using a single wafer chamber
KR100615093B1 (ko) * 2004-08-24 2006-08-22 삼성전자주식회사 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법
US20060046383A1 (en) * 2004-09-02 2006-03-02 Shenlin Chen Method for forming a nanocrystal floating gate for a flash memory device
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US7327611B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating charge trapping nonvolatile memory
US7327607B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7345920B2 (en) 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US7307888B2 (en) * 2004-09-09 2007-12-11 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory in a parallel arrangement
US7324376B2 (en) * 2004-09-09 2008-01-29 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7813160B2 (en) * 2005-01-11 2010-10-12 The Trustees Of The University Of Pennsylvania Nanocrystal quantum dot memory devices
US20060189079A1 (en) * 2005-02-24 2006-08-24 Merchant Tushar P Method of forming nanoclusters
US7101760B1 (en) 2005-03-31 2006-09-05 Atmel Corporation Charge trapping nanocrystal dielectric for non-volatile memory transistor
US20060220094A1 (en) * 2005-03-31 2006-10-05 Bohumil Lojek Non-volatile memory transistor with nanotube floating gate
US7241695B2 (en) * 2005-10-06 2007-07-10 Freescale Semiconductor, Inc. Semiconductor device having nano-pillars and method therefor
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
US7283389B2 (en) 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7272038B2 (en) * 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
KR100837413B1 (ko) * 2006-02-28 2008-06-12 삼성전자주식회사 나노결정을 포함하는 메모리 소자 제조 방법 및 이에 의해제조된 메모리 소자
KR100785015B1 (ko) * 2006-05-18 2007-12-12 삼성전자주식회사 실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성메모리 소자 및 그 제조방법
US7432158B1 (en) 2006-07-25 2008-10-07 Freescale Semiconductor, Inc. Method for retaining nanocluster size and electrical characteristics during processing
US7445984B2 (en) 2006-07-25 2008-11-04 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
US20080246101A1 (en) * 2007-04-05 2008-10-09 Applied Materials Inc. Method of poly-silicon grain structure formation
US7995384B2 (en) * 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US7799634B2 (en) * 2008-12-19 2010-09-21 Freescale Semiconductor, Inc. Method of forming nanocrystals
US7871886B2 (en) * 2008-12-19 2011-01-18 Freescale Semiconductor, Inc. Nanocrystal memory with differential energy bands and method of formation
US8536039B2 (en) * 2010-03-25 2013-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-crystal gate structure for non-volatile memory
JP5373142B2 (ja) * 2010-04-27 2013-12-18 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
WO2012090819A1 (ja) * 2010-12-28 2012-07-05 シャープ株式会社 微結晶シリコン膜の製造方法、微結晶シリコン膜、電気素子および表示装置
US8329543B2 (en) 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
US8329544B2 (en) 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
US8679912B2 (en) 2012-01-31 2014-03-25 Freescale Semiconductor, Inc. Semiconductor device having different non-volatile memories having nanocrystals of differing densities and method therefor
US8951892B2 (en) 2012-06-29 2015-02-10 Freescale Semiconductor, Inc. Applications for nanopillar structures
CN104952802B (zh) * 2014-03-25 2018-08-10 中芯国际集成电路制造(上海)有限公司 闪存存储单元的形成方法
US9356106B2 (en) * 2014-09-04 2016-05-31 Freescale Semiconductor, Inc. Method to form self-aligned high density nanocrystals
US9929007B2 (en) * 2014-12-26 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. e-Flash Si dot nitrogen passivation for trap reduction
TWI711728B (zh) * 2016-08-29 2020-12-01 聯華電子股份有限公司 形成晶格結構的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0659911A1 (en) * 1993-12-23 1995-06-28 International Business Machines Corporation Method to form a polycrystalline film on a substrate
US5850064A (en) * 1997-04-11 1998-12-15 Starfire Electronics Development & Marketing, Ltd. Method for photolytic liquid phase synthesis of silicon and germanium nanocrystalline materials
US6060743A (en) * 1997-05-21 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same
JP3727449B2 (ja) * 1997-09-30 2005-12-14 シャープ株式会社 半導体ナノ結晶の製造方法
US6320784B1 (en) * 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US6344403B1 (en) * 2000-06-16 2002-02-05 Motorola, Inc. Memory device and method for manufacture
US6297095B1 (en) * 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
CN1305232A (zh) * 2001-02-27 2001-07-25 南京大学 锗/硅复合纳米晶粒浮栅结构mosfet存储器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459094B (zh) * 2007-12-13 2010-09-29 中芯国际集成电路制造(上海)有限公司 测量半球形颗粒多晶硅层厚度的方法

Also Published As

Publication number Publication date
US6808986B2 (en) 2004-10-26
TWI231529B (en) 2005-04-21
JP4364799B2 (ja) 2009-11-18
WO2004021423A1 (en) 2004-03-11
EP1490896A1 (en) 2004-12-29
TW200409207A (en) 2004-06-01
US20040043583A1 (en) 2004-03-04
CN100336175C (zh) 2007-09-05
KR20050031455A (ko) 2005-04-06
AU2003248563A1 (en) 2004-03-19
JP2005537660A (ja) 2005-12-08

Similar Documents

Publication Publication Date Title
CN100336175C (zh) 形成纳米晶的方法
US6391749B1 (en) Selective epitaxial growth method in semiconductor device
US7687349B2 (en) Growth of silicon nanodots having a metallic coating using gaseous precursors
US20050233092A1 (en) Method of controlling the uniformity of PECVD-deposited thin films
KR100769521B1 (ko) 다결정 폴리실리콘 박막 제조방법
KR20070039964A (ko) 단일 웨이퍼 챔버를 이용한 나노-수정 실리콘의 증착
KR101012103B1 (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
US6420729B2 (en) Process to produce ultrathin crystalline silicon nitride on Si (111) for advanced gate dielectrics
US6613698B2 (en) Lower temperature method for forming high quality silicon-nitrogen dielectrics
US7629211B2 (en) Field effect transistor and method of forming a field effect transistor
US7662683B2 (en) Method for forming gate dielectric layer
KR100943426B1 (ko) 박막 증착 방법 및 박막 증착 장치
TW200407974A (en) Ono interpoly dielectric for flash memory cells and method for fabricating the same using a single wafer low temperature deposition process
KR101012102B1 (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
KR101110079B1 (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
KR100316064B1 (ko) 반도체장치의 하부전극 형성방법
US20070063255A1 (en) Non-volatile memory device and method of manufacturing the same
US8673410B2 (en) Adhesion layer for thin film transistors
KR100233146B1 (ko) 다결정 실리콘의 제조 방법
US20050012136A1 (en) Method for forming silicon film with changing grain size by thermal process
KR20090115357A (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
KR20090031193A (ko) 저온 실리콘 질화물 형성방법 및 이 방법으로 형성된결정질 나노 도트를 포함하는 전하 트랩형 메모리 소자 및그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FISICAL SEMICONDUCTOR INC.

Free format text: FORMER NAME: FREEDOM SEMICONDUCTOR CORP.

CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: FREESCALE SEMICONDUCTOR, Inc.

Address before: Texas in the United States

Patentee before: FreeScale Semiconductor

CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP USA, Inc.

Address before: Texas in the United States

Patentee before: FREESCALE SEMICONDUCTOR, Inc.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20180503

Address after: Delaware

Patentee after: VLSI Technology Co.,Ltd.

Address before: Texas in the United States

Patentee before: NXP USA, Inc.

TR01 Transfer of patent right
CX01 Expiry of patent term

Granted publication date: 20070905

CX01 Expiry of patent term