CN1613065B - 在存储器总线接口中的功率降低 - Google Patents

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Abstract

一种技术包括放大来自存储器总线接口(16)的数据信号。所放大的数据信号被采样，且响应存储器总线(20)上没有发生预定操作而有选择地禁止所述放大器。在本发明的一些实施例中，响应存储器总线上所述预定操作的开始而有选择地使能所述放大。

Description

在存储器总线接口中的功率降低
背景
本发明总体上涉及在存储器总线接口上的功率降低。
计算机系统采用存储器设备来存储与系统的各种操作相关联的数据。总体来说，这些设备可形成用于计算机系统的系统存储器。为将数据存入系统存储器并从所述系统存储器检索数据，计算机系统典型地包括经由存储器总线与系统存储器耦合的存储器控制器。经由存储器总线传播的信号依赖于形成系统存储器的存储设备的类型。
例如，一种类型的存储器设备是同步动态随机存取存储器(SDRAM)，一个在其中数据信号经由存储器总线与(例如)时钟信号的正倾斜沿或上升沿同步地与SDRAM设备进行来回通信的设备。所述基本类型的SDRAM被称为单数据速率(SDR)SDRAM，因为所述数据在每个时钟信号周期都被同步一次。与单数据速率SDRAM相对照，在操作双数据速率(DDR)SDRAM时，数据在时钟信号(被称为数据选通信号)的上升沿和下降沿均被同步，从而产生短语“双数据速率”。
所述数据选通信号，被称为“DQS数据选通信号”，是由系统存储器或存储器控制器依据存储器总线上正在发生的是读还是写操作来提供的。SDR SDRAM设备不使用DQS数据选通信号。在对DDR SDRAM设备进行写操作的过程中，存储器控制器通过控制存储器总线的数据位线(被称为“DQ数据位线”)的逻辑电平向存储器总线提供多位数据。在所述写操作中，存储器控制器提供DQS数据选通信号，这使得DQS数据选通信号的每个沿与一时刻同步，在所述时刻(由存储器控制器经由DQ数据位线提供的)一特定组数据位在所述存储器总线上是有效的。照此，所述存储器控制器可相对于数据位信号偏移DQS数据选通信号的相位，以使得当特定组数据位有效时，出现DQS数据选通信号的沿。例如，DQS信号可与DQ数据位线上的信号相位偏离90°。因此，例如，存储器控制器向存储器总线提供第一组位。当这些位是有效的时，DQS数据选通信号具有上升沿。存储器控制器向存储器总线提供下一组位。当这些位是有效的时，DQS数据选通信号具有下降沿，等等。
对于读操作，上面描述的作用在DDR SDRAM设备和存储器控制器之间被颠倒过来。照此，对于读操作，DDR SDRAM设备既提供DQS数据选通又控制出现在DQ数据位线上的信号。
当存储器总线上既没有发生写操作也没有发生读操作时，DQ数据位线和DQS数据选通线保持在终止电平，一个例如可以是在逻辑0和逻辑1的电压电平之间的电平。因此，使用这种安排所具有的潜在困难是：(例如)存储器控制器的输入读出放大器可使用接近终止电平的基准电压，所述输入读出放大器从DQ数据位线之一接收信号并将其放大。正是这一基准电压由读出放大器使用来来区分逻辑1电压(即，大于基准电压的电压)和逻辑0信号(即，小于基准电压的电压)。因此，当存储器总线上实际上既没有发生写也没有发生读操作时，在特定DQ数据信号线上的噪音对于相关联的读出放大器可能就会随意地表现为逻辑1或逻辑0电压。这种情况会使得读出放大器进行随意的操作，存储器控制器的放大器以及因此，可能的其它电路会由于这一操作而耗散掉过多的功率。
因此，还继续地需要一种配置和/或技术来解决上述一或多个问题。
发明内容
在本发明的一个方面，提供了一种在存储器总线接口中降低功率的方法，包括：
放大从存储器总线接收到的数据信号，所述存储器总线包括用于指示所述数据信号并指示与所述数据信号的定时相关联的至少一个数据选通信号的通信线；
采样所放大的数据信号；并且
响应所述至少一个数据选通信号的边沿，有选择地使能所述放大。
优选地，有选择地使能所述放大包括：
有选择地使能读出放大器。
优选地，有选择地使能所述放大包括：
响应所述预定操作的开始，有选择地使能所述放大。
优选地所述方法还包括：
将对所述放大的使能和所述至少一个数据选通信号的边沿同步。
优选地，所述方法还包括：
经由所述存储器总线传送与双数据速率存储总线相关联的信号。
优选地，所述预定操作包括读操作。
优选地，所述预定操作包括写操作。
在本发明的另一个方面，提供了一种在存储器总线接口中降低功率的方法，包括：
响应读操作，放大从存储器总线接收到存储器控制器中的数据信号；
采样所放大的数据信号；并且
响应在所述存储器总线上没有发生预定操作，有选择地禁止所述放大。
优选地，有选择地禁止所述放大包括：
有选择地禁止读出放大器。
优选地，有选择地禁止所述放大包括：
响应一特定的预定操作的结束，有选择地禁止所述放大。
在本发明的再又一个方面，提供了一种在存储器总线接口中降低功率的方法，包括：
放大从存储器总线接收到的数据信号，所述存储器总线包括用于指示所述数据信号并指示与所述数据信号的定时相关联的至少一个数据选通信号的通信线；
采样所放大的数据信号；并且
响应所述至少一个数据选通信号的边沿，使能所述放大。
12.如权利要求11所述的方法，其中，使能所述放大包括：
有选择地使能读出放大器。
优选地，使能所述放大包括：
响应所述预定操作的开始，有选择地使能所述放大。
附图说明
图1是依据本发明实施例的计算机系统的示意图；
图2是依据本发明实施例的存储器控制器集线器的示意图；
图3是依据本发明实施例的存储器控制器的示意图；
图4、5、6、7、8、9和10是依据本发明实施例的描述计算机系统信号的波形；
图11是依据本发明实施例的、耦合到读出放大器的控制电路和读取缓冲器电路的示意图；
图12是依据本发明实施例的存储器设备的示意图。
详细描述
如图1，依据本发明的计算机系统10的实施例包括用于存储与计算机系统10的操作相关联的各种数据的系统存储器22。系统存储器22由半导体存储器设备的集合形成。例如，系统存储器22可包括多个双数据速率(DDR)同步动态随机存取存储器(SDRAM)设备。
系统存储器22的设备经由存储器总线20与北桥或存储器控制器集线器16通信。这样，存储器总线20包括与在存储器控制器集线器16和系统存储器22之间传送数据位相关联的各种地址、控制和数据信号线。存储器控制器集线器16又用作计算机系统10的其它部分与系统存储器22之间的接口，以及作为该接口，向存储器总线20提供信号来控制向系统存储器22来回读写数据。为实现此，存储器控制器集线器16包括存储器控制器18，所述存储器控制器为存储器控制器集线器16形成与系统存储器22通信的接口。
为了降低在存储器控制器18和系统存储器22之间没有发生任何读操作期间存储器控制器18另外所消耗的功率，在此期间存储器控制器18禁止其输入数据读出放大器(图1中未示出)。这些读出放大器在读操作期间检测存储器总线20的数据线(被称为“DQ数据位线”)上的数据并提供由存储器控制器18的读出缓冲器(图1中未示出)采样的信号(指示这一数据)。
当在读或写操作期间未被使用时，每个DQ数据位线的电压被设置为终止电平，一个在逻辑1和逻辑0电平之间的电平。然而，存储器控制器的每个输入读出放大器可采用接近所述终止电平的基准电压。正是这一基准电压由每个读出放大器使用来区分逻辑1电压(即，大于所述基准电压的电压)和逻辑0信号(即，小于所述基准电压的电压)。因此，当在存储器总线上实际上既没有发生写操作也没有发生读操作时，在特定DQ数据信号线上的噪音对于相关联的读出放大器可能会随意地表现为逻辑1或逻辑0电压。如果不将这些读出放大器禁止，则上述情况使得读出放大器随意操作，如下所述。
作为一个更具体的例子，在本发明的一些实施例中，逻辑1电压可能会大约为2.5伏，逻辑0电压可能会大约为0伏；而终止和基准电压可能大约为1.25伏。其它电压电平可用于本发明的其它实施例中。
通过在存储器总线20上既没有发生写操作也没有发生读操作时禁止存储器控制器的读出放大器，读出放大器就不响应也存在于存储器总线20的DQ数据位线上的噪音。因此，当读出放大器相关联的DQ数据位线从终端电平被驱动到逻辑1或逻辑0电平时，读出放大器在特定读操作期间只响应DQ数据位线。
尤其，图4和5示出在突发读操作期间数据位线(图4)和DQS数据选通线(图5)上的信号，在所述突发读操作中经由每个DQ数据位线依次接收预定数目(例如，2、4或8)的位数据。存储器控制器可针对在每个突发中转移的位的数目加以配置。在此描述的例子中，每个DQ数据位线在突发读操作中依次传送四位的数据。
在此例中，由系统存储器22提供的数据的第一位(位D0)在T0时刻出现，在此时刻系统存储器22也把DQS数据选通置为有效，如图5所示。在时刻T2，系统存储器22开始向指示数据的D1位的DQ位线提供信号，并同时把DQS数据选通信号置为无效。对于剩余的两位，这一过程继续。例如，在时刻T4，系统存储器22把DQS数据选通信号置为有效，并开始向指示数据的D2位的DQ数据位信号线提供信号。因此，从图4和5可看出，D0、D1、D2和D3数据位的产生与DQS数据选通信号的交替沿同步地进行。
为了从DQ数据位线采样每个数据位，存储器控制器18移位、或延迟DQS数据选通信号从而将DQS数据选通信号的每个沿与相关联的数据信号的数据眼(data eye)对准。术语“数据眼”是指所述数据信号的部分(在其中，所述数据信号指示数据的特定位)。因此，“数据眼”往往不包括数据信号的部分(在其中，所述数据信号在逻辑状态之间转变)。
DQS数据选通信号与数据信号的数据眼对准所产生的净效果是：存储器控制器18延迟DQS选通信号来产生内部的且延迟的DQS数据选通信号，如图7所示的例子。因此，正如从图7可看出的，延迟的DQS数据选通信号的第一上升沿(出现在时刻T2)几乎在指示D0数据位的DQ信号的部分的数据眼的中心对准，延迟的DQS数据选通信号的随后的下降沿在指示D1数据位的数据眼的中心对准，等等。在理想情况下，延迟以数据眼的选通沿为中心，但是由于系统和存储器控制器的定时效应，所述延迟可能偏离这一理想的关系。然而，在DQS数据选通信号和延迟的DQS数据选通信号之间仍然存在延迟。
存储器控制器18响应读操作的开始使能其输入读取读出放大器。所述存储器控制器18，响应读操作的结束，禁止其读出放大器，从而避免了不必要的功率消耗。
因此，对于上述读操作，存储器控制器18可以以下方式工作。在此例中的时刻T0之前，没有发生读操作，因此，存储器控制器18禁止其读出放大器。然而，随着在DQ和DQS线上数据信号(诸如图4所示的DQ信号)和DQS数据选通信号(图5)出现在存储器控制器，在时刻T0，读操作开始。这些信号由系统存储器20产生。比时刻T0稍微早一点或在时刻T0时，存储器控制器18的逻辑识别出读操作的开始并把被称为EOB的字节结束的信号置为无效。(图9)。如下所述，存储器控制器18在本发明的一些实施例中，响应EOB信号的置为无效，将被称为EN#的反相读出放大器使能信号(图10)置为有效，从而使能输入读出放大器。读出放大器的使能发生在延迟的DQS数据选通信号的前上升沿之前，如图6和7所示。因此，当存储器控制器18的读出缓冲器响应延迟的DQS数据选通信号的沿从而开始采样数据位时，读出放大器已经被使能，由此允许读出放大器在相关联的数据位线向数据缓冲器提供信号的指示。
图8描述了在存储器控制器18的读取缓冲器内部的采样数据。照此，在时刻T2，响应延迟的DQS数据选通信号的上升沿，读取缓冲器采样D0位，并且因此，所采样的D0位在时刻T2开始出现在读取缓冲器中。D2、D3和D4位以同样的方式依次被采样。
参照图2，在本发明的一些实施例中，存储器控制器集线器16可包括与存储器总线20通信的存储器控制器18；与计算机系统10的系统总线14通信的系统总线接口70；与计算机系统的AGP总线26(图1)通信的加速图形端口(AGP)总线接口74；以及在集线器链路34上与计算机系统的南桥或输入/输出(I/O)集线器40通信的集线器接口72。在加利福尼亚圣克拉拉的Intel公司于1996年7月31日出版的《Accelerated GraphicsPort Interface Specification(加速图形端口接口规范)》修订版1.0中对AGP有详细描述。存储器控制器18、系统总线接口70、AGP总线接口74和集线器接口72都耦合在一起以便把数据通信到计算机系统10的各部分。
如图3，在本发明的一些实施例中，存储器控制器18包括数据接口100、地址接口130和控制信号接口134。所述地址接口130包括用于驱动地址信号到存储器总线20上以便启动一次特定的读或写操作的通信线133。所述控制信号接口134包括用于驱动存储器总线20上的适当的驱动控制信号以便启动一次特定读或写操作的信号通信线140。地址接口130、控制信号接口134和数据接口100都与控制电路142耦合，所述控制电路控制并协调存储器控制器18的一般操作。
数据接口100包括用于将数据写到系统存储器22中的写路径电路120。照此，写路径电路120经由通信线113与存储器控制器集线器16的其它电路耦合，并经由通信线124与存储器总线20相通信。
所述数据接口100还包括与数据接口100的读路径相关联的电路。照此，数据接口100包括读出放大器102，所述读出放大器被耦合用于从存储器总线20的各个数据位线104接收数据位线信号(被称为DQ[0:63]，其代表例如为64条DQ数据位线)。读出放大器控制电路114控制读出放大器102的使能/禁止。照此，如以下进一步的描述，响应读操作的开始，读出放大器控制电路114使能读出放大器102，并且响应一个特定的读操作的结束(而且没有后续的读操作)，读出放大器控制电路114禁止读出放大器102。
为检测一个特定的读操作的开始和结束，在本发明的一些实施例中，读出放大器控制电路114从控制电路142中接收EOB信号。所述EOB信号被置为有效(例如，被驱动到高)以便指示读操作的结束，例如读突发操作的结束；并且EOB信号被置为无效(例如，被驱动到低)以便指示读操作的开始。响应使EOB信号的置为有效，读出放大器控制电路114禁止读出放大器102。
在数据接口100的其它电路之中，数据接口100，在本发明的一些实施例中，包括耦合到DQS数据选通线106以接收DQS数据选通信号的延迟电路108。该延迟电路108延迟DQS数据选通信号以产生延迟的数据选通信号(例如图8中描述的信号)，所述延迟的数据选通信号出现在同步读取数据缓冲器112的操作的时钟信号线103上，如以下进一步的描述。在本发明的一些实施例中，延迟电路108把DQS数据选通延迟系统时钟信号(被称为SCLK)的四分之一周期。SCLK系统时钟信号又可用于例如在读取数据缓冲器112的输出端上从读取数据缓冲器112读取采样数据。而且，SCLK信号的频率可以近似与被驱动时的DQS选通信号的频率相同。
所述读取数据缓冲器112包括与读出放大器102的输出端耦合的输入线105。响应延迟的DQS数据选通信号的特定沿(上升沿或下降沿)，读取数据缓冲器112采样出现在读出放大器102的输出端上的信号，锁存所述采样并将其存储以供从读取数据缓冲器112中检索。为便于描述，可以假设所存储的数据是可以与SCLK系统时钟信号同步地从读取数据缓冲器112中检索。然而，也可有其它变化。
图11描述了依据本发明的实施例的与每个数据位线104相关联的电路200。在本发明的各种实施例中，对于每条数据位线104，均可以重复电路200。在所述电路200中，读出放大器控制电路114包括D型触发器154，D型触发器154响应特定读操作的结束(在其非反相输出端)提供用于禁止读出放大器102之一的信号。
更特别的是，当特定读操作快要结束时，触发器154驱动其非反相输出端为高。这一事件又使得读出放大器102的反相使能端接收到的信号(被称为EN#，如图10的例子所绘)被置为无效(例如，被驱动到高)，以便禁止所述读出放大器102。
所述触发器154在其输入信号端接收EOB信号，如图9所绘，而且触发器154的时钟端被连接到反相器152的输出端，所述反相器152接收内部读取的延迟的DQS数据选通信号，即反相器152的输入端与通信线103耦合。触发器154在其时钟终端上出现的时钟信号的上升沿处得到同步。因此，触发器154在延迟的DQS信号的下降沿处得到同步。触发器154的非反相输出端被耦合到与门107的一个输入端，而且所述与门107的输出端提供EN#信号。
存储器控制器18按以下方式使用电路200。在DQS数据选通信号的上一下降沿之前的特定读操作(例如，突发读操作)中，控制电路142(图3)把EOB信号置为有效(例如，驱动为高)。例如图9所绘的例子，控制电路142大约在时刻T5把EOB信号置为有效。触发器154通过将其非反相输出端的电压驱动为高，来响应延迟的DQS数据选通信号的下降沿。这使得与门107把EN#信号置为无效(例如，驱动为高)。对于如图10所绘的例子，EN#信号的置为无效在时刻T6发生。因此，响应延迟的DQS数据选通信号的上一下降沿，触发器154禁止读出放大器102。
为在开始读操作时使能读出放大器102，与门107接收EOB信号。因此，由于这一安排，响应EOB信号的置为无效，把EN#信号置为有效(例如，被驱动为低)。如图9和10所绘的例子中，在数据位是有效的之前的时刻T0之时或之前，完全把EN#置为有效并完全把EOB信号置为无效。
到把EOB信号置为有效(例如，被驱动为高)以指示读突发的结束为止，触发器154已经把其非反相输出端置为有效，由此在与门107的输入端之一产生逻辑1信号。因此，正是延迟的DQS选通信号的上一下降沿在与门107的另一输入端产生附加的逻辑1信号，从而导致EN#信号的置为无效和读出放大器102的禁止。
如图11所示的电路200也包括锁存器150和151，读取数据缓冲器112的电路。照此，读取数据缓冲器112包括用于存储器总线20的每个数据位线的锁存器150和151。锁存器150与延迟的DQS数据选通信号的下降沿相同步地，从读出放大器102的输出端捕获其输入，并且因此，其锁存触发器输入端与反相器152的输出端耦合。锁存器151与延迟的DQS数据选通信号的上升沿相同步地，从读出放大器102的输出端捕获其输入，并且因此，其锁存触发器输入端与反向器152的输入端103耦合。锁存器的非反相输出端向各条通信线113提供指示所捕获的数据位的信号。
其它实施例落在随后的权利要求范围之内。例如，存储器控制器18的电路可以以类似方式用于系统存储器22的特定存储设备中。照此，参考图12，在本发明的一些实施例中，特定系统存储器设备220可包括例如上述结合存储器控制器18所描述的数据接口100。因此，对于这些实施例，接口100不是响应没有发生读操作来禁止存储器设备的读出放大器，而是在没有发生写操作时禁止存储器设备220，所述写操作为这样的操作，即在该操作中将从存储器控制器18接收数据。其它变化都在以下权利要求的范围内。
再参照图1，在本发明的一些实施例中，在计算机系统10的其它特征之中，计算机系统包括与系统总线14耦合的处理器12(例如，一或多个微处理器)。所述处理器12例如可以执行用于启动对系统存储器22进行读和写操作的指令。计算机系统10也可以包括与AGP总线26耦合的显示器驱动器30以及响应AGP总线26上的通信由来自所述显示器驱动器的信号驱动的显示器32。
存储器控制器集线器16可经由集线器链路34与I/O集线器40通信，I/O集线器40又提供到I/O扩展总线42和外设部件互连(PCI)总线60的接口。采用俄勒冈州波特兰市97214的PCI专业组的PCI规范。I/O控制器44可与I/O扩展总线42耦合，并可以接收来自鼠标46和键盘48的输入。I/O控制器44也可控制软盘驱动器50的操作。I/O集线器40可控制光盘只读存储器(CD-ROM)驱动器52的操作，也可控制硬盘驱动器54的操作。PCI总线60可与连接到网络从而在计算机系统10和网络之间建立通信的网络接口卡(NIC)耦合。计算机系统10也可能有其它变化。
尽管已相对于有限个实施例描述了本发明，但是本领域普通技术人员应该可以理解对其所做的多种修改和从其产生的变化。所附权利要求旨在涵盖落在本发明的精神和范围内的所有修改和变化。

Claims (13)

1.一种在存储器总线接口中降低功率的方法，包括：
放大从存储器总线接收到的数据信号，所述存储器总线包括用于指示所述数据信号并指示与所述数据信号的定时相关联的至少一个数据选通信号的通信线；
采样所放大的数据信号；并且
响应所述至少一个数据选通信号的边沿，有选择地使能所述放大。
2.如权利要求1所述的方法，其中，有选择地使能所述放大包括：
有选择地使能读出放大器。
3.如权利要求1所述的方法，其中，有选择地使能所述放大包括：
响应所述预定操作的开始，有选择地使能所述放大。
4.如权利要求1所述的方法，还包括：
将对所述放大的使能和所述至少一个数据选通信号的边沿同步。
5.如权利要求1所述的方法，还包括：
经由所述存储器总线传送与双数据速率存储总线相关联的信号。
6.如权利要求1所述的方法，其中，所述预定操作包括读操作。
7.如权利要求1所述的方法，其中，所述预定操作包括写操作。
8.一种在存储器总线接口中降低功率的方法，包括：
响应读操作，放大从存储器总线接收到存储器控制器中的数据信号；
采样所放大的数据信号；并且
响应在所述存储器总线上没有发生预定操作，有选择地禁止所述放大。
9.如权利要求8所述的方法，其中，有选择地禁止所述放大包括：
有选择地禁止读出放大器。
10.如权利要求8所述的方法，其中，有选择地禁止所述放大包括：
响应一特定的预定操作的结束，有选择地禁止所述放大。
11.一种在存储器总线接口中降低功率的方法，包括：
放大从存储器总线接收到的数据信号，所述存储器总线包括用于指示所述数据信号并指示与所述数据信号的定时相关联的至少一个数据选通信号的通信线；
采样所放大的数据信号；并且
响应所述至少一个数据选通信号的边沿，使能所述放大。
12.如权利要求11所述的方法，其中，使能所述放大包括：
有选择地使能读出放大器。
13.如权利要求11所述的方法，其中，使能所述放大包括：
响应所述预定操作的开始，有选择地使能所述放大。
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