CN1636248A - 用于存储设备的预测定时校准 - Google Patents

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Abstract

本发明提供了一种使用2N位同步模式的独特方法，从而可在存储系统中获得较快且较可靠的多数据通道的校准。如果2N位同步模式是用已知的时钟相位关系获得的，则可使用简单的解码逻辑来判定数据－时钟相位的对准，从而从刚检测到的m位预测下一个m位。如果接下来的m位模式不与预测的模式匹配，则在所进行的对准的数据通道中对特定延迟值调节，当前的数据－时钟对准就失败，且在该数据通道中的延迟被调整为新值。本发明也通过强行使与不想要时钟信号沿，比如负向沿有关的所有预测的m位模式失效从而保证了数据对准将发生在时钟信号的想要沿，比如，正向沿上。

Description

用于存储设备的预测定时校准
发明领域
本发明涉及改进的二进制校准技术，该技术对于在时钟信号的正向沿和负向沿定时数据的高频DRAM存储设备中的控制和数据信号的校准定时是有用的。
相关技术的讨论
存储设备一直以较快的速度和较高的存储密度为方向进行进化。为了该目的，动态随机存取存储器(DRAM)设备已从简单的DRAM设备进化到EDO、到SRAM、到DDRSRAM、再到SLDRAM，后者是当今工业更关心的主题。SLDRAM具有持续增长的高带宽、低等待时间、低功率、用户可以更新且它可支持分级存储应用。它还提供了多个独立的组、快速读/写总线周转时间以及充分小的流水线字符组。
SLDRAM的一个特征是，它既使用时钟周期的正向沿又使用时钟周期的负向沿来对存储单元进行读出和写入数据并从存储控制器接收指令和标记数据。
在由Gillingham于1997年的SLDRAM协会(1997年4月29日)上发表的题为“SLDRAM Architectural and Functional Overview(SLDRAM结构和功能综述)”的规范中，可以找到对SLDRAM设备的综述，此处通过参考将其内容结合于此。
因为对SLDRAM以及其它当代存储设备所需的高速操作，在系统初始化时的系统定时和输出信号驱动电平校准，诸如启动或重启，是对这种设备的操作来说非常重要的方面，从而可补偿在单个设备参数上较宽的变化。
几项在当今SLDRAM设备中完成的校准工序中的一项是时钟信号CCLK(指令时钟信号)和DCLK(数据时钟信号)与设置在输入指令通道CA和FLAG通道(用于CCLK信号)以及数据通道DQ(用于DCLK信号)上数据的定时同步，从而输入数据可被正确采样。当今，存储控制器在系统初始化时通过在这些时钟通道上发送连续的CCLK和DCLK过渡，并在数据通道DQ、指令通道CA以及FLAG通道中的每一条通道上传送反向和非反向的15位重复的伪随机SYNC序列“111101011001000”，从而完成该定时校准。SLDRAM通过出现在FLAG位上的两位连续的“1”来识别该伪随机序列并判定CCLK和DCLK的优化相关内部延迟，从而最佳地采样已知位的模式。该优化延迟通过调节所接收数据位的时间位置来获得，从而完成与时钟相关的理想位对准。它的完成通过调节在所接收数据的接收通道上的延迟，一直到所接收数据被时钟正确采样并在内部被识别为止。一旦完成了同步，即已在数据接收通道上设定了正确的延迟，则存储控制器将停止发送SYNC模式，且SLDRAM在完成所有的校准之后，可被用于正常的存储器读出和写入访问。
虽然我们发现上述在启动和重启时构成的定时校准在多数场合下可充分完成，但有一个问题，即当今的SLDRAM设备在时钟信号CCLK和DCLK的正向沿和负向沿都捕捉了输入数据。结果，即使当完成了定时校准，也不清楚是在正向或反向时钟沿上完成的对准。也就是说，15位的同步模式缺少任何的定时符号。较佳的是，总在正向沿或负向沿中的一个上，比如在正向沿上对准数据定时，从而简化指令位逻辑电路。如果电路的设计者在对准是在时钟信号的正向沿和负向沿之一，比如正向沿上完成的假设下简化了指令位逻辑电路，但通过使用当今的15位伪随机模式来完成定时同步却不能保证，同步是相对于正确的比如正向时钟沿来完成的。比如，如果当在同步完成于正向沿上的假设下设计电路时，在时钟信号的负向沿完成了同步，则当数据随后在存储器访问中被采样时，数据采样将落后一位。另外，因为15位伪随机模式在校准的过程中被重复，所以当其在正确的时钟沿，比如在正向沿上恰当地同步，并随后不恰当地与，比如负向沿同步时，将出现交替时间，且没有装置知道校准过程何时完成，同步是在时钟的正向沿上完成还是在负向沿上完成。因此，校准将以时钟信号的错误的相位或错误沿完成，这将导致在存储器访问中对数据的不正确采样，或需要附加的复杂电路以保证输入数据与时钟的正确相位同步。
为了克服在15位同步模式中固有的缺点，在于＿＿＿＿提交的美国专利序列号＿＿＿＿(Attorney Docket(律师记录)第M4065.0269)中提出了2N位的同步模式。因为2N位的同步模式具有偶数位，所以校准逻辑可在相关时钟的理想相位上完成数据同步。该同步模式较佳为2N位模式，它的产生通过向2N-1伪随机位模式添加附加的一位。该应用的同步位模式较佳是16位长。
虽然2N位同步模式具有优于2N-1位同步模式的优点，但它仍然花费了一定量的时间来完成所有输入数据通道的同步，也称之为校准。另外，即使用了2N位同步模式，仍然有可能，在校准了所有的输入数据通道之后，在所有的输入数据通道数据位仍然不是平行对准，特别如果数据通道的可定时补偿范围大于位周期则更是如此。此外，对于某些数据通道，仍有可能在不想要的时钟信号沿上完成同步。
发明内容
本发明以独有的方式使用在于＿＿＿＿提交的美国专利第＿＿＿＿(律师记录：第M4065.0269)中描述的2N位同步模式以获得更快和更可靠的数据通道校准。由于使用偶数时钟周期在2N位同步模式中定时，所以可由已知的被捕捉位的顺序来隐含时钟信号的相位。通常，对于DDR/SLDRAM存储设备，最低的普通数据字符组是4位数据。也就是说，同时在数据通道上逐次地发送4位数据。如果用已知的从存储控制器到存储设备的时钟相位关系产生2N位同步模式，则可使用简单的解码逻辑来判定数据-到-时钟相位的对准，从而预测从刚刚检测的4位开始的下4位。如果随后的4位模式与预测的模式不匹配，则对于在所进行对准的数据通道中的特殊延迟值的调节，当前的数据-到-时钟对准失败，且在该数据通道中的延迟被调节至一新值。
该过程一直重复，直到解码逻辑正确地预测出指示当前为数据通道设置的延迟值为正确的下4位为止。在实际操作中，本发明在数据通道中所有可能的延迟值上都使用该预测方案，并且发展了能够正确预测同步模式下4位的可接受延迟值的“窗口”。随后设置延迟值，该值在可接受延迟值窗口的中心或中心附近。
本发明也通过强行使与不想要时钟信号沿，比如反向时钟沿相关的所有预测的4位模式失效来保证数据对准将发生在想要的时钟沿，比如正向时钟沿。
附图简述
从以下结合附图对本发明所作的详细描述中，将可以更加清楚地理解本发明的上述和其它优点以及特征，其中：
图1示出了本发明可与之一起使用的SLDRAM总线布局；
图2示出了图1所示的SLDRAM模块的一部分；
图3示出了被用于图2电路操作的一部分定时信号的简化定时示意图；
图4示出了用于使图1的SLDRAM系统同步的同步技术的图例；
图5示出了用于本发明同步的可接受延迟值的模式；
图6是产生用于本发明的2N16位码的代表性电路；
图7示出了用于本发明的时钟信号和相关的2N16位码；
图8示出了用于本发明的数据捕捉和比较电路；以及
图9示出了使用SLDRAM存储器的基于处理器的系统，其中的SLDRAM存储器应用了根据本发明的校准结构和处理方法。
对较佳实施例的详细描述
现在将参考SLDRAM存储系统对本发明的典型实施例作描述。然而，本发明同样也可以应用于其它类型的存储系统。在图1中示出了可应用本发明的典型SLDRAM系统。它包括多个被存储控制器13访问并控制的SLDRAM模块11a…11n。存储控制器13向每一个包括在反向和非反向时钟信号通道上的时钟信号CCLK、1位FLAG信号和10位指令总线CA0-9的SLDRAM模块11a…11n提供指令链接。另外，SLDRAM输入/输出信号SO和SI都以串行菊花链的形式由存储控制器13向SLDRAM模块11a…11n提供。另外，如双向数据时钟DCLKO和DCLDI一样，在存储控制器13和每个SLDRAM模块11a…11n之间提供双向数据总线DQ0-17。时钟DCLKO被用于选通进入SLDRAM模块和该模块出来的输入/输出数据，以及对之DCLDI信号通道也间歇地使用的过程。
图2示出了SLDRAM模块11a…11n之一的简化相关部分。它包括控制逻辑电路21、锁存器23、25、49和59、可为环延迟设备的延迟设备27、29、31、55和57、缓冲器35、37、39、33、45、47、51和53、延迟锁环41、多路复用器43、流水线电路61和63、SRAM输入/输出电路65和67以及分别为存储组组0和组1的69和71。应该指出的是，虽然在图2中示出了两个存储器组，但这只是为了描述，可以使用任何数目的存储器组。
控制逻辑电路21在CA0-9总线上接收并分析指令，并控制存储器组69和71的输出/输出(I/O)访问操作。控制逻辑电路21还接收FLAG信号和时钟信号CCLK。
传送每个指令总线通道CA0-9上的信号通过各个可调节的环延迟电路27并进入各个锁存器23，在该锁存器中，信号在被缓冲器39缓冲、被延迟312延迟以及被缓冲器33缓冲的同时被CCLK信号锁存。
信号CCLK还从缓冲器39通过进入到将16个时钟信号提供到多路复用器43的延迟锁环电路41。多路复用器通过各个缓冲器45向18个将从存储器组69和71输出的数据锁存的锁存器49提供18个时钟输出信号。从存储器组69和71输出的数据进入SRAM 65和67，后者起到I/O缓冲的作用并在被送入锁存器49之前通过流水线电路61。在锁存器49中锁存的输出数据被提供给各个缓冲放大器47，并从该处通过数据总线DQ被送回存储控制器13。
输入到存储器组69和71的数据由DQ数据总线上的存储控制器13供应，并通过每个数据总线通道上通过环延迟57的门控缓冲器51被送入锁存器59，通过流水线电路63。从流水线电路63，在DQ总线上的输入数据通过缓冲SRAM 65和67并进入存储器组69和71。
只要当存储控制器指示用WRITE指令在指令总线CA0-9上的数据中进行存储器访问WRITE操作时，控制逻辑电路21也会发出起动指令RXEN。RXEN指令起动数据输入缓冲器51和数据时钟输入缓冲器53。数据时钟DCLK通过门控缓冲器53、延迟电路55并被用于控制锁存器59，使它锁存在数据总线DQ上的输入数据。
为了保证由SLDRAM模块11a…11n完成的多种存储器操作的准确定时，图2的电路必须是同步以保证，输入的数据相对于时钟信号CCLK和DCLK被准确定时。为了该目的，在于＿＿＿＿提交的美国专利第＿＿＿＿(律师记录：第M4065.0269)中描述的2N位同步模式被施加到每一个数据输入通道CA0-9和FLAG，同时数据模式由延迟的时钟信号CCLK在锁存器23和25采样。在该申请中描述的一种特定的16位同步模式是“1111010110010000”。
取代试着判定所有的16位同步模式是否已被正确接收，本发明依靠的是在16位同步模式中从前M位序列预测下M位序列。如果接下来的序列能够被可靠地正确预测一个或多次，则同步模式被正确接收且获得了校准。如果下M位序列不能被可靠地正确预测一次或多次，则同步模式还未被正确接收，且也未获得校准，同时在校准下数据通道中的延迟值被改变，通过从前M位序列预测下M位序列可再次完成同步。该过程用跟踪那些完成数据通道校准的延迟值的控制逻辑电路重复所有可能的延迟值。控制逻辑电路21随后选择最终的延迟值，该值处于在数据通道校准中得到的那些延迟值的中心或中心附近。
通过保证对与不想要的时钟沿，比如反向时钟沿相关模式的下M位序列的预测，将是不正确的预测(“强行失效”)且因此将总是创建校准的缺陷，从而使本发明还保证了同步的获得是在时钟正向沿和负向沿之一想要的时钟沿上，比如在正向沿上获得的。
为了描绘校准的过程，现在将描述出现在FLAG通道上数据的校准，可以理解的是，虽然DQ总线数据通道是相对于DCLK数据选通时钟信号来完成的，但相同的校准过程也在每个指令总线CA0-9的通道和每个数据总线DQ的接收通道上进行。图3示出了时钟信号CCLK、FLAG信号、指令总线信号CA/CMD、数据总线信号DQ/DBUS以及数据选通信号DCLK的简化定时图。如图所示，在数据总线(DBUS)的DQ通道上的4位数据(M＝4)，在DCLK的初始PREAMBLE部分出现之后在数据时钟信号DCLK的4个序列正向沿和负向沿上记录时间。在指令信号通道CA0-9和FLAG通道上出现的数据通过指令时钟信号CCLK的四个连续的正向沿和负向沿从而以相同的方式记录时间。在图7中示出了同步模式“1111010110010000”及其与时钟信号CCLK(以及与DCLK)的关系。这些信号从存储控制器13向每一个存储模块11a…11n发送。
返回到图2，可以发现，进入FLAG信号通道的数据通过环延迟电路29并被指令时钟信号CCLK锁存在锁存器25中。该数据被随后连续地施加到控制逻辑电路21。在校准期间，已知的2N位同步模式，与三个自由运行的时钟信号CCLK(图7)一起，通过存储控制器13(图1)被施加到FLAG通道。在图8中示出了用于获取校准的控制逻辑电路21的相关部分，现在将对其进行描述。
控制逻辑电路21包括4位数据捕捉寄存器101、反顺序检测器103、下一状态发生器107、启动逻辑电路105、比较器109、定时发生器111和逻辑电路113。在描述图8电路的操作以前，首先参考图7来讨论一下施加的同步模式和其对时钟信号CCLK(或DCLK)的关系。如图所示，同步模式被键为时钟信号的正向沿和负向沿(CCLK或DCLK)。在表1中示出了那些在正向沿时钟信号上初始化的四位模式以及直接跟随的下四位模式。
              表1
    当前四位值     下四位值
    (1)0000     1111
    (2)1111     0101
    (3)0101     1001
    (4)1001     0000
    (5)1101     0110
    (6)0110     0100
    (7)0100     0011
    (8)0011     1101
在表2中示出了在时钟负向沿初始化的四位模式以及直接跟随的下四位模式。
              表2
    当前四位值     下四位值
    (1)1110     1011
    (2)1011     0010
    (3)0010     0001
    (4)0001     1110
    (5)1010     1100
    (6)1100     1000
    (7)1000     0111
    (8)0111     1010
本发明的一个方面就是通过将直接前M位序列预测的M位序列与接下来到达的M位序列进行比较来实现数据通道的校准。为了完成该比较，将出现在数据通道上的多个M位序列与从直接前M位序列产生的预测的M位序列进行比较。如果预测的M位序列与下M位到达的序列匹配，则已在校准下完成了数据通道的校准。如果预测的M位序列与下M位到达的序列不匹配，则校准还未完成，且控制逻辑电路21在经过校准的数据通道中改变了延迟值并再次在预测的和到达的下M位序列之间寻找匹配。为了获得更加可靠的操作，当该预测和比较过程产生了出现在数据通道上的多个M位序列的匹配时，指示该对准。也就是说，当重复的比较产生了匹配，则会发现当前的延迟值产生了校准。
在一较佳实施例中，控制逻辑电路21对校准下的数据通道实际上跨过所有可能延迟值，通知这些产生校准的延迟值并为数据通道选择最终的延迟值，该延迟值位于产生校准的延迟值的中心或中心附近。
本发明的另一方面保证了，校准是发生在时钟信号的正向沿和负向沿的一个预定沿上，比如发生在时钟信号的正向沿上。这通过为与预定的时钟沿，比如正向沿相关的M位序列产生有效的预测值，同时为与另一时钟沿，比如负向沿相关的M位序列产生无效的预测值来完成。由于校准所不需要的时钟沿将总会具有无效预测的下一序列，所以永远都不会得到该时钟沿的校准。
返回图8，示出了经过校准的一个数据通道，比如FLAG。应该指出的是，到数据捕捉寄存器101的输入数据是从数据通道的输入锁存器，即图2中的锁存器25采集的。同时，在本发明的例子中，我们假设，到达的数据是以4位字符组(M＝4)到来的，因此数据捕捉寄存器101是4级。一旦在寄存器101中存储了4位序列的同步模式，则反向序列检测器103检查存储的4位，看它们是否对应起始于系统不应该校准的时钟信号的非需要沿的位序列。在给出的例子中，我们假设，校准应该在时钟信号的正向沿上完成。因此，如果检测器103识别到匹配上述表2左列中与反向时钟沿相关的值时，它就向下一状态发生器107发送“FALL”信号。下一状态发生器107还接收存储在寄存器101中的当前位序列并从该位序列预测下4位序列应该是什么。
表1和表2显示了寄存器101中4位序列的16种可能性以及每一种可能性的下4位预测位序列是什么。如果下一状态发生器107未从检测器103接收到“FALL”信号，它将会产生正确的预测序列。比如，如果当前的4位序列是“1111”(表1)，下一状态发生器107将产生如预测的下一位序列一样的“0101”模式。另一方面，如果下一状态发生器107从检测器103接收到了“FALL”信号，它将会产生不正确的预测序列。比如，如果当前的4位序列是“1011”(表2)，则正确预测的下一位序列应该是“0010”；但是，“FALL”信号使发生器107产生了并非“0010”的其它4位模式，从而保证了不会获得数据通道的校准。
下一级发生器107可像图6中所示的被用作4位移位寄存器。由下一状态发生器107从启动逻辑105接收的“起始”值使它的输出成为相同重复的M位序列的2N位模式，除了一点，即它比出现在校准下数据通道上的序列提前一个M位序列。比如，启动逻辑105可启动下一状态发生器107产生初始的“0101”输出，或在初始序列之后的第一个M位序列“1111”。此后，与产生校准模式的移位寄存器操作相同的下一状态发生器107，将总是比校准模式提前M位。下一状态发生器的输出被传送到比较电路109并返回到存储控制器13(图1)。到存储控制器13的传送是控制器13的校准所需要的。
比较电路109将从发生器107接收的所预测的下一位序列与寄存器101中的接着到达或现在当前的4位序列进行比较。如果比较的数据一致，则它就指示，在被校准数据通道上到达的数据用正确的时钟信号沿恰当地定时。如果数据不一致，则它就指示，还未获得这样的校准。比较的结果被施加到逻辑电路113，如果数据一致，则该逻辑电路通知环延迟(比如在所给例子中FLAG数据通道的环延迟29)的延迟值。如所指出，在较佳实施例中，逻辑电路113实际上控制环延迟，从而它用通知这些在数据通道校准中产生的延迟值的逻辑电路113来跨过所有可能的延迟值。在所有的延迟值都被跨过以后，逻辑电路113将为环延迟(比如环延迟29)设置最终的延迟值，该延迟值位于产生信号通道校准的延迟值范围的中间或中间附近。
图8还显示了启动逻辑电路105，该电路用于启动下一状态发生器107中的模式发生器，以便后者可产生在校准下数据通道上进入的相同的同步模式。检测器103和比较电路109还接收当需要数据通道校准时由控制逻辑电路21产生的起动“WRITE CALIBRATE”信号。定时发生器111接收进入的时钟信号(例子中示出的CCLK)并正确地对发生器107和比较电路109的操作进行定时。
虽然已结合校准时钟信号的正向沿来描述本发明的典型实施例，但它也可与时钟信号的负向沿校准，在这种情况下，表1左手栏中的模式被检测器103检测到并产生了“FALL”信号，并由此被用于在发生器107中产生无效的4位模式，同时表2左列中的4位模式被用于对接下来到达的4位模式的预测。
表2左列中的4位模式也可用于本发明的另一方面，即图1中所示的对存储控制器13的定时校准。以下的讨论假设了，与图8中所示相同的控制逻辑电路被包括在存储控制器13内。然而，这不是需要的，且其它校准存储控制器的方法通过使用存储设备和根据本发明的方法都是可行的。为了保证由SLDRAM模块11a…11n所完成的存储器操作的恰当定时，存储控制器13必须被校准，从而诸如READ或WRITE数据之类的信号，都可相对于时钟信号CCLK和DCLK被正确地定时。为了该目的，在于＿＿＿＿提交的，美国专利申请第＿＿＿＿，(律师记录：第M4065.0269)中描述的一类2N位同步模式，在下一状态发生器107(图8)的存储器设备上产生且被施加到每一条返回到存储控制器13的数据通道上。如已指出，在该申请中描述的一特定的16位同步模式是“1111010110010000”。
返回到图8，在存储控制器的校准过程中，在下一状态发生器107产生了M位序列的2N位同步模式，且后者被传送会存储控制器13。存储控制器13可包括与图8中的所示相同的控制逻辑电路，从而调节其对应的环延迟，以便使其自身的定时与其每一个对应的指令通道CA0-9、数据通道DQ0-17以及FLAG通道的时钟信号CCLK和DCLK同步。
图4示出了与在锁存器25中锁存数据的时钟信号CCLK一起的2N连续位同步模式的数据包络。数据包络的相对定时和控制数据时钟CCLK被描述成十种可能性CCLK1…10，即，环延迟29的10中可能延迟值。数据包络的开始和结束是FLAG通道上的数据不稳定的地方，它会导致错误的数据采样。如图所示，在相对定时位置C4到C7发生了可靠的数据捕捉，同时在C1…C3和C8…C10的相对定时位置上发生了不可靠的数据捕捉。这些作为延迟值D4…D7表示在控制逻辑电路21中，在该电路中，预测的4位同步模式与新到达的4位匹配。图5示出了它是怎样在控制逻辑电路21中表示的，其中在该电路中，延迟值D1…D3和D8…D10显示了表示序列匹配未被识别的“0”逻辑状态以及延迟值D4…D7的逻辑状态“1”，从而指示了预测的和接下来接收的4位序列的正确匹配。应该理解的是，虽然为了简单只显示了数据到指令时钟信号CCLK的10种相对延迟状态，但在实际操作中，对于环延迟29和图5中所示的延迟状态模式有更多可能的延迟级。
一旦图5中所示的延迟状态模式被控制逻辑电路21推动，它便为环延迟29选择最终的延迟值，该值近似位于那些延迟值，比如D4…D7的中心，从而产生了所比较4位序列的匹配。在所示的例子中，最终的延迟将被选为D5或D6。一旦为环延迟29设置了该值，则FLAG数据通道就被校准了。
对于每一个CMD数据通道CA0-9以及每一个DQ总线的数据通道，也都施加相同的校准工序，后者只有一点不同，即数据时钟DCLK被用于在出现在每个DQ数据总线的数据通道中的锁存器59中锁存数据，从而DQ数据总线的数据通道相对于DCLK时钟信号对准。
在图6中示出了一种产生并预测了2N位模式，其中，N＝4，以产生重复的16位模式。它包括了具有位位置<0><1><2><3>的四级移位寄存器151、具有分别连接于移位寄存器151<0><1><2>输出的三个输入的NOR(或非)门电路153、具有分别连接于移位寄存器151输出<3>和NOR门电路153输出的两个输入的异或门电路155，以及具有一对分别连接于异或门155输出和移位寄存器151第一级输出<0>的输入的异或门157。异或门157的输出作为移位寄存器151的级<0>输入施加。向移位寄存器151施加时钟信号CLK。移位寄存器151可用在级<0><1><2><3>上的零“0”被初始地启动且将会产生重复的16位模式“1111010110010000”。替代用电路产生重复位模式，模式也被存储在存储控制器13(图1)和下一状态发生器107(图8)中并在校准期间被重复地读取。
虽然本发明已结合用于预测下4位序列的M位序列进行了描述，其中M＝4，但这只是本发明可被实现的一个例子。本发明可与任何少于2N位的重复同步模式一起使用，使用偶数位序列为较佳。
如上所述的一个数据通道的校准也可用施加于邻近数据管脚和/或数据通道的同相或异相的串话元件来完成。以该方法，可在更接近地重复实际使用条件的条件下获得校准。从而，比如，当特定的数据通道，比如，FLAG如图8所示地被校准，则可向邻近的数据管脚和/或通道，比如CA0-9总线的一条同相和/或异相的邻近通道，施加相同的模式。
还可以使用上述的技术，通过剩余的不在使用同相和/或异相校准信号校准下的数据通道来同时校准几个数据通道。比如，一半的数据通道可被表示为“受害者”且使用上述参考图4-8的技术进行同时校准，同时剩余的一半数据通道可表示为噪声源。校准将同时发生在“受害者”数据通道上，同时噪声源数据通道接收交替的同相和异相的校准信号。在“受害者”的校准之后，“受害者”和“噪声源”管脚和/或数据通道将随后被反向，且校准现在如上所述地在使用其它作为噪声源的数据通道的新“受害者”上执行。
包含校准结构和如上所述操作的存储设备可用于图9所示类型的基于处理器的系统。基于处理器的系统90包含处理器94、存储电路96以及I/O(输入/输出)设备92。存储电路96可以是SLDRAM存储电路或任何包含如根据本发明所述进行操作的校准结构的其它存储电路。另外，处理器94可本身为集成处理器，该处理器在包含本发明校准结构的芯片存储设备上使用。此外，存储控制器13(图1)可与处理器94分开，或可与其它根据以上本发明描述的存储电路96的元件一起与处理器94结合，或者处理器94本身可以起到存储控制器13的作用。
在前述的讨论中，已描述的本发明的设备和方法是相关于每个时钟周期定时数据两次(即，读取或写入数据)的存储设备：既在时钟上升沿又在时钟下降沿。但是，本发明可用于任何完成校准的存储设备中，包括每个时钟周期定时数据一次的设备，比如在上升沿或下降沿之一进行。
虽然已结合了典型实施例描述和描绘了本发明，但在不脱离本发明精神和范围的条件下可有多种变化和代替的等效形式。因此，本发明并不能被理解成由上述描述作出的限制，本发明只被所附权利要求的范围限制。

Claims (117)

1.一种校准数字电路的数据通道的方法，包括：
a)在所述数据通道接收第一个形成较大位校准模式一部分的m位数据序列；
b)检查所述接收到的第一个m位数据序列，并通过它预测应该以所述校准模式接在所述第一个m位数据序列之后的第二个m位数据序列；
c)在所述数据通道上接收形成所述校准模式一部分的第三个m位数据序列；以及
d)将所述接收的第三个m位数据序列与所述预测的第二个m位数据序列进行比较，并指示在所述第二和第三个m位数据序列之间数据是否一致。
2.如权利要求1所述的方法，其特征在于，还包含：
在接收所述的第一个m位序列之前，在所述的数据通道中设置预定的延迟，如果所述的比较步骤指示，所述的第二和第三个序列的数据不一致，则改变所述延迟值。
3.如权利要求2所述的方法，其特征在于，还包含：
检查所述的第三个m位数据序列，并
从所述的第三个m位数据序列，预测以所述校准模式应该跟在所述第三个m位数据序列之后的第四个m为数据序列；
在所述的数据通道上接收第五个m位数据序列；以及
将所述接收的第五个m位数据序列与所述预测的第四个m位数据序列进行比较，并指示在所述第四和第五个m位数据序列之间的数据是否一致。
4.如权利要求3所述的方法，其特征在于，还包含，如果所述的比较步骤指示，在所述的第四和第五个m位数据序列之间的数据不一致，则再次改变所述的延迟值。
5.如权利要求1所述的方法，其特征在于，还包含如果所述的比较步骤指示，在所述的第二和第三个m位数据序列之间的数据一致，则指示已完成了校准。
6.如权利要求3所述的方法，其特征在于，还包含，如果所述的比较步骤指示，在所述的第四和第五个m位数据序列之间的数据一致，则指示已完成了校准。
7.如权利要求3所述的方法，其特征在于，还包含，多次重复所述的对所述数据通道的连续m位数据序列的检查、预测、接收和比较步骤，并且如果所述的比较步骤每次都指示数据一致，则指示已完成校准。
8.如权利要求1所述的方法，其特征在于，所述的第一和第二个数据序列是2N位校准模式的连续m位数据序列。
9.如权利要求8所述的方法，其特征在于，所述的2N位校准模式是16位校准模式。
10.如权利要求8所述的方法，其特征在于，所述校准模式的数据位用时钟信号沿对准，并且
其中，所述的接收所述第一个m位数据序列的步骤包括，用所述的时钟信号顺序地锁存所述数据通道上的所述m位数据序列的数据位，且将所述第一个m位数据序列顺序地加载到在所述检查步骤中所述数据位在其中检查的寄存器中。
11.如权利要求10所述的方法，其特征在于，所述的检查步骤还包含，当预定的数据模式在所述的第一个m位数据序列中出现时，产生所述第二个m位数据序列的非正确预测。
12.如权利要求11所述的方法，其特征在于，所述的预定数据模式是那些与所述时钟信号的预定沿相关的预定数据模式。
13.如权利要求12所述的方法，其特征在于，所述的预定沿是所述时钟信号的负向沿。
14.如权利要求12所述的方法，其特征在于，所述的预定沿是所述时钟信号的正向沿。
15.如权利要求8所述的方法，其特征在于，每一个所述的m位数据序列都包含偶数的数据位。
16.如权利要求15所述的方法，其特征在于，所述的偶数数据位为4。
17.如权利要求1所述的方法，其特征在于，所述的数字电路被包括在存储设备中。
18.如权利要求1所述的方法，其特征在于，所述的数字电路被包括在存储控制器中。
19.一种校准数据通道的方法，在该数据通道中包含可调节的延迟元件，以及用于将通过使用时钟信号的所述可调节延迟元件的数据进行锁存的数据锁存器，所述的方法包括：
a)设置所述延迟元件的延迟值；
b)用使用所述时钟信号的数据锁存器锁存在所述数据通道上的第一个m位数据序列；
c)存储所述的第一个用位数据序列；
d)检查所述存储的第一个m位数据序列，并通过它预测在所述数据通道上应该跟在所述第一个m位数据序列之后的第二个m位数据序列；
e)用使用所述时钟信号的所述数据锁存器锁存所述数据通道上的第三个m位数据序列；以及
f)比较所述的第三个m位数据序列与所述的第二个m位数据序列的数据一致性。
20.如权利要求19所述的方法，其特征在于，还包含：
g)多次重复所述的对所述数据通道上第一个m位数据序列的锁存、存储和检查步骤，预测第二个m位数据序列，锁存第三个m位数据序列并比较所述的第三个m位数据序列与所述的第二个m位数据序列的数据一致性。
21.如权利要求20所述的方法，其特征在于，还包含：
h)如果所述的比较步骤在所述的几次当中的每一次都指示数据一致，则指示校准已完成。
22.如权利要求19所述的方法，其特征在于，还包含：
g)如果在步骤(f)不一致，则为所述的延迟元件设置新的延迟值，并重复步骤(b)到(g)至少直到，所述的比较步骤指示所述的第二和第三个m位数据序列是一致为止。
23.如权利要求19所述的方法，其特征在于，还包括：
g)为所述的延迟元件设定新的延迟值，且重复对于所述延迟元件的所有可能的延迟值重复步骤(b)到(g)，并存储在所述比较步骤中所述第二和第三个m位数据序列产生一致的那些延迟值的指示。
24.如权利要求23所述的方法，其特征在于，还包括：
在对于所述延迟元件的所有可能延迟值都重复了步骤(b)到(g)之后，为处于那些所述第二和第三个m位序列产生一致的所存储延迟值范围之内的所述延迟元件设定延迟值为最终的延迟值。
25.如权利要求24所述的方法，其特征在于，所述的最终延迟值被设定为处于所述范围的中心或中心附近的延迟值。
26.如权利要求19所述的方法，其特征在于，所述的第一和第二个数据序列是2N位校准模式的连续m位数据序列。
27.如权利要求26所述的方法，其特征在于，所述的2N位校准模式是16位的校准模式。
28.如权利要求26所述的方法，其特征在于，所述校准模式的数据位用所述时钟信号沿对准。
29.如权利要求28所述的方法，其特征在于，所述的检查步骤还包含，当预定的数据模式在所述的第一个m位数据序列出现时，产生所述第二个m位数据序列的非正确预测。
30.如权利要求29所述的方法，其特征在于，所述预定的数据模式是那些与所述时钟信号的预定沿相关的预定数据模式。
31.如权利要求30所述的方法，其特征在于，预定沿是所述时钟信号的负向沿。
32.如权利要求30所述的方法，其特征在于，所述的预定沿是所述时钟信号的正向沿。
33.如权利要求26所述的方法，其特征在于，每一个所述的m位数据序列都包含偶数的数据位。
34.如权利要求33所述的方法，其特征在于，所述的偶数数据位为4。
35.如权利要求19所述的方法，其特征在于，所述的数据通道被包括在存储设备中。
36.如权利要求19所述的方法，其特征在于，所述的数据通道被包括在存储控制器中。
37.一种校准数字电路的数据通道的设备，包括：
一寄存器，存储在所述数据通道上到达的第一个m位数据序列；
一预测电路，它从所述存储的第一个m位数据序列预测在所述数据通道上应该跟随在所述第一个m位数据序列之后的第二个m位数据序列；以及
一比较电路，它将在所述数据通道上跟随在所述第一个m位序列之后的第三个m位数据序列与所述的第二个m位序列进行比较，并指示所述的第二个m位序列是否匹配所述的第三个m位序列。
38.如权利要求37所述的设备，其特征在于，所述的数字电路在多个在所述数据通道上到达的连续m位数据序列上操作，且如果所述的多个第二m位序列中的每一个都匹配各个所述的多个第三m位序列中的每一个，则指示校准。
39.如权利要求37所述的设备，其特征在于，还包含，在所述数据通道中的设置预定延迟值的可调节延迟元件。
40.如权利要求39所述的设备，其特征在于，如果所述的比较电路不指示所述第二和第三个m位序列的匹配，则所述的延迟元件被随后设为新的延迟值。
41.如权利要求39所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，所述的逻辑电路在从所述的比较电路接收所述输出之后设定新的延迟值，至少直到所述的比较电路指示在所述第二和第三m位序列之间的匹配为止。
42.如权利要求39所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，接收关于所述的第二和第三个m位序列是否匹配的指示，设置所述延迟元件的新延迟值以及重复对新延迟值的设置，并当其跨过所述延迟元件的所有可能延迟值时接收所述的指示。
43.如权利要求42所述的设备，其特征在于，还包含一存储单元，该单元存储那些所述延迟元件的延迟值的指示，其中由所述的比较电路为所述的延迟元件指示匹配。
44.如权利要求43所述的设备，其特征在于，所述的逻辑电路将处于那些所存储的由所述比较电路为其指示匹配的延迟值范围内的延迟值设定为所述延迟元件的最终延迟值。
45.如权利要求44所述的设备，其特征在于，所述的逻辑电路将所述的处于所述范围中心或中心附近的延迟值设定为所述延迟元件的最终延迟值。
46.如权利要求37所述的设备，其特征在于，所述的第一和第二数据序列是2N位校准模式的连续m位数据序列。
47.如权利要求46所述的设备，其特征在于，所述的2N位校准模式是16位的校准模式。
48.如权利要求46所述的设备，其特征在于，所述校准模式的数据位用时钟信号沿对准，且还包含在所述数据通道中的数据锁存器，该锁存器在所述的第一个m位序列被存储在所述寄存器中之前，用所述的时钟信号锁存所述第一个m位序列的数据。
49.如权利要求48所述的设备，其特征在于，当预定的数据模式在所述的第一个m位数据序列中出现时，所述的预测电路产生所述的第二个m位数据序列的非正确预测。
50.如权利要求49所述的设备，其特征在于，所述的预定数据模式是那些相关于所述时钟信号预定沿的预定数据模式。
51.如权利要求50所述的设备，其特征在于，所述的预定沿是所述时钟信号的负向沿。
52.如权利要求50所述的设备，其特征在于，所述的预定沿是所述时钟信号的正向沿。
53.如权利要求46所述的设备，其特征在于，每个所述的m位数据序列都包含偶数的数据位。
54.如权利要求53所述的设备，其特征在于，所述的偶数数据位为4。
55.如权利要求37所述的设备，其特征在于，如果所述的比较电路指示所述的第二和第三个m位序列之间匹配，则所述的数字电路指示已完成校准。
56.如权利要求37所述的设备，其特征在于，所述的数据通道包括在存储设备中。
57.如权利要求37所述的设备，其特征在于，所述的数据通道包括在存储控制器中。
58.一种校准数字电路的数据通道的设备，包括：
一在所述数据通道中的可调节延迟元件；
一数据锁存器，它锁存通过使用时钟信号的可调节延迟元件的数据；
一寄存器，存储在所述数据通道上到达的第一个m位数据序列，在所述第一个数据序列中的数据由所述的数据锁存器锁存；
一预测电路，它从所述存储的第一个m位数据序列预测在所述数据通道上应该跟随在所述第一个m位数据序列之后的第二个m位数据序列；以及
一比较电路，它将在所述数据通道上跟随在所述第一个m位序列之后的第三个m位数据序列与所述的第二个m位序列进行比较，并指示所述的第二个m位序列是否匹配所述的第三个m位序列。
59.如权利要求58所述的设备，其特征在于，所述的数字电路在多个在所述数据通道上到达的连续m位数据序列上操作，且如果所述的多个第二m位序列中的每一个都匹配各个所述的多个第三m位序列中的每一个，则指示校准。
60.如权利要求58所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，所述的逻辑电路在从所述的比较电路接收所述输出之后设定新的延迟值，至少直到所述的比较电路指示在所述第二和第三m位序列之间的匹配为止。
61.如权利要求58所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，接收关于所述的第二和第三个m位序列是否匹配的指示，设置所述延迟元件的新延迟值以及重复对新延迟值的设置，并当其跨过所述延迟元件的所有可能延迟值时接收所述的指示。
62.如权利要求60所述的设备，其特征在于，还包含一存储单元，该单元存储那些所述延迟元件的延迟值的指示，其中由所述的比较电路为所述的延迟元件指示匹配。
63.如权利要求62所述的设备，其特征在于，所述的逻辑电路将处于那些所存储的由所述比较电路为其指示匹配的延迟值范围内的延迟值设定为所述延迟元件的最终延迟值。
64.如权利要求63所述的设备，其特征在于，所述的逻辑电路将所述的处于所述范围中心或中心附近的延迟值设定为所述延迟元件的最终延迟值。
65.如权利要求58所述的设备，其特征在于，所述的第一和第二数据序列是2N位校准模式的连续m位数据序列。
66.如权利要求65所述的设备，其特征在于，所述的2N位校准模式是16位的校准模式。
67.如权利要求58所述的设备，其特征在于，当预定的数据模式在所述的第一个m位数据序列中出现时，所述的预测电路产生所述的第二个m位数据序列的非正确预测。
68.如权利要求67所述的设备，其特征在于，所述的预定数据模式是那些相关于所述时钟信号预定沿的预定数据模式。
69.如权利要求68所述的设备，其特征在于，所述的预定沿是所述时钟信号的负向沿。
70.如权利要求68所述的设备，其特征在于，所述的预定沿是所述时钟信号的正向沿。
71.如权利要求58所述的设备，其特征在于，每个所述的m位数据序列都包含偶数的数据位。
72.如权利要求71所述的设备，其特征在于，所述的偶数数据位为4。
73.如权利要求58所述的设备，其特征在于，如果所述的比较电路指示所述的第二和第三个m位序列之间匹配，则所述的数字电路指示已完成校准。
74.如权利要求58所述的设备，其特征在于，所述的数据通道包括在存储设备中。
75.如权利要求58所述的设备，其特征在于，所述的数据通道包括在存储控制器中。
76.一种基于处理器的系统，包括：
一处理器；
一连接于所述处理器的存储电路，至少所述的处理器和所述的存储电路中有一个包括校准电路，该校准电路包括：
一寄存器，存储在所述数据通道上到达的第一个m位数据序列；
一预测电路，它从所述存储的第一个m位数据序列预测在所述数据通道上应该跟随在所述第一个m位数据序列之后的第二个m位数据序列；以及
一比较电路，它将在所述数据通道上跟随在所述第一个m位序列之后的第三个m位数据序列与所述的第二个m位序列进行比较，并指示所述的第二个m位序列是否匹配所述的第三个m位序列。
77.如权利要求76所述的设备，其特征在于，所述的数字电路在多个在所述数据通道上到达的连续m位数据序列上操作，且如果所述的多个第二m位序列中的每一个都匹配各个所述的多个第三m位序列中的每一个，则指示校准。
78.如权利要求76所述的设备，其特征在于，还包含，在所述数据通道中的设置预定延迟值的可调节延迟元件。
79.如权利要求78所述的设备，其特征在于，如果所述的比较电路不指示所述第二和第三个m位序列的匹配，则所述的延迟元件被随后设为新的延迟值。
80.如权利要求78所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，所述的逻辑电路在从所述的比较电路接收所述输出之后设定新的延迟值，至少直到所述的比较电路指示在所述第二和第三m位序列之间的匹配为止。
81.如权利要求78所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，接收关于所述的第二和第三个m位序列是否匹配的指示，设置所述延迟元件的新延迟值以及重复对新延迟值的设置，并当其跨过所述延迟元件的所有可能延迟值时接收所述的指示。
82.如权利要求81所述的设备，其特征在于，还包含一存储单元，该单元存储那些所述延迟元件的延迟值的指示，其中由所述的比较电路为所述的延迟元件指示匹配。
83.如权利要求82所述的设备，其特征在于，所述的逻辑电路将处于那些所存储的由所述比较电路为其指示匹配的延迟值范围内的延迟值设定为所述延迟元件的最终延迟值。
84.如权利要求83所述的设备，其特征在于，所述的逻辑电路将所述的处于所述范围中心或中心附近的延迟值设定为所述延迟元件的最终延迟值。
85.如权利要求76所述的设备，其特征在于，所述的第一和第二数据序列是2N位校准模式的连续m位数据序列。
86.如权利要求85所述的设备，其特征在于，所述的2N位校准模式是16位的校准模式。
87.如权利要求85所述的设备，其特征在于，所述校准模式的数据位用时钟信号沿对准，且还包含在所述数据通道中的数据锁存器，该锁存器在所述的第一个m位序列被存储在所述寄存器中之前，用所述的时钟信号锁存所述第一个m位序列的数据。
88.如权利要求76所述的设备，其特征在于，当预定的数据模式在所述的第一个m位数据序列中出现时，所述的预测电路产生所述的第二个m位数据序列的非正确预测。
89.如权利要求88所述的设备，其特征在于，所述的预定数据模式是那些相关于所述时钟信号预定沿的预定数据模式。
90.如权利要求89所述的设备，其特征在于，所述的预定沿是所述时钟信号的负向沿。
91.如权利要求89所述的设备，其特征在于，所述的预定沿是所述时钟信号的正向沿。
92.如权利要求86所述的设备，其特征在于，每个所述的m位数据序列都包含偶数的数据位。
93.如权利要求92所述的设备，其特征在于，所述的偶数数据位为4。
94.如权利要求76所述的设备，其特征在于，如果所述的比较电路指示所述的第二和第三个m位序列之间匹配，则所述的数字电路指示已完成校准。
95.如权利要求76所述的设备，其特征在于，所述的校准电路包括在存储设备中。
96.如权利要求76所述的设备，其特征在于，所述的校准电路包括在存储控制器中。
97.一种基于内嵌式存储器的处理器的系统，包括：
一处理器；
在与所述处理器同一集成电路之上形成的存储电路，所述的存储电路包括校准电路，该校准电路包括：
一寄存器，存储在所述数据通道上到达的第一个m位数据序列；
一预测电路，它从所述存储的第一个m位数据序列预测在所述数据通道上应该跟随在所述第一个m位数据序列之后的第二个m位数据序列；以及
一比较电路，它将在所述数据通道上跟随在所述第一个m位序列之后的第三个m位数据序列与所述的第二个m位序列进行比较，并指示所述的第二个m位序列是否匹配所述的第三个m位序列。
98.如权利要求97所述的设备，其特征在于，所述的校准电路在多个在所述数据通道上到达的连续m位数据序列上操作，且如果所述的多个第二m位序列中的每一个都匹配各个所述的多个第三m位序列中的每一个，则指示校准。
99.如权利要求97所述的设备，其特征在于，还包含，在所述数据通道中的设置预定延迟值的可调节延迟元件。
100.如权利要求99所述的设备，其特征在于，如果所述的比较电路不指示所述第二和第三个m位序列的匹配，则所述的延迟元件被随后设为新的延迟值。
101.如权利要求99所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，所述的逻辑电路在从所述的比较电路接收所述输出之后设定新的延迟值，至少直到所述的比较电路指示在所述第二和第三m位序列之间的匹配为止。
102.如权利要求99所述的设备，其特征在于，还包含连接于所述比较电路的输出的逻辑电路，其中的比较电路设置所述延迟元件的延迟值，接收关于所述的第二和第三个m位序列是否匹配的指示，设置所述延迟元件的新延迟值以及重复对新延迟值的设置，并当其跨过所述延迟元件的所有可能延迟值时接收所述的指示。
103.如权利要求102所述的设备，其特征在于，还包含一存储单元，该单元存储那些所述延迟元件的延迟值的指示，其中由所述的比较电路为所述的延迟元件指示匹配。
104.如权利要求103所述的设备，其特征在于，所述的逻辑电路将处于那些所存储的由所述比较电路为其指示匹配的延迟值范围内的延迟值设定为所述延迟元件的最终延迟值。
105.如权利要求104所述的设备，其特征在于，所述的逻辑电路将所述的处于所述范围中心或中心附近的延迟值设定为所述延迟元件的最终延迟值。
106.如权利要求97所述的设备，其特征在于，所述的第一和第二数据序列是2N位校准模式的连续m位数据序列。
107.如权利要求106所述的设备，其特征在于，所述的2N位校准模式是16位的校准模式。
108.如权利要求106所述的设备，其特征在于，所述校准模式的数据位用时钟信号沿对准，且还包含在所述数据通道中的数据锁存器，该锁存器在所述的第一个m位序列被存储在所述寄存器中之前，用所述的时钟信号锁存所述第一个m位序列的数据。
109.如权利要求97所述的设备，其特征在于，当预定的数据模式在所述的第一个m位数据序列中出现时，所述的预测电路产生所述的第二个m位数据序列的非正确预测。
110.如权利要求109所述的设备，其特征在于，所述的预定数据模式是那些相关于所述时钟信号预定沿的预定数据模式。
111.如权利要求110所述的设备，其特征在于，所述的预定沿是所述时钟信号的负向沿。
112.如权利要求110所述的设备，其特征在于，所述的预定沿是所述时钟信号的正向沿。
113.如权利要求106所述的设备，其特征在于，每个所述的m位数据序列都包含偶数的数据位。
114.如权利要求113所述的设备，其特征在于，所述的偶数数据位为4。
115.如权利要求97所述的设备，其特征在于，如果所述的比较电路指示所述的第二和第三个m位序列之间匹配，则所述的数字电路指示已完成校准。
116.如权利要求97所述的设备，其特征在于，所述的校准电路包括在存储设备中。
117.如权利要求97所述的设备，其特征在于，所述的校准电路包括在存储控制器中。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105846972A (zh) * 2014-11-07 2016-08-10 联发科技股份有限公司 发送校准方法和控制设备
CN108241586A (zh) * 2016-12-27 2018-07-03 慧荣科技股份有限公司 控制器电路与估计延迟补偿方法
CN109493907A (zh) * 2017-09-11 2019-03-19 三星电子株式会社 非易失性存储设备的操作方法和存储器控制器的操作方法
CN109656846A (zh) * 2018-12-20 2019-04-19 湖南国科微电子股份有限公司 电子终端及存储器可用延时参数区间寻优方法与装置
CN117478107A (zh) * 2023-12-28 2024-01-30 芯光智网集成电路设计(无锡)有限公司 延迟校准方法、发送端及源同步通信系统

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137048B2 (en) * 2001-02-02 2006-11-14 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US7490275B2 (en) 2001-02-02 2009-02-10 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US6873939B1 (en) 2001-02-02 2005-03-29 Rambus Inc. Method and apparatus for evaluating and calibrating a signaling system
US7058799B2 (en) * 2001-06-19 2006-06-06 Micron Technology, Inc. Apparatus and method for clock domain crossing with integrated decode
EP1865648B1 (en) 2001-10-22 2012-12-05 Rambus Inc. Phase adjustment apparatus and method for a memory device signalling system
WO2003036850A1 (en) 2001-10-22 2003-05-01 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US7469328B1 (en) * 2003-02-06 2008-12-23 Cisco Technology, Inc. Synchronization technique for high speed memory subsystem
US7076377B2 (en) * 2003-02-11 2006-07-11 Rambus Inc. Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit
US7590175B2 (en) * 2003-05-20 2009-09-15 Rambus Inc. DFE margin test methods and circuits that decouple sample and feedback timing
US7627029B2 (en) 2003-05-20 2009-12-01 Rambus Inc. Margin test methods and circuits
US7336749B2 (en) * 2004-05-18 2008-02-26 Rambus Inc. Statistical margin test methods and circuits
US7646835B1 (en) * 2003-11-17 2010-01-12 Rozas Guillermo J Method and system for automatically calibrating intra-cycle timing relationships for sampling signals for an integrated circuit device
US7095789B2 (en) 2004-01-28 2006-08-22 Rambus, Inc. Communication channel calibration for drift conditions
US8422568B2 (en) 2004-01-28 2013-04-16 Rambus Inc. Communication channel calibration for drift conditions
US7400670B2 (en) 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking
US6961862B2 (en) * 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
US7079446B2 (en) 2004-05-21 2006-07-18 Integrated Device Technology, Inc. DRAM interface circuits having enhanced skew, slew rate and impedance control
US8099638B2 (en) * 2004-11-12 2012-01-17 Ati Technologies Ulc Apparatus and methods for tuning a memory interface
US7509515B2 (en) * 2005-09-19 2009-03-24 Ati Technologies, Inc. Method and system for communicated client phase information during an idle period of a data bus
US7571267B1 (en) 2006-03-27 2009-08-04 Integrated Device Technology, Inc. Core clock alignment circuits that utilize clock phase learning operations to achieve accurate clocking of data derived from serial data streams having different relative skews
US7706996B2 (en) * 2006-04-21 2010-04-27 Altera Corporation Write-side calibration for data interface
US8504865B2 (en) * 2007-04-20 2013-08-06 Easic Corporation Dynamic phase alignment
TWI421694B (zh) * 2009-08-26 2014-01-01 Asustek Comp Inc 記憶體控制方法
US8943242B1 (en) 2012-03-30 2015-01-27 Integrated Device Technology Inc. Timing controllers having partitioned pipelined delay chains therein
US9570128B2 (en) * 2014-11-14 2017-02-14 Cavium, Inc. Managing skew in data signals
US9607672B2 (en) 2014-11-14 2017-03-28 Cavium, Inc. Managing skew in data signals with adjustable strobe
US9502099B2 (en) 2014-11-14 2016-11-22 Cavium, Inc. Managing skew in data signals with multiple modes
US11210029B2 (en) 2020-05-18 2021-12-28 Micron Technology, Inc. Generating memory array control signals
US11361815B1 (en) 2020-12-24 2022-06-14 Winbond Electronics Corp. Method and memory device including plurality of memory banks and having shared delay circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791404A (en) * 1986-03-03 1988-12-13 Tektronix, Inc. Predictive time base control circuit for a waveform system
US4755951A (en) * 1986-03-03 1988-07-05 Tektronix, Inc. Method and apparatus for digitizing a waveform
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5163162A (en) * 1990-11-14 1992-11-10 Ibm Corporation System and method for data recovery in multiple head assembly storage devices
US5266952A (en) * 1992-03-30 1993-11-30 Hughes Aircraft Company Feed forward predictive analog-to-digital converter
US5917760A (en) 1996-09-20 1999-06-29 Sldram, Inc. De-skewing data signals in a memory system
US5953263A (en) 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
US6359815B1 (en) 1998-03-12 2002-03-19 Hitachi, Ltd. Data transmitter
US6041419A (en) 1998-05-27 2000-03-21 S3 Incorporated Programmable delay timing calibrator for high speed data interface
US6016282A (en) 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6430696B1 (en) * 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105846972A (zh) * 2014-11-07 2016-08-10 联发科技股份有限公司 发送校准方法和控制设备
CN105846972B (zh) * 2014-11-07 2019-01-01 联发科技股份有限公司 发送校准方法和控制设备
CN108241586A (zh) * 2016-12-27 2018-07-03 慧荣科技股份有限公司 控制器电路与估计延迟补偿方法
CN108241586B (zh) * 2016-12-27 2020-03-06 慧荣科技股份有限公司 控制器电路与估计延迟补偿方法
CN109493907A (zh) * 2017-09-11 2019-03-19 三星电子株式会社 非易失性存储设备的操作方法和存储器控制器的操作方法
CN109493907B (zh) * 2017-09-11 2023-09-12 三星电子株式会社 非易失性存储设备的操作方法和存储器控制器的操作方法
CN109656846A (zh) * 2018-12-20 2019-04-19 湖南国科微电子股份有限公司 电子终端及存储器可用延时参数区间寻优方法与装置
CN109656846B (zh) * 2018-12-20 2020-11-17 湖南国科微电子股份有限公司 电子终端及存储器可用延时参数区间寻优方法与装置
CN117478107A (zh) * 2023-12-28 2024-01-30 芯光智网集成电路设计(无锡)有限公司 延迟校准方法、发送端及源同步通信系统
CN117478107B (zh) * 2023-12-28 2024-02-27 芯光智网集成电路设计(无锡)有限公司 延迟校准方法、发送端及源同步通信系统

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