CN1645512A - 铁电存储设备 - Google Patents

Abstract

在包括基准单元的铁电存储器中，如果一个基准单元与多个标准单元相关联，则将在其中将数据“L”写入到基准单元中的时段、和在其中将数据“H”写入基准单元中或者从基准单元中读出的时段控制得分别短于在其中将数据“L”写入到每个标准单元中的时段、和在其中将数据“H”写入到每个标准单元中或者从标准单元中读出的时段。以这样的方式，降低了施加到基准单元的应力，并且即使在标准单元上重复地执行写入或者读取，也能增强基准单元的可靠性，并且抑制了由于重复重新写入数据所造成的基准单元的特性退化。

Description

铁电存储设备

相关申请的交叉引用

这个非临时申请要求享受于2004年1月20日在日本提出的专利申请2004-11739的优先权，通过引用将该申请的全部内容包含在此。

技术领域

本发明涉及包括标准单元和基准单元的铁电存储设备，并且特别地涉及一种用于通过减少在基准单元上的应力来获得高可靠性的技术。

背景技术

近些年来，随着处理的小型化和容量的增加，能够减小存储单元尺寸的包含一个晶体管和一个铁电电容器(1T1C)的存储单元已经正在取代当前使用的包含两个晶体管和两个铁电电容器(2T2C)的存储单元以形成铁电存储器。除标准2T2C存储单元结构之外，1T1C存储单元需要基准单元。因此，为了增加速度和提高可靠性，缩短将数据写入到基准单元或者从基准单元读出数据所必需的时间已经变得越来越重要了。

在下文中，将参考附图对传统的铁电存储器进行描述。在美国专利6,028,078、或者在1999年Symposium on VLSI Circuits Digest ofTechnical Papers的第97-98页发表的Yaonbae Chung及其他人所著的“A 3.3-V 4-Mb Nonvolatile Ferroelectric RAM with aSelectively-Driven Double-Pulsed Plate Read/Write-Back Scheme”中示出了用于该传统存储器的下列技术。

图7是一个表示在一个铁电存储器的存储单元电容器中使用的铁电体的迟滞特性的曲线图。图8是一个表示在传统的铁电存储器中的操作的时序图。图9是一个表示传统的铁电存储器的详细电路结构的图。图10是一个示意地表示传统的铁电存储器的电路结构的图。

在图9和图10中，参考标记RMC0表示用于写入和读出数据的第一基准单元。第一基准单元RMC0包括：第一金属氧化物(MOS)晶体管T0，其漏极连接到第一基准位线BL0，并且其栅级连接到基准字线RWL；以及第一铁电电容器C0，其一端在连接点、即第一存储节点ST0处连接到第一MOS晶体管T0的源极，并且其另一端连接到基准单元板线RCP。

参考标记RMC1表示用于写入和读出数据的第二基准单元。第二基准单元RMC1包括：第二MOS晶体管T1，其漏极连接到第三基准位线BL2，并且其栅级连接到基准字线RWL；以及第二铁电电容器C1，其一端在连接点、即第二存储节点ST1处连接到第二MOS晶体管T1的源极，并且其另一端连接到基准单元板线RCP。

参考标记RMC2表示用于写入和读出数据的第三基准单元。第三基准单元RMC2包括：第十一MOS晶体管T10，其漏极连接到第五基准位线BL4，并且其栅级连接到基准字线RWL；以及第五铁电电容器C4，其一端在连接点、即第五存储节点ST4处连接到第十一MOS晶体管T10的源极，并且其另一端连接到基准单元板线RCP。

参考标记RMC3表示用于写入和读出数据的第四基准单元。第四基准单元RMC3包括：第十二MOS晶体管T11，其漏极连接到第七基准位线BL6，并且其栅级连接到基准字线RWL；以及第六铁电电容器C5，其一端在连接点、即第六存储节点ST5处连接到第十二MOS晶体管T11的源极，并且其另一端连接到基准单元板线RCP。

在图9和图10中，参考标记MC0、MC1、MC2、MC3、MC0n、MC1n、MC2n和MC3n表示标准单元。参考标记MC0表示用于写入和读出数据的第一存储单元。第一存储单元MC0包括：第九MOS晶体管T8，其漏极连接到第二标准位线BL1，并且其栅级连接到字线WL；以及第三铁电电容器C2，其一端连接到第九MOS晶体管T8，并且其另一端连接到单元板线CP。

参考标记MC1表示用于写入和读出数据的第二存储单元。第二存储单元MC1包括：第十MOS晶体管T9，其漏极连接到第四标准位线BL3，并且其栅级连接到字线WL；以及第四铁电电容器C3，其一端连接到第十MOS晶体管T9，并且其另一端连接到单元板线CP。

参考标记MC2表示用于写入和读出数据的第三存储单元。第三存储单元MC2包括：第十九MOS晶体管T18，其漏极连接到第六标准位线BL5，并且其栅级连接到字线WL；以及第七铁电电容器C6，其一端连接到第十九MOS晶体管T18，并且其另一端连接到单元板线CP。

参考标记MC3表示用于写入和读出数据的第四存储单元。第四存储单元MC3包括：第二十MOS晶体管T19，其漏极连接到第八标准位线BL7，并且其栅级连接到字线WL；以及第八铁电电容器C7，其一端连接到第二十MOS晶体管T19，并且其另一端连接到单元板线CP。

标准单元MC0n到标准单元MC3n具有与标准单元MC0到标准单元MC3相同的结构，并且因此将省略对其的详细说明。

标准单元MC0n到标准单元MC3n按行(即，沿着字线的方向)和列(即，沿着位线的方向)进行设置。在设置在相同列的两个标准单元(例如，标准单元MC0和MC0n)之间，放置一个或多个其它的标准单元(未示出)。基准单元RMC0与设置在和基准单元RMC0相同列中的多个标准单元MC0到MC0n相关联。同样地，基准单元RMC1与设置在和基准单元RMC1相同列中的多个标准单元MC1到MC1n相关联。基准单元RMC2与多个标准单元MC2到MC2n相关联。基准单元RMC3与多个标准单元MC3到MC3n相关联。

此外，在图9和图10中，参考标记RST0表示第一基准单元复位电路。第一基准单元复位电路RST0包括：第三MOS晶体管T2，其栅级连接到基准单元复位起动信号线RST，并且其源极连接到第一基准单元RMC0的第一存储节点ST0；以及第四MOS晶体管T3，其栅级连接到基准单元复位起动信号线RST，其源极接地，并且其漏极连接到第二基准单元RMC1的第二存储节点ST1。

参考标记RST1表示第二基准单元复位电路。第二基准单元复位电路RST1包括：第十三MOS晶体管T12，其栅级连接到基准单元复位起动信号线RST，并且其源极连接到第三基准单元RMC2的第五存储节点ST4；以及第十四MOS晶体管T13，其栅级连接到基准单元复位起动信号线RST，其源极接地，并且其漏极连接到第四基准单元RMC3的第六存储节点ST5。

参考标记RFDR0表示第一基准单元复位驱动器。第一基准单元复位驱动器RFDR0包括：第五MOS晶体管T4，其栅级连接到第二基准单元复位驱动器起动信号线XRDIN3，并且其源极接收电源电位；第六MOS晶体管T5，其栅级连接到第一基准单元复位驱动器起动信号线XRDIN2，并且其源极接地；以及第七MOS晶体管T6，其栅级连接到第三基准单元复位驱动器起动信号线RDIN4，并且其源极接地。这三个MOS晶体管的漏极连接到包括在第一基准单元复位电路RST0中的第三MOS晶体管T2的源极。

参考标记RFDR1表示第二基准单元复位驱动器。第二基准单元复位驱动器RFDR1包括：第十五MOS晶体管T14，其栅级连接到第二基准单元复位驱动器起动信号线XRDIN3，并且其源极接收电源电位；第十六MOS晶体管T15，其栅级连接到第一基准单元复位驱动器起动信号线XRDIN2，并且其源极接地；以及第十七MOS晶体管T16，其栅级连接到第三基准单元复位驱动器起动信号线RDIN4，并且其源极接地。这三个MOS晶体管的漏极连接到包括在第二基准单元复位电路RST1中的第十三MOS晶体管T12的源极。

参考标记T7表示第八MOS晶体管，其漏极和源极把第一基准位线BL0和第三基准位线BL2彼此相连，并且其栅级连接到基准电平均衡起动信号线REQ。参考标记T17表示第十八MOS晶体管，其漏极和源极把第五基准位线BL4和第七基准位线BL6彼此相连，并且其栅级连接到基准电平均衡起动信号线REQ。

参考标记SA表示一个读出放大器，用于当读出放大器起动信号SAE处于H电平时，放大在第一基准位线BL0和第二标准位线BL1之间的电位差、在第三基准位线BL2和第四标准位线BL3之间的电位差、在第五基准位线BL4和第六标准位线BL5之间的电位差、以及在第七基准位线BL6和第八标准位线BL7之间的电位差。

参考标记PERI0表示第一外围电路，它连接到基准字线RWL、字线WL、基准单元板线RCP、单元板线CP、基准单元复位起动信号线RST、基准电平均衡起动信号线REQ、第一基准单元复位驱动器起动信号线XRDIN2、第二基准单元复位驱动器起动信号线XRDIN3、以及第三基准单元复位驱动器起动信号线RDIN4和读出放大器起动信号线SAE。第一外围电路PERI0控制基准单元RMC0到基准单元RMC3、基准单元复位电路RST0和基准单元复位电路RST1、基准单元复位驱动器RFDR0和基准单元复位驱动器RFDR1、存储单元MC0到存储单元MC3、读出放大器SA、以及MOS晶体管T7和MOS晶体管T17。

将参考图8的时序图和图7的图描述这个传统铁电存储器的电路操作，其中图7表示构成该铁电存储器中的存储单元的铁电电容器C0到C7的铁电体的迟滞特性。

在图7中，横坐标表示施加到铁电电容器上的电压，更具体地，表示施加到板线的、相对于位线电压的电压。纵坐标表示当施加该电压时在该铁电电容器中的电荷数量。如图7所示，在该铁电电容器中，甚至当施加在两个端子之间的电压为零时，如点A和G所示，会出现残留极化。通过利用这种残留极化特性实现用于存储数据的非易失性铁电存储器。当在存储单元中的数据为“1”时，存储单元电容器处于一种由图7中的点A所示的状态。当在存储单元中的数据为“0”时，存储单元电容器处于一种由图7中的点G所示的状态。

假设在图9中的第一铁电电容器C0和第二铁电电容器C1包括在基准单元RMC0和RMC1中，第三铁电电容器C2和第四铁电电容器C3包括在标准存储单元MC0和标准存储单元MC1中。然后，如果在数据“1”写入在第一铁电电容器C0和第三铁电电容器C2中以及数据“0”写入在第二铁电电容器C1和第四铁电电容器C3中的情况下，从第三铁电电容器C2和第四铁电电容器C3中读出数据，则作为初始状态，字线WL、单元板线CP、基准电平均衡起动信号REQ、基准字线RWL、基准单元板线RCP、读出放大器起动信号SAE、第一基准位线BL0、第二标准位线BL1、第三基准位线BL2、第四标准位线BL3、基准单元复位起动信号RST、第三基准单元复位驱动器起动信号RDIN4、第一存储节点ST0和第二存储节点ST1处于逻辑电压电平“L”，并且第一基准单元复位驱动器起动信号XRDIN2和第二基准单元复位驱动器起动信号XRDIN3处于逻辑电压电平“H”。

首先，在图8所示的时序t01处，基准电平均衡起动信号REQ上升到逻辑电压电平“H”。在时序t02处，字线WL和基准字线RWL上升到逻辑电压电平“H”。在时序t03处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。

以这种方式，将图9中的第一MOS晶体管T0、第二MOS晶体管T1、第九MOS晶体管T8和第十MOS晶体管T9导通，以便将电压施加到第一铁电电容器C0、第二铁电电容器C1、第三铁电电容器C2和第四铁电电容器C3。此外，将第八MOS晶体管T7导通，由此使得第一基准位线BL0和第三基准位线BL2电连续。在这时候，将数据“1”写入到第三铁电电容器C2中，以便使图7中点A所示的状态改变到点B所示的状态，并且将电荷Q1读出到第二标准位线BL1。将数据“0”写入到第四铁电电容器C3，以便使图7中点G所示的状态改变到点E所示的状态。因此，将电荷Q0读出到第四标准位线BL3。另一方面，将数据“1”写入到第一铁电电容器C0中，以便使图7中点A所示的状态改变到点C所示的状态。将数据“0”写入到第二铁电电容器C1中，以便使图7中点G所示的状态改变到点F所示的状态。因此，将电荷QR读出到第一基准位线BL0和第三基准位线BL2。

然后，在图8所示的时序t05处，基准单元板线RCP和单元板线CP降低到逻辑电压电平“L”。在这时，第三铁电电容器C2从图7中的点B所示的状态改变到点J所示的状态。第四铁电电容器C3从图7中的点E所示的状态改变到点G所示的状态。第一铁电电容器C0从图7中的点C所示的状态改变到点K所示的状态。第二铁电电容器C1从图7中的点F所示的状态改变到点H所示的状态。

此后，在图8所示的时序t06处，基准字线RWL降低到逻辑电压电平“L”。然后，第一铁电电容器C0从图7中的点K所示的状态改变到点L所示的状态，并且第二铁电电容器C1从图7中的点H所示的状态改变到点P所示的状态。

随后，在图8所示的时序t09处，读出放大器起动信号SAE上升到逻辑电压电平“H”。读出放大器SA对读出到第一基准位线BL0和第二标准位线BL1的电位差(图7所示的电位差V1)以及读出到第三基准位线BL2和第四标准位线BL3的电位差(图7所示的电位差V0)进行放大，以便从第三铁电电容器C2中读出数据“1”，以及从第四铁电电容器C3中读出数据“0”。在这时，第三铁电电容器C2从图7中的点J所示的状态改变到点I所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

另一方面，在图8所示的时序t07处，基准电平均衡起动信号REQ降低到逻辑电压电平“L”。在时序t09处，第一基准单元复位驱动器起动信号XRDIN2降低到逻辑电压电平“L”，第二基准单元复位驱动器起动信号XRDIN3降低到逻辑电压电平“L”，并且基准单元复位起动信号RST上升到逻辑电压电平“H”。然后，第一铁电电容器C0从图7中的点L所示的状态经由点K所示的状态改变到点I所示的状态。第二铁电电容器C1保持在图7中的点P所示的状态。

在图8所示的时序t10处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点G所示的状态改变到点D所示的状态。

此后，在图8所示的时序t12处，基准单元板线RCP和单元板线CP降低到逻辑电压电平“L”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点A所示的状态改变到点I所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点D所示的状态改变到点G所示的状态。

然后，在图8所示的时序t14处，读出放大器起动信号SAE降低到逻辑电压电平“L”。然后，第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

此外，在图8所示的时序t14处，第二基准单元复位驱动器起动信号XRDIN3上升到逻辑电压电平“H”，以便使第五MOS晶体管T4截止。第三基准单元复位驱动器起动信号RDIN4上升到逻辑电压电平“H”，以便使第七MOS晶体管T6导通。然后，在图8所示的时序t15处，第一基准单元复位驱动器起动信号XRDIN2上升到逻辑电压电平“H”，以便使第六MOS晶体管T5导通。第三基准单元复位驱动器起动信号RDIN4降低到逻辑电压电平“L”，以便使第七MOS晶体管T6截止。然后，第一铁电电容器C0从图7中的点I所示的状态改变到点A所示的状态，并且第二铁电电容器C1保持在图7中的点G所示的状态。

最后，在图8中所示的时序t17处，字线WL和基准单元复位起动信号RST降低到逻辑电压电平“L”。在这时，第一铁电电容器C0和第三铁电电容器C2处于图7中的点A所示的状态，并且第二铁电电容器C1和第四铁电电容器C3处于图7中的点G所示的状态。

如上所述，在传统的铁电存储器中，在其中将数据“L”写入到基准单元RMC0到RMC3中的时段(图8中的时段(4))等于在其中将数据“L”写入到标准单元MC0到MC3n中的时段(图8中的时段(1))。此外，在其中将数据“H”写入到基准单元中的时段(图8中的时段(5))等于在其中将数据“H”写入到标准单元中的时段(图8中的时段(2))。此外，在其中将数据从基准单元中读出的时段(图8中的时段(6))等于在其中将数据从标准单元中读出的时段(图8中的时段(3))。

然而，在一个包括基准单元的铁电存储器中，如果一个基准单元RMC0和同一行中的大量标准单元(例如，MC0到MC0n)相关联，则在每次对标准单元MC0到MC0n进行存取时会同时对基准单元RMC0进行存取。因此，由于用于标准单元MC0到MC0n的写入时段和读取时段分别等于用于基准单元RMC0的写入时段和读取时段，所以基准单元RMC0经受到的应力是标准单元(例如，MC0)上的应力的N倍(其中N是标准单元的数量)。因此，诸如在比标准单元MC0到MC0n中每一个都更加频繁地被存取的基准单元RMC0中重新写入数据的特性之类的特性，与标准单元MC0到MC0n的特性相比恶化了。

发明内容

因此，本发明的一个目的是通过降低在与多个标准单元相关联的基准单元上的总应力来提供高度可靠的铁电存储器。

为了实现这个目的，依据本发明，在其中一个基准单元和多个标准单元相关联的情况中，将用于基准单元的写入或者读取时段设置得比用于每个标准单元的写入或者读取时段短，以便降低在基准单元上的总应力。因此，实现了高度可靠性，并且提高了速度。

具体地，依据本发明的铁电存储器包括：至少一个基准单元；多个与基准单元相关联的标准单元；以及用于控制对标准单元和基准单元的存取的控制电路。相对于三对处理时段中的至少一对处理时段，控制电路将用于基准单元的处理时段设置得比用于每个标准单元的处理时段短，所述三对处理时段包括由在其中将数据“H”写入到基准单元中的时段和在其中将数据“H”写入到每个标准单元中的时段组成的一对处理时段、由在其中将数据“L”写入到基准单元中的时段和在其中将数据“L”写入到每个标准单元中的时段组成的一对处理时段、以及由在其中将数据从基准单元中读出的时段和在其中将数据从每个标准单元中读出的时段组成的一对处理时段。

在本发明的一个实施例中，铁电存储器包括：标准位线，通过其从标准单元之一中读出数据；基准位线，通过其从基准单元中读出数据；以及读出放大器，用于放大在标准位线和基准位线之间的电位差，其中当将数据“H”或者数据“L”从标准单元和基准单元中读出时，控制电路将在其中将数据“H”或者数据“L”写入到基准单元中的时段设置得比由读出放大器读出在标准位线和基准位线之间的电位差所需的时段长。

在另一个实施例中，铁电存储器包括：标准位线，通过其从标准单元之一中读出数据；基准位线，通过其从基准单元中读出数据；以及读出放大器，用于放大在标准位线和基准位线之间的电位差，其中当将数据“H”或者数据“L”从标准单元和基准单元中读出时，控制电路将在其中将数据从基准单元中读出的时段设置得比由读出放大器读出在标准位线和基准位线之间的电位差所需的时段长。

在另一个实施例中，在铁电存储器中，控制电路将在其中将数据“H”写入到基准单元中的时段设置得比在其中将数据“H”写入到每个标准单元中的时段短。

在另一个实施例中，在铁电存储器中，控制电路将在其中将数据“H”写入到基准单元中的时段设置得比在其中将数据“L”写入到基准单元中的时段短。

在另一个实施例中，在铁电存储器中，控制电路将在其中将数据“L”写入到基准单元中的时段设置得比在其中将数据“L”写入到每个标准单元中的时段短。

在另一个实施例中，在铁电存储器中，控制电路将在其中将数据“L”写入到基准单元中的时段设置得比在其中将数据“H”写入到基准单元中的时段短。

在另一个实施例中，在铁电存储器中，控制电路将在其中从基准单元中读出数据的时段设置得比在其中从每个标准单元中读出数据的时段短。

在另一个实施例中，铁电存储器包括：标准位线，通过其从标准单元之一中读出数据；基准位线，通过其从基准单元中读出数据；以及读出放大器，用于放大在标准位线和基准位线之间的电位差，其中当从标准单元和基准单元中读出数据“H”或者数据“L”时，控制电路将在其中从基准单元中读出数据的时段设置得比由读出放大器读出在标准位线和基准位线之间的电位差所需的时段长。

如上所述，在依据本发明的铁电存储器中，如果一个基准单元与多个标准单元相关联，则控制电路将在其中将数据“H”写入到基准单元中的时段、在其中将数据“L”写入到基准单元中的时段、以及在其中从基准单元中读出数据的时段之中的至少一个时段设置得分别短于在其中将数据“H”写入到每个标准单元中的时段、在其中将数据“L”写入到每个标准单元中的时段、以及在其中从每个标准单元中读出数据的时段。因此，即使将数据重复地写入到标准单元中或者从标准单元中重复地读出，尽管在基准单元上执行了与标准单元相同次数的写入或者读取，也大大地降低了在基准单元上的总应力。这是因为在一次存取时在一个短的时段中将数据写入到基准单元中或者从基准单元中读出，使得由此减少了在基准单元上的总应力。

附图说明

图1是表示作为本发明第一实施例到第三实施例的组合的铁电存储器的操作的时序图。

图2是表示依据本发明第一实施例的铁电存储器的详细电路结构的图。

图3是示意地表示第一实施例中的铁电存储器的电路结构的图。

图4是表示第一实施例中的铁电存储器的操作的时序图。

图5是表示依据本发明第二实施例的铁电存储器的操作的时序图。

图6是表示依据本发明第三实施例的铁电存储器的操作的时序图。

图7是表示在铁电存储器的存储单元电容器中使用的铁电体的迟滞特性的图。

图8是表示传统铁电存储器的操作的时序图。

图9是表示传统铁电存储器的详细电路结构的图。

图10是示意地表示传统铁电存储器的电路结构的图。

具体实施方式

在下文中，将参考附图对本发明的优选实施例进行描述。

实施例1

在下文中，将参考附图对本发明的第一实施例进行描述。

图2是表示依据第一实施例的铁电存储器的详细电路结构的图。图3是示意地表示第一实施例中的铁电存储器的电路结构的图。图4是表示第一实施例中的铁电存储器的操作的时序图。图7是表示用于在铁电存储器的存储单元电容器中使用的铁电体的迟滞特性的图。将参考图2、图3、图4和图7对这个实施例进行描述。

在图2和图3中，参考标记RMC0、RMC1、RMC2和RMC3表示基准单元。参考标记RMC0表示用于写入和读出数据的第一基准单元。第一基准单元RMC0包括：第一MOS晶体管T0，其漏极连接到第一基准位线BL0，并且其栅级连接到基准字线RWL；以及第一铁电电容器C0，其一端在一个连接点、即第一存储节点ST0处连接到第一MOS晶体管T0的源极，并且其另一端连接到基准单元板线RCP。

参考标记RMC1表示用于写入和读出数据的第二基准单元。第二基准单元RMC1包括：第二MOS晶体管T1，其漏极连接到第三基准位线BL2，并且其栅级连接到基准字线RWL；以及第二铁电电容器C1，其一端在一个连接点、即第二存储节点ST1处连接到第二MOS晶体管T1的源极，并且其另一端连接到基准单元板线RCP。

参考标记RMC2表示用于写入和读出数据的第三基准单元。第三基准单RMC2包括：第十一MOS晶体管T10，其漏极连接到第五基准位线BL4，并且其栅级连接到基准字线RWL；以及第五铁电电容器C4，其一端在一个连接点、即第五存储节点ST4处连接到第十一MOS晶体管T10的源极，并且其另一端连接到基准单元板线RCP。

参考标记RMC3表示用于写入和读出数据的第四基准单元。第四基准单RMC3包括：第十二MOS晶体管T11，其漏极连接到第七基准位线BL6，并且其栅级连接到基准字线RWL；以及第六铁电电容器C5，其一端在一个连接点、即第六存储节点ST5处连接到第十二MOS晶体管T11的源极，并且其另一端连接到基准单元板线RCP。

在图2和图3中，参考标记MC0、MC1、MC2、MC3、MC0n、MC1n、MC2n和MC3n表示标准单元。参考标记MC0表示用于写入和读出数据的第一存储单元。第一存储单元MC0包括：第九MOS晶体管T8，其漏极连接到第二标准位线BL1，并且其栅级连接到字线WL；以及第三铁电电容器C2，其一端连接到第九MOS晶体管T8，并且其另一端连接到单元板线CP。

参考标记MC1表示用于写入和读出数据的第二存储单元(标准单元)。第二存储单元MC1包括：第十MOS晶体管T9，其漏极连接到第四标准位线BL3，并且其栅级连接到字线WL；以及第四铁电电容器C3，其一端连接到第十MOS晶体管T9，并且其另一端连接到单元板线CP。

参考标记MC2表示用于写入和读出数据的第三存储单元。第三存储单元MC2包括：第十九MOS晶体管T18，其漏极连接到第六标准位线BL5，并且其栅级连接到字线WL；以及第七铁电电容器C6，其一端连接到第十九MOS晶体管T18，并且其另一端连接到单元板线CP。

参考标记MC3表示用于写入和读出数据的第四存储单元。第四存储单元MC3包括：第二十MOS晶体管T19，其漏极连接到第八标准位线BL7，并且其栅级连接到字线WL；以及第八铁电电容器C7，其一端连接到第二十MOS晶体管T19，并且其另一端连接到单元板线CP。

标准单元MC0n到标准单元MC3n具有和标准单元MC0到标准单元MC3相同的结构，因此将省略对它们的详细说明。

标准单元MC0n到标准单元MC3n按行(即，沿着字线的方向)和列(即，沿着位线的方向)进行设置。在设置在相同列中的两个标准单元(例如，MC0和MC0n)之间，放置一个或多个其它标准单元(未示出)。基准单元RMC0与设置在和基准单元RMC0相同列中的多个存储单元MC0到MC0n相关联。同样地，基准单元RMC1与设置在和基准单元RMC1相同列中的多个存储单元MC1到MC1n相关联。基准单元RMC2与多个存储单元MC2到MC2n相关联。基准单元RMC3与多个存储单元MC3到MC3n相关联。

此外，在图2和图3中，参考标记RST0表示第一基准单元复位电路。第一基准单元复位电路RST0包括：第三MOS晶体管T2，其栅级连接到基准单元复位起动信号线RST，并且其源极连接到第一基准单元RMC0的第一存储节点ST0；以及第四MOS晶体管T3，其栅级连接到基准单元复位起动信号线RST，其源极接地，并且其漏极连接到第二基准单元RMC1的第二存储节点ST1。

参考标记RST1表示第二基准单元复位电路。第二基准单元复位电路RST1包括：第十三MOS晶体管T12，其栅级连接到基准单元复位起动信号线RST，并且其源极连接到第三基准单元RMC2的第五存储节点ST4；以及第十四MOS晶体管T13，其栅级连接到基准单元复位起动信号线RST，其源极接地，并且其漏极连接到第四基准单元RMC3的第六存储节点ST5。

参考标记RFDR0表示第一基准单元复位驱动器。第一基准单元复位驱动器RFDR0包括：第五MOS晶体管T4，其栅级连接到第二基准单元复位驱动器起动信号线XRDIN3，并且其源极接收电源电位；第六MOS晶体管T5，其栅级连接到第一基准单元复位驱动器起动信号线XRDIN2，并且其源极接地；以及第七MOS晶体管T6，其栅级连接到第三基准单元复位驱动器起动信号线RDIN4，并且其源极接地。这三个MOS晶体管的漏极连接到包括在第一基准单元复位电路RST0中的第三MOS晶体管T2的源极。

参考标记RFDR1表示第二基准单元复位驱动器。第二基准单元复位驱动器RFDR1包括：第十五MOS晶体管T14，其栅级连接到第二基准单元复位驱动器起动信号线XRDIN3，并且其源极接收电源电位；第十六MOS晶体管T15，其栅级连接到第一基准单元复位驱动器起动信号线XRDIN2，并且其源极接地；以及第十七MOS晶体管T16，其栅级连接到第三基准单元复位驱动器起动信号线RDIN4，并且其源极接地。这三个MOS晶体管的漏极连接到包括在第二基准单元复位电路RST1中的第十三MOS晶体管T12的源极。

参考标记T7表示第八MOS晶体管，其漏极和源极把第一基准位线BL0和第三基准位线BL2彼此相连，并且其栅级连接到基准电平均衡起动信号线REQ。参考标记T17表示第十八MOS晶体管，其漏极和源极把第五基准位线BL4和第七基准位线BL6彼此相连，并且其栅级连接到基准电平均衡起动信号线REQ。

参考标记SA表示读出放大器，用于当读出放大器起动信号SAE处于H电平时，对在第一基准位线BL0和第二标准位线BL1之间的电位差、在第三基准位线BL2和第四标准位线BL3之间的电位差、在第五基准位线BL4和第六标准位线BL5之间的电位差、以及在第七基准位线BL6和第八标准位线BL7之间的电位差进行放大。

参考标记PERI1表示第二外围电路(控制电路)，它连接到基准字线RWL、字线WL、基准单元板线RCP、单元板线CP、基准单元复位起动信号线RST、基准电平均衡起动信号线REQ、第一基准单元复位驱动器起动信号线XRDIN2、第二基准单元复位驱动器起动信号线XRDIN3、第三基准单元复位驱动器起动信号线RDIN4以及读出放大器起动信号线SAE。第二外围电路PERI1控制基准单元、基准复位电路、基准单元复位驱动器、存储单元、读出放大器SA以及MOS晶体管T7和MOS晶体管T17。

将参考图4的时序图和图7的图描述第一实施例中的这个铁电存储器的电路操作，其中图7表示构成如图7所示的铁电存储器的存储单元电容器的铁电体的迟滞特性。

在图7中，横坐标表示施加到铁电电容器的电压，更具体地，表示施加到板线的、相对于位线电压的电压。纵坐标表示当施加该电压时在该铁电电容器中的电荷数量。如图7所示，在该铁电电容器中，甚至当施加在两个端子之间的电压为零时，如点A和G所示，会出现残留极化。通过利用这种残留极化特性实现用于储存数据的非易失性铁电存储器。当存储单元中的数据为“1”时，存储单元电容器处于一种图7中的点A所示的状态。当存储单元中的数据为“0”时，存储单元电容器处于一种图7中的点G所示的状态。

假设图2中的第一铁电电容器C0和第二铁电电容器C1包括在基准单元中，第三铁电电容器C2和第四铁电电容器C3包括在标准存储单元。然后，如果在数据“1”写入在第一铁电电容器C0和第三铁电电容器C2中、以及数据“0”写入在第二铁电电容器C1和第四铁电电容器C3中的情况下，从第三铁电电容器C2和第四铁电电容器C3中读出数据，则作为初始状态，字线WL、单元板线CP、基准电平均衡起动信号REQ、基准字线RWL、基准单元板线RCP、读出放大器起动信号SAE、第一基准位线BL0、第二标准位线BL1、第三基准位线BL2、第四标准位线BL3、基准单元复位起动信号RST、第三基准单元复位驱动器起动信号RDIN4、第一存储节点ST0和第二存储节点ST1处于逻辑电压电平“L”，并且第一基准单元复位驱动器起动信号XRDIN2和第二基准单元复位驱动器起动信号XRDIN3处于逻辑电压电平“H”。

首先，在图4所示的时序t01处，基准电平均衡起动信号REQ上升到逻辑电压电平“H”。在时序t02处，字线WL和基准字线RWL上升到逻辑电压电平“H”。在时序t03处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。

以这种方式，使图2中的第一MOS晶体管T0、第二MOS晶体管T1、第九MOS晶体管T8和第十MOS晶体管T9导通，以便将电压施加到第一铁电电容器C0、第二铁电电容器C1、第三铁电电容器C2和第四铁电电容器C3。此外，第八MOS晶体管T7导通，从而使得第一基准位线BL0和第三基准位线BL2电连续。此时，将数据“1”写入第三铁电电容器C2中，使得由图7中的点A所示的状态改变到点B所示的状态，并且将电荷Q1读出到第二标准位线BL1。将数据“0”写入第四铁电电容器C3中，使得由图7中的点G所示的状态改变到点E所示的状态，并且将电荷Q0读出到第四标准位线BL3。另一方面，将数据“1”写入第一铁电电容器C0中，使得由图7中的点A所示的状态改变到点C所示的状态。将数据“0”写入第二铁电电容器C1中，使得由图7中的点G所示的状态改变到点F所示的状态。由此，将电荷QR读出到第一基准位线BL0和第三基准位线BL2。

然后，在图4所示的时序t05处，基准单元板线RCP和单元板线CP降低到逻辑电压电平“L”。此时，第三铁电电容器C2从图7中的点B所示的状态改变到点J所示的状态。第四铁电电容器C3从图7中的点E所示的状态改变到点G所示的状态。第一铁电电容器C0从图7中的点C所示的状态改变到点K所示的状态。第二铁电电容器C1从图7中的点F所示的状态改变到点H所示的状态。

此后，在图4所示的时序t06处，基准字线RWL降低到逻辑电压电平“L”。然后，第一铁电电容器C0从图7中的点K所示的状态改变到点L所示的状态，并且第二铁电电容器C1从图7中的点H所示的状态改变到点P所示的状态。

随后，在图4所示的时序t09处，读出放大器起动信号SAE上升到逻辑电压电平“H”。读出放大器SA对读出到第一基准位线BL0和第二标准位线BL1的电位差(图7所示的电位差V1)、以及读出到第三基准位线BL2和第四标准位线BL3的电位差(图7所示的电位差V0)进行放大，以便从第三铁电电容器C2中读出数据“1”，并且从第四铁电电容器C3中读出数据“0”。此时，第三铁电电容器C2从图7中的点J所示的状态改变到点I所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

另一方面，在图4所示的时序t07处，基准电平均衡起动信号REQ降低到逻辑电压电平“L”。在时序t09处，第一基准单元复位驱动器起动信号XRDIN2降低到逻辑电压电平“L”，第二基准单元复位驱动器起动信号XRDIN3降低到逻辑电压电平“L”，并且基准单元复位起动信号RST上升到逻辑电压电平“H”。然后，第一铁电电容器C0从图7中的点L所示的状态经由点K所示的状态改变到点I所示的状态。第二铁电电容器C1保持在图7中的点P所示的状态。

在图4所示的时序t10处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点G所示的状态改变到点D所示的状态。

此后，在图4所示的时序t12处，基准单元板线RCP和单元板线CP降低到逻辑电压电平“L”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点A所示的状态改变到由点I所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点D所示的状态改变到点G所示的状态。

然后，在图4所示的时序t14处，读出放大器起动信号SAE降低到逻辑电压电平“L”。然后，第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

随后，在图4所示的时序t13处，第二基准单元复位驱动器起动信号XRDIN3上升到逻辑电压电平“H”，使得第五MOS晶体管T4截止。第三基准单元复位驱动器起动信号RDIN4上升到逻辑电压电平“H”，使得第七MOS晶体管T6导通。在图4所示的时序t14处，第一基准单元复位驱动器起动信号XRDIN2上升到逻辑电压电平“H”，使得第六MOS晶体管T5导通。第三基准单元复位驱动器起动信号RDIN4降低到逻辑电压电平“L”，使得第七MOS晶体管T6截止。然后，第一铁电电容器C0从图7中的点I所示的状态改变到点A所示的状态，并且第二铁电电容器C1保持在图7中的点G所示的状态。

最后，在图4中所示的时序t17处，字线WL和基准单元复位起动信号RST降低到逻辑电压电平“L”。此时，第一铁电电容器C0和第三铁电电容器C2处于图7中的点A所示的状态，并且第二铁电电容器C1和第四铁电电容器C3处于图7中的点G所示的状态。

在第一实施例的铁电存储器中，在其中将数据“H”写入到基准单元中的时段(在图4中的时段(5))比在其中将数据“H”写入到标准单元中的时段(在图4中的时段(2))要短。因此，降低了施加到基准单元上的总应力，此外，减少了重写数据“H”到基准单元中所需的时段。

具体地，在一个包括基准单元的铁电存储器中，如果一个基准单元RMC0与多个标准单元(例如，MC0到MC0n)相关联，则在每次对标准单元MC0到MC0n进行存取时会同时对基准单元RMC0进行存取。因此，能够出现这样一种情况：应力施加到基准单元RMC0上N次(其中N是标准单元MC0到MC0n的数量)，使得基准单元RMC0经受的应力是标准单元上的应力的N倍。然而，在该实施例中，对基准单元的写入存取在一个短的时段内执行，使得由此施加到这个基准单元RMC0的应力比施加到标准单元MC0到标准单元MC0n中的每一个上的应力要低。因此，即使基准单元RMC0被重复存取，施加到这个基准单元RMC0上的总应力也被有效地降低了，从而增强了诸如在基准单元RMC0中重写数据的特性之类的各种特性的可靠性。

实施例2

下面将参考附图对本发明的第二实施例进行描述。

依据该实施例的电路结构与第一实施例的不同之处仅仅在于外围电路的控制。因此，在该实施例中，将会使用表示用于描述第一实施例的电路结构的图2中的框图，将在图2中的第二外围电路PERI1称为第三外围电路PERI2(控制电路)(未示出)，图5将用于表示操作时序，而且图7将用作表示在一个铁电存储器的存储单元电容器中使用的铁电体的迟滞特性的图。

这个实施例中的电路结构与第一实施例中的电路结构相同，并且因此将要参考其省略的描述来描述它的操作。

首先，在图5所示的时序t01处，基准电平均衡起动信号REQ上升到逻辑电压电平“H”。在时序t02处，字线WL和基准字线RWL上升到逻辑电压电平“H”。在时序t03处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。

以这种方式，使图2中的第一MOS晶体管T0、第二MOS晶体管T1、第九MOS晶体管T8和第十MOS晶体管T9导通，从而将电压施加到第一铁电电容器C0、第二铁电电容器C1、第三铁电电容器C2和第四铁电电容器C3。此外，第八MOS晶体管T7导通，由此使得第一基准位线BL0和第三基准位线BL2电连续。此时，将数据“1”写入到第三铁电电容器C2中，使得图7中的点A所示的状态改变到点B所示的状态，并且将电荷Q1读出到第二标准位线BL1。将数据“0”写入到第四铁电电容器C3中，使得图7中的点G所示的状态改变到点E所示的状态，并且将电荷Q0读出到第四标准位线BL3。另一方面，将数据“1”写入到第一铁电电容器C0中，使得图7中的点A所示的状态改变到点C所示的状态。将数据“0”写入到第二铁电电容器C1中，使得图7中的点G所示的状态改变到点F所示的状态。因此，将电荷QR读出到第一基准位线BL0和第三基准位线BL2。

然后，在图5所示的时序t05处，基准单元板线RCP和单元板线CP降低到逻辑电压电平“L”。此时，第三铁电电容器C2从图7中的点B所示的状态改变到点J所示的状态。第四铁电电容器C3从图7中的点E所示的状态改变到点G所示的状态。第一铁电电容器C0从图7中的点C所示的状态改变到点K所示的状态。第二铁电电容器C1从图7中的点F所示的状态改变到点H所示的状态。

此后，在图5所示的时序t06处，基准字线RWL降低到逻辑电压电平“L”。然后，第一铁电电容器C0从图7中的点K所示的状态改变到由点L所示的状态，并且第二铁电电容器C1从图7中的点H所示的状态改变到点P所示的状态。

随后，在图5所示的时序t09处，读出放大器起动信号SAE上升到逻辑电压电平“H”。读出放大器SA对读出到第一基准位线BL0和第二标准位线BL1的电位差(图7所示的电位差V1)、以及读出到第三基准位线BL2和第四标准位线BL3的电位差(图7所示的电位差V0)进行放大，以便从第三铁电电容器C2中读出数据“1”，并且从第四铁电电容器C3中读出数据“0”。此时，第三铁电电容器C2从图7中的点J所示的状态改变到点I所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

另一方面，在图5所示的时序t07处，基准电平均衡起动信号REQ降低到逻辑电压电平“L”。在时序t09处，第一基准单元复位驱动器起动信号XRDIN2降低到逻辑电压电平“L”，第二基准单元复位驱动器起动信号XRDIN3降低到逻辑电压电平“L”，并且基准单元复位起动信号RST上升到逻辑电压电平“H”。然后，第一铁电电容器C0从图7中的点L所示的状态经由点K所示的状态改变到点I所示的状态。第二铁电电容器C1保持在图7中的点P所示的状态。

在图5所示的时序t10处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点G所示的状态改变到点D所示的状态。

此后，在图5所示的时序t11处，基准单元板线RCP降低到逻辑电压电平“L”，并且在时序t12处，单元板线CP降低到逻辑电压电平“L”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点A所示的状态改变到点I所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点D所示的状态改变到点G所示的状态。

然后，在图5所示的时序t14处，读出放大器起动信号SAE降低到逻辑电压电平“L”。然后，第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

在图5所示的时序t13处，第二基准单元复位驱动器起动信号XRDIN3上升到逻辑电压电平“H”，使得第五MOS晶体管T4截止。第三基准单元复位驱动器起动信号RDIN4上升到逻辑电压电平“H”，使得第七MOS晶体管T6导通。然后，在图5所示的时序t14处，第一基准单元复位驱动器起动信号XRDIN2上升到逻辑电压电平“H”，使得第六MOS晶体管T5导通。第三基准单元复位驱动器起动信号RDIN4降低到逻辑电压电平“L”，使得第七MOS晶体管T6截止。然后，第一铁电电容器C0从图7中的点I所示的状态改变到点A所示的状态，并且第二铁电电容器C1保持在图7中的点G所示的状态。

最后，在图5中所示的时序t17处，字线WL和基准单元复位起动信号RST降低到逻辑电压电平“L”。此时，第一铁电电容器C0和第三铁电电容器C2处于图7中的点A所示的状态，并且第二铁电电容器C1和第四铁电电容器C3处于图7中的点G所示的状态。

通过把基准单元的状态从点P经由点D改变到点G，将数据“L”写入到基准单元中。通过把基准单元的状态从点L经由点I改变到点A，将数据“H”写入到基准单元中。在这种情况下，形成迟滞回路的这些点的轨迹表示写入所需的时段。因为表示在其中将数据“L”写入到基准单元中的时段的轨迹比表示在其中将数据“H”写入到基准单元中的时段的轨迹短，所以能够将用于在基准单元中写入数据“L”的时段(在图5中的时段(4))设置得比用于在基准单元中写入数据“H”的时段(在图5中的时段(5))短。

在第二实施例的铁电存储器中，将在其中将数据“L”写入到基准单元中的时段(在图5中的时段(4))设置得比在其中将数据“L”写入到标准单元中的时段(在图5中的时段(1))短。因此，降低了施加到基准单元上的应力，并且此外，在其中将数据“L”写入到基准单元中的时段(在图5中的时段(4))比在其中将数据“H”写入到基准单元中的时段(在图5中的时段(5))短。因此，降低了施加到基准单元的应力，并且减少了重写数据到基准单元中所需的时段。

具体地，在包括基准单元的铁电存储器中，如果一个基准单元与多个标准单元相关联，则在每次对标准单元进行存取时也对基准单元进行存取。因此，能够出现这样一种情况：其中将应力施加到基准单元上N次(其中N是标准单元的数量)，使得基准单元经受的应力是标准单元上的应力的N倍。然而，在该实施例中，在一个短的时段内执行对基准单元的写入存取，从而由此在每次存取时施加到这个基准单元的应力低于施加到每个标准单元上的应力。因此，即使基准单元被重复地进行存取，施加到这个基准单元的总应力也彼有效地降低了，从而增强了诸如在基准单元中重写数据的特性之类的各种特性的可靠性。

实施例3

下面将参考附图对本发明的第三实施例进行描述。

依据该实施例的电路结构与第一实施例的电路结构的不同之处仅仅在于外围电路的控制。因此，在该实施例中，将使用表示用于描述第一实施例的电路结构的图2的框图，在图2中的第二外围电路将称为第四外围电路PERI3(控制电路)(未示出)，图6将用于表示操作时序，并且图7将用作表示在铁电存储器的存储单元电容器中使用的铁电体的迟滞特性的图。

这个实施例中的电路结构与第一实施例中的电路结构相同，并且因此将要参考其省略的描述来描述它的操作。

首先，在图6所示的时序t01处，基准电平均衡起动信号REQ上升到逻辑电压电平“H”。在时序t02处，字线WL和基准字线RWL上升到逻辑电压电平“H”。在时序t03处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。

以这种方式，使图2中的第一MOS晶体管T0、第二MOS晶体管T1、第九MOS晶体管T8和第十MOS晶体管T9导通，从而将电压施加到第一铁电电容器C0、第二铁电电容器C1、第三铁电电容器C2和第四铁电电容器C3。此外，第八MOS晶体管T7导通，由此使得第一基准位线BL0和第三基准位线BL2电连续。此时，将数据“1”写入到第三铁电电容器C2中，使得图7中的点A所示的状态改变到点B所示的状态，并且将电荷Q1读出到第二标准位线BL1。将数据“0”写入到第四铁电电容器C3中，使得图7中的点G所示的状态改变到点E所示的状态，并且将电荷Q0读出到第四标准位线BL3。另一方面，将数据“1”写入到第一铁电电容器C0中，使得图7中的点A所示的状态改变到点C所示的状态。将数据“0”写入到第二铁电电容器C1中，使得图7中的点G所示的状态改变到点F所示的状态。因此，将电荷QR读出到第一基准位线BL0和第三基准位线BL2。

然后，在图6所示的时序t04处，基准单元板线RCP降低到逻辑电压电平“L”，并且在时序t05处，单元板线CP降低到逻辑电压电平“L”。此时，第三铁电电容器C2从图7中的点B所示的状态改变到点J所示的状态。第四铁电电容器C3从图7中的点E所示的状态改变到点G所示的状态。

第一铁电电容器C0从图7中的点C所示的状态改变到点K所示的状态。第二铁电电容器C1从图7中的点F所示的状态改变到点H所示的状态。此时，依据对应于点C处的切线梯度的电容值(在下文中，称为Csh)和对应于点F处的切线梯度的电容值(在下文中，称为Csl)，确定点K和H的位置。换句话说，依据这些电容值确定图7所示的V1和V0。在图7的迟滞回路中，建立起关系式Csh＞Csl。因此，如果在其中从基准单元中读出数据的时段(在图6中的时段(6))等于在其中从标准单元中读出数据的时段(在图6中的时段(3))，则建立起关系式V1＜V0。鉴于此，将从基准单元中读出数据所需的时间设置得短于从标准单元中读出数据所需的时间。具体地，注意到数据“H”比数据“L”需要更长的读取时段，并且与从标准单元中读取数据“H”的操作相比，将从基准单元中读取数据“H”的操作控制到一个更小的程度。以这种方式，获得了接近于V1＝V0的关系式。

此后，在图6所示的时序t06处，基准字线RWL降低到逻辑电压电平“L”。然后，第一铁电电容器C0从图7中的点K所示的状态改变到点L所示的状态，并且第二铁电电容器C1从图7中的点H所示的状态改变到点P所示的状态。

随后，在图6所示的时序t09处，读出放大器起动信号SAE上升到逻辑电压电平“H”。读出放大器SA对读出到第一基准位线BL0和第二标准位线BL1的电位差(图7所示的电位差V1)、以及读出到第三基准位线BL2和第四标准位线BL3的电位差(图7所示的电位差V0)进行放大，以便从第三铁电电容器C2中读出数据“1”，并且从第四铁电电容器C3中读出数据“0”。此时，第三铁电电容器C2从图7中的点J所示的状态改变到点I所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

另一方面，在图6所示的时序t07处，基准电平均衡起动信号REQ降低到逻辑电压电平“L”。在时序t09处，第一基准单元复位驱动器起动信号XRDIN2降低到逻辑电压电平“L”，第二基准单元复位驱动器起动信号XRDIN3降低到逻辑电压电平“L”，并且基准单元复位起动信号RST上升到逻辑电压电平“H”。然后，第一铁电电容器C0从图7中的点L所示的状态经由点K所示的状态改变到点I所示的状态。第二铁电电容器C1保持在图7中的点P所示的状态。

在图6所示的时序t10处，单元板线CP和基准单元板线RCP上升到逻辑电压电平“H”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点G所示的状态改变到点D所示的状态。

此后，在图6所示的时序t12处，基准单元板线RCP和单元板线CP降低到逻辑电压电平“L”。然后，第一铁电电容器C0和第三铁电电容器C2从图7中的点A所示的状态改变到点I所示的状态。第二铁电电容器C1和第四铁电电容器C3从图7中的点D所示的状态改变到点G所示的状态。

然后，在图6所示的时序t14处，读出放大器起动信号SAE降低到逻辑电压电平“L”。然后，第三铁电电容器C2从图7中的点I所示的状态改变到点A所示的状态。第四铁电电容器C3保持在图7中的点G所示的状态。

在图6所示的时序t14处，第二基准单元复位驱动器起动信号XRDIN3上升到逻辑电压电平“H”，使得第五MOS晶体管T4截止。第三基准单元复位驱动器起动信号RDIN4上升到逻辑电压电平“H”，使得第七MOS晶体管T6导通。然后，在图6所示的时序t15处，第一基准单元复位驱动器起动信号XRDIN2上升到逻辑电压电平“H”，使得第六MOS晶体管T5导通。第三基准单元复位驱动器起动信号RDIN4降低到逻辑电压电平“L”，使得第七MOS晶体管T6截止。然后，第一铁电电容器C0从图7中的点I所示的状态改变到点A所示的状态，并且第二铁电电容器C1保持在图7中的点G所示的状态。

最后，在图6中所示的时序t17处，字线WL和基准单元复位起动信号RST降低到逻辑电压电平“L”。此时，第一铁电电容器C0和第三铁电电容器C2处于图7中的点A所示的状态，并且第二铁电电容器C1和第四铁电电容器C3处于图7中的点G所示的状态。

在第三实施例的铁电存储器中，在其中从基准单元中读出数据的时段(在图6中的时段(6))短于在其中从标准单元中读出数据的时段(在图6中的时段(3))。因此，降低了施加到基准单元的应力。

具体地，在包括基准单元的铁电存储器中，如果一个基准单元与多个标准单元相关联，则在每次对标准单元进行存取时对基准单元进行存取。因此，能够出现这样一种情况：其中应力被施加到基准单元上N次(其中N是标准单元的数量)，使得基准单元经受的应力是标准单元上的应力的N倍。然而，在该实施例中，在一个短的时段内执行基准单元的读取存取，以便由此在每次存取时施加到基准单元的应力低于施加到每个标准单元的应力。因此，即使对基准单元重复地进行存取，施加到该基准单元的总应力也被有效地降低了，从而增强了诸如在基准单元中读出数据的特性之类的各种特性的可靠性。

此外，优化了在其中从基准单元中读出数据的时段，从而获得几乎在数据“H”和数据“L”中间的基准电平。因此，进一步降低了功率消耗，并且增强了数据保持。

在第一实施例到第三实施例中，当从标准单元和基准单元中读出数据时，用于在基准单元中写入数据“H”和数据“L”或者从中读取数据“H”和数据“L”的时段、或者用于从基准单元中读取数据的时段要比由读出放大器读出在标准位线和基准位线之间的电位差所需的时段长。

本发明还适用于第一实施例到第三实施例的组合，即，还适用于图1所示的操作时序，在该操作时序中在其中将数据“L”写入到基准单元中的时段(图4中的时段(4))比在其中将数据“L”写入到标准单元中的时段(图1中的时段(1))短，在其中将数据“H”写入到基准单元中的时段(图1中的时段(5))比在其中将数据“H”写入到标准单元中的时段(图1中的时段(2))短，并且在其中从基准单元中读出数据的时段(图1中的时段(6))比在其中从标准单元中读出数据的时段(图1中的时段(3))短。依据本发明，如图4所示，当然可以将在其中将数据“H”写入到基准单元中的时段(图4中的时段(5))设置得短于在其中将数据“L”写入到基准单元中的时段(图4中的时段(4))。相反，如图5所示，当然可以将在其中将数据“L”写入到基准单元中的时段(图5中的时段(4))设置得短于在其中将数据“H”写入到基准单元中的时段(图5中的时段(5))。

Claims (9)

1.一种铁电存储器，包括：

至少一个基准单元；

多个与所述基准单元相关联的标准单元；以及

控制电路，用于控制对所述标准单元和所述基准单元的存取，

其中，相对于以下三对处理时段中的至少一对处理时段，所述控制电路将用于所述基准单元的一个处理时段设置得短于用于每个所述标准单元的一个处理时段，其中所述三对处理时段包括由在其中将数据“H”写入到所述基准单元中的时段和在其中将数据“H”写入到每个所述标准单元中的时段组成的一对处理时段、由在其中将数据“L”写入到所述基准单元中的时段和在其中将数据“L”写入到每个所述标准单元中的时段组成的一对处理时段、以及由在其中将数据从所述基准单元中读出的时段和在其中将数据从每个所述标准单元中读出的时段组成的一对处理时段。

2.如权利要求1所述的铁电存储器，包括：

标准位线，通过其从所述标准单元之一中读出数据；

基准位线，通过其从所述基准单元中读出数据；以及

读出放大器，用于对在所述标准位线和所述基准位线之间的电位差进行放大，

其中当将数据“H”或者数据“L”从所述标准单元和所述基准单元中读出时，所述控制电路将在其中将数据“H”或者数据“L”写入到所述基准单元中的时段设置得长于由所述读出放大器读出在所述标准位线和所述基准位线之间的电位差所需的时段。

3.如权利要求1所述的铁电存储器，包括：

标准位线，通过其从所述标准单元之一中读出数据；

基准位线，通过其从所述基准单元中读出数据；以及

读出放大器，用于对在所述标准位线和所述基准位线之间的电位差进行放大，

其中当将数据“H”或者数据“L”从所述标准单元和所述基准单元中读出时，所述控制电路将在其中从所述基准单元中读出数据的时段设置得长于由读出放大器读出在所述标准位线和所述基准位线之间的电位差所需的时段。

4.如权利要求1所述的铁电存储器，其中所述控制电路将在其中将数据“H”写入到所述基准单元中的时段设置得短于在其中将数据“H”写入到每个所述标准单元中的时段。

5.如权利要求4所述的铁电存储器，其中所述控制电路将在其中将数据“H”写入到所述基准单元中的时段设置得短于在其中将数据“L”写入到所述基准单元中的时段。

6.如权利要求1所述的铁电存储器，其中所述控制电路将在其中将数据“L”写入到所述基准单元中的时段设置得短于在其中将数据“L”写入到每个所述标准单元中的时段。

7.如权利要求6所述的铁电存储器，其中所述控制电路将在其中将数据“L”写入到所述基准单元中的时段设置得短于在其中将数据“H”写入到所述基准单元中的时段。

8.如权利要求1所述的铁电存储器，其中所述控制电路将在其中从所述基准单元中读出数据的时段设置得短于在其中从每个所述标准单元中读出数据的时段。

9.如权利要求8所述的铁电存储器，包括：

标准位线，通过其从所述标准单元之一中读出数据；

基准位线，通过其从所述基准单元中读出数据；以及

读出放大器，用于对在所述标准位线和所述基准位线之间的电位差进行放大，

其中当将数据“H”或者数据“L”从所述标准单元和所述基准单元中读出时，所述控制电路将在其中从所述基准单元中读出数据的时段设置得长于由所述读出放大器读出在所述标准位线和所述基准位线之间的电位差所需的时段。

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