CN1665000A - 制造具有t形鳍片的鳍片场效应晶体管器件的方法及所制造的器件 - Google Patents
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Abstract
一种制造具有T形鳍片的FinFET器件的方法及所制造的器件。FET器件包括一种半导体结构，所述半导体结构包括在衬底的水平表面上的源岛和漏岛，所述衬底包括绝缘材料。在衬底的水平表面上的沟道结构连接在漏和源之间，所述沟道结构包括在垂直鳍片上的水平半导体沟道鳍片，平面鳍片和垂直鳍片具有T形截面。垂直鳍片与衬底的水平表面接触，平面鳍片与垂直鳍片的顶部接触。栅极介质层覆盖沟道结构的暴露表面。栅极跨过沟道栅极介质和沟道结构。然后在形成垂直鳍片之前，在衬底上沉积例如SiGe的牺牲层，所述垂直鳍片可以是半导体或介质材料。平面鳍片是半导体材料，例如Si、SiGe或Ge。
Description
技术领域
本发明一般涉及场效应晶体管(FET)和金属氧化物半导体场效应晶体管(MOSFET)器件，尤其涉及具有如下沟道的鳍片场效应晶体管(FinFET)器件，所述沟道包括在支撑衬底上形成并在同样形成于支撑衬底上的水平设置的源区和漏区之间延伸的鳍片(fin)。
背景技术
过去的趋势是，通过不断地缩小FET器件的尺寸来提高器件速度，而持续改善这些器件的性能。
然而，常规FET器件具有单个栅极，最近，已经研制出双栅极结构，其在FET的体或沟道的两侧上都形成栅极。双栅极结构在器件中允许更大的电流和更短的沟道控制，在半导体的表面上要求更小的间隔。
FinFET器件是具有垂直鳍片的双栅极FET器件，所述垂直鳍片形成FET的沟道，所述双栅极在鳍片的两侧上形成，其可以是分离的，也可以互连用作单个栅极。
Ahmed等人的美国专利“Double Gate Semiconductor Device HavingSeparate Gates”描述了具有在鳍片的相对侧上形成的两个分立的、独立的栅极的FinFET器件。该器件包括绝缘体上硅(SOI)FET器件。在SOI器件中，硅层在包括例如二氧化硅的绝缘体的衬底上。
Hu等人的美国专利6,413,802“FinFET Transistor Structures Having aDouble Gate Channel Extending Vertically From a Substrate and Methodsof Manufacture”描述了在绝缘层上形成的单鳍片或多鳍片FinFET器件。在绝缘层上形成的垂直沟道鳍片上覆盖有栅极氧化物层。双栅极延伸跨过沟道鳍片。所述器件这样形成，蚀刻除去SOI结构的部分硅层，形成源漏岛和将源/漏岛连接起来的垂直鳍片。双栅极提供了增强的驱动电流，并有效地抑制了短沟道效应。其中示出了在源和漏之间连接多个平行鳍片，以增加电流电容，双栅极结构跨过所有的平行沟道鳍片。
Hu等的专利描述了下文中的FinFET技术。Huang等的“Sub-50nmFinFET PMOS”IEDM Tech.Dig.，pp75-78(1999年)、Huang等的“Sub-50nm P-Channel FinFET”IEEE Transactions on Electron Devices，VOL，48，No.5，pp.880-886(2001年5月)描述了FinFET器件。
Wong等人的“Self-Aligned(Top and Bottom)Double Gate MOSFETwith a 25nm Thick Silicon Channel”，IEDM97-427-430，16.6.1-16.6.4(1997IEEE)描述了具有在薄硅沟道的上面和下面形成栅极的双栅极MOSFET。
Leobandung等人的“Wire-channel and wrap-around gatemetal-oxide-semiconductor field-effect transistors with a significantreduction of short channel effects”J.Vac.Sci.Technol.B15(6)，pp.2791-2794(1997年11月/12月)描述了一种MOSFET，其中在形成栅极之前，通过电子束刻蚀(EBL)构图悬在源和漏之间的布线沟道。然后形成11nm厚的栅极氧化物，之后通过LPCVD沉积形成栅极。通过第二EBL步骤和之后的反应离子蚀刻(RIE)步骤构图所述栅极。
Nowak的美国专利6,610,576“Method for Forming Asymmetric DualGate Transistor”描述了尺寸对称的双栅极的对称掺杂。
Fried等人的美国专利6,583,469“Self-Aligned Dog-Bone Structure forFinFET Applications and Methods to Fabricate the Same”描述了具有FinFET沟道和源/漏区的结构，其中源/漏区的宽度逐渐减小，以减少栅极和源/漏之间的电容量。
Yu的美国专利6,475,869“Method of Forming a Double GateTransistor Having an Epitaxial Silicon/Germanium Channel Region”描述了一种FinFET器件，其中由硅构成的垂直沟道鳍片与BOX层上形成的SiGe在侧壁上排成一行。该沟道鳍片上覆盖有氮化硅层。栅极包围沟道鳍片的三侧。
Clark等人的美国专利“Strained Fin FETs Structure and Method”描述了一种FinFET结构，其中如下的垂直鳍片产生应力以提高载流子的迁移率：在绝缘体上形成，其中心部分由SiGe和Si构成，末端部分由Si构成，从而SiGe在中心部分产生应力。
发明内容
根据本发明，提供了制造具有组合的水平/垂直鳍片或水平升高的(elevated)鳍片的T形截面鳍片(T-Fin)FET晶体管结构的方法。
根据本发明，还提供了一种T-Fin FET晶体管，其由组合的水平/垂直沟道或水平升高的沟道形成。
根据本发明，提供了一种制造FET器件的方法，包括以下步骤。在包括绝缘材料的衬底的水平表面上形成包括源区和漏区的半导体结构。在衬底的水平表面上形成连接在漏区和源区之间的沟道结构，所述沟道结构包括在垂直鳍片上的水平半导体沟道鳍片，平面鳍片和垂直鳍片具有T形截面，垂直鳍片具有基部边缘和端部边缘，其中基部边缘与衬底的水平表面接触，平面鳍片与垂直鳍片的端部边缘接触。在沟道结构的暴露表面上形成栅极绝缘层。然后形成跨过沟道栅极介质和沟道结构的栅极。
优选地，沟道结构包括都由半导体材料构成的垂直鳍片和平面鳍片；或者沟道结构包括由绝缘材料构成的垂直鳍片和由半导体材料构成的平面鳍片。
优选地，在形成沟道结构之前，在衬底的水平表面上形成牺牲层。形成构图的开口，延伸通过牺牲层向下到达衬底水平表面，用于成形沟道结构的垂直鳍片。沉积半导体层填充构图的开口以形成沟道结构的垂直鳍片，并形成覆盖牺牲层的覆盖半导体层。在覆盖半导体层上形成与沟道结构的垂直鳍片对齐的沟道掩膜。蚀刻除去覆盖半导体层的除了沟道掩膜之外的部分，以形成平面鳍片，从而沟道结构包括垂直鳍片和平面鳍片。
优选地，垂直鳍片和平面鳍片都由硅构成；或者垂直鳍片和平面鳍片都由选自Ge和SiGe的材料构成。
优选地，所述半导体材料包括硅(Si)，而牺牲层包括硅锗(SiGe)。优选地，所述半导体材料包括选自Ge和SiGe的材料，而牺牲层包括选自硅(Si)和SiC的材料。
优选地，在形成沟道结构之前，在衬底的水平表面上形成牺牲层。形成构图的开口，延伸通过牺牲层向下到达衬底的水平表面，用于成形沟道结构的垂直鳍片。沉积介质层填充构图的开口以形成沟道结构的垂直鳍片，并形成覆盖牺牲层的覆盖半导体层。在覆盖半导体层上形成与沟道结构的垂直鳍片对齐的沟道掩膜。蚀刻除去覆盖半导体层的除了沟道掩膜之外的部分，以形成平面鳍片，从而沟道结构包括垂直介质鳍片和平面半导体鳍片。
优选地，垂直鳍片由选自二氧化硅和氮化硅的材料构成。
根据本发明的另一方面，FET器件包括一种半导体结构，所述半导体结构包括在衬底的水平表面上的源区和漏区，所述衬底包括绝缘材料。沟道结构，在衬底的水平表面上，连接在漏区和源区之间，所述沟道结构包括在垂直鳍片上的水平半导体沟道鳍片，平面鳍片和垂直鳍片具有T形截面，垂直鳍片具有基部边缘和端部边缘，其中基部边缘与衬底的水平表面接触，平面鳍片与垂直鳍片的端部边缘接触。栅极介质层位于沟道结构的暴露表面上。栅极跨过沟道栅极介质和沟道结构。
优选地，沟道结构包括都由半导体材料构成的垂直鳍片和平面鳍片。优选地，沟道结构包括由绝缘材料构成的垂直鳍片和由半导体材料构成平面鳍片。优选地，垂直鳍片和平面鳍片都由硅构成；或者垂直鳍片和平面鳍片都由选自Ge和SiGe的材料构成。
优选地，垂直鳍片由介质构成，而平面鳍片由选自硅(Si)、锗(Ge)和SiGe的材料构成；或者垂直鳍片由介质构成，而平面鳍片由硅(Si)构成，以及牺牲层由SiGe构成。
通过参考附图的下面的详细描述和所述的权利要求书，将使本发明及其目的和特征更加显而易见。
附图说明
下面参考附图说明本发明的上述和其它方面和优点，其中：
图1A-1D是现有技术的垂直沟道FinFET器件的透视图，其中示出了多种鳍片结构，以图解单鳍片、平行鳍片和具有各种高度的鳍片的变化；
图1A示出了在具有例如跨过鳍片的栅极的双栅极结构的FinFET器件的源和漏岛之间的高度为H的单鳍片，双栅极结构在鳍片和栅极之间获得宽度为2H的全部边缘接触；
图1B是对图1A的器件的修改，其中双栅极结构中包括平行鳍片，所述栅极结构在鳍片和栅极之间获得宽度为4H的全部边缘接触；
图1C是对图1A的器件的修改，其中单鳍片的高度减小到2/3H，在鳍片和栅极之间获得宽度为(4/3)H的全部边缘接触；
图1D是对图1A的器件的修改，其中单鳍片的高度减小到1/2H，在鳍片和栅极之间获得宽度为1H的全部边缘接触；
图2是沿图1A中的2A-2A’线截取的剖面图，示出了现有技术的具有高度为H的垂直鳍片的双栅极垂直Fin沟道FET器件；
图3是根据本发明第一实施例的示例同质T沟道FinFET器件的部分的剖面图，该图沿图4F和4G(以及4F’和4G’)中的3-3’线截取；
图4A-4G示出了形成根据本发明的第一实施例的双栅极沟道同质T-Fin FET器件的工艺中的主要步骤的透视图，该FET器件包括如图3所示的组合T形截面沟道，其通过在T-Fin FET器件的源岛和漏岛(二者都是单晶体)之间的垂直硅鳍片上覆盖平面硅鳍片形成；
图4F’-4G’是示出对图4A-4G中的最后制造步骤的可选步骤的透视图；
图5A示出了一种同质T-Fin FET器件的部分的切开透视图，其中三个垂直鳍片在衬底上的源/漏岛之间平行排列，为了便于示出三个垂直鳍片的排列，除去了图5B的栅极和T鳍片的三个相应的平面鳍片；
图5B示出了图5A的同质T-Fin FET器件的透视图，其中完整地设置了三组平行排列的同质T鳍片，并且栅极在适当位置跨过三组T鳍片；
图5A’-5B’示出了对图5A-5B所示的结构的可选替换，其中平面鳍片到达源/漏岛的侧壁，并且由于平面鳍片的厚度使垂直鳍片凹入；
图6A-6I示出了图5B所示的同质T-Fin FET器件的优选制造方法的剖面图；
图7示出了通过使用标准底切工艺的直接推广形成的假想T-Fin FET器件，所述工艺具有蚀刻可控性和尺寸控制方面的一些固有问题，其中由具有不同深度D1和D2的平面硅鳍片覆盖BOX层；当通过蚀刻对BOX层进行底切，以在半导体衬底上形成的垂直BOX鳍片上形成包括平面硅鳍片的构图T鳍片时，平面硅膜用作掩膜；
图8示出了通过结合使用SiN/Si/SiGe/BOX叠层进行蚀刻底切而形成的异质T-Fin FET器件，其形成如图9B所示的结构，其中底切受到材料变化的限制而并不依赖于蚀刻速度的可控性；
图9A示出了异质T-Fin FET器件的部分的切开透视图，其中三个垂直鳍片由绝缘材料形成并在衬底上的源/漏岛之间平行排列，为了便于示出三个垂直鳍片的排列，除去了栅极和三个相应的平面鳍片；
图9B示出了图9A中的异质T-Fin FET器件的透视图，其中完全设置了三组平行排列的T鳍片，并且栅极在适当位置跨过三组异质T鳍片；
图9A’-9B’示出了对在图9A-9B中示出的结构的可选替换，其中平面鳍片到达源/漏岛的侧壁，并且由于平面鳍片的厚度使垂直鳍片凹入；
图10A-10H示出了图9B所示的异质T-Fin FET器件80的优选制造方法的剖面图。
具体实施方式
FinFET器件的器件宽度的量化问题
图1A-1D是具有垂直方向的沟道鳍片14A-14D的常规FinFTE晶体管10的透视图，其中示出了当设计具有希望宽度W的垂直方向的沟道鳍片的FinFET器件时遇到的问题。图1A-1D示出了包括多种垂直鳍片高度H、2/3H以及1/2H的四种情况。其中的问题是，FinFET器件的宽度依赖于所述鳍片的高度，但是希望，所述宽度具有更大的灵活性，以获得匹配将要制造的MOSFET器件的设计标准的大范围的宽度尺寸，而不依赖于所述鳍片的厚度，所述鳍片的厚度由于制造约束不具有很大的灵活性。
在图1A-1D中，通过多种宽度的示例示出了FinFET器件的器件宽度的量化问题，例如：
在图1A中，W＝2H；
在图1B中，W＝4H；
在图1C中，W＝2*2/3H＝4/3H；以及
在图1D中，W＝2*1/2H＝H。
每个上述宽度与所述鳍片14A-14D的固定厚度有关。为了满足上述方程，在所述鳍片顶部的栅极和所述鳍片之间将存在厚的硬掩膜。
在图1A中，在由如绝缘体或埋层氧化物(BOX)的介质材料构成的衬底11上制造现有技术的FinFET器件10。FinFET器件10包括掺杂硅源岛22和掺杂硅漏岛24，其由具有垂直方向上的截面、很薄的掺杂硅鳍片14A连接。垂直鳍片14A包括沟道和FinFET器件10的延伸。当鳍片14A包括FinFET的延伸时，其在栅极下的部分是FinFET的沟道。薄硅鳍片14A在其相对的两端连接到源岛22和漏岛24上。由掺杂多晶硅形成的双栅极20跨过硅鳍片14A，并通过栅极氧化物薄层(未示出)与硅鳍片14A绝缘。换句话说，垂直截面鳍片14A在衬底11上水平延伸，栅极20跨过鳍片14A，与其每一侧的平面并置。该结构的优点是提供了双栅极以有效地抑制SCE和提高驱动电流。
在图1A中，示出了在FinFET器件10的源和漏岛之间的高度为H的单鳍片，所述FinFET器件10具有双栅极，即栅极20跨过所述鳍片14A。在图1A的双栅极结构中，所述鳍片14A和栅极20之间的全部边缘接触包括2H的尺寸。图1B是对图1A的现有技术的FinFET器件10的修改，其示出了对图1A的双栅极结构的修改，其中在掺杂硅源岛22和掺杂硅漏岛24之间形成了两个平行鳍片14A/14B。在图1B中，两个平行鳍片14A/14B在鳍片14A/14B与栅极20之间获得W＝4H的全部边缘接触宽度W。
图1C是对图1A的现有技术的FinFET器件10的修改，其中单鳍片14C的高度只有(2/3)H，其在鳍片14C和栅极20之间获得W＝(4/3)H的全部边缘接触宽度W。
图1D是对图1A的现有技术的FinFET器件10的修改，其中单鳍片14D的高度只有(1/2)H，其在鳍片14D和栅极20之间获得W＝(1)H的全部边缘接触宽度W。
当调节FinFET器件以提供双栅极器件的益处如改进的滚降时，存在如参考图1A-1D所述的器件宽度的量化问题。标准器件的宽度是鳍片高度的两倍，如图1A中的鳍片14A所示。具有多个鳍片，只可以得到2nH的器件宽度，其中“n”是正整数，如在图1B中所示，或者对于使用的鳍片14A-14D的给定高度H为4H、6H等。减小高度提供了限制的接触宽度范围，如图1C和1D的示例，其中示出了通过形成不同高度的鳍片易于形成电路设计者所需的其它器件宽度的结论。甚至于，然后(由于受限于处理窗口可得性)，通常的方法也是利用例如3/4、2/3或1/2、1/3或1/4高度的量化。结合多个不同的高度尤其困难，并且需要利用多厚度工艺主要控制多鳍片的高度。
图2示出了现有技术的FinFET沟道鳍片14A沿图1A中的2-2’线的常规垂直方向FinFET鳍片14A的剖面图。常规垂直方向的FinFET鳍片14A的高度是H，从而对于图1A的双栅极FET器件，所述沟道的宽度W＝2H。
由于刻蚀变化的D而允许W变化的T-Fin FET设计
图3示出了根据本发明的T-Fin FET器件30的部分沿图4F和4G(以及图4F’和4G’)中的3-3’线的剖面图。T-Fin FET器件30包括介质材料构成的衬底31，所述介质材料包括绝缘层或埋层氧化物(BOX)。衬底31具有支持组合、T形截面鳍片(T鳍片)沟道12E的水平顶部表面，所述沟道12E包括下面的垂直鳍片14E和在垂直鳍片14E上的平面鳍片15E。T鳍片沟道12E的设计是FinFET设计的修改，因为T鳍片沟道12E具有T形截面。
T-Fin沟道12E包括垂直方向的(垂直)鳍片14E和水平方向的(平面)鳍片15E，其中平面鳍片15E在垂直鳍片14E的上端顶部。顶部的平面鳍片15E与垂直鳍片14E直接机械和电接触，并且优选结合在一起。
垂直鳍片14E和平面鳍片15E的总高度为H、深度为D，从而对于图3的双栅极FET器件，沟道的宽度是W＝2H+(2D-FW)。对于该示例，当D＝H时，宽度W＝2H+(2H-FW)＝4H-FW。当然，通过改变平面鳍片15E的深度D而不改变高度H，可以增加或减小宽度W，这对处理特定值W是有利的。
本发明的实质是图3所示的T-Fin FET 30的T-Fin沟道12E的结构，其可以用于形成具有增加的宽度W的双栅极。通过图3、4A-4G、4F’-4G’、5A-5B以及图6A-6I示出了T-Fin FET的第一实施例的一些优点。本发明的第一实施例具有以下优点：
(i)如果T-Fin12E的深度D等于高度H，即D＝H，如图3所示，则图3的T-Fin FET结构在芯鳍片上的相同空间中可以提供几乎是图1A/2中的垂直FinFET双栅极结构的宽度的两倍的宽度。这样对于给定的芯鳍片性能显著减小了芯鳍片的面积；
(ii)因为可以将T-Fin沟道12E的平面部分15E的宽度W变为任何需要的尺寸，从而克服了器件宽度量化的主要问题；
(iii)可以以最小的间隔获得大宽度W。
关键是避免/消除了器件宽度量化引起的局限(效应)。
图4A-4G和4F’-4G’示出了在形成根据本发明的第一实施例的双栅极沟道T-Fin FET器件30的工艺中的主要步骤的透视图，其包括如图3所示的组合T形截面沟道12E，所述组合T形截面沟道12E通过在T-Fin FET器件30的源岛42和漏岛44(二者都是单晶体)之间在垂直硅鳍片14E上覆盖平面硅鳍片15E形成。
图4A示出了在制造的早期阶段的结合图3的T-Fin 12E的T-Fin FET器件30。通过平面SiGe合金层33包围一对源漏岛42/44，所述合金层33在由介质材料即绝缘层或BOX层形成的衬底31的表面上形成。器件30在包括绝缘层或埋层氧化物(BOX)层的衬底31的水平方向的表面上形成。T-Fin FET器件30的单晶体源/漏岛42/44在衬底31的水平表面上形成。
形成单晶体源岛42和漏岛的优选方法包括以下步骤：
初始衬底是具有衬底31的绝缘体上硅层(SOI层)(未示出)；
1.在SOI层的顶部表面上生长初始SiGe外延层(未示出)；
2.在SiGe的顶部上形成硬掩膜层和抗蚀掩膜，并构图抗蚀掩膜，即通过要被除去的构图的区域暴露和显影抗蚀掩膜；
3.然后蚀刻除去顶部没有抗蚀掩膜的区域的SiGe；这些区域在整个过程结束之后作为Si源/漏岛42/44；
4.接着，完全除去硬掩膜；
5.然后，通过退火步骤，从顶部只有SiGe的那些区域将Ge扩散进入初始SOI层，从而形成牺牲硅锗(SiGe)层33；
6.然后，进行CMP平面化步骤，使牺牲SiGe层33与Si岛42/44齐平。在步骤4之后可以生长另一硅外延层，以在退火气氛中保护SiGe层。所得的牺牲SiGe层33包括在衬底31上包围源/漏岛42/44的单晶牺牲SiGe覆盖层。
在Tezuka等人在2002 Symposium On VLSI Technology Digest ofTechnical papers 96-97(2002 IEEE)上发表的“High Performance StrainedSi-on-Insulator MOSFETs by Novel Fabrication Process UtilizingGe-Condensation Technique”中描述了在BOX层上获得驰豫SiGe覆盖层的详细过程。
图4B示出了在穿过牺牲SiGe层33到达源/漏岛42/44之间的衬底31的表面蚀刻出开口29之后的图4A的T-Fin FET器件30。在形成牺牲SiGe层33后，沉积第一氮化硅掩膜(未示出，但是类似于图6A中的掩膜113M)，并且在顶部表面28上施加光刻胶层(未示出，但是类似于图6A中的掩膜112M)，并优选利用光蚀刻、电子束蚀刻、x射线蚀刻或其它常规方法构图光刻胶层，以通过形成穿过光刻胶层的开口112F/112G/112H来构图第一氮化硅掩膜。
然后，通过穿过第一氮化硅掩膜的开口112F/112G/112H进行蚀刻，以垂直鳍片开口29(如图6B中的开口113F/113G/113H)的形式限定在SiGe层33中的图形。垂直鳍片开口29向下延伸穿过牺牲SiGe层33，以暴露源/漏岛42/44之间的衬底31的部分水平表面。垂直鳍片开口29用于成形图3中的组合鳍片14E/15E的垂直部分的垂直鳍片14E。
优选通过RIE形成垂直鳍片开口29，从而除去牺牲SiGe层33的未保护部分。然后，从T-Fin FET器件30剥去第一氮化硅掩膜。在本发明的目前状态下，垂直鳍片开口29优选具有从大约10nm到大约20nm的宽度。牺牲SiGe层33，优选包括大约5原子％到大约30原子％的锗(Ge)，优选厚度为从大约5nm到大约100nm。
图4C示出了在垂直鳍片开口29中填充应变的单晶硅14E后图4B的T-Fin FET器件30，在垂直鳍片开口29的底部与衬底31的暴露的水平表面接触以及在垂直鳍片开口29的SiGe侧壁上外延生长所述单晶硅14E。SiGe层33提供了一致的晶格结构，所述结构使单晶垂直鳍片14E成核生长，通过由牺牲SiGe层33中Ge的存在导致的晶格中的失配对垂直鳍片14E施加应变。
此时，通过单晶硅的外延沉积部分地形成了T-Fin FET器件30，其中所述单晶硅填充了开口29，图3的薄的垂直硅鳍片14E在硅源/漏岛42/44之间提供连接。薄的垂直硅鳍片14E包括本发明的FET器件30的T-Fin沟道的下面的垂直部分。硅源岛42、硅漏岛44以及垂直鳍片14E都是单晶体。
在图4D中，示出了经过如下处理后的图4C的T-Fin FET器件30，其中在牺牲SiGe层33的表面28上继续外延沉积单晶硅，超过填充开口29以在牺牲SiGe层33的暴露表面上形成应变的单晶硅覆盖层41，并在单晶硅覆盖层41上形成优选由氮化硅构成的水平鳍片成形掩膜16E。
在图4E中，示出了经过如下处理后的图4D的T-Fin FET器件30，其中蚀刻除去单晶硅覆盖层41的暴露部分，以形成平面鳍片15E，完成形成T-Fin FET器件30的硅沟道的组合T-Fin沟道12E，水平鳍片成形掩膜16E仍保持在平面鳍片15E的上面。经过这些步骤，在除去掩膜之前，还利用RIE工艺水平蚀刻除去SiGe。然后，除去掩膜，并利用对硅具有选择性的蚀刻将剩下的SiGe蚀刻除去。
在图4F中，示出了经过如下处理后的图4E的T-Fin FET器件30，其中剥去水平鳍片成形掩膜16E，然后蚀刻除去牺牲SiGe层33，暴露源/漏岛42/44的侧面和在衬底31的水平表面上支撑的最终的T鳍片沟道12E(由垂直鳍片14E和平面鳍片15E构成)。注意，平面鳍片15E覆盖了源/漏岛42/44的顶部表面，并因此长于垂直鳍片14E。
在图4G中，示出了经过如下处理后的图4F的T-Fin FET器件30，其中在T鳍片沟道12E和源/漏岛42/44上形成薄栅极氧化物层(为了方便图示，未示出)。在器件30上沉积薄栅极氧化物层栅极后，在衬底31的暴露表面上跨过组合T鳍片(沟道)14E/15E形成栅极49，以形成双栅极MOSFET，如在FinFET器件领域的技术人员所理解的。也就是说，栅极49并置在垂直鳍片14E的两侧以及平面鳍片15E的顶部和底部。
这样，优选由掺杂的多晶硅构成的栅极49跨过硅鳍片14E/15E延伸，并且以常规的方法，通过栅极氧化物薄层与其绝缘。垂直截面鳍片14E/15E跨过衬底31水平延伸，同时双栅极49在鳍片14E/15E两侧的平面中跨过鳍片14E/15E。从而，在鳍片14E/15E的两侧上都形成倒置(inversion)层。该结构的优点是提供双栅极，有效地抑制了SCE并增大了驱动电流。因为所述沟道具有平行平面，所以没有锐角效应的问题。
这里，本领域的技术人员将非常理解，通过有角度的离子注入对T鳍片12E掺杂。进行离子注入以形成延伸和晕圈(halo)。因为衬底31由介质材料构成，掺杂将不会导致源/漏岛42/44和/或沟道14E/15E的垂直鳍片14E之间的短路。
图4F’-4G’示出了对图4F-4G所示的结构的可选替换，其中平面鳍片15E’到达源/漏岛42/44的侧壁，并且由于平面鳍片15E’的厚度使垂直鳍片14E’凹入。
图5A示出了T-Fin FET器件50的部分的切开透视图，其中三个垂直鳍片14F、14G以及14H在BOX衬底51上平行排列在源/漏岛52/54之间，并且为了示出这三个垂直鳍片14F/14G/14H的排列，未示出栅极59和T-Fin 12F/12G/12H的三个相应的平面鳍片15F/15G/15H。
图5B示出了图5A的T-Fin FET器件50的透视图，其中完整地设置了三组平行排列的T鳍片12F/12G/12H，并且栅极59在适当位置跨过三组T鳍片。
图5A’-5B’示出了对图5A-5B所示的结构的可选替换，其中平面鳍片15F’/15G’/15H’到达源/漏岛52/54的侧壁，并且由于平面鳍片15F’/15G’/15H’的厚度使垂直鳍片14F’/14G’/14H’凹入。
图6A-6I示出了图5B所示的T-Fin FET器件50的优选制造方法的剖面图。
图6A示出了T-Fin FET器件50沿图5B中的6-6’线的剖面图，所述器件构造在衬底51上，该衬底51优选由绝缘体或埋层氧化物(BOX)形成。利用上述工艺在衬底51的顶部平面水平表面上形成SiGe合金的保形覆盖牺牲层53。牺牲SiGe层53优选包括大约5原子％到大约30原子％的锗(Ge)；并且优选地具有大约5nm到大约100nm的厚度。
保形覆盖第一掩膜113M优选包括在覆盖牺牲SiGe层33上形成的氮化硅层。在第一掩膜113M的顶部表面形成光刻胶掩膜112M，所述掩膜112M被构图具有垂直鳍片/沟道开口图形112F、112G和112H并通过其延伸，并且通过第一掩膜113M蚀刻形成宽度通常是10-20nm的垂直鳍片/沟道开口图形113F、113G和113H，以暴露下面的牺牲层53的顶部表面。
图6B示出了经过如下处理后的图6A的器件50，其中剥去光刻胶掩膜112M，并使用包括垂直鳍片沟道开口图形112F、112G和112H(先前通过第一掩膜113M蚀刻所得)的构图的开口，蚀刻垂直鳍片/沟道开口113F、113G和113H通过牺牲层53向下到达衬底51的顶部平面水平表面。
图6C示出了经过如下处理后的图6B的器件50，其中使用化学气相沉积(CVD)如气相外延(VPE)的工艺，以类似于图4B所示的方式，在衬底51的暴露的顶部水平表面上、在由SiGe构成的牺牲层53中的垂直鳍片/沟道开口113F/113G/113H内形成薄硅鳍片。硅的外延沉积填充源/漏岛42/44(在该剖面图中未示出)之间的垂直鳍片/沟道开口113F/113G/113H直到顶部，形成如图5A所示的垂直鳍片14F/14G/14H。
图6D示出了经过如下处理后的图6C的器件50，其中继续外延沉积硅(Si)，以在牺牲层53(以及与其连接的源/漏岛52/54，但是未示出)的表面上形成覆盖薄硅层15。在垂直鳍片14F/14G/14H的情况下，通过采用在单晶SiGe层上的外延沉积工艺，使硅层15是应变的单晶硅层。
图6E示出了经过如下处理后的图6D的器件50，其中在单晶硅的薄覆盖层15上形成三个平面鳍片成形掩膜16F/16G/16H。平面鳍片成形板16F/16G/16H用于从单晶硅的薄覆盖层15形成如图4 B所示的平面鳍片15F/15G/15H。平面鳍片成形板16F/16G/16H优选包括由氮化硅构成的第二掩膜层，并且至少掩膜16G的深度为D。
图6F示出了经过如下处理后的图6E的器件50，其中优选通过反应离子蚀刻(RIE)工艺各向异性地蚀刻除去三个平面鳍片成形板16F/16G/16H之外的硅层15和其下的牺牲层53的暴露部分。牺牲层53由平面鳍片成形板16F/16G/16H保护的部分在其下保持完好。
图6G示出了经过如下处理后的图6F的器件50，其中利用相对于SiGe对Si具有选择性的蚀刻工艺，各项异性地蚀刻剩下的SiGe合金的牺牲层53。优选的工艺是采用具有HHA(过氧化氢(H2O2)、氟化氢(HF)和乙酸(CH3COOH)以从1∶2∶3到2∶1∶3的比例)水溶液的化学蚀刻。HHA溶液对硅具有高度选择性，并且可以比硅快达300倍地蚀刻SiGe，如Xiang等人的美国专利6,642,536“Hybrid Silicon on Insulator/Bulk StrainedSilicon Technology”中所述。还可以参考Rim的美国专利6,249,061“Method to Fabricate Strained Si CMOS Structure Using SelectiveEpitaxial Deposition of Si after Device Isolation Formation”。在Fitzgerald等人的美国专利6,583,015“Fate Technology for Strained Surface Channeland Strained Buried Channel MOSFET Devices”中描述，“在高压(＞200mT)和低功率下，CF4干蚀刻化学反应将蚀刻残留SiGe膜，而对硅具有高选择性。氟化氢(HF)、过氧化氢(H2O2)和乙酸(CH3COOH)的混合物也可以以300∶1或更大的选择比选择性地蚀刻硅上的驰豫SiGe层”。
图6H示出了经过如下处理的图6G的器件50，其中剥去了三个平面鳍片成形板16F/16G/16H。同质T-Fin FET器件50的制造包括用于掺杂沟道12F/12G/12H的T-Fin的标准处理。此时通过离子注入掺杂优选不掺杂的外延硅。随后，形成薄膜栅极氧化物层GOX以覆盖垂直/平面鳍片14F/15F、14G/15G和14H/15H的外表面，用于形成如图5B所示的跨过部分T-Fin 12F/12G/12H的将要形成的栅极59。本领域的技术人员将非常理解，在栅极构图后进行延伸掺杂。
如常规的FET工艺，注入掺杂剂。在形成栅极之前可以进行阱注入。应该通过有角度的阱注入对所述鳍片的垂直部分进行掺杂。在形成栅极之后可以进行延伸和晕圈注入。同样需要通过有角度的注入对鳍片的垂直部分进行掺杂。在围绕栅极形成隔离层后可以进行S/D注入。
图6I示出了经过如下处理后的图6H的器件50，其中跨过T鳍片14F/15F、14G/15G、14H/15H形成栅极59，其中包括器件50的沟道，所述沟道通过栅极氧化物层GOX与栅极59隔开，所述GOX是在栅极和沟道之间提供电隔离的介质层。
其它处理如本领域的技术人员所理解地进行。
第二实施例
之前已经提到双栅极，但是之前的方法包括利用Yu在美国专利6,391,695“Double-Gate Transistor Formed in a Thermal Process”中描述的激光熔融工艺，或利用Kim等人在美国专利6,352,872“SOI Device withDouble Gate and Method for Fabricating the Same”中描述的多层SOI膜的背(back)栅极以及构图。
在本发明中，利用SOI系统中的底切的思想得到了提炼，并推广到薄Si双栅极器件中。
图7示出了采用了一种标准底切工艺的直接推广的假想工艺的结果，其中存在一些形成T-Fin FET器件70的固有问题。在图7中，示出了具有在半导体衬底70A上形成的两个T-Fin 72A/72B的部分完成的T-FinFET器件70。第一T鳍片72A具有深度是D1的窄平面硅鳍片75A和从覆盖BOX层(未示出)形成的厚度为TOX1的垂直鳍片74A。第二T鳍片72B具有深度为D2的宽平面硅鳍片75B和同样从BOX层形成的厚度为TxOX2的垂直鳍片74B。通过在平面鳍片75A/75B下底切除去相等的尺寸E的BOX层的未保护部分形成垂直鳍片71A/71B。
图7的实施例示出了利用所述假想工艺的固有问题，其关于蚀刻的可控性和尺寸控制。图7示出了通过将平面硅鳍片75A/75B用作掩膜蚀刻覆盖BOX层而形成的两个垂直鳍片71A/71B。该蚀刻工艺在垂直BOX鳍片71A/71B的两侧形成宽度为E的底切。因为宽度为E的底切不考虑平面硅鳍片75A/75D的不同深度D1和D2，所以垂直鳍片71A的厚度只是TOX1，而垂直鳍片71B的厚度是大得多的TOX2。从而，构图的T鳍片72A/72B包括在半导体衬底70A上形成的垂直BOX鳍片71A/71B上的平面硅鳍片。
图7中示出的底切工艺的第一个问题是，将BOX底切方法推广到双栅极中具有缺点。尤其是，底切E对于任何器件尺寸D都是恒定的，因此相比于底切E不是常数的情况，对于相同的宽度W则需要更大的“D”底切。可以进行过蚀刻，但是对于每个宽度则需要多个掩膜。否则，D最小的将悬空。再参考图7，蚀刻距离底切E对于任何栅极刻蚀尺寸D都是恒定的。例如，如图7所示，
W1＝4E+TOX1＝2D1-TOX1
W2＝4E+TOX2＝2D2-TOX2
图7中示出的底切工艺的第二个问题是蚀刻可控性的问题，因为该蚀刻工艺的不希望的结果是，通过蚀刻氧化硅形成的角将被圆化，问题是所述圆化将限制最短宽度。
新结构
图8示出了通过结合使用SiN/Si/SiGe/BOX(或Si)叠层进行蚀刻底切而形成的异质T-Fin FET器件80，所述叠层形成这样的结构，在其中底切受到材料变化的限制而不依赖于蚀刻速度的可控性。在图8中，示出了具有在BOX衬底81上形成的两个T-Fin沟道82A/82B的部分完成的异质T-Fin FET器件80。第一T鳍片沟道82A具有深度是D1的窄平面硅鳍片85A和由选自氧化硅和氮化硅的材料构成的具有窄厚度TOX的薄垂直鳍片84A。第二T鳍片沟道82B具有深度为D2的宽平面硅鳍片85B和同样由选自氧化硅和氮化硅的材料构成的具有相同窄厚度TOX的窄垂直鳍片84B。通过在平面鳍片85A/85B下底切除去不同的尺寸的SiGe形成垂直鳍片84A/84B，从而W1＝2D1-TOX和W2＝2D2-TOX。
图9A示出了异质T-Fin FET器件80的部分的切开透视图，其中三个垂直鳍片84F、84G和84H由例如氧化硅和氮化硅的绝缘材料形成，其在绝缘体或BOX衬底81上的源/漏岛52/54之间平行排列，并且为了便于示出三个垂直鳍片84F/84G/84H的排列，移走了栅极89(如图9B所示)和T鳍片82F/82G/82H的三个相应的平面鳍片85F/85G/85H(如图9B所示)。
图9B示出了图9A中的异质T-Fin FET器件80的透视图，其中完全设置了三组平行排列的T鳍片82F/82G/82H，并且其中栅极89在适当位置跨过三组T鳍片82F/82G/82H。
图9A’-9B’示出了对图9A-9B中示出的结构的可选替换，其中平面鳍片85F’/85G’/85H’到达源/漏岛52/54的侧壁，并且由于平面鳍片85F’/85G’/85H’的厚度使垂直鳍片84F’/84G’/84H’凹入。
根据本发明的该方面，提供了一种具有易控宽度W的双栅极器件。
优点
(i)因为蚀刻工艺在抵抗所用蚀刻剂的不同材料上停止，所以蚀刻底切的可控性不再是问题；
(ii)该工艺容易形成可行的最大双栅极宽度；
(iii)这里与常规FinFET不同的是，Si的厚度得到了良好的控制；
(iv)氧化硅和氮化硅的宽度变化得到了最小化；
(v)该工艺不限于SOI衬底。可以使用Si/SiGe/Si的体衬底，其还可以具有蚀刻选择性；
(vi)相比于FinFET的宽度量化问题，标准刻蚀工艺便于通过D1和D2控制的多个宽度。
处理步骤
图10A-10H示出了图9B所示的异质T-Fin FET器件80的优选制造方法的剖面图。
图10A示出了异质T-Fin FET器件80沿图9B中的10-10’线的剖面图，所述器件在衬底81上形成，所述衬底优选由绝缘体或埋层氧化物(BOX)层构成。通过上述工艺在衬底81的顶部平面水平表面上形成SiGe合金的薄的覆盖保形牺牲层83。牺牲SiGe层83优选具有从大约5原子％到大约30原子％的锗(Ge)；并且优选具有从大约5nm到大约100nm的厚度。
在覆盖牺牲SiGe层83上形成优选包括氮化硅层的覆盖保形第一掩膜213M。在第一掩膜213M的顶部表面上形成构图有垂直鳍片开口图形212F、212G和212H并通过其延伸、通常宽度为10-20nm的光刻胶掩膜212M，并且通过第一掩膜213M蚀刻垂直鳍片开口图形213F、213G和213H，以暴露下面的牺牲层83的顶部表面。
图10B示出了经过如下处理后的图10A的异质T-Fin FET器件80，其中剥去光刻胶掩膜212M，并且使用包括垂直鳍片开口图形212F、212G和212H(之前通过第一掩膜213M蚀刻得到)的构图的开口来蚀刻垂直鳍片开口213F、213G和213H，通过牺牲层83向下到达衬底81的顶部平面水平表面。
图10C示出了经过如下处理后的图10B的异质T-Fin FET器件80，其中沉积垂直鳍片绝缘材料84，以通过填充垂直鳍片开口213F、213G和213H形成由例如氧化硅或氮化硅的绝缘体构成的薄垂直鳍片84F/84G/84H，然后，通过化学机械平面化(CMP)抛光过多的绝缘体84到达牺牲层83的表面。在由SiGe形成的牺牲层83中的开口213F/213G/213H内的衬底81的暴露顶部水平表平面上形成薄的绝缘垂直鳍片84F/84G/84H，其类似于在参考图4B所述的前述实施例中的所述鳍片。
图10D示出了经过如下处理后的图10C的异质T-Fin FET器件80，其中外延沉积硅(Si)，以在牺牲层83(以及与其连接的源/漏岛52/54，但是未示出)的表面上形成硅的覆盖薄层85。在垂直鳍片84F/84G/84H的情况下，通过在单晶SiGe层上采用外延沉积工艺，使硅层85是应变的单晶硅层。如果垂直绝缘体鳍片84F/84G/84H充分窄，则硅85的成长是连续的，并且在跨过穿过其的间隔时基本是平面的。
图10E示出了经过如下处理后的图10D的异质T-Fin FET器件80，其中在单晶硅的薄覆盖层85上形成三个平面鳍片成形掩膜86F/86G/86H。该平面鳍片成形板86F/86G/86H用于从单晶硅的薄覆盖层85形成如图9B所示的平面鳍片85F/85G/85H。平面鳍片成形板86F/86G/86H优选包括第二掩膜层，该第二掩膜层优选由氮化硅构成，并且至少掩膜86G的深度为D。
图10F示出了经过如下处理后的图10E的异质T-Fin FET器件80，其中优选利用反应离子蚀刻(RIE)工艺，各向异性地蚀刻除去硅层85和下面的牺牲层83在三个平面鳍片成形板86F/86G/86H之外的暴露部分。受到平面鳍片成形板86F/86G/86H保护的牺牲层83的部分在其下保持完好。此时，已经形成了包括三个平面硅鳍片85F/85G/85H和由绝缘材料构成的三个垂直鳍片84F/84G/84H的T鳍片82F/82G/82H，此时在该工艺中仍保留剩下的牺牲层83，并且平面鳍片成形板86F/86G/86H仍保留在三个平面硅鳍片85F/85G/85H上。
图10G示出了经过如下处理后的图10F的异质T-Fin FET器件80，其中利用相对于SiGe对Si具有选择性的蚀刻工艺，各向异性地蚀刻除去剩余的SiGe合金的牺牲层83。优选的工艺是采用具有HHA(过氧化氢(H2O2)、氟化氢(HF)和乙酸(CH3COOH)以从1∶2∶3到2∶1∶3的比例)水溶液的化学蚀刻。HHA溶液对硅具有高度选择性，可以以比硅快达300倍地蚀刻SiGe，如在Xiang等人的美国专利6,642,536“Hybrid Siliconon Insulator/Bulk Strained Silicon Technology”中所述。
还可以参考Rim的美国专利6,249,061“Method to Fabricate StrainedSi CMOS Structure Using Selective Epitaxial Deposition of Si after DeviceIsolation Formation”。在Fitzgerald等人的美国专利6,583,015“FateTechnology for Strained Surface Channel and Strained Buried ChannelMOSFET Devices”中描述，“在高压(＞200mT)和低功率下，CF4干蚀刻化学剂将对硅具有高选择性地蚀刻残留SiGe膜。过氧化氢(H2O2)、氟化氢(HF)和乙酸(CH3COOH)的混合物也可以选择性地以300∶1或更大的选择比蚀刻硅上的驰豫SiGe层”。
图10H示出了经过如下处理后的图10G的异质T-Fin FET器件80，其中剥去三个平面鳍片成形掩膜86F/86G/86H。然后，此时，通过离子注入掺杂优选地未掺杂的外延硅。随后，形成薄膜栅极氧化物层GOX以覆盖T-Fin82F/82G/82H的暴露表面的外表面，然后形成如图9B所示的跨过部分T-Fin82F/82G/82H形成的栅极89。栅极89跨过T鳍片82F/82G/82H，包括通过栅极氧化物层GOX与栅极89隔开的器件80的沟道，其中栅极氧化物层GOX是在栅极和沟道之间提供电隔离的介质层。
如在常规FET工艺中进行掺杂物注入。在形成栅极之前可以进行阱注入。在形成栅极后可以进行延伸和晕圈注入。在围绕栅极形成隔离层后可以进行S/D注入。
图10H的异质T-Fin FET器件80的制造包括本领域的技术人员所理解的其它标准处理步骤。
在鳍片由Si构成的情况下，牺牲层的SiGe的可替换材料包括SiC。除了形成硅T-Fin之外，锗或SiGe可以用作鳍片和S/D材料。在这种情况下，牺牲层优选地由Si或SiC构成。
尽管参考特定实施例描述了本发明，本领域中的技术人员应该了解，在所附权利要求书的精神和范围下可以修改本发明，即，在不偏离本发明的精神和范围下可以进行形式和内容上的变化。因此，所有这些变化都在本发明的范围内，并且本发明包含下面权利要求书的主要内容。
Claims (20)
1.一种制造FET器件的方法，该方法包括以下步骤：
在包括绝缘材料的衬底的水平表面上形成包括源区和漏区的半导体结构；
在所述衬底的水平表面上形成连接在所述漏区和所述源区之间的沟道结构，所述沟道结构包括在垂直鳍片上的水平半导体沟道鳍片，其中所述平面鳍片和所述垂直鳍片具有T形截面，所述垂直鳍片具有基部边缘和端部边缘，其中所述基部边缘与所述衬底的水平表面接触，所述平面鳍片与所述垂直鳍片的所述端部边缘接触；
在所述沟道结构的暴露表面上形成栅极介质层；以及
形成跨过所述沟道栅极介质和所述沟道结构的栅极。
2.根据权利要求1的方法，其中所述沟道结构包括都由半导体材料构成的垂直鳍片和平面鳍片。
3.根据权利要求1的方法，其中所述沟道结构包括由绝缘材料构成的垂直鳍片和由半导体材料构成的平面鳍片。
4.根据权利要求1的方法，包括以下步骤：
在形成所述沟道结构之前，在所述衬底的水平表面上形成牺牲层；
形成构图的开口，延伸通过所述牺牲层向下到达所述衬底的水平表面，用于成形所述沟道结构的所述垂直鳍片；
沉积半导体层填充所述构图的开口以形成所述沟道结构的所述垂直鳍片，并形成覆盖所述牺牲层的覆盖半导体层；
在所述覆盖半导体层上形成与所述沟道结构的垂直鳍片对齐的沟道掩膜；
蚀刻除去所述覆盖半导体层的除了所述沟道掩膜之外的部分，以形成所述平面鳍片；
从而所述沟道结构包括垂直鳍片和平面鳍片。
5.根据权利要求4的方法，其中所述垂直鳍片和所述平面鳍片都由硅构成。
6.根据权利要求4的方法，其中所述垂直鳍片和平面鳍片都由选自Ge和SiGe的材料构成。
7.根据权利要求4的方法，其中，
所述半导体材料包括硅(Si)；以及
所述牺牲层包括硅锗(SiGe)。
8.根据权利要求4的方法，其中，
所述半导体材料包括选自Ge和SiGe的材料；以及所述牺牲层包括选自硅(Si)和SiC的材料。
9.根据权利要求1的方法，包括以下步骤：
在形成所述沟道结构之前，在所述衬底的水平表面上形成牺牲层；
形成构图的开口，延伸通过所述牺牲层向下到达所述衬底的水平表面，用于成形所述沟道结构的所述垂直鳍片；
沉积介质层填充所述构图的开口以形成所述沟道结构的所述垂直鳍片，并形成覆盖所述牺牲层的覆盖半导体层；
在所述覆盖半导体层上形成与所述沟道结构的垂直鳍片对齐的沟道掩膜；
蚀刻除去所述覆盖半导体层的除了所述沟道掩膜之外的部分，以形成所述平面鳍片；
从而所述沟道结构包括垂直介质鳍片和平面半导体鳍片。
10.根据权利要求9的方法，其中所述平面鳍片由选自硅(Si)、锗(Ge)和SiGe的材料构成。
11.根据权利要求9的方法，其中所述平面鳍片由硅(Si)构成，以及所述牺牲层由SiGe构成。
12.根据权利要求9的方法，其中所述平面鳍片由SiGe构成，以及所述牺牲层由包括选自硅(Si)和SiC中的材料构成。
13.根据权利要求9的方法，其中所述垂直鳍片由选自二氧化硅和氮化硅的材料构成。
14.一种FET器件，包括：
半导体结构，包括在包括绝缘材料的衬底的水平表面上的源区和漏区；
沟道结构，在所述衬底的水平表面上，连接在所述漏区和所述源区之间，所述沟道结构包括在垂鳍片上的水平半导体沟道鳍片，其中所述平面鳍片和所述垂直鳍片具有T形截面，所述垂直鳍片具有基部边缘和端部边缘，所述基部边缘与所述衬底的水平表面接触，所述平面鳍片与所述垂直鳍片的所述端部边缘接触；
栅极介质层，在所述沟道结构的暴露表面上；以及
栅极，跨过所述沟道栅极介质和所述沟道结构。
15.根据权利要求14的FET器件，其中所述沟道结构包括都由半导体材料构成的垂直鳍片和平面鳍片。
16.根据权利要求14的FET器件，其中所述沟道结构包括由绝缘材料构成的垂直鳍片和由半导体材料构成的平面鳍片。
17.根据权利要求14的FET器件，其中所述垂直鳍片和平面鳍片都由硅构成。
18.根据权利要求14的FET器件，其中所述垂直鳍片和平面鳍片都由选自Ge和SiGe的材料构成。
19.根据权利要求14的FET器件，其中所述垂直鳍片由介质材料构成，所述平面鳍片由选自硅(Si)、锗(Ge)和SiGe的材料构成。
20.根据权利要求14的FET器件，其中所述垂直鳍片由介质材料构成，所述平面鳍片由硅(Si)构成，以及所述牺牲层由SiGe构成。
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