CN1675770A - Nrom存储器元件,存储器阵列,相关装置和方法 - Google Patents

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Abstract

一种设计成每一个F2储存至少1比特的存储器元件的阵列，包括提供电子存储器功能的基本垂直的并相隔等于该阵列的最小节距的一半的距离的结构。所述提供电子存储器功能的结构被设计成每一个栅储存多于1比特。该阵列也包括和包括基本垂直结构的存储器元件的电接触。该元件可以经编程而具有许多陷于和第一源/漏区域毗邻的栅绝缘体中的电荷水平中的一个水平，因此沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，这样经编程的元件以经减小的源漏电流工作。

Description

NROM存储器元件，存储器阵列，相关装置和方法
技术领域
本发明涉及NROM存储器元件，这样的存储器元件的阵列，应用这样的存储器元件和阵列的电子装置以及和这样的存储器元件相关的方法。
发明背景
电子系统应用了各种类型的存储器器件。诸如DRAM(动态随机存取存储器)的某些类型的存储器器件提供了许多低功耗小尺寸的可读可写的数据存储器件，但是这些类型的存储器件没有其他类型那样快的存取速度及仅提供易失的数据存储能力。易失的数据存储意味着为了保持数据存储器必须被连续供电，当电源中断，存储的数据就丢失。非易失存储器能不需要电源保持数据。
其他类型的存储器能提供只读或读写能力以及非易失数据存储装置，但运行慢得多。这些类型包括CD-ROM器件，CD-WROM器件，磁数据存储装置(硬盘，软盘，磁带等)，磁光装置等。
还有其他类型的存储器提供非常快的运行速度，但也要求高的能耗。静态RAM或SRAM是这样的存储器器件的一个实例。
在大多数计算机中混用了不同类型的存储器以选择性地获得每种技术能提供的优点。例如，只读存储器或ROM，EEPROM等被典型地用于存储有限数量的相对非频繁存取的诸如基础输入-输出系统的数据。这些存储器被用于响应电源的接通状态存储数据，使处理器被配置成能从诸如硬盘的高容量非易失存储装置装载许多诸如操作系统的软件。操作系统和应用软件通常从高容量存储装置读出，相应的图象则存储在DRAM中。
当处理器执行指令时，某些类型的数据可从存储器反复读出。结果，某些SRAM或其他高速存储器通常被提供作为和处理器相结合的“高速缓冲存储器”，并可被包括在处理器集成电路或芯片中或非常靠近该集成电路或芯片。
在大多数现代计算装置以及包括自动的和/或可编程的装置(家庭娱乐装置，电信装置，自动控制系统等)的很多类型应用中都包含几种不同类型的存储器。当系统和软件复杂程度增加时，对附加的存储器的需求也增加。对可携带性，计算能力和/或实用性的要求导致在减少功耗和每比特电路面积方面不断增加的压力。
部分地由于存储器元件能被制造成具有非常小的面积，并且使每元件所需的功率相当小，DRAM已经被开发成具有非常高的容量。因此，这使存储器集成电路被制成在每个芯片中能集成数百万个存储器元件。典型的单晶体管单电容器DRAM存储器元件可以被做得只有极端小的面积要求。
这样的面积通常等于约3F×2F或更小，这里“F”被定义为等于最小节距的一半(见下文的图4)。最小节距(即“P”)被定义为等于最小线宽(即“W”)加上阵列的重复图形中一个线条和靠近的相邻线条之间在该线条一侧直接相邻于该线条的间隔的宽度(即“S”)。这样，在很多实施中，所给出的DRAM元件消耗的面积不大于约8F2。
但是，因为DRAM是易失存储器器件，要求“刷新”操作。在刷新操作中，数据从每个存储器元件中读出，放大并写回DRAM。作为第一个结果，在刷新操作期间DRAM电路通常不可进行其他类型的存储器操作。另外，刷新操作周期性地进行导致存在这样的时间，在该时间内数据不能方便地从DRAM读取或写入DRAM。作为第二个结果，在DRAM中存储数据总是需要一定数量的电能。
作为第三个结果，诸如各种个人计算机的计算机的引导程序的操作包括一个电源接通以后计算机并不能使用的时间周期。在该周期中，操作系统指令和相关数据以及应用指令和相关数据从诸如常规的磁盘驱动器的相对慢的非易失存储器读出，由处理单元解码，结果的指令和相关数据被装载入结合诸如DRAM的可相对迅速存取但易失的存储器的模块中。其他的结果从包括在各种电子装置中的存储器系统的各种性能中产生，为这些结果还需应用更加复杂的软件，但这些实例仅用作说明运行中的各种需要。
这样就需要和提供高单位面积数据存储容量，重新编程能力，低功耗和相对高数据存取速度的非易失存储器相关的装置和方法。
发明概述
本发明在第一方面包括一种制造设计成每一个F2存储至少一比特的存储器元件阵列的方法。该方法包括在半导体衬底的第一区域进行掺杂并切割衬底以提供基本垂直的边缘表面阵列。多对边缘表面互相面对并相隔和边缘阵列的节距的一半相等的距离。该方法还包括掺杂多对边缘表面之间的第二区域并在至少一部分各个边缘表面上设置各个结构，每一个结构都提供电子存储器的功能。该方法还包括向第一和第二区域建立电接触。
本发明在另一方面包括一种制造设计成每一个F2存储至少一比特的存储器元件阵列的方法。该方法包括设置提供电子存储器功能，相隔和阵列的最小节距的一半相等的距离的基本垂直的结构，并向包括垂直结构的存储器元件建立电接触。
本发明在还有一个方面包括一种设计成每一个F2存储至少一比特的存储器元件阵列，该阵列用提供电子存储器功能，相隔和阵列的最小节距的一半相等的距离的垂直结构形成。提供电子存储器功能的结构设计成每一门存储量多于一比特。该阵列也包括向包括垂直结构的存储器元件建立的电接触。
本发明在还有一个方面包括一种从衬底向外延伸的金属氧化物半导体场效应晶体管(MOSFET)，该MOSFET具有第一源/漏区域，第二源/漏区域，第一和第二源/漏区域之间的沟道区域，和由栅绝缘体与沟道区域分离的栅。源线形成在和垂直MOSFET毗邻的沟槽中，其中第一源/漏区域被连接到该源线。传输线被连接到第二源/漏区域。这能使可编程MOSFET具有陷于和第一源/漏区域毗邻的栅绝缘体中的众多电荷水平中的一个水平，使沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，使可编程MOSFET运行时的源漏电流降低。
本发明的这些以及其他实施例，方面，优点和特征部分将在下文的叙述中阐明，部分通过参考对本发明的下文的叙述和被参考的附图或通过本发明的实践对于业内的熟练人士而言是显而易见的。本发明的这些方面，优点和特征通过在附后的权利要求中指出的手段，程序及其具体组合实现和获得。
附图简述
下文将参考下列附图叙述本发明的各个实施例。
图1是在根据本发明的一个实施例的工艺的一个阶段中半导体衬底部分简化截面侧视图。
图2是在根据本发明的一个实施例的工艺的一个后继阶段中图1的衬底部分的简化截面侧视图。
图3是在根据本发明的一个实施例的工艺的一个后继阶段中图2的衬底部分简化截面侧视图。
图4是显示根据本发明的一个实施例的存储器元件阵列的一部分的衬底部分的简化平面图。
图5是说明根据本发明的一个实施例的图1-3的结构和图4的平面图之间的关系的简化截面侧视图。
图6是说明根据本发明的一个实施例的图4的存储器元件阵列的互连安排的存储器元件阵列的简化平面图。
图7是取自图6的截面线7-7，说明根据本发明的一个实施例的部分互连安排的简化截面侧视图。
图8是取自图6的截面线8-8，说明根据本发明的一个实施例的部分互连安排的简化截面侧视图。
图9A是根据现有技术的在衬底中的金属氧化物半导体场效应晶体管(MOSFET)的框图。
图9B说明了正向运行的图9A的MOSFET，显示逐步使用后由于陷入靠近漏区域的栅氧化的电子而产生的一定程度的器件退化。
图9C是显示取自常规的MOSFET的漏区域的电流信号(Ids)的平方根对栅和源区域之间建立的电压势(VGS)的曲线。
图10A是根据本发明的一个实施例的能用作多状态元件的可编程MOSFET的示意图。
图10B是适合于解释本发明的多状态元件的MOSFET可被编程以得到本发明的该实施例的方法的示意图。
图10C是根据本发明的一个实施例在漏区域探测的电流信号(Ids)对在漏区域和源区域之间建立的电压势或漏电压(VDS)(Ids对VDS)作出的曲线。
图11显示了根据本发明的一个实施例的存储器阵列的一部分。
图12显示了图11显示的存储器阵列的一部分的电等效电路。
图13是在说明根据本发明的一个实施例的新颖多阶段元件的读出操作中有用的另一个电等效电路。
图14显示了根据本发明的一个实施例的存储器阵列的一部分。
图15A显示了本发明的栅绝缘体的一个实施例，该栅绝缘体具有多层，例如一个ONO堆，最靠近沟道的一层包括一个氧化层，并且一个氮化物层形成在其上。
图15B旨在进一步说明本发明的新颖多阶段元件的传导行为。
图16A说明以反方向运行和编程新颖的多阶段元件。
图16B显示在经如此编程的多状态元件在正向的运行以及在例如每个元件有两个晶体管的差动元件实施例中发生的差动读出。
图17显示了根据本发明的一个实施例的存储器装置。
图18是应用根据本发明构造的多阶段元件的电气系统或处理器基系统的框图。
较佳实施例的详细描述
在下文对本发明的详尽叙述中参考了形成本发明的一部分的附图，在附图中以图解说明的方式显示了可以实施本发明的具体实施例。在各幅附图中，相同的数字说明基本相同的元件。这些实施例足够详尽地进行叙述，使业内的熟练人士能实施本发明。还可以利用其他实施例并作出结构上，逻辑上以及电学上的各种变化而不背离本发明的范围。
在下文的叙述中用到的术语晶片和衬底包括具有暴露表面的任何结构，本发明的集成电路(IC)结构即通过该结构形成。术语衬底被理解为包括半导体晶片。术语衬底也被用于指工艺过程中的半导体结构，以及也可以包括在其上制造的其他层次。晶片和衬底都包括掺杂或不掺杂的半导体，由基底半导体或绝缘体支撑的外延半导体层以及其他业内的熟练人士众所周知的半导体结构。术语导体被理解为包括半导体，术语绝缘体被定义为包括任何比被称为导体的材料有更少导电性的材料。因此，下文的详尽叙述并不被用于限制的作用，本发明的范围仅由附后的权利要求以及这样的权利要求被另外称为的等效物的全部范围限定。
图1是根据本发明的一个实施例的工艺的一个阶段中半导体衬底部分20的简化的截面侧视图。部分20包括经刻蚀或切割的凹陷22，掺杂区域24和26以及覆盖层28。经刻蚀的凹陷22形成沿轴线延伸进出图1的纸面的沟槽。
在一个实施例中，掺杂区域24为注n+区域。在一个实施例中，掺杂区域24通过全晶片注入形成。在一个实施例中，覆盖层28为电介质覆盖层并用常规的氮化硅和常规的形成图形的技术形成。在一个实施例中，经刻蚀的凹陷22则用常规的等离子刻蚀技术刻蚀。在一个实施例中，掺杂区域26通过注入掺杂形成n+区域。经刻蚀或切割的凹陷22可以通过等离子刻蚀，激光辅助技术或任何其他目前已知的或可以开发的方法形成。在一个实施例中，凹陷22被形成为具有相对于衬底部分20的顶表面基本垂直的侧壁。在一个实施例中，基本垂直的意义为相对于衬底表面为90度加减10度。
图2为根据本发明的一个实施例的工艺的一个后继阶段中图1的衬底部分20的简化的截面侧视图。图2的部分20包括厚氧化区域32，形成在凹陷22的侧壁36上的ONO区域34，栅材料38和传导层40。在一个实施例中，栅材料38包括传导掺杂的多晶硅。
在一个实施例中，利用常规技术相对于侧壁36优先氧化掺杂区域24和26。结果，和侧壁36上形成薄氧化42的同时形成厚氧化区域32。这些氧化也被用于将掺杂区域24和26和沿侧壁36将成为晶体管沟道的区域隔离。也可以利用其他的隔离技术。例如，在一个实施例中，可以利用高密度等离子生长的氧化。在一个实施例中，可以利用隔离器。
在一个实施例中，然后可以利用常规的技术氮化物层44和氧化层46，例如在Boaz Eitan等人的“NROM：A Novel Localized Trapping，2-Bit NonvolatileMemory cell”，IEEE Electron Device Letters，Vol.21，No.11，November 2000，pp.543-545，IEEE Catalogue No.0741-3106/00一文，或在T.Y.Chen等人的“A TrueSingle-Transistor Oxide-Nitride-Oxide EEPROM Device”，IEEE Electron DeviceLetters，Vol.EDL-8，No.3，March，1987，pp.93-95，IEEE Catalogue No.0741-3106/87/0300-0093一文中的叙述那样。
在一个实施例中，薄氧化42，氮化物层44和氧化层46组合形成诸如在SONOS器件中利用的ONO层34，而多晶硅形成控制栅。在运行中，适当的电偏压施加到掺杂区域24，26和控制栅38，使热多数电荷载流子注入氮化物层44并成为陷阱载流子，引起阈值电压的漂移，因此而提供描绘所储存数据的多重的，交替的，可测量的电状态。“热”电荷载流子不和其环境形成热平衡。或者说，热电荷载流子描绘了一种情形，该中情形中存在一个高动能电荷载流子的总体。热电荷载流子可以是电子或空穴。
SONOS器件能储存比每栅38一比特更多的数据。通常，热载流子被注入到和接触点相毗邻的ONO层34的一侧47或47’，诸如提供高电场的区域24或26。
通过翻转施加到区域24和26的电位的极性，电荷可以被注入到ONO层34的另一侧47’或47。这样，在单个栅38上可配置四个电子可识别的确定状态。结果，图2显示的结构就能每栅38储存至少四比特。
图3是根据本发明的一个实施例的工艺过程中的一个替代阶段中图1的衬底部分20的简化截面侧视图。图3显示的实施例包括氧化区域32和42，但浮栅48形成在薄氧化区域42上。常规的氧化或氮化隔离49形成在浮栅48上，然后是栅材料38的淀积。浮栅器件是已知的器件并通过将可以包括电子或空穴的热电荷载流子注入浮栅48工作。
浮栅器件可以被编程到电确定的并可电识别的不同的电荷水平。结果，就可以将多于一比特的数据编程进每个浮栅器件，因此每个外部可寻址栅38相应于比一个所储存比特更多的数据。通常，可以利用0，Q，2Q和3Q的电荷水平，其中Q表示相应于可以可靠识别的输出信号的电荷的一些数量。
图4是显示根据本发明的一个实施例的存储器单元阵列50的一个区域的衬底部分的简化平面图。图4也提供节距P，宽度W，间隔S和最小图形尺寸F的实例，如背景技术中所述。图中可看到作为一个单晶体管的典型面积的示范的存储器单元面积52约为一F2。字线54从传导层40形成，还形成比特线56和58。
图5是说明根据本发明的一个实施例的图1-3的结构和图4的平面图之间的关系的简化截面侧视图。沟槽22相应于如下文参考图6-8详尽解释的比特线56和58。
诸如参考图1-5叙述的存储器阵列的密度可以要求不同于现有技术存储器阵列的互连排列。对于这样的存储器系统有用的互连排列的新类型的一个实施例在下文将参考图6-8进行叙述。
图6是说明根据本发明的一个实施例的图4的存储器元件阵列50的互连排列60的简化平面图。互连排列60包括多重形成图形的传导层62和64，该传导层由常规的互相相同水平的电介质材料65(图7和图8)分离。图6-8进行了简化，以显示和其他图的相应关系，避免过分的复杂化。浅沟槽隔离区域67将选择的部分互相隔离。
图7是取自图6的截面线7-7，说明根据本发明的一个实施例的部分互连排列的简化截面侧视图。
图8是取自图6的截面线8-8，说明根据本发明的一个实施例的部分互连安排的简化截面侧视图。
参考图6-8，形成图形的传导层62向上延伸到节点70，70’，70”，在传导层62和掺杂区域24的所选择部分之间建立电联通。形成图形的传导层62止于被标为72，72’的线。
同样，形成图形的传导层62从被标为74，74’的线延伸并向上延伸，提供从节点76，76’，76”到其他电路元件的电联通。节点76，76’，76”到掺杂区域24的经选择部分的接触。
作为对照，形成图形的传导层64从图6的顶延伸到底并电连接到节点78，78’因此而连接到掺杂区域26。
这就是适用于图1-5的存储器器件的简化的互连排列的实例，但也仅是实例。也可以是其他的排列。
图9A在说明诸如可以在DRAM阵列中使用的MOSFET的常规运行中很有用。图9A说明正常的热电子注入和在正向中运行的器件的退化。如下文所述，因为电子被陷于漏极附近，电子在改变器件性能方面不是十分有效。
图9A是衬底100中的金属氧化物半导体场效应晶体管(MOSFET)的框图。MOSFET 100包括源区域102，漏区域104，在衬底100中源区域102和漏区域104之间的沟道区域106。栅108由栅氧化110和沟道区域106分离。源线112连接到源区域102。比特线114连接到漏区域104。字线116连接到栅108。
在常规的运行中，漏到源的电压势(Vds)被设定在漏区域104和源区域102之间。然后电压势通过字线116施加到栅108。一旦施加到栅108的电压势超过MOSFET的特征电压阈值(Vt)，衬底100中漏区域104和源区域102之间就形成沟道106。沟道106的形成使漏区域104和源区域102之间发生电传导，电流信号(Ids)能在漏区域104探测。
在图9A的常规的MOSFET的运行中，由于被陷于漏区域104附近的栅氧化110中的电子117，在正向中运行的MOSFET一定会逐渐发生一定程度的器件退化。图9B说明了该效应。但是，因为电子117被陷于漏区域104附近，因此电子在改变MOSFET的性能方面不是很有效。
图9C说明了这一点。图9C是显示取自漏区域的电流信号(Ids)的平方根对栅108和源区域102之间建立的电压势(VGS)的曲线。(译注：译者不知根号的打字法，因此根号略)对VGS的曲线的斜率变化表示沟道106中电荷载流子迁移率的变化。
在图9C中，ΔVT表示在正常运行下由于器件的退化，产生自逐渐被陷于漏区域104附近的栅氧化110中的电子的MOSFET阈值电压的最小变化。这导致漏区域104附近的栅氧化110中固定陷阱电荷。斜率1表示图9A中没有电子陷于栅氧化110中的沟道106中的电荷载流子的迁移率。斜率2表示图9B的常规的MOSFET中有电子117陷于漏区域104附近的栅氧化110中的沟道106中的电荷载流子的迁移率。如通过图9C中斜率1和斜率2的比较所示，陷于常规的MOSFET的漏区域104附近的栅氧化110中的电子117不明显地改变沟道106中的电荷载流子的迁移率。
有两个因素对受压和热电子注入的效应有关。一个因素包括由于陷阱电子引起的阈值电压的漂移，第二个因素包括由该陷阱电荷和额外的表面态引起的载流子电子的额外散射造成的迁移率退化。当常规的MOSFET在正向的运行中退化，或“受压”时，电子必将逐渐注入并陷于漏附近的栅氧化中。在常规的MOSFET的该部分中，在栅氧化下几乎没有沟道存在。这样，陷入的电荷仅稍许调整阈值电压和电荷迁移率。
为了形成可编程的寻址解码和纠错，本申请人以前已经叙述了可编程的存储器器件和在常规的CMOS工艺和技术中基于MOSFET的翻转受压的功能。(总体上见L.Forbes，W.P.Noble and E.H.Cloud，“MOSFET technology forprogrammable address decode and correction”，United States Patent ApplicationSerial Number 09/383,804)。但该项发明未叙述多状态存储器元件的方案，而仅是寻址解码和纠错的问题。
根据本发明的技术，正常的MOSFET能通过反向的运行和利用雪崩热电子注入以聚集MOSFET的栅氧化中的电子而编程。当经编程的MOSFET以后在正向运行时，陷于氧化层中的电子靠近源，并使沟道有两个不同的阈值电压区域。本发明的新颖的编程MOSFET比常规的MOSFET传导明显更小的电流，尤其在低漏电压下。除非施加负栅电压，这些电子将保留被陷于栅氧化中。当施加正栅压或零栅压时，这些电子将不从栅氧化中去除。擦除可以通过施加负栅电压或通过施加负栅偏压的同时提高温度以使陷阱电子被重新发射回MOSFET的硅沟道而完成。(总体见L.Forbes，E.Sun，R.Alders and J.Moll，“Field induced re-emission of electrons trapped in SiO2”，IEEE Trans.ElectronDevice，vol.ED-26，no.11，pp.1816-1818(Nov.1979)；S.S.B.Or，N.Hwang，andL.Forbes，“Tunneling and Thermal emission from a distribution of deep traps inSiO2”，IEEE Trans.on Electron Device，Vol.40，no.6，pp.1100-1103(June1993)；S.A.Abbas and R.C.Dockerty，“N-channel IGFET design limitation due tohot electron trapping”，IEEE Int.Electron Device Mtg.，Washington D.C.，Dec.1975，pp.35-38)。
图10A-C在说明通过反方向编程器件然后通过在正向读取该器件而获得大得多的器件性能改变的本发明中是很有用的。
图10A是可被用作根据本发明的技术的多状态元件的编程MOSFET的示意图。如图10A所示，多状态元件201包括衬底200中的MOSFET，具有第一源/漏区域202，第二源/漏区域204以及在第一和第二源/漏区域202，204之间的沟道区域206。在一个实施例中，第一源/漏区域202包括MOSFET的源区域202，第二源/漏区域204包括MOSFET的漏区域204。图10A进一步说明由栅氧化210和沟道区域206分离的栅208。第一传输线214连接到第一源/漏区域202，第二传输线连接到第二源/漏区域204。在一个实施例中，第一传输线包括源线212，第二传输线包括比特线214。
如上所述，多状态元件201由经编程的MOSFET构成。该编程MOSFET具有陷于和第一源/漏区域202毗邻的栅氧化210中的电荷217，因此沟道区域206在沟道206中具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)。在一个实施例中，陷于和第一源/漏区域202毗邻的栅氧化210中的电荷217包括陷阱电子电荷217。根据本发明的原理以及下文更详尽的叙述，多状态元件可经编程而具有陷于和第一源/漏区域202毗邻的栅绝缘体中的多个电荷水平中的一个，因此沟道区域206将具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，这样经编程的多状态元件在经减小的源漏电流下运行。
图10A说明沟道206中的Vt2毗邻于第一源/漏区域202，沟道206中的Vt1毗邻于第二源/漏区域202。根据本发明的原理，由于陷于和第一源/漏区域202毗邻的栅氧化217的电荷217，Vt2有比Vt1更高的电压阈值。多重比特能被储存在多状态元件201上。
图10B是适合于解释本发明的多状态元件201的MOSFET可以被编程而达到本发明的实施例的方法的示意图。如图10B所示，该方法包括以反方向编程MOSFET。以反方向编程MPSFET包括将第一电压势V1施加到MOSFET的漏区域204。在一个实施例中，将第一电压势V1施加到MOSFET的漏区域204包括将MOSFET的漏区域204接地，如图10B所示。第二电压势V2施加到MOSFET的源区域202。在一个实施例中，将第二电压势V2施加到源区域202包括将高正电压势(VDD)施加到MOSFET的源区域202，如图10B所示。栅电势VGS施加到MOSFET的栅208。在一个实施例中，栅电势VGS包括小于第二电压势V2，但足够建立MOSFET中漏区域204和源区域202之间的沟道206中的传导的电压势。如图10B所示，将第一，第二和栅电势(分别为V1，V2和VGS)施加到MOSFET产生了向MOSFET的和源区域202毗邻的栅氧化210注入热电子。或者说，施加第一，第二和栅电势(分别为V1，V2和VGS)向例如电子的越过沟道206传导的电荷载流子提供了足够的能量，这样，一旦电荷载流子靠近源区域202，许多的电荷载流子被激发而进入和源区域202毗邻的栅氧化210。这样，电荷载流子成为陷阱载流子。
在本发明的一个实施例中，该方法由后继的读操作期间在MOSFET被编程状态中以正向运行该MOSFET而继续。因此，读操作包括将源区域202接地并预先将漏区域充电至VDD的几分之一的电压。如果器件通过连接到栅的字线被寻址，则其传导性将由在栅绝缘体中是否存在储存的电荷而确定。也就是，在和寻址和读取常规的DRAM元件一起进行的形成源漏区域之间的沟道传导的尝试中，栅电势可以通过字线216施加到栅208。
但是，现在在其被编程的状态，MOSFET的传导沟道206将有和漏区域204毗邻的第一电压阈值区域(Vt1)以及和源区域202毗邻的第二电压阈值区域(Vt2)，如结合图10A解释和叙述的一样。根据本发明的原理，由于热电子217注入MOSFET的和源区域202毗邻的栅氧化210，Vt2具有比Vt1更高的阈值电压。
图10C是在第二源/漏区域204探测的电流信号(Ids)对在第二源/漏区域204和第一源/漏区域202之间建立的电压势或漏电压(VDS)(Ids对VDS)作出的曲线。在一个实施例中，VDS表示在漏区域204和源区域202之间建立的电压势。在图10C中，所作的曲线D1表示未根据本发明的原理编程的常规的MOSFET的传导行为。曲线D2表示根据本发明的原理的前文结合图10叙述的经编程的MOSFET的传导行为。如图10C所示，对于一个特定的漏电压VDS，在经编程的MOSFET的第二源漏区域204探测的电流信号(IDS2)(曲线D2)明显低于在未根据本发明的原理编程的常规的MOSFET的第二源/漏区域204探测的电流信号(IDS1)。还有，这归因于这样的事实，即在本发明的经编程的MOSFET的沟道206具有两个电压阈值区域，靠近第一源/漏区域202的电压阈值Vt2因为陷于和第一源/漏区域202毗邻的栅氧化210中的电荷217而具有比靠近第二源/漏区域的Vt1更高的电压阈值。
这些效应中的一些效应近来已经被叙述用于被称为NROM的不同的器件结构作为闪存。在以色列和德国该后一项工作基于利用在非常规闪存器件结构中的氮化硅层中的电荷陷阱。(总体上见B.Eitan et al.，“Characterization ofChannel Hot Electron Injection by the Subthreshold Slope of NROM Device”，IEEE Electron Device Lett.，Vol.22，No.11，pp.556-558，(Nov.2001)；B.Etianet al.，“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Lett.，Vol.21，No.11，pp.543-545，(Nov.2000)。氮化硅栅绝缘体中的电荷陷阱是在MNOS存储器器件中应用的基础机构(总体上见S.Sze，Physics of Semiconductor Devices，Wiley，N.Y.，1981，pp.504-506)，氧化铝栅中的电荷陷阱是在MIOS存储器器件中应用的机构(总体上见S.Sze，Physicsof Semiconductor Devices，Wiley，N.Y.，1981，pp.504-506)，以及本申请人以前已经揭示了在栅绝缘体中经隔离的点状缺陷处的电荷陷阱(总体上见L.Forbesand J.Geusic，“Memory Using Insulator Traps”，美国专利号6140181，公布于2000年10月31日)。
和上述工作相对照，本发明揭示了以反方向编程MOSFET以靠近源区域聚集众多电荷水平中的一种水平，以及揭示了以正向读取器件以基于DRAM技术的修改形成多状态存储器元件。
现有技术的DRAM技术用氧化硅作为栅绝缘体。另外，在常规的DRAM器件中的重点是尝试将氧化硅栅绝缘体中的电荷陷阱减至最小。根据本发明的原理，各种绝缘体被用于比氧化硅更高效率地聚集电子。即在本发明中，多状态存储器元件利用在诸如湿氧化硅，氮化硅，氧化氮化硅SON，富氧化硅SRO，氧化铝Al2O3，诸如先氧化硅再氮化硅，先氧化硅再氧化铝或作为氧化-氮化-氧化的多层次的这些绝缘体的复合层的栅绝缘体中的电荷陷阱。虽然氧化硅的电荷陷阱效率可能较低，但对于氮化硅或氧化辉和氮化硅的复合层而言该效率就不低。
图11说明了根据本发明的原理的存储器阵列300的一部分。图11中的存储器被显示为根据本发明的原理形成的许多垂直柱或多状态元件301-1和301-2。业内的熟练人士在阅读本发明的说明时将理解，该许多的垂直柱形成为从衬底303向外延伸的行和列。如图11所示，许多垂直柱301-1和301-2由许多沟槽340分离。根据本发明的原理，许多垂直柱301-1和301-2用作分别包括第一源/漏区域301-1和301-2的晶体管。第一源/漏区域301-1和301-2被连接到源线304。如图11所示，源线304形成在衬底340底部垂直柱301-1和301-2行之间。在一个实施例中，根据本发明的原理，源线304从在沟槽底部经注入的掺杂区域开始形成。分别为306-1和306-2的第二源/漏区域被连接到比特线(未显示)。沟道区域305位于第一和第二源/漏区域之间。
如图11所示，栅309由沟槽340中沿垂直柱301-1和301-2行的栅绝缘体307和沟道区域305分离。在一个实施例中，根据本发明的原理，栅绝缘体307包括从通过湿氧化形成的二氧化硅(SiO2)，氧化氮化硅(SON)，富氧化硅(SRO)和氧化铝(Al2O3)的集合中选择的栅绝缘体307。在另一个实施例中，根据本发明的原理，栅绝缘体307包括从富氧化铝硅绝缘体，内含硅纳米微粒的富氧化硅，内含硅碳化物纳米微粒的氧化硅微粒的绝缘体和氧化碳化硅绝缘体的集合中选择的栅绝缘体307。在另一个实施例中，根据本发明的原理，栅绝缘体307包括复合层307。在该实施例中，复合层307包括从氧化硅-氧化铝(Al2O3)-氧化硅复合层，氧化硅-氧化碳化硅-氧化硅复合层的集合中选择的复合层307。在另一个实施例中，复合层307包括从硅(Si)，钛(Ti)和钽(Ta)的集合中选择的两种或多种材料的复合层307或非化学计量的单层。在另一个实施例中，根据本发明的原理，栅绝缘体307包括氧化-氮化-氧化(ONO)栅绝缘体307。
图12说明了图11中显示的部分存储器阵列的电等效电路400。如图12所示，设置许多垂直多状态元件401-1和401-2。每个垂直多状态元件401-1和401-2包括第一源/漏区域401-1，401-2和第二源/漏区域406-1，406-2，第一和第二源/漏区域之间的沟道区域405，和由栅绝缘体407与沟道区域分离的栅409。
图12进一步说明了连接到每个多状态元件的第二源/漏区域406-1和406-2的许多比特线411-1和411-2。在一个实施例中，如图12所示，许多比特线411-1和411-2沿存储器阵列行连接到第二源/漏区域406-1和406-2。诸如图12的字线413的许多字线沿存储器阵列列连接到每个多状态元件的栅409。以及，诸如公共源线415的许多源线沿垂直多状态元件401-1和401-2列连接到例如402-1和402-2的第一源/漏区域，这样，相邻的包含这些晶体管的垂直柱就共用了共用源线415。在一个实施例中，相邻垂直柱列包括一个在共用沟槽的一侧的作为垂直多状态元件工作的例如401-1的晶体管，如结合图11叙述的分离垂直柱行的共用沟槽，和一个在共用沟槽的相对一侧的具有经编程的传导状态的作为参照元件工作的例如401-2的晶体管。在该方式中，根据本发明的原理并如下文更详尽的叙述，至少一个多状态元件可以被编程以具有以417总体显示的陷于和例如402-1的第一源/漏区域毗邻的栅绝缘体中的许多电荷水平中的一种水平，这样沟道区域405就将有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，因此经编程的多状态元件就以经减小的源漏电流工作。
图13是在说明根据本发明的原理的新颖多状态元件500上的读操作中很有用的另一个电等效电路。图13的电等效电路描绘了一个经编程的垂直多状态元件。如结合图11的详尽解释，该经编程的垂直多状态元件500包括一个从衬底向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)500。该MOSFET具有源区域502，漏区域506，源区域502和漏区域506之间的沟道区域505，和由以517总体显示的栅绝缘体与沟道区域505分离的栅507。
如图13所示，字线513连接到栅507。如结合图11叙述的形成在和垂直MOSFET毗邻的沟槽中的源线504连接到源区域502。比特线或数据线511连接到漏区域506。图13显示的多状态元件500是具有如以517总体显示的陷于和第一源/漏区域502毗邻的栅绝缘体中的许多电荷水平中的一个水平的经编程的多状态元件500的一个实例，这样沟道区域405就将有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，因此经编程的多状态元件500就以经减小的源漏电流工作。根据本发明的原理，第二电压阈值区域(Vt2)现在是一个大于第一电压阈值区域(Vt1)的高电压阈值区域。
图14说明了根据本发明的原理的存储器阵列600的一部分。图14的存储器被显示为描绘一对根据本发明的原理形成的多状态元件601-1和601-2。通过阅读本发明的说明，业内的普通熟练人士将理解，在一个阵列中可以组织任何数量的多状态元件，但图14中的显示仅说明两个元件的情况。如图14所示，第一源/漏区域602-1和602-2分别连接到源线604。第二源/漏区域606-1和606-2分别连接到比特线608-1和608-2。每一条比特线608-1和608-2都连接到以610总体显示的传感放大器。字线612-1和612-2分别连接到每一个多状态元件601-1和601-2的栅614-1和614-2。根据本发明的原理，字线612-1和612-2的走向横越或垂直于存储器阵列600的行。最后，以624显示的写数据/预充电电路用于将第一或第二电势连接到比特线608-1。通过阅读本发明的说明，业内的普通熟练人士将理解，写数据/预充电电路624适合于在反向的写操作期间将地连接到比特线608-1，或在正向的读操作期间将比特线608-1预充电到VDD电压的几分之一。通过阅读本发明的说明，业内的普通熟练人士将理解，在反向的写操作期间源线604可以加上大于VDD电压的偏压，或者在正向的读操作中接地。
如图14所示，包括多状态元件601-1和601-2的阵列结构600没有电容器。作为替代，根据本发明的原理，第一源/漏区域或源区域602-1和602-2直接连接到源线604。为了写操作，源线604被加以高于VDD电压的偏压，器件因将数据或比特线608-1或608-2接地而在反向受压。如果多状态元件601-1或601-2通过字线寻址612-1和612-2被选中，则多状态元件601-1或601-2将进行伴随的热电子注入并因此而受压，热电子被注入到和源区域602-1或602-2毗邻的元件栅绝缘体中。通过阅读本发明的说明，业内的普通熟练人士将理解，许多不同的电荷水平可以经编程而进入和源区域毗邻的栅绝缘体，这样，该元件被用作差动元件和/或该元件被和一个参照的或虚设的元件比较，如图14所示，多重比特就可以储存在多状态元件上。
在读多状态元件期间，601-1或601-2以正向运行，源线604接地，比特线608-1或608-2和元件的各个第二源/漏区域或漏区域606-1和606-2被预充电到Vdd电压的几分之一。如果器件由字线612-1或612-2寻址，则其传导性将由陷于栅绝缘体中的所储存的电荷数量是否存在而确定，该陷于栅绝缘体中的电荷数量被测量或和参照或虚设元件比较，而用传感放大器610探测。例如，在授予Micron Technology Inc.的美国专利5627785，5280205和5042011号中叙述了DRAM传感放大器的操作，这些专利通过引用而结合在本文中。阵列将这样以DRAM中应用的常规方式寻址和读取，但以新颖的方式作为多状态元件编程。
在运行中，器件将因在源线604加以偏压而在反向经受热电子的压力，而在读器件时将源线604接地以将例如元件601-1的受压的多状态元件和例如601-2的非受压的虚设器件/元件比较，如图14所示。可以在制造和试验期间应用写和可能的擦除特征以在最初将所有元件或器件在电场中使用之前编程到使其具有相似或相匹配的传导性。同样，在例如601-2的参照或虚设元件中的晶体管也可以最初被全部编程到使其具有同样的传导状态。根据本发明的原理，然后传感放大器610可以探测元件或器件性能中由于写操作期间器件性能上的受压诱导的改变引起的微小差别。
通过阅读本发明的说明，业内的普通熟练人士将理解，这样的多状态元件的阵列方便地通过修改DRAM技术而实现。根据本发明的原理，多状态元件的栅绝缘体包括从通过湿氧化形成的厚SiO2层，SON氧化氮化硅，SRO富氧化硅，Al2O3氧化铝，复合层和带有陷阱的经注入的氧化物(L.Forbes and J.Geusic，“Memory Using Insulators Traps”，公布于2000年10月31日的美国专利1640181号)的集合中选择的栅绝缘体。用于寻址解码和传感放大器的常规的晶体管可以在氧化硅的正常薄栅绝缘体的步骤之后制造。图15A-15B和图16A-16B在说明根据本发明的原理用栅绝缘体中的电荷储存调整多状态元件的传导性中是很有用的。也就是，图15A-16B说明了根据本发明的原理形成的新颖多状态元件701的运行。如图15A所示，栅绝缘体707有若干层次，例如一个ONO堆，其中层707A是最靠近沟道705的氧化层，氮化层707B形成在其上。在图15A显示的实施例中，氧化层707A被显示为具有约6.7nm或67_(大致为10-6cm)的厚度。在图15A显示的实施例中，多状态元件被显示为具有0.1μm×0.1μm(10-5cm)的尺度。为了说明的目的，靠近源的电荷储存区域可以合理地具有0.1微米技术的0.1微米(1000_)乘0.02(200_)微米的尺度。如果最靠近沟道705的栅氧化707A为67_，则100个电子的电荷将使阈值电压在1.6伏的范围中漂移，因为氧化物电容约每平方厘米0.5微法(μF)。如果晶体管有全部有效的200_的氧化厚度，则靠近源的相应于10个电子的的仅0.16伏的阈值电压的改变被估计将改变晶体管电流4微安(μA)。结合图14叙述的相似于DRAM传感放大器的传感放大器可以容易地检测到在数据或比特线上的这样的电荷差别。在该实施例中，被检测到的数据或比特线上的电荷差别将为10纳米秒(nS)的检测范围之上的40毫微微库仑(fC)。为了说明这些数值，结构的电容Ci取决于介电常数εi(对于二氧化硅SiO2介电常数等于1.06/3×10-12F/cm)和绝缘层的厚度t(这里给出的值为6.7×10-7cm)，因此电容Ci＝εi/t＝((1.06×10-12F/cm/(3×6.7×10-7cm))＝0.5×10-6法/cm2(F/cm2)。取自靠近源的例如20nm×100nm或2×10-11cm2的电荷储存区域的该值导致Ci＝10-17法的电容值。这样，对于ΔV＝1.6伏的阈值电压的改变，所储存的电荷必须为Q＝C×ΔV＝(10-17法×1.6伏)＝1.6×10-17库仑。因为Q＝Nq，所储存的电子数约为Q/q＝(1.6×10-17库仑/1.6×10-19库仑)或100个电子。实际上，经编程的多状态元件或经修改的MOSFET为具有陷于和第一源/漏区域或源区域毗邻的栅绝缘体中的电荷的经编程的MOSFET，因此沟道区域就有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，其中Vt2大于Vt1，Vt2毗邻于源区域，因此经编程的MOSFET在经减小的源漏电流下工作。对于在上述给出的尺度中的ΔQ＝100个电子，如果晶体管具有200_的全部有效氧化厚度，则靠近源的相应于10个电子的仅0.16伏的阈值电压改变被估计为改变4微安(μA)的晶体管电流。如上所述，相似于DRAM传感放大器的结合图14叙述的传感放大器可以容易地检测在数据或比特线上的电荷差别。以及，根据本发明的原理，对于该表示的许多所储存电荷水平中的一个水平，经检测的数据或比特线上的电荷差别将是10纳米秒(nS)的检测范围之上的40毫微微库仑(fC)。还有，许多不同的电荷水平可以经编程进入和源区域毗邻的栅绝缘体，因此，该元件被用作差动元件和/或该元件被和参照元件或虚设元件比较，如图14所示，以及多重比特可以被储存在本发明的多状态元件上。
图15B有助于进一步说明本发明的新颖多状态元件的传导行为。图15B显示的电等效电路显示了一个具有200_等效氧化厚度的多状态元件701。靠近源702的电荷储存区域可以合理地具有0.1微米技术中的0.02微米(20nm)的长度尺度以及0.1微米(100nm)的宽度尺度。因此，对于在该区域中源漏电压的改变(ΔVDS)，提供E＝(0.1V/2×10-6cm)＝0.5×105V/cm或5×104V/cm的电场。漏电流用公式ID＝μCox×(W/L)×(Vgs-Vt)×/ΔVDS计算。在该实例中，μCox＝μCi被取作为50μA/V2和W/L＝5。适当的替代进漏电流提供了ID＝(50μA/V2×5×0.16伏×0.1伏)＝2.5×1.6μA＝4μA。如上所述，该漏电流ID相应于陷于栅绝缘体或靠近源702的电荷储存区域707中的10个电子。在10纳米秒(nS)的区域之上检测的数值在40fC的比特线上产生电流(例如4μA×10nS＝40×10-15库仑)。
图16A和16B说明了如上所述的新颖多状态元件的运行和编程。但是，图16A和16B也有助于说明一种替代的阵列设计，其中相邻的器件被进行比较，共用沟槽的相对侧上的一个器件被用作虚设元件晶体管或参照器件。还有，参照器件可以全部被编程使其具有相同的初始传导状态。图16A说明了新颖的多状态元件反向的运行和编程。如图16A所示，在沟槽的一侧的晶体管801-1(如结合图11所述)因其各个漏线例如811-1的接地而受压。如图16A所示，在沟槽的相对侧上的晶体管801-2的漏线811-2处于浮动状态。电压被施加到现在被用作漏的位于沟槽底部共用的源线804(如结合图11所述)。如该电等效电路所示，相邻的(共用沟槽)/列相邻晶体管801-1和801-2共用栅807，连接到其上的例如多晶硅栅线的字线813的走向横越或垂直于包含例如811-1，811-2和804的比特线和源线的行。栅电压被施加到栅807。这里，多状态元件801-1将进行伴随的热电子注入并因此受压，热电子被注入和源区域802-1毗邻的元件栅绝缘体817。
图16B显示在经如此编程的多状态元件在正向的运行以及在例如每个元件有两个晶体管的差动元件实施例中发生的差动读出。为了读该状态，漏和源(或地)有正常的连接并确定多状态元件的传导性。也就是，漏线811-1和811-2有施加到其上的正常的正向电势。位于沟槽底部的共用源线804(如结合图11所述)接地并再次被用作源。以及，栅电压被施加到栅807。通过阅读本发明的说明，业内的普通熟练人士将理解，许多不同的电荷水平可以被编程进入和源区域802-1毗邻的栅绝缘体817并和参照元件或虚设元件802-2比较。这样，根据本发明的原理，多重比特可以储存在多状态元件上。
如上所述，这些新颖的多状态元件可以用于DRAM一类的阵列中。当从上看时，两个晶体管可占据4F平方的面积(F＝最小光刻特征尺寸)，或由一个晶体管构成的每个存储器元件利用了2F平方的面积。但现在每个晶体管存储很多比特，因此数据存储密度大大高于每1F平方单位面积1比特。用每个存储器晶体管的参照或虚设元件，其中参照晶体管紧密相邻，例如图16A和16B所示的实施例和图12显示的实施例相对，导致晶体管的更好的匹配特性，但是有更低的存储器密度。
在图17中根据本发明的原理说明了存储器器件。存储器器件940包含存储器阵列942，行和列解码器944，948和传感放大器电路946。存储器阵列942由根据本发明的原理形成的众多多状态元件900构成，其字线980和比特线960分别被共同排列成行和列。存储器阵列942的比特线960连接到传感放大器电路946，同时其字线980连接到行解码器944。寻址和控制信号在寻址/控制线961上输入到存储器器件940中并连接到列解码器948，传感放大器电路946和行解码器944，并除了其他功能外还被用于获得向存储器阵列942的读写访问。
列解码器948通过在列选择线962上的控制和列选择信号连接到传感放大器电路946。传感放大器电路946接收为存储器阵列942指定的输入数据并将从存储器阵列942读取的数据输出到输入/输出(I/O)数据线963上。通过激励字线980(通过行解码器944)从存储器阵列942的元件读取数据，字线980将所有相应于该字线的存储器元件连接到各个比特线960，比特线960限定了阵列的列。也激励了一个或多个比特线960。当一个具体的字线980和比特线960被激励时，连接到比特线列的传感放大器电路946探测和放大通过给出的多状态元件检测的传导信号，其中在读操作中，给出元件的源区域连接到接地的阵列板(未显示)，并通过测量经激励的比特线960和可以是未激励的比特线但是参照线之间的电势差转移到其比特线960。存储器器件传感放大器的操作在例如美国专利5627785，5280205和5042011中叙述，这些专利都被转让于Micron Technology Inc.，并通过引用而结合在本文中。
图18为利用根据本发明构成的多状态存储器元件1012的电系统或处理器基系统1000的框图。即多状态存储器元件1012利用如结合图2-4详尽解释和叙述的经修改的DRAM元件。处理器基系统1000可以是一个计算机系统，处理控制系统或任何其他应用处理器和相关存储器的系统。系统1000包括一个例如微处理器的在总线1020上和多状态存储器1012和I/O装置1008联通的中心处理单元(CPU)1002。必须指出总线1020可以是一系列在处理器基系统中普遍使用的总线和桥路，但仅为方便的目的，总线1020被显示为一根单总线。图中显示了第二I/O装置1010，但对于实施本发明是不必要的。处理器基系统1000也可以包括只读存储器(ROM)1014以及可以包括外围装置，诸如软盘驱动器1004和光盘(CD)ROM驱动器1006，在技术上众所周知，这些装置都在总线1020上和CPU 1002联通。
业内的熟练人士将理解，可以设置附加的电路和控制信号，存储器装置1000已经被简化以有助于突出本发明。至少一个NROM 1012中的多状态元件包括一个具有陷于和第一源/漏区域或源区域毗邻的栅绝缘体中的电荷的经编程的MOSFET，这样沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，其中Vt2大于Vt1，并且Vt2和源区域毗邻，因此经编程的MOSFET在减小的源漏电流下工作。
可以理解，图18显示的实施例说明了一个用于电子系统电路的实施例，其中应用了本发明的新颖的存储器元件。图18显示的对系统1000的说明旨在对于本发明的结构和电路的一种应用提供总体的理解，并不是作为对应用该新颖存储器元件结构的电子系统的元件和特征的全面的叙述。另外，本发明同样可应用于任何尺寸和类型的使用本发明的新颖存储器元件的存储器装置1000，并不限于上文的叙述。业内的普通熟练人士将理解，为了减少处理器和存储器装置之间的联通时间，这样的电子系统可以在单封装的处理单元中制造，或甚至可以在单半导体芯片上制造。
包含如本说明书中叙述的本发明的新颖存储器元件的各种应用包括在存储器模块，器件驱动器，功率模块，通讯调制解调器，处理器模块以及特殊应用模块中使用的电子系统，以及可以包括多层次多芯片的模块。这样的电路可以进一步为诸如时钟，电视，移动电话，个人计算机，汽车，工业控制系统，飞行器或其他的各种电子系统的次级元件。
结论
对于良好建立的DRAM技术和阵列的修改的应用将被用以提供非昂贵的存储器装置，如果信息在以后被转移到其他的媒介，例如CDROM上，这样的存储器装置可以被认为是一次性的。DRAM阵列结构的高密度将以每比特非常低成本地提供对许多数字数据或图象数据的储存。可以有很多各种应用，其中数据仅需被写有限次数，这些存储器的低成本将使其更有效率地正好利用新的存储器阵列以及处置老的存储器阵列，而不是如用电流闪存进行的工作那样试图擦除和重新利用这些阵列。新颖的多状态元件可以被用于DRAM类的阵列。当从上看时，两个晶体管可以占据4F平方的面积(F＝最小光刻特征尺寸)，或由一个晶体管构成的每个存储器元件利用2F平方的面积。但现在每个这样的晶体管可以储存很多比特，因此数据存储密度大大高于每1F平方单位面积的1比特。应用每个存储器晶体管的参照或虚设元件，其中参照晶体管紧密相邻，例如图16A和16B所示的实施例和图12显示的实施例相对，导致晶体管的更好的匹配特性，但是有更低的存储器密度。
应该理解，上文的叙述只是说明性的而不是限制性的。通过阅读上文的叙述，很多其他的实施例对于业内的熟练人士是显而易见的。因此本发明的范围将参照附后的权利要求以及这样的权利要求据以建立的等效物的全部范围而确定。

Claims (112)

1.一种制作设计成每一个F2储存至少一比特的存储器元件阵列的方法，包括：
掺杂半导体衬底的第一区域；
切割该衬底以提供具有基本垂直的边缘表面的边缘阵列，多对边缘表面互相面对并相隔和边缘阵列的节距的一半相等的距离；
掺杂各对边缘表面之间的第二区域；
在至少一些各别的边缘表面上设置每一个都提供电子存储器功能的各个结构；和
和第一和第二区域建立电接触。
2.如权利要求1所述的方法，其特征在于，其中设置包括：
在至少一些各别的边缘表面上形成ONO结构；和
在ONO结构上制作各自的栅。
3.如权利要求1所述的方法，其特征在于，其中设置包括：
在至少一些各别的边缘表面上形成ONO结构；和
在ONO结构上制作各自的栅，其中形成ONO结构包括：
从包括边缘表面的硅上生长二氧化硅；
在二氧化硅上形成氮化硅；和
在氮化硅上形成二氧化硅。
4.如权利要求1所述的方法，其特征在于，其中设置包括在各自的一些表面边缘上形成各自的多晶硅栅。
5.如权利要求1所述的方法，其特征在于，其中设置包括：
在表面边缘上形成第一栅电介质；
在第一栅电介质上形成浮动栅；在浮动栅上形成第二栅电介质；和
在第二栅电介质上形成控制栅。
6.如权利要求1所述的方法，其特征在于，其中设置包括设置各个结构，该结构包括每一个都设计成每栅储存多于一比特的栅。
7.如权利要求1所述的方法，其特征在于，其中设置包括：
在表面边缘上形成第一栅电介质；
在第一栅电介质上形成浮动栅，其中浮动栅设计成每浮动栅储存多于一比特；
在浮动栅上形成第二栅电介质；和
在第二栅电介质上形成控制栅。
8.如权利要求1所述的方法，其特征在于，其中设置包括：
在至少一些各别的边缘表面上形成ONO结构；和
在ONO结构上制作各自的栅，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
9.如权利要求1所述的方法，其特征在于，其中半导体衬底包括硅。
10.一种制作设计成每一个F2储存至少一比特的存储器元件阵列的方法，包括：
设置提供电子存储器功能的非水平结构，该结构之间相隔等于阵列的最小节距的一半的距离；和
与包括非水平结构的存储器元件建立电接触。
11.如权利要求10所述的方法，进一步包括：
切割该衬底以提供基本垂直的边缘表面的阵列，多对边缘表面互相面对并相隔和边缘阵列的最小节距的一半相等的距离；和
掺杂各对边缘表面之间的第二区域，其中：
设置包括在基本垂直的边缘表面上设置非水平结构；和
建立电接触包括和第一和第二区域以及非水平结构建立电接触。
12.如权利要求11所述的方法，其特征在于，其中在基本垂直的边缘表面上设置非水平结构包括：
在至少一些边缘表面上形成ONO结构；和
在ONO结构上制作各个栅，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
13.如权利要求11所述的方法，其特征在于，其中在基本垂直的边缘表面上设置非水平结构包括：
在至少一些边缘表面上形成ONO结构；和
在ONO结构上制作各自的栅。
14.如权利要求10所述的方法，其特征在于，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
15.如权利要求11所述的方法，其特征在于，其中设置非水平结构包括：
在边缘表面上形成第一栅电介质；
在第一栅电介质上形成浮动栅，其中浮动栅设计成每浮动栅储存多于一比特；
在浮动栅上形成第二栅电介质；和
在第二栅电介质上形成控制栅。
16.如权利要求11所述的方法，其特征在于，其中在基本垂直的边缘表面上设置非水平结构包括：
在表面边缘上形成第一栅电介质；
在第一栅电介质上形成浮动栅；
在浮动栅上形成第二栅电介质；和
在第二栅电介质上形成控制栅。
17.如权利要求11所述的方法，其特征在于，其中设置包括在表面边缘上形成各自的多晶硅栅。
18.如权利要求10所述的方法，其特征在于，其中设置包括形成各自的多晶硅栅。
19.如权利要求10所述的方法，其特征在于，其中设置包括设置一个设计成通过储存空穴提供电子存储器功能的结构。
20.如权利要求10所述的方法，其特征在于，其中设置非水平结构包括设置基本垂直的结构。
21.一种制作设计成每一个F2储存至少一比特的存储器元件阵列的方法，包括：
设置提供电子存储器功能的非水平结构，该结构之间相隔等于阵列的最小节距的一半的距离，其中提供电子存储器功能的结构设计为每个栅储存多于一个比特；和
与包括非水平结构的存储器元件建立电接触。
22.如权利要求21所述的方法，其特征在于，其中设置非水平结构包括设置基本垂直的结构。
23.一种设计成每一个F2储存至少一比特的存储器元件阵列，包括：
排列成行列的存储器元件，每一个行列都连接到各自的行列解码电路，其中每个存储器元件包括：
形成在半导体衬底表面上的第一掺杂区域；
在衬底中形成的提供基本垂直的边缘表面阵列的切口阵列，各对边缘表面互相面对以及相隔等于边缘表面阵列的节距的一半的距离；
形成在各对边缘表面之间的第二掺杂区域；
设置在至少一些各个边缘表面上，每一个都提供电子存储器功能的各个结构；和
与第一和第二区域以及和提供电子存储器功能的结构的电接触。
24.如权利要求23所述的阵列，其特征在于，其中每一个提供电子存储器功能的结构包括：
在至少一些各自的边缘表面上形成的ONO结构；和
在ONO结构上形成的各自的栅。
25.如权利要求23所述的阵列，其特征在于，其中每一个提供电子存储器功能的结构包括：
每一个都在至少一些各自的边缘表面上形成的ONO结构；和
在ONO结构上形成的各自的栅，其中ONO结构包括：
从包括边缘表面的硅上生长二氧化硅；
在二氧化硅上形成氮化硅；和
在氮化硅上形成二氧化硅。
26.如权利要求23所述的阵列，其特征在于，其中每一个提供电子存储器功能的结构包括在一些各自的表面边缘形成的各自的多晶硅栅。
27.如权利要求23所述的阵列，其特征在于，其中每一个提供电子存储器功能的结构包括：
在边缘表面上形成的第一栅电介质；
在第一栅电介质上形成的浮动栅；
在浮动栅上形成的第二栅电介质；和
在第二栅电介质上形成的控制栅。
28.如权利要求23所述的阵列，其特征在于，其中结构提供电子存储器功能，每一个电子存储器功能都包括每一个都设计成每栅储存多于一比特的结构。
29.如权利要求23所述的阵列，其特征在于，其中每一个提供电子存储器功能的结构包括：
在边缘表面上形成的第一栅电介质；
在第一栅电介质上形成的浮动栅，其中浮动栅设计成每浮动栅储存多于一比特；
在浮动栅上形成的第二栅电介质；和
在第二栅电介质上形成的控制栅。
30.如权利要求23所述的阵列，其特征在于，其中每一个提供电子存储器功能的结构包括：
在至少一些边缘表面上形成的ONO结构；和
在ONO结构上形成的各自的栅，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
31.如权利要求23所述的阵列，其特征在于，其中半导体衬底包括硅。
32.一种设计成每一个F2储存至少一比特的存储器元件阵列，包括：
排列成行列的存储器元件，每一个行列都连接到各自的行列解码电路，其中每个存储器元件包括：
相隔等于阵列的最小节距的一半的距离，提供电子存储器功能的基本垂直的结构；和
和包括基本垂直的结构的存储器元件的电接触。
33.如权利要求32所述的阵列，进一步包括：
在衬底中提供基本垂直的边缘表面的阵列的切口，多对边缘表面互相面对并相隔和边缘表面阵列的最小节距的一半相等的距离；和
在各对边缘表面之间形成的第二掺杂区域，其中：
基本垂直的结构形成在基本垂直的边缘表面上；和
电接触包括和第一和第二区域以及基本垂直的结构建立的电接触。
34.如权利要求33所述的阵列，其特征在于，其中基本垂直的边缘表面上的基本垂直的结构包括：
在至少一些边缘表面上形成的ONO结构；和
在ONO结构上形成的各自的栅，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
35.如权利要求33所述的阵列，其特征在于，其中基本垂直的边缘表面上设置基本垂直的结构包括：
在至少一些边缘表面上形成的ONO结构；和
在ONO结构上形成的各自的栅。
36.如权利要求32所述的阵列，其特征在于，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
37.如权利要求33所述的阵列，其特征在于，其中每个基本垂直的结构包括：
在边缘表面上形成的第一栅电介质；
在第一栅电介质上形成的浮动栅，其中浮动栅设计成每浮动栅储存多于一比特；
在浮动栅上形成的第二栅电介质；和
在第二栅电介质上形成的控制栅。
38.如权利要求33所述的阵列，其特征在于，其中在基本垂直的边缘表面上的每个基本垂直的结构包括：
在表面边缘上形成的第一栅电介质；
在第一栅电介质上形成的浮动栅；
在浮动栅上形成的第二栅电介质；和
在第二栅电介质上形成的控制栅。
39.如权利要求33所述的阵列，其特征在于，其中每一个基本垂直的结构包括各自形成在边缘表面上的多晶硅栅。
40.如权利要求32所述的阵列，其特征在于，其中基本垂直的结构包括各自的多晶硅栅。
41.如权利要求32所述的阵列，其特征在于，其中基本垂直的结构设计成通过储存空穴提供电子存储器功能。
42.一种设计成每一个F2储存至少一比特的存储器元件阵列，包括：
相隔等于阵列的最小节距的一半的距离，提供电子存储器功能的基本垂直的结构，其中提供电子存储器功能的结构设计成每栅储存多于一比特；和
和包括基本垂直结构的存储器元件的电接触。
43.一种编程设计成每F2储存至少一比特的存储器元件阵列中的存储器元件的方法，包括：
将第一电极连接到第一电势，其中第一电极连接到第一掺杂区域和第二掺杂区域中的一个区域，第一掺杂区域设置在半导体衬底表面上，第二掺杂区域设置在衬底表面上形成的众多沟槽中的一个沟槽的底表面上；
将第二电极连接到第二电势，其中第二电极连接到第一和第二掺杂区域中的另一个区域；
将第三电极连接到和众多基本垂直的结构中的一个结构毗邻形成的栅，每一个基本垂直的结构都提供电子存储器功能，相隔和第一和第二掺杂区域之间的众多沟槽的相对侧壁上的阵列的最小节距的一半相等的距离，其中提供电子存储器功能的结构设计成每栅储存多于一比特；和
在一个基本垂直的结构中储存电荷载流子。
44.如权利要求43所述的方法，其特征在于，其中基本垂直的结构包括ONO结构，电荷载流子包括电子，以及电荷载流子储存在毗邻第一和第二掺杂区域中的一个或另一个区域设置的ONO结构的边缘。
45.如权利要求43所述的方法，其特征在于，其中基本垂直的结构包括ONO结构，电荷载流子包括电子，以及其中ONO结构设计成能在毗邻第一和第二掺杂区域设置的ONO结构的至少一个边缘中储存电荷。
46.如权利要求43所述的方法，进一步包括将ONO结构暴露于对于去除储存在ONO结构中的电荷载流子有效的条件下。
47.如权利要求43所述的方法，其特征在于，其中将电荷载流子储存在一个基本垂直的结构中包括将电荷载流子储存在一个基本垂直的结构中的第一物理位置，以及进一步包括翻转第一和第二电势以将电荷载流子储存在一个基本垂直的结构中的第二物理位置。
48.一种设计成每一个F2储存至少一比特的存储器元件阵列，包括：
排列成行列的存储器元件，每一个行列都连接到各自的行列解码电路，其中每个存储器元件包括：
相隔等于阵列的最小节距的一半的距离，提供电子存储器功能的分离相隔结构；和
和包括分离相隔结构的存储器元件的电接触。
49.如权利要求48所述的阵列，其特征在于，其中分离相隔结构包括基本垂直的结构。
50.如权利要求49所述的阵列，进一步包括：
在衬底中提供基本垂直的边缘表面的阵列的切口，多对边缘表面互相面对并相隔和边缘表面阵列的最小节距的一半相等的距离；和
在各对边缘表面之间形成的第二掺杂区域，其中：
基本垂直的结构形成在基本垂直的边缘表面上；和
电接触包括和第一和第二区域以及基本垂直的结构建立的电接触。
51.如权利要求50所述的阵列，其特征在于，其中在基本垂直的边缘表面上的每一个基本垂直的基本垂直的结构包括：
在至少一些边缘表面上形成的ONO结构；和
在ONO结构上形成的各自的栅，其中提供电子存储器功能的结构设计成每栅储存多于一比特。
52.一种垂直多状态元件，包括：
从衬底向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)，所述MOSFET具有第一源/漏区域，第二源/漏区域，第一和第二源/漏区域之间的沟道区域，及由栅绝缘体与沟道区域分离的栅；
在毗邻垂直MOSFET的沟槽中形成的源线，其中第一源/漏区域连接到源线；
连接到第二源/漏区域的传输线；和
其中MOSFET为经编程的MOSFET，具有许多陷于和第一源/漏区域毗邻的栅绝缘体中的电荷水平中的一个水平，这样，沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，以及经编程的MOSFET在经减小的源漏电流下工作。
53.如权利要求52所述的多状态元件，其特征在于，其中MOSFET的第一源/漏区域包括源区域，以及MOSFET的第二源/漏区域包括漏区域。
54.如权利要求52所述的多状态元件，其特征在于，其中传输线包括比特线。
55.如权利要求52所述的多状态元件，其特征在于，其中许多陷于和第一源/漏区域毗邻的栅绝缘体中的电荷水平包括陷阱电子电荷。
56.如权利要求52所述的多状态元件，其特征在于，其中沟道中的第二电压阈值区域(Vt2)毗邻第一源/漏区域，以及其中沟道中的第一电压阈值区域(Vt1)毗邻第二源/漏区域。
57.如权利要求56所述的多状态元件，其特征在于，其中Vt2具有比Vt1更高的电压阈值。
58.如权利要求52所述的多状态元件，其特征在于，其中栅绝缘体具有大致10纳米(nm)的厚度。
59.如权利要求58所述的多状态元件，其特征在于，其中栅绝缘体包括从由湿氧化形成的二氧化硅(SiO2)，氧化氮化硅(SON)，富氧化硅(SRO)和氧化铝(Al2O3)的集合中选择的栅绝缘体。
60.一种垂直多状态元件，包括：
从衬底向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)，该MOSFET具有源区域，漏区域，源区域和漏区域之间的沟道区域，和由栅绝缘体和沟道区域分离的栅；
连接到栅的字线；
在毗邻垂直MOSFET的沟槽中形成的源线，其中源区域连接到源线；
连接到漏区域的比特线；和
其中MOSFET为经编程的MOSFET，具有许多陷于和源区域毗邻的栅绝缘体中的电荷水平，这样，沟道区域具有与漏区域毗邻的第一电压阈值区域(Vt1)和与源区域毗邻的第二电压阈值区域(Vt2)，Vt2具有比Vt1更高的电压阈值。
61.如权利要求60所述的多状态元件，其特征在于，其中栅绝缘体具有大致10纳米(nm)的厚度。
62.如权利要求61所述的多状态元件，其特征在于，其中栅绝缘体包括从富氧化铝硅绝缘体，含有硅微粒的富氧化硅，含有硅碳化物微粒的氧化硅绝缘体和氧化碳化硅绝缘体的集合中选择的栅绝缘体。
63.如权利要求60所述的多状态元件，其特征在于，其中栅绝缘体包括复合层。
64.如权利要求63所述的多状态元件，其特征在于，其中复合层包括从氧化硅-氧化铝(Al2O3)-氧化硅复合层，氧化硅-氧化碳化硅-氧化硅复合层的集合中选择的复合层。
65.如权利要求63所述的多状态元件，其特征在于，其中复合层包括一个复合层，或一个从硅(Si)，钛(Ti)和钽(Ta)的集合中选择的两种或多种材料的非化学计量的单层。
66.如权利要求60所述的多状态元件，其特征在于，其中栅绝缘体包括氧化-氮化-氧化(ONO)的多层。
67.一种存储器阵列，包括：
许多从衬底延伸并由沟槽分离的垂直多状态元件，其中每个垂直多状态元件包括第一源/漏区域，第二源/漏区域，第一和第二源/漏区域之间的沟道区域，和由栅绝缘体与沟道区域分离的栅；
许多沿存储器阵列的行连接到每个多状态元件的第二源/漏区域的比特线；
许多沿存储器阵列的列连接到每个多状态元件的栅的比特线；
许多源线，其中每个垂直多状态元件的第一源/漏区域在从衬底延伸的许多垂直多状态元件之间的沟槽中沿行连接到许多源线；和
其中至少一个多状态元件是经编程的MOSFET，具有许多陷于和第一源/漏区域毗邻的栅绝缘体中的电荷水平中的一个水平，这样，沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，经编程的MOSFET在经减小的源漏电流下工作。
68.如权利要求67所述的存储器阵列，其特征在于，其中许多陷于栅绝缘体中的电荷水平中的一个水平包括大致10个电子的毗邻源的电荷。
69.如权利要求67所述的存储器阵列，其特征在于，其中MOSFET的第一源/漏区域包括源区域，MOSFET的第二源/漏区域包括漏区域。
70.如权利要求67所述的存储器阵列，其特征在于，其中沟道中的第二电压阈值区域(Vt2)毗邻第一源/漏区域，以及其中沟道中的第一电压阈值区域(Vt1)毗邻第二源/漏区域，以及其中Vt2具有比Vt1更高的电压阈值。
71.如权利要求67所述的存储器阵列，其特征在于，其中每个多状态元件的栅绝缘体具有大致10纳米(nm)的厚度。
72.如权利要求71所述的存储器阵列，其特征在于，其中栅绝缘体包括从由湿氧化形成的二氧化硅(SiO2)，氧化氮化硅(SON)，和富氧化铝硅的集合中选择的栅绝缘体。
73.如权利要求71所述的存储器阵列，其特征在于，其中从衬底延伸的许多垂直多状态元件的工作等效于具有大大小于1.0光刻特征平方(1F2)的尺寸的晶体管。
74.一种存储器阵列，包括：
许多从衬底向外延伸并由许多沟槽分离的形成行列的垂直柱，其中许多垂直柱用作晶体管，晶体管包括第一源/漏区域，第二源/漏区域，第一和第二源/漏区域之间的沟道区域，和由沿垂直柱行在沟槽中的栅绝缘体与沟道区域分离的栅，其中沿毗邻垂直柱的列在沟槽的一侧包括一个作为多状态元件工作的晶体管，在沟槽的相对一侧包括一个作为参照元件工作的具有经编程的传导状态的晶体管；
许多沿存储器阵列的行连接到每个晶体管的第二源/漏区域的比特线；
许多沿存储器阵列的列连接到每个晶体管的栅的字线；
许多形成在垂直柱的行之间的沟槽底部并沿垂直柱的行连接到每个晶体管的第一源/漏区域的源线，其中沿垂直柱的列，在毗邻垂直柱的列中的每个晶体管的第一源/漏区域连接到在共用沟槽中的源线，这样多状态元件和参照元件晶体管共享共用源线；且
其中，至少多状态元件晶体管中的一个是具有陷于多个邻近第一源/漏区域的栅绝缘体中的电荷水平的经编程的MOSFET，这样该晶体管的沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，经编程的MOSFET在经减小的源漏电流下工作。
75.如权利要求74所述的存储器阵列，其特征在于，其中形成在垂直柱的行之间的沟槽底部的许多源线包括在沟槽底部经注入的掺杂区域。
76.如权利要求74所述的存储器阵列，其特征在于，其中许多陷于栅绝缘体中的电荷水平中的一个水平包括大致10个电子的和源毗邻的电荷。
77.如权利要求74所述的存储器阵列，其特征在于，其中沟道中的第二电压阈值区域(Vt2)毗邻第一源/漏区域，以及其中沟道中的第一电压阈值区域(Vt1)毗邻第二源/漏区域，以及其中Vt2具有比Vt1更高的电压阈值。
78.如权利要求74所述的存储器阵列，其特征在于，其中每个多状态元件晶体管的栅绝缘体有大致10纳米(nm)的厚度。
79.如权利要求78所述的存储器阵列，其特征在于，其中每个多状态元件晶体管的栅绝缘体包括从由湿氧化形成的二氧化硅(SiO2)，氧化氮化硅(SON)，和富氧化铝硅的集合中选择的栅绝缘体。
80.如权利要求74所述的存储器阵列，其特征在于，其中每个多状态元件晶体管的工作等效于具有大大小于1.0光刻特征平方(1F2)的尺寸的晶体管。
81.一种存储器器件，包括：
存储器阵列，其中存储器阵列包括从衬底向外延伸并由沟槽分离的许多垂直多状态元件，其中每个多状态元件包括源区域，漏区域，源漏区域之间的沟道区域和由栅绝缘体和沟道区域分离的栅；
许多沿存储器阵列的行连接到每个垂直多状态元件的漏区域的比特线；
许多沿存储器阵列的列连接到每个垂直多状态元件的栅的字线；
许多源线，其中每个垂直多状态元件的第一源/漏区域沿行连接到在从衬底延伸的许多垂直多状态元件之间的沟槽中的许多源线；
连接到许多字线的字线寻址解码器；
连接到许多比特线的比特线寻址解码器；
连接到许多比特线的传感放大器，其中每个传感放大器进一步连接到许多具有经编程的传导状态的参照元件；和
其中至少一个多状态元件是经编程的MOSFET，具有一个或多个陷于和源区域毗邻的栅绝缘体中的电荷水平，这样，沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，经编程的MOSFET在经减小的源漏电流下工作。
82.如权利要求81所述的存储器器件，其特征在于，其中一个或多个陷于栅绝缘体中的电荷水平包括大致为10个电子的和源毗邻的电荷。
83.如权利要求81所述的存储器器件，其特征在于，其中沟道中的第二电压阈值区域(Vt2)毗邻源区域，以及其中沟道中的第一电压阈值区域(Vt1)毗邻漏区域，以及其中Vt2具有比Vt1更高的电压阈值。
84.如权利要求83所述的存储器器件，其特征在于，其中每个多状态元件晶体管的栅绝缘体包括氧化-氮化-氧化(ONO)绝缘体。
85.如权利要求84所述的存储器器件，其特征在于，其中每个多状态元件的栅绝缘体具有大致10纳米(nm)的厚度。
86.如权利要求81所述的存储器器件，其特征在于，其中每一个字线寻址解码器和比特线寻址解码器包括常规制造的MOSFET晶体管，具有由二氧化硅(SiO2)形成的薄栅绝缘体。
87.如权利要求81所述的存储器器件，其特征在于，其中传感放大器包括常规制造的MOSFET晶体管，具有由二氧化硅(SiO2)形成的薄栅绝缘体。
88.一种电子系统，包括：
处理器；和
连接到处理器的存储装置，其中存储装置包括一个存储器阵列，该存储器阵列包括：
许多从衬底向外延伸并由许多沟槽分离的形成行列的垂直柱，其中许多垂直柱用作晶体管，晶体管包括第一源/漏区域，第二源/漏区域，第一和第二源/漏区域之间的沟道区域，和由沿垂直柱行在沟槽中的栅绝缘体与沟道区域分离的栅，其中沿毗邻垂直柱的列在沟槽的一侧包括一个作为多状态元件工作的晶体管，在沟槽的相对一侧包括一个作为参照元件工作的具有经编程的传导状态的晶体管；
许多沿存储器阵列的行连接到每个晶体管的第二源/漏区域的比特线；
许多沿存储器阵列的列连接到每个晶体管的栅的字线；
许多形成在垂直柱的行之间的沟槽底部并沿垂直柱的行连接到每个晶体管的第一源/漏区域的源线，其中沿垂直柱的列，在毗邻垂直柱的列中的每个晶体管的第一源/漏区域连接到在共用沟槽中的源线，这样多状态元件晶体管和参照元件晶体管共用一个公共源线；和
其中至少一个多状态元件是经编程的MOSFET，具有陷于和第一源/漏区域毗邻的栅绝缘体中的许多电荷水平中的一个水平，这样，晶体管的沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，经编程的MOSFET在经减小的源漏电流下工作。
89.如权利要求88所述的电子系统，其特征在于，其中陷于栅绝缘体中的许多电荷水平中的一个水平包括大致10个电子的电荷。
90.如权利要求88所述的电子系统，其特征在于，其中每个多状态元件晶体管的栅绝缘体包括从由湿氧化形成的二氧化硅(SiO2)，氧化氮化硅(SON)，和富氧化铝硅的集合中选择的栅绝缘体。
91.如权利要求88所述的电子系统，其特征在于，其中每个多状态元件晶体管的栅绝缘体包括氧化-氮化-氧化(ONO)绝缘体。
92.如权利要求88所述的电子系统，其特征在于，其中每个多状态元件晶体管的工作等效于具有大大小于1.0光刻特征平方(1F2)的尺寸的晶体管。
93.如权利要求88所述的电子系统，其特征在于，其中，在读操作中，共用一个沟槽的毗邻垂直柱的两个列的源线连接到地电势，共用一个沟槽的毗邻垂直柱列的漏区域预先充电到VDD电压的几分之一，每一个共用一个沟槽的毗邻垂直柱列的栅被寻址，因此多状态元件晶体管的传导状态可以和参照元件的传导状态比较。
94.如权利要求88所述的电子系统，其特征在于，其中，在写操作中，共用一个沟槽的毗邻垂直柱的两个列的源线被加上大于VDD电压的偏压，共用一个沟槽的毗邻垂直柱列的一个漏区域连接到地电势，每一个共用一个沟槽的毗邻垂直柱列的栅被用源线电势寻址。
95.一种运行存储器的方法，包括：
以反向编程DRAM阵列中的一个或多个从衬底向外延伸并由沟槽分离的垂直MOSFET，DRAM阵列中的每个MOSFET包括源区域，漏区域，源漏区域之间的沟道区域，和由沟槽中的栅绝缘体与沟道区域分离的栅，其中DRAM阵列包括许多形成在沟槽底部垂直MOSFET行之间并沿垂直MOSFET的行连接到每个晶体管的源区域的源线，其中沿垂直MOSFET的列，每个毗邻垂直MOSFET的列的源区域连接到共用沟槽中的源线，并且其中DRAM阵列包括许多沿DRAM阵列中的行连接到漏区域的比特线，并且其中以反向编程一个或多个MOSFET包括：
将第一电压势施加到垂直MOSFET的漏区域；
将第二电压势施加到垂直MOSFET的源区域；
将栅电势施加到垂直MOSFET的栅；和
其中将第一，第二电压势和栅电势施加到一个或多个垂直MOSFET包括产生进入一个或多个MOSFET的毗邻源区域的栅绝缘体中的热电子注入，因此该一个或多个垂直MOSFET就成为具有许多陷于栅绝缘体的电荷水平中的一个水平的经编程的MOSFET，这样经编程的MOSFET在经减小的源漏电流下正向工作。
96.如权利要求95所述的方法，其特征在于，其中将第一电压势施加到垂直MOSFET的漏区域包括将垂直MOSFET的漏区域接地。
97.如权利要求95所述的方法，其特征在于，其中将第二电压势施加到源区域包括将高电压势(VDD)施加到连接到源区域的源线上。
98.如权利要求95所述的方法，其特征在于，其中将栅电势施加到垂直MOSFET的栅包括为了在垂直MOSFET的源漏区域之间产生传导沟道而将栅电势施加到栅。
99.如权利要求95所述的方法，其特征在于，其中该方法进一步包括通过正向运行经寻址的垂直MOSFET而读取DRAM阵列中的一个或多个垂直MOSFET，其中正向运行垂直MOSFET包括：
将共用一个沟槽的两个毗邻垂直柱列的源线接地；
将共用一个沟槽的毗邻垂直柱列的漏区域预充电到VDD电压的几分之一；和
将大致1.0伏的栅电势施加到共用一个沟槽的每个毗邻垂直柱列的栅，因此经寻址的垂直MOSFET的传导状态可以和参照元件的传导状态比较。
100.如权利要求95所述的方法，其特征在于，其中产生热电子注入一个或多个垂直MOSFET的和源区域毗邻的栅绝缘体包括产生毗邻漏区域的第一阈值电压区域(Vt1)和产生毗邻源区域的第二阈值电压区域(Vt2)。
101.如权利要求95所述的方法，其特征在于，其中产生热电子注入一个或多个垂直MOSFET的和源区域毗邻的栅绝缘体包括改变垂直MOSFET的和源毗邻的阈值电压约0.16伏。
102.一种多状态存储器的方法，包括：
以反向写一个或DRAM阵列中排列成行列并由沟槽分离的多个从衬底向外延伸的垂直MOSFET，其中DRAM阵列中的每个MOSFET包括源区域，漏区域，源漏区域之间的沟道区域和由沟槽中的栅绝缘体和沟道区域分离的栅，其中DRAM阵列包括许多形成在垂直MOSFET行之间沟槽底部，并沿垂直MOSFET的行连接到每个晶体管的源区域的源线，其中沿垂直MOSFET的列，每个相邻垂直MOSFET的列的源区域连接到共用沟槽中的源线，以及其中DRAM阵列包括许多沿DRAM阵列的行连接到漏区域的比特线，以及其中以反方向编程一个或多个垂直MOSFET包括：
向共用一个沟槽的两列相邻的垂直MOSFET的源线加上高于VDD电压的偏压；
把连接到将要编程的垂直MOSFET中的两列相邻的垂直MOSFET的漏区域中的一个漏区域的比特线接地；
向两列相邻的垂直MOSFET中的每一列的栅施加栅电势，以产生热电子注入将要编程的垂直MOSFET的和源区域毗邻的栅绝缘体，使经寻址的MOSFET成为经编程的MOSFET并将以经减小的源漏电流在正向工作。
以正向读DRAM阵列中的一个或多个垂直MOSFET，其中以正向读一个或多个MOSFET包括：
将共用一个沟槽的两列垂直MOSFET的源线接地；
将共用一个沟槽的两列相邻垂直MOSFET的漏区域预充电到VDD电压的几分之一；和
向共用一个沟槽的两列相邻的垂直MOSFET中的每一列的栅施加约1.0伏的栅电势，这样经寻址的垂直MOSFET的传导状态可以和参照元件的传导状态比较。
103.如权利要求102所述的方法，其特征在于，其中产生热电子注入经寻址的垂直MOSFET的和源区域毗邻的栅绝缘体包括产生毗邻漏区域的第一阈值电压区域(Vt1)和产生毗邻源区域的第二阈值电压区域(Vt2)，其中Vt2大于Vt1。
104.如权利要求102所述的方法，其特征在于，其中产生热电子注入经寻址的垂直MOSFET的和源区域毗邻的栅绝缘体包括改变MOSFET的和源毗邻的阈值电压约0.16伏。
105.如权利要求102所述的方法，其特征在于，其中产生热电子注入经寻址的垂直MOSFET的和源区域毗邻的栅绝缘体包括将储存的约10个电子的电荷陷于经寻址的MOSFET的毗邻源的栅绝缘体中。
106.如权利要求102所述的方法，其特征在于，其中以正向读一个或多个MOSFET包括用传感放大器探测经寻址的MOSFET是否是经编程的MOSFET，其中当寻址超过约10ns时，经编程的MOSFET将显示约4.0μA的综合漏电流的改变。
107.一种形成多状态存储器阵列的方法，包括：
形成许多从衬底向外延伸的排成行列并由许多沟槽分离的垂直柱，其中许多垂直柱用作包括第一源/漏区域，第二源/漏区域，第一和第二源/漏区域之间的沟道区域，和由沿垂直柱行的沟槽中的栅绝缘体和沟道区域分离的栅的晶体管，其中沿垂直柱列，相邻的垂直柱包括一个在沟槽的一侧上作为多状态元件工作的晶体管，和一个在沟槽的相对侧上作为具有经编程的传导状态的参照元件工作的晶体管；
形成许多沿存储器阵列的行连接到每个晶体管的第二源/漏区域的比特线；
形成许多沿存储器阵列的列连接到每个晶体管的栅的字线；
形成许多形成在垂直柱行之间的沟槽底部并沿垂直柱行连接到每个晶体管的第一源/漏区域的源线，其中沿垂直柱的列，在相邻垂直柱的列中的每个晶体管的第一源/漏区域连接到共用沟槽中的源线，这样多状态元件晶体管和参照元件晶体管共用一根共同的源线；和
其中许多垂直柱能通过向源线施加高于VDD电压的偏压，将比特线接地和由字线寻址选择栅而以反向编程以具有许多陷于和第一源/漏区域毗邻的栅绝缘体中的电荷水平中的一个水平。
108.如权利要求107所述的方法，其特征在于，其中形成许多形成在垂直柱行之间的沟槽底部的源线包括注入沟槽底部的掺杂区域。
109.如权利要求107所述的方法，其特征在于，其中在沿垂直柱行的沟槽中的沟道区域上形成栅绝缘体中，该方法包括形成具有至少10纳米(nm)厚度的栅绝缘体。
110.如权利要求107所述的方法，其特征在于，其中在沿垂直柱行的沟槽中的沟道区域上形成栅绝缘体中，该方法包括形成从由湿氧化形成的二氧化硅(SiO2)，氧化氮化硅(SON)和富氧化铝硅的集合中选择的栅绝缘体。
111.如权利要求107所述的方法，其特征在于，其中在沿垂直柱行的沟槽中的沟道区域上形成栅绝缘体中，该方法包括形成氧化硅-氮化硅-氧化硅绝缘体。
112.如权利要求107所述的方法，其特征在于，其中形成许多从衬底向外延伸，由许多沟槽分离的排列成行列的用作晶体管垂直柱，包括形成许多具有储存密度的垂直柱，其密度大大高于每一个1.0光刻特征平方(1F2)单位面积储存1比特。
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