CN1675838A - 包含计数器和减小尺寸的双向延迟线的同步镜像延迟(smd)电路及方法 - Google Patents

Abstract

同步镜像延迟(600)包含耦合到双向延迟线(602)的模拟延迟线(610)。在操作时，输入时钟信号的初始沿经由模拟延迟线施加到双向延迟线上。同步镜像延迟(SMD)之后以前向延迟模式进行操作，来以前向或后向模式交替操作双向延迟线，以经由双向延迟线来传送输入时钟信号的初始沿，并且通过前向延迟来延迟输入时钟信号的初始沿。响应于输入时钟信号之随后的沿，SMD反映出输入时钟信号再前向模式期间经由双向延迟线进行的传送，并且进一步通过基本上等于前向延迟的后向延迟来延迟输入时钟信号的初始沿。

Description

包含计数器和减小尺寸的双向延迟线 的同步镜像延迟(SMID)电路及方法

技术领域

本发明一般涉及集成电路，以及更具体地涉及使在集成电路中产生的内部时钟信号和施加到该集成电路上的外部时钟信号同步。

背景技术

在同步集成电路中，集成电路通过外部时钟信号来计时，并且在预定的时间执行操作，其中所述的预定时间与所施加的时钟信号的上升和下降沿有关。同步集成电路的例子包括同步存储设备，例如，同步动态随机存取存储器(SDRAM)、同步静态随机存取存储器(SSRAM)、以及比如SLDRAM和RDRAM的盒式存储器，以及还包括其它类型的集成电路，例如，微处理器。通过外部时钟信号来确定同步存储设备的外部信号的定时，并且通常必须使存储设备内的操作与外部操作同步。例如，命令与外部时钟信号同步地放置在存储设备的命令总线上，并且存储设备必须在适当的时间锁存这些命令，以成功地获取这些命令。为了锁存所施加的命令，响应于外部时钟信号，来形成内部时钟信号，并且内部时钟信号通常被施加到包含在存储设备中的锁存器上，由此使这些命令记录在锁存器中。必须使内部时钟信号和外部时钟信号同步，以确保内部时钟信号在适当的时间对锁存器进行计时，以成功地获取这些命令。

在当前描述中，“外部”用来表示在存储设备外的信号以及操作，以及“内部”用来表示在存储设备内的信号以及操作。此外，虽然当前描述针对同步存储设备，但是在这里所描述的原理同样可适用于其它类型的同步集成电路。

在存储设备中用于产生内部时钟信号的内部电路必然引入一些时间延迟，促使内部时钟信号相对于外部时钟信号发生相移。只要相移是最小的，存储设备内的定时可以容易地与外部定时同步。为提高施加命令的速率以及数据传送到存储设备和从存储设备传送出的速率，增加了外部时钟信号的频率，并且在现代同步存储器中，该频率超过了100MHZ。但是，随着外部时钟信号的频率增加，由内部电路引入的时间延迟变得更加显著。这是因为：随着外部时钟信号的频率增加，信号的周期减小，这样即使由内部电路引入的很小延迟都对应于内部和外部时钟信号之间显著的相移。结果，在内部时钟信号对锁存器计时之前，施加到存储设备上的命令可能不再是有效的。

正如本领域所属人员所意识到的那样，为了使现代存储设备中外部和内部时钟信号同步，人们已经考虑并利用了多种不同的方法，包括延迟锁定环路(DLL)、锁相环路(PLL)、以及同步镜像延迟(SMD)。正如在此所使用的，术语“同步的”包括同时发生的多个信号以及彼此相对具有期望延迟的多个信号。图1是常规的SMD100的功能性方框图，该SMD100接收一个施加的时钟信号CLK，并且响应于该CLK信号，产生一个同步时钟信号CLKSYNC，其中该CLKSYNC信号与CLK信号同步。SMD100包括一个输入缓冲器102，该输入缓冲器102用于接收CLK信号，并且响应于CLK信号，产生一个缓冲时钟信号CLKBUF。CLKBUF信号相对于CLK信号具有一个延迟D1，其中D1对应于输入缓冲器的固有传送延迟。

模拟延迟线(model delay line)104接收CLKBUF信号，并且产生相对于CLKBUF信号具有模拟延迟D1+D2的前向延迟的时钟信号FDCLK。正如以下将要更加详细地说明的那样，模拟延迟D1和D2模拟由输入缓冲器102引入的延迟D1以及由输出缓冲器106引入的延迟D2，其中输出缓冲器106产生CLKSYNC信号。FDCLK信号经由一个前向延迟线108来传送，其中前向延迟线108包含串联耦合的多个单位延迟110A-N，每个单位延迟从前一单位延迟接收一个输入信号，并且产生相对于输入信号具有一单位延迟UD的输出信号。例如，正如单位延迟110A所表示的那样，单位延迟110A-N的每一个都可以是一个反相器，其中反相器引入对应于反相器的传送延迟的单位延迟UD。正如单位延迟110A中的反相器的方向所表示的那样，在前向延迟线104中，在图1中FDCLK信号经由单位延迟110A-N从左向右传送。前向延迟线108包括多个输出112A-N，其中输出112A-N的每一个都分别地耦合到来自相应单位延迟110A-N的输出。在FDCLK信号经由多个单位延迟110A-N传送时，当该信号呈现在各个输出112A-N上时，该信号被指定为一个延迟的前向时钟信号DFDCLK。

后向延迟线114包括串联耦合的多个单位延迟116A-N，正如前面对前向延迟线108的描述一样。然而，代替象前向延迟线108一样从单位延迟116A-N提供输出，后向延迟线114具有多个输入118A-N，每个输入分别耦合到相应单位延迟116A-N的输入。镜像控制器120耦合到前向延迟线108的输出112A-N和后向延迟线114的输入118A-N。响应于CLKBUF信号的上升沿，镜像控制器120从前向延迟线108中相应的单位延迟110A-N将DFDCLK信号施加到后向延迟线114中相应的单位延迟116A-N的输入。例如，如果FDCLK信号已传送到单位延迟110J的输出，则镜像控制器120将在单位延迟110J的输出上的DFDCLK信号输出到后向延迟线114中单位延迟116J的输入。DFDCLK信号经由后向延迟线114中相应的单位延迟116A-N，并且经由所有的单位延迟向单位延迟左侧传送，以及从后向延迟线114输出，作为一个延迟的时钟信号CLKDEL。这样，正如单位延迟116A中反相器的方向所表示的那样，在后向延迟线114中，在图1中，DFDCLK信号经由多个单位延迟116A-N从右向左传送。输出缓冲器106接收CLKDEL信号，并且响应于CLKDEL信号，产生CLKSYNC，其中CLKSYNC被输出缓冲器引入的延迟D2所延迟。正如图1中通过虚线所描述的那样，输出缓冲器106可以对应一个数据驱动器，该数据驱动器用于接收数据信号DQX，以及响应于通过CLKDEL信号计时，输出该数据信号，正如本领域技术人员所意识到的那样。

现在，参照图1和图2所示的信号时序图来更详细地描述SMD100在使CLKSYNC信号与CLK信号同步时的总操作，其中图2描述了由SMD在操作期间所产生的各种信号。在图2所示例子中，CLK信号的初始上升沿出现在时间T0。在响应于在时间T0的CLK信号的上升沿，在延迟D1之后的时间T1，输入缓冲器102驱动CLKBUF信号处于高位，其中CLKBUF信号的该初始上升沿被指定为CLKBUF信号的N沿。响应于在时间T1的CLKBUF信号的上升沿转变，在模拟延迟D1+D2之后的时间T2，模拟延迟线104驱动FDCLK信号处于高位。FDCLK信号之后经由前向延迟线108中多个单位延迟110A-N进行传送，直至CLKBUF信号的下一个上升沿N+1在时间T3施加到镜像控制器120。在时间T3，前向延迟线108利用一个等于TCK-(D1+D2)的前向延迟FD来延迟FDCLK信号，其中TCK是CLK信号的周期。这是因为：正如图2所示的那样，在时间T2的FDCLK信号的初始上升沿之后的TCK-(D1+D2)，发生CLKBUF信号的下一个上升沿。

响应于CLKBUF信号在时间T3的上升沿，镜像控制器120将来自前向延迟线108中适当的单位延迟110A-N之输出的FDCLK信号施加到后向延迟线114中的相应输入118A-N。例如，假设延迟TCK-(D1+D2)等于十一个单位延迟UD，以便镜像控制器120接收来自前向延迟线108中单位延迟110K的输出112K的DFDCLK信号。在这种情况下，镜像控制器120将DFDCLK信号施加到后向延迟线114中单位延迟116K的输入118K。在图2中其作为DFDCLK信号在时间T3的一个上升沿来描述。

DFDCLK信号之后经由后向延迟线114中多个适当的单位延迟116A-N进行传送，并且在时间T4，后向延迟线114响应于所施加的DFDCLK信号，驱动CLKDEL信号处于高位(high)。在时间T4，后向延迟线114利用一个等于TCK-(D1+D2)的后向延迟BD来延迟CLKDEL信号，其中后向延迟BD等于前向延迟线108的前向延迟FD。这是因为，正如FDCLK信号在前向延迟线108中单位延迟110A-N中所做的那样，DFDCLK信号经由后向延迟线114中相同数目的单位延迟116A-N进行传送，这正如本领域技术人员所意识到的那样。CLKDEL信号在时间T4的全部延迟等于D1+D1+D2+TCK-(D1+D2)+TCK-(D1+D2)，其等于2TCK-D2。这样，在CLK信号在时间T5的下一个上升沿之前的输出缓冲器106的延迟D2，出现CLKDEL信号在时间T4的上升沿。响应于时间T4的CLKDEL信号，输出缓冲器106驱动CLKSYNC信号在时间T5处于高位，并且与CLK信号的上升沿同步。这样，SMD100产生了上升沿与CLK信号的上升沿同步的CLKSYNC信号。

在SMD100中，尽管输入缓冲器102和输出缓冲器106都作为一个单独的组件来描述，但每个都表示SMD100的输入与输出之间所有组件和相关延迟。这样，输入缓冲器106表示了接收CLK信号的输入和模拟延迟线104的输入之间所有组件的延迟D1，并且输出缓冲器106表示后向延迟线114的输出和形成CLKSYNC信号的输出之间所有组件的延迟D2，这正如本领域技术人员所意识到的那样。

在SMD100中，前向以及后向延迟线108、114每个包含相同数目的单位延迟110A-N、116A-N。大量的单位延迟110A-N、116A-N能够为SMD100提供产生前向和后向延迟FD、BD时更好的分辨率，其中前向和后向延迟FD、BD在之后将共同称作可变延迟VD(例如：VD＝FD+BD)。SMD100的分辨率是最小的延迟增量，其可以增加到可变延迟以及从可变延迟VD中减去，其中该可变延迟等于SMD100中的单位延迟110A-N、116A-N的单位延迟UD的两倍。更好的分辨率意味着将使CLK信号和CLKSYNC信号合理地同步，这正如本领域技术人员所意识到的那样。另外，前向和后向延迟线108、114必须能够共同提供一个最大可变延迟VD，其相应于在SMD100被指定操作的频率范围内具有最小频率的CLK信号。这是因为，前向和后向延迟线108、114必须各自提供一个TCK-(D1+D2)的延迟，当CLK信号的周期TCK最大时，其具有最大值，这出现在CLK信号的最小频率处。

在图3中，描述了一种用于减小尺寸以及延迟线108、114所消耗功率的方法，其中图3描述一个包含双向延迟线302的SMD300，该双向延迟线302用于产生所需延迟，使同步的时钟信号CLKSYNC与所施加的时钟信号CLK同步。SMD300包括一个输入缓冲器304、一个延迟线306、以及输出缓冲器308，它们的操作方式与前面对图1所示SMD100的相应组件所描述的相同，并且因此出于简洁起见，这些组件将不再详细描述。双向延迟线302包含多个单位延迟310A-N，这些单位延迟以前向延迟模式进行操作，以接收来自模拟延迟线306的前向延迟的时钟信号FDCLK，并且利用一个单位延迟TPD，在该信号在前向方向上经由各单位延迟(在图3中从左到右)进行传送时顺序延迟该信号。FDCLK信号在前向方向上经由多个单位延迟310A-N继续传送，直到从控制电路312接收到反射信号REF。响应于REF信号，双向延迟线302开始以后向延迟模式进行操作，并且颠倒正在传送的FDCLK信号的方向，其中该信号在后向方向上经由单位延迟310A-N(在图3中从右到左)开始传送。再次，当FDCLK信号在向后方向上经由单位延迟310A-N传送时，每个单位延迟都利用单位延迟TPD来延迟该信号，直到该信号作为一个延迟的时钟信号CLKDEL从单位延迟310A输出。FDCLK信号在前向和后向模式中都经由相同数目的单位延迟310A-N进行传送。

在操作时，CLK信号的初始上升沿经由输入缓冲器304以及模拟延迟线306进行传送，以产生一个输入到双向延迟线302的单位延迟310A的FDCLK信号的初始上升沿。在以下描述中，为了便于描述，经由双向延迟线302传送的FDCLK信号的沿可以简单地称作经由双向延迟线进行传送的FDCLK信号。FDCLK信号在前向方向上经由多个单位延迟310A-N继续传送，直到来自输入缓冲器304的CLKBUF信号的一个随后的上升沿被施加到控制电路312。响应于FDCLK信号的随后的上升沿，控制电路312将一个有效(active)REF信号施加到双向延迟线302，其中该双向延迟线反过来响应于REF信号，开始以后向模式进行操作。请注意，在这点上，正如图3所示，由双向延迟线302引入的延迟等于一个等于TCK-(D1+D2)的前向延迟FD。FDCLK信号之后在后向方向上经由单位延迟310A-N进行传送，直到该信号从单位延迟310A输出，作为CLKDEL信号。双向延迟线302利用一个大约等于TCK-(D1+D2)的前向延迟FD的后向延迟BD在后向方向上延迟FDCLK信号。响应于CLKDEL信号，输出缓冲器308产生与CLK信号同步的CLKSYNC信号，更具体地，在图3所示简化的实施例中，CLKSYNC信号的交替的上升沿与CLK信号的相应的上升沿同步。

图4描述了图3所示双向延迟线302的一个实施例，并且更详细的描述了单位延迟310A-N。如图示，单位延迟310A-N的每一个都包含第一组串联的P沟道金属氧化物半导体(PMOS)和N沟道金属氧化物半导体(NMOS)晶体管402-408，并且它们连接到第二组串联的PMOS和NMOS晶体管410-416。当PMOS晶体管410和NMOS晶体管418接收到一个后向控制信号BWD时，各单位延迟310A-N中的PMOS晶体管402和NMOS晶体管408接收到一个前向控制信号FWD。FWD和BWD是高位有效(active high)并且是互补的信号，意味着当FWD信号处于高位时BWD信号处于低位，以及当BWD信号处于高位时FWD信号处于低位。在各单位延迟310A-N中，晶体管406从前面单位延迟的一个前向输出节点418接收一个前向输入信号FA-FN-1，同时单位延迟310A接收FDCLK信号，作为施加到晶体管406的前向输入信号。另外，单位延迟310A-N中的每一个晶体管414从随后的单位延迟的一个后向输出节点420接收一个后向输入信号BB-BN+1，同时单位延迟310A的后向输出节点420提供CLKDEL信号。另外，在最后一个单位延迟310N中，前向输出节点418可以耦合到晶体管414的栅极，以便施加前向输入信号FN，作为单位延迟310N中的后向输入信号BN+1。

现在，通过参照图5所示的信号时序图来更详细地描述图4所示的双向延迟线302的操作，其中图5描述了在以前向和后向模式操作期间双向延迟线中的各种信号。在双向延迟线302开始延迟FDCLK信号的操作之前，延迟线以初始化模式进行操作，以便预充电各种信号到期望值。为了将双向延迟线302置于初始化模式，控制电路312(图3)驱动BWD信号高位有效(active high)，驱动FWD低位无效(inactive1ow)，并且将一个高位的前向输入信号BN+1施加到最后的单位延迟310N。响应于这些信号，双向延迟线302对节点420进行预充电，并且因此，CLKDEL和BB-BN信号处于高位，以及对节点418进行预充电，并且因此，FA-FN-1信号处于低位，正如现在所详细的描述的那样。在以下描述中，将描述BB-BN和FA-FN-1信号，作为被预先充电处于高位或者低位，这意味着相应节点418、420或者充电或者放电，以驱动相应的BB-BN和FA-FN-1信号到所期望的电压电平，正如本领域技术人员所意识到的那样。

在初始化模式期间，响应于高位有效的BWD信号，单位延迟310A-N每一个中的晶体管410和416分别转至OFF(断开)和ON(接通)，并且响应于低位无效的FWD信号，晶体管402和408分别转向ON(接通)和OFF(断开)。从单位延迟310N开始，高位的BN+1信号接通晶体管414，该晶体管反过来预充电，使FN信号处于低电位，并且接通晶体管404。现在晶体管402、404两者都被接通，预先充电使BN信号处于高位。响应于高位的BN信号，单位延迟310N-1(未显示)中的晶体管414接通。此时，单位延迟310N-1中的晶体管414和416两者都被接通，预先充电使FN-1信号处于低位。这个低位的FN-1信号使单位延迟310N-1中的晶体管404接通，并且接通的晶体管402、404预先充电使BN-1信号处于高电位。该信号依照这样的方式经由单位延迟310A-N进行传送，直至来自单位延迟310B的BB信号被预先充电处于高位，接通单位延迟310A中的晶体管414、416，并且预先充电使FA信号处于低位，这反过来经由接通的晶体管402、404驱动CLKDEL信号处于高位。此时，双向延迟线30被初始化，已经预先充电使FA-FN-1信号处于低位，以及使CLKDEL信号和BB-BN信号处于高位。在图5所示时间T0之前，CLKDEL、FA-FE、以及BB-BF信号都显示为它们预充电的电平。

在双向延迟线302初始化之后以及在时间T0之前，控制电路312分别驱动FWD和BWD信号处于高位和低位，以在CLK信号的一个上升沿来临时，将延迟线置于一个前向延迟的操作模式。在时间T0，CLK信号的一个上升沿被施加到输入缓冲器304，并且响应于CLK信号的上升沿，在延迟D1之后的时间T1，输入缓冲器304产生CLKBUF信号的一个上升沿。响应于CLKBUF信号在时间T1的上升沿时，在时间T1之后的模拟延迟D1+D2，模拟延迟线306产生FDCLK信号的一个上升沿，这出现在时间T2之前。在时间T2，高位的FDCLK信号接通晶体管406，经由接通的晶体管406、408驱动CLKDEL信号处于低位。响应于低位的CLKDEL信号时，晶体管412接通，并且FA信号经由晶体管410、412被驱动处于高位，这出现在时间T2之后。高位的FA信号接通单位延迟310B中晶体管406，该晶体管然后经由晶体管406、408驱动BB信号处于低位。正如图5所示，在时间T2后的CLKDEL信号的下降沿转变之后，BB信号的这个下降沿转变发生了一个单位传送延迟TPD。在前向延迟模式中，由单位延迟310A引入的单为传送延迟TPD很容易被认为对应于介于FDCLK信号在时间T2之前的上升沿与FA信号在时间T2之后的下降沿之间的延迟。

在时间T3之前，响应于低位的BB信号，来自单位延迟310B的FB信号处于高位，该BB信号接通单位延迟310B中两个晶体管410、412，并且因此，驱动FB信号处于高位。在时间T3，CLK信号之随后的上升沿被施加到输入缓冲器304。单位延迟310C-E(图4中未显示)的操作方法与刚才对单位延迟310A-B所描述的方法相同，各单位延迟310接收来自前面单位延迟的FX-1信号，该FX-1信号反过来接通单位延迟中晶体管406、408，并且驱动相应的BX信号处于低位，同时低位的BX信号接通相应晶体管412，由此经由单位延迟中接通的晶体管410、412驱动FX信号处于高位，正如图5中对相应信号所描述的那样。

在时间T4，其为输入缓冲器304在时间T3之后的延迟D1，出现CLKBUF信号的下一个上升沿。响应于CLKBUF信号在时间T4的这个上升沿，控制电路312分别驱动FWD和BWD信号处于低位和高位，将延迟线302置于一个后向延迟的操作模式。响应于低位的FWD信号，单位延迟310A-N的每一个中的晶体管408都断开并且晶体管402接通，以及响应于高位的BWD信号，晶体管416接通并且晶体管410断开。

在时间T4，来自单位延迟310E的FE信号开始处于高位，以接通单位延迟310F中相应的晶体管406，正如通过图5所示FE信号所描述的那样。另外，在时间T4，单位延迟310F中晶体管406开始接通，并且开始驱动BF信号处于低位，正如图5中所同样描述的那样。但是，在时间T4，由于FWD和BWD信号分别被驱动处于低位和高位，单位延迟310F中的BF信号停止处于低位，并且通过单位延迟310G中接通的晶体管402、404被驱动处于高位。当BF信号被驱动处于高位时，高位的BF信号接通单位延迟310E中的晶体管414，该晶体管反过来经由接通的晶体管414、416驱动FE信号回到低位。单位延迟310E-A之后以对单位延迟310E所描述的相同的方式进行操作，每个单位延迟310X接收来自随后的单位延迟的BX+1信号，该信号反过来接通单位延迟中的晶体管416、418，并且驱动相应的FX信号处于低位，同时低位的FX信号接通相应晶体管404，由此来经由单位延迟中接通的晶体管402、404驱动BX信号处于高位，正如对图5中相应信号所描述的那样。介于时间T3-T4之间的延迟与延迟线302中前向延迟FD相应。在时间T5，响应于低位的BB信号，来自单位延迟310A的CLKDEL信号处于高位，同时间隔T4-T5定义了延迟线302的一个后向延迟时间BD。在时间T6，此时出现输出缓冲器308(图3)在时间T5之后的延迟D2，输出缓冲器驱动CLKSYNC信号与CLK信号之相应上升沿同步。

在双向延迟线302中，通过用来延迟所施加的FDCLK信号的持续的单位延迟310A-N的模拟操作，定义延迟线的分辨率。在图5的例子中，单位延迟310F是用来延迟所施加的FDCLK信号的最后单位延迟，并且因此，单位延迟310F的模拟操作定义了产生的前向和后向延迟FD+BD的分辨率。这是因为，在延迟线302终止以前向延迟模式的操作时(其相应于图5中时间T4)，最后单位延迟310F中产生的模拟电压被使用在以后向延迟模式进行操作的开始处(其同样相应于时间T4)。例如，在时间T4，单位延迟310F中的BF信号从其在时间T4的值返回高位，并且被施加到单位延迟310E中的晶体管414，以驱动FE信号从其在时间T4的值回到低位。这样，单位延迟310F中的BF信号返回到高位状态所需时间取决于其在时间T4的值，并且这个时间确定了驱动FE信号从其在时间T4的当前值回到低位所需时间。这些信号在时间T4的值由此确定了最后单位延迟310F所引入的传送延迟。

在单位延迟310A-N中，最后单位延迟310F引入的延迟理想地对于前向和后向延迟操作模式是相等的，以便前向延迟FD等于后向延迟BD。因此，在图5中，BF信号在时间T4左右的波形理想地是对称的，因为时间T4定义了前向延迟模式的终止以及后向延迟模式的开始。为了使最后单位延迟310F引入的延迟对于前向和后向延迟模式是相等的，NMOS晶体管406、408和PMOS晶体管402、404必须形成具有合适的尺寸以及操作特性或者“匹配”，正如本领域技术人员所意识到的那样。更具体地，请注意，在以前向延迟模式进行操作期间，响应于来自前一单位延迟310E的高位FE信号，最后单位延迟310F中的NMOS晶体管406、408开始将BF信号推到低位。然而，当操作模式切换至后向延迟模式时，最后单位延迟310F中的PMOS晶体管402、404驱动BF信号回到高位。这样，在前向延迟模式期间NMOS晶体管406、408驱动BF信号到高位的速率与在后向延迟模式期间PMOS晶体管402、404驱动BF信号处于高位的速率完全相等。

为了得到NMOS晶体管406、408以及PMOS晶体管402、404分别在前向和后向延迟模式期间驱动BF信号处于低位和高位的速率，晶体管要设计为具有必需的操作特性，正如前面提到的那样。例如，由于在晶体管PMOS中的较低的多数电荷载流子迁移率，所以这些晶体管在物理上要比相应的NMOS晶体管大，以提供相同的电压-电流特性，正如本领域技术人员所意识到的那样。为了使在后向延迟模式期间PMOS晶体管402、404驱动BF信号到高位的速率与在前向延迟模式期间NMOS晶体管406、408驱动该信号到低位的速率相同，PMOS晶体管必须在物理上要比NMOS晶体管大。然而，相对于NMOS晶体管406、408，PMOS晶体管402、404物理上较大的尺寸增加了PMOS晶体管的电容。PMOS晶体管402、404增加的电容会影响到晶体管的操作，并且从而导致PMOS晶体管402、404和NMOS晶体管406、408具有不同的操作特性，这将导致最后单位延迟310F所引入的不同的延迟，并且将对SMD300的分辨率产生不利影响。

正如以上对图1所示SMD100所讨论的那样，SMD300中的双向延迟线302必须提供相应于一个CLK信号的最大的可变延迟VD(FD+BD)，该CLK信号具有在SMD300被设计操作的频率范围内的最低频率。这可能会要求双向延迟线302要包含相对较大数目的单位延迟310A-N，正如以上所讨论的，这些单位延迟可以致使SMD300消耗大量功率并且这也不是所期望的，尤其是在便携式电池功率设备包含的同步存储设备的应用当中。另外，由于与合理地设计单位延迟310A-N中NMOS和PMOS晶体管的大小所关联的固有问题，在SMD300中很难获取所需的延迟分辨率，正如本领域技术人员所意识到的那样。随着操作频率增加，即使可变延迟VD的很小变化也可以引起CLKSYNC信号相对于CLK信号的不期望的延迟或者抖动。

这需要一个具有良好的分辨率的SMD，该SMD在半导体衬底上占据很小的空间，并且消耗较少的功率。

发明内容

同步镜像延迟(SMD)包括耦合到双向延迟线的模拟延迟线。在操作时，输入时钟信号的初始沿经由模拟延迟线施加到双向延迟线上。SMD之后以前向延迟模式进行操作，交替地以前向或后向模式进行操作双向延迟线，以经由双向延迟线传送输入时钟信号的初始沿并且利用一个前向延迟来延缓输入时钟信号的初始沿。响应于输入时钟信号的随后的沿，SMD反映出输入时钟信号在前向模式期间经由所述双向延迟线的传送，并且利用一个与前向延迟大约相等的后向延迟来进一步延缓输入时钟信号的初始沿。

附图简要说明

图1是显示常规SMD的功能性方框图；

图2是显示图1所示SMD在操作期间产生的各种信号的一个信号时序图；

图3是描述包含用于减小SMD功率以及大小的双向延迟线的常规SMD的功能性方框图；

图4是详细描述形成图3所示双向延迟线的单位延迟的示意图；

图5是描述图3所示SMD以及图4所示双向延迟线在操作期间产生的各种信号的信号时序图；

图6是根据本发明的一个实施例描述包含计数器和减小尺寸的双向延迟线的SMD的功能性方框图；

图7是描述图6所示SMD的操作的功能图；

图8是更详细地描述包含于图6所示双向延迟线中的单位延迟的示意图；

图9是更详细地分别描述图6以及图8所示双向延迟线以及单位延迟的操作的功能图；

图10是描述用于经由图8所示单位延迟中多个NMOS和PMOS偏压晶体管来匹配充电电流的简化电流镜的示意图；

图11是描述根据本发明的一个实施例的包含四个四个图6的SMD的SMD的功能性方框图，其中SMD用于产生一个一个时钟信号，该时钟信号具有与所施加的时钟信号同步的上升和下降沿；

图12是显示包含图6和/或图11所示SMD的同步存储设备的功能性方框图；

图13是显示包含图12所示存储设备的计算机系统的功能性方框图；

图14是描述根据本发明又一个实施例的包含八个SMD的SMD的功能性方框图，其中SMD用于在具有相对较长模拟延迟的应用中产生一个延迟的时钟信号；

图15是描述图14所示SMD之操作的信号时序图；以及

图16是描述包含于图6所示双向延迟线以及图11和14所示SMD中的单位延迟的又一个实施例的示意图。

具体实施方式

图6是描述包含反射的双向延迟线602的SMD600的功能性方框图，其中反射的双向延迟线602包括相对较小数目的单位延迟604A-H以及上/下计数器606，其共同操作来产生一个前向延迟FD和一个后向延迟BD，该FD和BD用于产生一个与所施加的时钟信号CLK同步的同步时钟信号CLKSYNC，正如以下将更详细描述的那样。简要地，延迟线602以前向延迟模式进行操作，以在两个方向上经由单位延迟604A-H传送前向延迟的时钟信号FDCLK的初始上升沿。同时在信号每次经过第一个单位延迟604A时，计数器606递增一个计数CNT。延迟线602然后以后向延迟模式进行操作，以在一个给定的时间点颠倒FDCLK信号之上升沿的传送方向，并且之后，在信号每次经过第一个单位延迟时，计数器606递减计数CNT，直至计数等于0，此时从单位延迟604A输出一个后向延迟的时钟信号BDCLK，并且用于产生CLKSYNC信号。在SMD600的一个实施例中，单位延迟604A-H的结构免除了对在前面所讨论的匹配的PMOS和NMOS晶体管的需求，由此提供了比常规双向单位延迟310A-N更好的分辨率，正如以下将更详细描述的那样。

在以下描述中，经由单位延迟604A-H进行传送的FDCLK信号的上升沿可以被简单地称作经由多个单位延迟传送的FDCLK信号。另外，在以下描述中提供一些详细描述，以充分理解本发明。然而，本领域技术人员都清楚，没有这些特殊的描述，本发明也能够实行。在其它实例中，为了避免使本发明不必要的模糊，没有详细示出众所周知的软件部件及操作，以及辅助的电路、信号、以及通信协议。

SMD600包含一个输入缓冲器608，用于接收所述CLK信号，并且响应于CLK信号，产生一个缓冲的时钟信号CLKBUF。CLKBUF信号相对于所述CLK信号具有一个延迟D1，其中D1相应于输入缓冲器的固有的传送延迟。模拟延迟线610接收CLKBUF信号，并且产生前向延迟的时钟信号FDCLK，其中FDCLK相对于CLKBUF信号具有一个模拟延迟D1+D2。模拟延迟D1以及D2模拟由输入缓冲器608引入的延迟D1以及由产生CLKSYNC信号的输出缓冲器612引入的延迟D2，正如以下将更详细解释的那样。响应于CLKBUF信号、BDCLK信号、以及来自单位延迟604H的一个前向输出信号HOUTF，控制电路614产生前向和后向控制信号FWD、BWD。来自单位延迟604A的BDCLK信号相应于从图4所示单位延迟310A输出的CLKDEL信号，并且来自单位延迟604H的HOUTF信号相应于从图4所示单位延迟310N输出的信号FN，正如以下将更详细探讨的那样。

响应于OUTF信号，控制电路614同样产生递增和递减信号INC、DEC，并且分别施加INC、DEC信号，以递增以及递减由上/下计数器606产生的计数CNT。控制电路614进一步产生施加到“与”门616之第一输入的输出信号OUT，该“与”门在一个第二输入上接收来自双向延迟线602的BDCLK信号，并且响应于OUT和BDCLK信号，产生一个延迟的时钟信号CLKDEL。输出缓冲器612接收CLKDEL信号，并且响应于CLKDEL信号，产生CLKSYNC信号，同时由输出缓冲器引入的一个延迟DO延迟了CLKSYNC信号。正如图6中虚线所示，输出缓冲器612可以相应于一个数据驱动器，该数据驱动器接收一个数据信号DQX，并且响应于通过CLKDEL信号计时，输出该数据信号，正如本领域技术人员所意识到的那样。如图6所示，输出缓冲器612的延迟DO以及“与”门616的延迟DA共同形成了模拟延迟线610的延迟分量D2(D2＝DO+DA)。

现在通过参照图6以及通过参照图7所示功能性示图来更详细地描述SMD600的全部操作，图7描述了CLK、CLKBUF、以及FDCLK信号，连同FDCLK信号经由双向延迟线602的流程以及在操作期间CNT计数的值。在开始操作产生CLKSYNC信号之前，控制电路614复位计数器606，其反过来复位CNT计数到0，如在前面对图5所示单位延迟310的描述一样对单位延迟604A-H进行预先充电，并且驱动OUT信号低位无效，以禁止“与”门616。控制电路614还激活FWD信号并且失活BWD信号，将双向延迟线602置于前向操作模式。此时，CLK信号的一个初始沿N施加到输入缓冲器608，其反过来响应于所述CLK信号，驱动CLKBUF信号处于高位。响应于CLKBUF信号的上升沿，单位延迟610在模拟延迟D1+D2之后驱动FDCLK信号到高位。此时，正如线条700所示，FDCLK信号以前向模式(图6中从左到右)经由多个单位延迟604A-H传送。

当FDCLK信号到达双向延迟线602的末端时，来自单位延迟604H的输出信号HOUTF信号发生转变，并且响应于这个转变(transition)，控制电路614失活FWD信号并且激活BWD信号，将双向延迟线602置于后向操作模式。响应于置于后向模式，FDCLK信号被“反射”，这意味FDCLK信号的方向被颠倒，并且现在经由单位延迟604A-H从右向左流动。通过线条702来描述FDCLK信号的这个反射，并且通过线条704来描述FDCLK信号以后向模式进行的传送。FDCLK信号在后向方向上经由单位延迟604A-H传送，直至来自单位延迟604A的输出信号BDCLK发生转变。响应于BDCLK信号的这个转变，控制电路614激活INC信号，使计数器606将计数从0递增到1，正如图7所示。同样响应于BDCLK信号的这个转变，控制电路614再次激活FWD信号并且失活BWD信号，以及将双向延迟线602置于前向操作模式。响应于置于前向模式，FDCLK信号如线条706所示进行反射，并且现在经由单位延迟604A-H如线条8所指示从左向右流动。请注意，响应于BDCLK信号的这个转变，“与”门616没有激活CLKDEL信号，因为来自控制电路614的低位OUT信号禁止了“与”门。

此时，如线条708所示，FDCLK信号以前向模式经由单位延迟604A-H进行传送，直至信号到达双向延迟线602的末端，并且来自单位延迟604H的输出信号HOUTF信号再次发生转变。响应于HOUTF信号的这个转变，控制电路614失活FWD信号并且激活BWD信号，将双向延迟线602置于一个后向操作模式，并且如线条710所示再次反射FDCLK信号。如线条712所示，FDCLK信号以后向模式经由单位延迟604A-H再次开始传送。当FDCLK信号以后向模式经由单位延迟604A-H进行传送时，控制电路614接收输入缓冲器608响应于CLK信号之N+1上升沿而产生的CLKBUF信号之随后的上升沿。响应于CLKBUF信号的这个上升沿，控制电路614激活FWD信号并且失活BWD信号，将双向延迟线602置于一个前向操作模式，并且如线条714所示再次反射FDCLK信号。图7所示的线条716表示：线条714所示的FDCLK信号之反射是响应于CLKBUF信号之随后的上升沿。请注意，FDCLK信号的这个反射出现于单位延迟604A-H中，当CLKBUF信号的上升沿出现，FDCLK信号已经传送到这些单位延迟，并且同前面的反射702、706、以及710一样，FDCLK信号的这个反射不出现在单位延迟604A中也不出现在单位延迟604H中。

此时，如线条718所示，FDCLK信号以前向模式经由单位延迟604A-H从左向右传送，直至来自单位延迟604H的输出信号HOUTF再次发生转变，此时控制电路614失活FWD信号并且激活BWD信号，以将双向延迟线602置于一个后向操作模式，并且如线条720所示反射FDCLK信号。在后向模式中，如线条722所示，FDCLK信号以后向模式经由单位延迟604A-H从右向左传送，直至来自单位延迟604A的BDCLK发生转变。响应于BDCLK信号的这个转变，控制电路614激活DEC信号，使计数器606将计数从1减到0，同样响应于BDCLK信号的这个转变，控制电路614再次激活FWD信号并且失活BWD信号，以及将双向延迟线602置于一个前向操作模式。响应于置于前向模式，FDCLK信号如线条724所示进行反射，并且如线条726所示现在经由单位延迟604A-H从左向右流动。此时，控制电路614也激活OUT信号，以由此启动“与”门616。请注意，控制电路614没有激活OUT信号，直至FDCLK信号开始经由单位延迟604A-H以前向模式传送之后以及BDCLK信号发生转变之后。因此，“与”门616没有启动，直至BDCLK信号的这个转变出现之后，并且因此，响应于BDCLK信号的这个转变，没有激活CLKDEL信号。

如线条726所示，FDCLK信号然后经由单位延迟604A-H以前向模式从右向左传送，直至来自单位延迟604H的输出信号HOUTF再次发生转变，在此时，控制电路614失活FWD信号并且激活BWD信号，以将双向延迟线602置于一个后向操作模式，并且如线条728所示反射FDCLK信号。在后向模式中，如线条730所示，FDCLK信号从右向左以前向模式经由单位延迟604A-H进行传送，直至来自单位延迟604A的BDCLK发生转变。响应于BDCLK信号的升沿，“与”门616驱动CLKDEL信号处于高位，并且响应于高位的CLKDEL信号，输出缓冲器612驱动CLKSYNC信号处于高位。CLKSYNC信号的上升沿与CLK信号的N+2上升沿(图7中未显示)同步，这在CLK信号的N上升沿之后2TCK出现，其中TCK是CLK信号的周期。SMD600以这种方法操作，以产生与CLK信号的每个其它上升沿同步的CLKSYNC信号。

在SMD600中，双向延迟线602可以以前向或后向模式交替地进行操作，以产生一个前向延迟FD，该延迟是与线条700、704、708、以及712相对应的延迟。响应于CLKBUF信号之第二上升沿出现的并由线条714所示FDCLK信号的反射开始前向延迟FD的回放(rep1aying)，由此产生一个后向延迟BD，该后向延迟BD是相应于线条718、722、726、以及730的延迟。双向延迟线602在产生后向延迟BD时，同样可以以前向或后向模式交替地进行操作。前向和后向延迟FD、BD的每一个都有一个为TCK-(D1+D2)的值，正如图1所示常规前向的和后向延迟线108、114以及图3所示常规双向延迟线302中的一样。在产生前向延迟FD期间，计数器606递增CNT计数，以指示FDCLK信号在产生前向延迟期间已经反射的次数的数目。这个CNT计数随后递减，以使FDCLK信号在产生后向延迟期间反射相同的次数。

与常规双向延迟线302相比，在产生延迟FD、BD的每一个时，双向延迟线602可以以前向或后向模式交替地进行操作。这允许双向延迟线602比常规双向延迟线302包含更少数的单位延迟604A-H。这是因为，常规的双向延迟线302必须包含所需数目的单位延迟310A-N，以产生最大前向和后向延迟FD、BD。相比之下，双向延迟线602可以包含更少数的单位延迟604A-H，同时通过经由多个单位延迟多次反射以产生一个较长的延迟，来简单地延迟一更长的周期。通过使用较少的单位延迟604A＝H，双向延迟线602具有比常规的双向延迟线302在物理上更小，并且比常规的双向延迟线302消耗更小的功率。

图8是描述图6所示单位延迟604A的一个实施例的示意图。双向延迟线602中的单位延迟604A-H都是同样的。并且因此，出于简洁的缘故，只描述了单位延迟604A，并且以下将参照图8进行更详细的描述。单位延迟604A包括串联在第一节点808和第二节点810之间的第一组PMOS和NMOS晶体管800-806，以及串联在第一和第二节点之间的第二组PMOS和NMOS晶体管812-818。PMOS晶体管802的栅极耦合到一个前向输出节点820，并且PMOS晶体管814的栅极耦合到一个后向输出节点822。当单位延迟604A以前向的模式进行操作时，前向输出信号AOUTF信号形成在节点822上，以及当单位延迟以后向模式进行操作时，后向输出信号AOUTB信号形成在节点822上。在单位延迟604A中，AOUTB信号与来自双向单位延迟602的BDCLK信号相对应。

单位延迟604A还包括一个PMOS偏压晶体管824，其耦合在节点808和一个电压源VCC之间，并且接收一个偏压PBIAS。PMOS偏压晶体管824提供一个相对恒定的充电电流IC，该充电电流IC的值由偏压PBIAS值所确定。同样地，一个NMOS偏压晶体管826耦合在节点810和一个参考电压源之间，并且接收一个偏压NBIAS。NMOS偏压晶体管826提供一个相对恒定的充电电流IC，该充电电流IC的值由偏压NBIAS值确定。偏压PBIAS以及NBIAS具有使由偏压晶体管824和826提供的充电电流相等的值，正如以下更详细描述的那样。

在PMOS晶体管812和NMOS晶体管818接收后向控制信号BWD时，PMOS晶体管800和NMOS晶体管806接收前向控制信号FWD。FWD以及BWD信号都是高位有效并且是互补的信号，意味着当FWD处于高位时BWD处于低位，以及当BWD处于高位时FWD处于低位。NMOS晶体管804接收一个前向输入信号AINF，其相应于单位延迟604A中的FDCLK信号。NMOS晶体管816接收一个来自相邻单位延迟604B(图8中未显示)的后向输入信号AINB，并且同BINF信号一样将AOUTF信号施加到单位延迟604B。

与前面对图4所示常规单位延迟310A-N的描述一样，单位延迟604A以及图6所示双向延迟线602中的单位延迟604B-H都以同样的方法来预先充电。并且由此，出于简洁的缘故，这个操作不再详细描述。另外，晶体管800-806以及812-818与图4所示常规的单位延迟310A-N中相应晶体管402-416以同样的方式进行操作，并且由此它们的操作不再详细描述。在单位延迟604A中，偏压晶体管824以及826在单位延迟操作期间提供充电电流IC，以对节点820以及822进行充电和放电。当这些晶体管接通时，充电电流IC的值被设定为一个比由晶体管800-806以及812-818所提供的漏-源极电流更小的值。用这种方法，充电电流IC确定了对节点820和822进行充电和放电的速率。相比之下，在图4所示常规的单位延迟中，NMOS以及PMOS晶体管402-416(图4)的漏-源极电流确定了对相应节点充电和放电的速率，正如前面所提到的，其对SMD300的分辨率产生不利影响。

现在将描述单位延迟604A的模拟操作，正如在前面参照图7所讨论的，在接收到CLKBUF信号的下一个上升沿时，单位延迟是延迟了所施加的FDCLK信号的持续单位延迟604A-H。因此，现在描述单位延迟604A的模拟操作，当FDCLK信号如图7中线条714所示被反射时，单位延迟相应于延迟所施加的FDCLK信号的单位延迟。正如前面所讨论的，这个最末单位延迟的模拟操作确定了SMD600(图6)的分辨率。在这种情况下，假设AOUTF信号初始处于高位，并且AOUTB信号初始处于低位，并且FWD和BWD分别初始处于低位和高位，将单位延迟置于后向操作模式。高位的BWD信号接通两个晶体管818和800，并且所有其它晶体管都初始被断开。与节点820相邻的一个小的信号时序图显示AOUTF信号是一个时间的函数，并且描述了AOUTF信号在时间T0之前处于高位。

在时间T0，来自相邻单位延迟604的AINB信号处于高位，接通晶体管816并且经由接通的晶体管816、818以及经由偏压晶体管826使节点820放电。当节点820放电时，如信号图所示AOUTF信号处于低位。正如在前面所提到的，节点820的放电的速率取决于流经偏压晶体管826的电流IC，其中该电流IC比流经晶体管816、820的源漏极电流更低。请注意，当节点820放电时，晶体管802开始接通，由此开始经由接通的晶体管800、802以及偏压晶体管824来给节点822充电。与节点822相邻的一个小的信号时序图显示AOUTF信号是一个时间的函数，并且描述了AOUTB信号在时间T0之前处于低位。并且在时间T0，节点经由晶体管800、802、824开始充电。节点822的充电速率同样是由经由偏压晶体管824的电流IC确定的。

在时间T1，接收到CLKBUF信号的下一个上升沿，并且FWD和BWD信号分别处于高位和低位。响应于高位FWD信号以及低位BWD信号期间，单位延迟604A以前向模式开始操作，并且响应于FWD、BWD信号，断开晶体管810和800以及接通晶体管806和812。此时，来自相邻的单位延迟604的AINF信号处于高位，其同样接通晶体管804。节点822开始经由接通的晶体管804、806、以及826以通过晶体管826的电流IC确定的速率进行放电，正如信号时序图所示。请注意，节点822经由偏压晶体管824以电流IC确定的速率充电，并且现在以通过经由偏压晶体管826的电流确定的速率放电。并且因此，以同样的速率充电和放电。响应于节点822上的低位AOUTB信号，接通晶体管814，并且节点820经由接通的晶体管814、812、以及824开始充电。再次，经由晶体管824的电流IC确定节点820的充电速率，并该高速度等于节点820在前面的放电速率，该放电速率通过经由偏压晶体管826的电流IC确定。

在时间T2，AOUTB和AOUTF信号分别返回到它们原始的低位和高位电平，因为节点820和822以相同的速率充电和放电，该速率是通过经由两个偏压晶体管824、826的电流IC确定的，所以间隔T0-T1和间隔T1-T2对于AOUTB和AOUT信号都是相等的。因此，单位延迟604A在前向和后向操作模式中引入的延迟相等，其意味着与图3所示常规的SMD300相比图6所示SMD600的分辨率提高了。

图9是描述双向延迟线602以前向和后向操作模式进行操作的一个功能性方框图。在图9中，功能性地描述了两个单位延迟604A以及604B。在单位延迟604A中，一个“与非”门950相应于晶体管804、806，一个“与非”门952相应于晶体管812、814，一个“与非”门954相应于晶体管800、802，以及一个“与非”门956相应于晶体管816、818。两个电流源958相应于偏压晶体管826，以及两个电流源960相应于偏压晶体管824。单位延迟604B中的组件962-972分别对应单位延迟604A中的组件950-960。当以前向模式进行操作时，FDCLK信号经由“与非”门950、952、962、以及964进行传送，并且同前面所述一样被延迟。“与非”门950、952、962、以及964都以粗线述了这些“与非”门在前向模式期间一起操作，来形成FDCLK信号的延迟信号通路。在后向模式期间进行操作时，FDCLK信号经由“与非”门968、966、956、以及954进行传送，并且同前面所述一样被延迟。因此，这些“与非”门在后向模式期间一起操作，形成FDCLK信号的延迟信号通路。

图10是描述用于响应于偏压NBIAS而产生偏压PBIAS的简化的电流镜电路1000的示意图。镜电路1000包括一个与图8所示单位延迟604A中的偏压晶体管826的操作特性一样的NMOS晶体管1002。一个二极管耦合的PMOS晶体管1004与晶体管1002串联耦合在电压源VCC和一个参考电压源之间。与图8所示单位延迟604A中的偏压晶体管824相应的PMOS晶体管1006的栅极耦合到一个节点1008，以接收PBIAS电压，并且该晶体管的源连接到电源电压源VCC。晶体管1004、1006都被匹配，使得它们具有相同的操作特性。在操作时，响应于NBIAS信号，NMOS晶体管1000促使一个电流IC流经二极管耦合的PMOS晶体管1004以及NMOS晶体管1002。PMOS晶体管1004具有一个栅-源极电压VGS，其促使电流IC流经该晶体管。PMOS晶体管1006具有相同的栅-源极电压VGS，并且由此，因为晶体管1004、1006相匹配，所以电流IC也流经PMOS晶体管1006。在这种方式下，如果PMOS晶体管1004与图8所示单位延迟604A中的PMOS晶体管824相匹配，则经由PMOS晶体管824的电流IC将等于经由NMOS晶体管826的电流IC，正如以上所述。

图11是描述用于同步时钟信号的SMD1100的功能性方框图，该同步时钟信号具有与所施加的时钟信号CLK之相应上升和下降沿同步的上升和下降沿。SMD1100包括一个输入缓冲器1102和一个延迟线1104，它们用以上对图6所示SMD 600中相应组件所描述的相同的方式响应于所施加的时钟信号CLK，分别产生一个CLKBUF和一个CLKUP信号。CLKBUF和CLKUP信号都施加到第一和第二上升沿SMD电路1106、1108，它们相应于SMD600中的组件，SMD600接收CLKBUF和CLKUP信号，并且响应于这些信号，产生CLKDEL信号。电路1106产生一个上升沿延迟的时钟信号CLKDELR1，其相对于CLK信号之偶数交替的上升沿具有一个期望的延迟，并且电路1108产生一个上升沿延迟的时钟信号CLKDELR2，其相对于CLK信号之奇数交替的上升沿具有一个期望的延迟。一个“或”门1110接收CLKDELR1-2信号，并且响应于这些信号，产生一个上升沿选通RES。由两个交叉耦合的“与或”门1114、1116形成的一个RS触发器1112在一个设定输入上接收RES信号，并且产生一个上升沿相对于CLK信号之上升沿有一个预定的延迟的CLKDEL信号。响应于CLKDEL信号，一个输出缓冲器1118产生上升沿与CLK信号之上升沿同步的CLKSYNC信号。

输入缓冲器1120和延迟线1122以与前面对图6所示SMD600中相应组件所描述相同的方式响应所施加的时钟信号CLK^*，分别产生一个CLKBUF^*和一个CLKUP^*信号。CLKBUF^*和CLKUP^*信号被施加到SMD电路1124、1126，它们相应于SMD600中的组件，SMD600接收CLKBUF和CLKUP信号，并且响应于这些信号，产生CLKDEL信号。电路1124产生一个下降沿延迟的时钟信号CLKDELF1，其相对于CLK信号之偶数交替的下降沿具有一个期望的延迟，以及电路1126产生一个下降沿延迟的时钟信号CLKDELF2，其相对于CLK信号之奇数交替的下降沿具有一个期望的延迟。“或”门1110接收CLKDELF1-2信号，并且响应于这些信号，产生一个下降沿选通FES。RS触发器1112在一个设定输入上接收FES信号，并且产生一个上升沿相对于CLK信号之上升沿具有一个预定的延迟的CLKDEL信号。响应于CLKDEL信号，输出缓冲器1118产生下降沿与CLK信号之下降沿同步的CLKSYNC信号。

图12是显示包含图6所示SMD600和/或图11所示SMD1100的存储设备800的功能性方框图。图12所示存储设备800是一个双倍速率(DDR)同步动态随机存取存储器(“SDRAM”)，尽管这里所描述的原理可用于包含用来同步内部和外部信号的SMD的任何存储设备，例如常规的同步动态随机存取存储器(SDRAMs)、还有例如SLDRAM和RDRAM的封包存储设备，并且同样能够用于必须使内部和外部时钟信号同步的任何集成电路。

存储设备800包括一个经由地址总线ADDR接收行、列、以及存储体(bank)地址的地址寄存器802，同时一个存储控制器(未显示)通常地提供多个地址。地址寄存器802接收一个行地址和一个存储体地址，其分别施加到行地址多路复用器804和一个存储体控制逻辑电路806。行地址多路复用器804将从地址寄存器802接收到的行地址或者来自更新计数器808的一个更新的行地址施加到多个行地址锁存器和解码器810A-D，存储体控制逻辑电路806激活行地址锁存器和解码器810A-D，其相应于从地址寄存器802接收到的存储体地址或者来自更新计数器808的一个更新的存储体地址，并且激活的行地址锁存器和解码器锁存以及解码接收到的行地址。响应于解码的行地址，激活的行地址锁存器和解码器810A-D将各种信号施加到一个相应的存储体812A-D，并且由此激活相应于解码的行地址的一行存储单元。存储体812A-D的每一个都包含一个存储单元阵列，其具有以行和列排列的多个存储单元，并且存储在激活的行的存储单元的数据存储于相应的存储体的读出放大器。行地址多路复用器804将来自更新计数器808的更新的行地址施加到解码器810A-D，并且当存储设备800响应于施加到存储设备800的一个自动或自我更新命令而以自动更新或自我更新操作模式进行操作时，存储体控制逻辑电路806使用来自更新计数器的更新的存储体地址，正如本领域技术人员所意识到的那样。

列地址在行以及存储体地址之后施加到ADDR总线，并且地址寄存器802将列地址施加到一个列地址计数器和锁存器814，其反过来锁存列地址，并将锁存的列地址施加到多个列解码器816A-D。存储体控制逻辑电路806激活与接收到的存储体地址相应的列解码器816A-D，并且激活的列解码器解码所施加的列地址。取决于存储设备800的操作模式，列地址计数器和锁存器814直接将锁存的列地址应施加到解码器816A-D，或者在由地址寄存器802提供列地址开始时将一个列地址序列施加到解码器。响应于来自计数器以及锁存器814的列地址，激活的列解码器816A-D将解码和控制信号施加到一个输入/输出(I/O)门以及数据屏蔽电路818，其反过来访问存储单元，该存储单元相应于被访问的存储体812A-D中的存储单元之激活行中解码的列地址。

在数据读出操作期间，从寻址存储单元读出的数据经由I/O门以及数据屏蔽电路818耦合到一个读取锁存器820。I/O门以及数据屏蔽电路818提供N位数据给读取锁存器820，读取锁存820然后将两个N/2位字施加到多路复用器822。在图12所示实施例中，电路818提供64位给读取锁存820，读取锁存820反过来提供两个32位字给多路复用器822。数据驱动器824顺序地从多路复用器822接收N/2位字，并且还接收一个来自选通信号发生器826的数据选通信号DQS以及来自SMD600/1000的延迟的时钟信号CLKDEL，在读取操作期间，DQS信号用于一个例如存储控制器(未显示)的外部电路以锁存来自存储设备800的数据。响应于延迟的时钟信号CLKDEL，数据驱动器824顺序地输出接收到的N/2位字作为一个相应的数据字DQ，每个数据字都与施加给存储设备800计时的CLK信号之上升或下降沿同步输出。数据驱动器824还输出上升和下降沿分别与CLK信号之上升和下降沿同步的数据选通信号。每个数据字DQ以及数据选通信号DQS共同定义了一个数据总线DATA。正如本领域技术人员所意识到的那样，来自SMD600/1000的CLKDEL信号是CLK信号的一个延迟的形式，并且SMD600/1000调整CLKDEL信号相对于CLK信号的延迟，以确保与CLK信号同步地将DQS信号和DQ字置于数据总线上，正如前面参照图6以及11所描述的那样。DATA总线还包括屏蔽信号DM0-M，其将在以下参照数据写入操作来更详细的描述。

在数据写入操作期间，一个例如存储控制器(未显示)的外部电路施加N/2位数据字DQ、选通信号DQS、以及数据总线DATA上相应的数据屏蔽信号DM0-X。数据接收器828接收每个DQ字以及相关的DM0-X信号，以及将这些信号施加到通过DQS信号计时的输入寄存器830。响应于DQS信号的上升沿，输入寄存器830锁存第一个N/2位DQ字以及相关的DM0-X信号，并且响应于DQS信号的下降沿，输入寄存器锁存第二个N/2位DQ字以及相关的DM0-X信号。输入寄存器830将这两个N/2位DQ字作为一个N位字提供给一个写入先入先出(FIFO)以及驱动器832，其响应于DQS信号，记录所施加的DQ字以及DM0-X信号进入写入FIFO以及驱动器的时间。响应于CLK信号，DQ字被挤出写入FIFO以及驱动器832，并且被施加到I/O门以及屏蔽电路818。I/O门以及屏蔽电路818将DQ字传递到存储体812A-D中的寻址存储单元，受制于DM0-X信号，DM0-X信号用于选择地屏蔽写入寻址存储单元的DQ字(例如写入的数据)中的位或组位。

控制逻辑以及指令解码器834经由一个控制总线CONT接收多个指令和时钟信号，通常来自一个例如存储控制器(未显示)的外部电路。这些指令信号包括一个碎片选择信号CS^*、一个可写入信号WE^*、一个列地址选通信号CAS^*、以及一个行地址选通信号RAS^*，而时钟信号包括一个可计时信号CKE^*以及互补的时钟信号CLK、CLK^*，其中带“^*”表示为一个低位有效的信号。指令信号CS^*、WE^*、CAS^*、以及RAS^*都被驱动为相应于一个具体的指令的值，例如一个读出、写入、或者自动更新命令。响应于时钟信号CLK、CLK^*，命令解码器834锁存以及解码一个施加的命令，并且产生一个计时以及控制信号序列，其控制组件802-832，以执行所施加的指令的功能。可计时信号CKE能够通过时钟信号来对指令解码器834计时。指令解码器834在CLK、CLK^*信号(例如，CLK高位和CLK^*低位的交叉点)的正沿处锁存指令以及地址信号，同时响应于数据选通信号DQS的两个沿，输入寄存器830和数据驱动器824分别将数据传入和传出存储设备800，并且由此成为时钟信号CLK、CLK^*的频率的两倍。这是因为，因为DQS信号与CLK、CLK^*信号具有相同的频率。存储设备800被称zowei一个双倍速率设备，因为往返于设备所传输的数据字DQ以一个常规SDRAM的双倍速率进行传输，其中常规SDRAM以对应于所施加的时钟信号之频率的速率来传输数据。控制逻辑以及指令解码器834在产生控制以及计时信号时的操作都是常规操作，因而，出于简洁的缘故，将不做更详细的描述。

图13是显示包括计算机电路902的计算机系统900的方框图，该计算机电路902包含图12所示存储设备800。通常，计算机电路902经由地址总线、数据总线、以及控制总线耦合到存储设备800，以从存储设备写入以及读出数据。计算机电路902包括用于执行各种处理功能的电路，例如运行具体的软件来执行具体的计算或者任务。另外，计算机系统900包括一个或多个例如键盘或鼠标的输入设备904，它们耦合到计算机电路902，来使操作者与计算机系统结合。通常，计算机系统900还包括一个或多个连接到计算机电路902的输出设备906，例如包含一个打印机和一个视频终端的输出设备。一个或多个数据存储设备也通常连接到计算机电路902，以存储数据或从外部存储媒介(未显示)检索数据。具体的存储设备908的例子包括：硬盘以及软盘、盒式磁带、只读式光盘(CD-ROM)存储器以及可重写光盘(CD-RW)存储器，以及数字视频光盘(DVD)。

图14是描述一个包含了八个SMD1402A-H的SMD1400的又一个实施例的功能性方框图，在具有一个相对较长的模拟延迟D1+D2的应用中，响应于所施加的时钟信号CLK，SMD1402A-H共同产生一个延迟的时钟信号CLKDEL，，正如将要详细地解释的那样。上述图6和图11所示SMD中，当延迟的CLK信号的频率增加时，固定模拟延迟D1+D2能导致不正确的操作。这是因为，随着CLK信号的频率增大，固定模拟延迟D1+D2成为每个SMD提供的总延迟中相对较长的一部分。当CLK信号的频率足够大时，SMD在接收相应的延迟线所延缓的沿之前，需要以后向模式开始操作。在这种情况下，SMD就不能合理地延迟所施加的CLK信号，正如本领域技术人员所意识到的那样。因此，随着被延迟的CLK信号的频率增加，利用前面的SMD，能够被延迟的CLK信号的最大频率可能被延迟线提供的延迟D1+D2不期望地限制。SMD1400增加了每个SMD提供的延迟，并且因此使固定的延迟D1+D2成为总延迟中的一小部分，允许CLK信号在高频率时合理地操作，正如以下将要更详细描述的那样。

SMD1402A-H的每一个都相应于图6所示SMD600中的组件，SMD600接收CLKBUF信号以及CLKUP信号，并且响应于这些信号，产生CLKDEL信号。SMD1400包括一个输入缓冲器1404以及一个延迟线1406，它们用与前面对图6所示SMD600之相应组件描述的相同的方法，响应于所施加的时钟信号CLK，分别产生一个CLKBUF信号和一个CLKUP信号。响应于通过计数器1410产生的一个两位计数，经经由时钟分配电路1408来施加CLKBUF信号以及CLKUP信号，时钟分配电路1408用作一个多路信号分离器，来给SMD1402A-D的其中一个提供CLKUP信号。时钟分配电路1408同样提供CLKBUF信号给用SMD1402A-D其中合适的多个，以控制每个SMD的前向以及后向操作模式。CLKBUF信号还经由一个反相器1412被施加，用来给计数器1410提供时钟，其中计数器1410反过来响应于来自反相器之输出的每个上升沿以及这样响应于CLKBUF信号的每个下降沿，来增加两位的计数。时钟分配电路1408和计数器1410共同将CLKUP和CLKBUF信号施加到SMD1402A-D的每一个，使得每个SMD所提供的前向以及后向延迟为图6所示SMD以及图11所示SMD1106、1108、1124、1126中的两倍，正如以下将要详细解释的那样。本领域技术人员都能理解用于形成时钟分配电路1408和计数器1410的电路，因此，为了简洁起见，这些电路不详细描述。

SMD1402A-D的每一个都产生一个相应的上升沿延迟的时钟信号CLKDELR1-CLKDELR4，其相对于CLK信号的相应上升沿具有一个期望的延迟。更具体地，SMD1402A产生CLKDELR1信号，该信号相对于CLK信号之第一上升沿以及之后CLK信号的每个第四上升沿具有一个期望的延迟。这样，可以认为SMD1402A产生了相对于所施加的CLK信号的第一、第四、第九、第十三、等等上升沿具有一个期望的延迟的CLKDELR1信号。同样地，SMD1402B产生CLKDELR2信号，CLKDELR2信号相对于CLK信号的第二上升沿以及之后CLK信号的第四个上升沿具有一个期望的延迟。这样，可以认为SMD1402B产生了相对于所施加的CLK信号的第二、第六、第十、第十四、等等上升沿具有一个期望的延迟的CLKDELR2信号。相同地，SMD1402C和1402D分别产生相对于CLK信号的第三和第四上升沿以及之后CLK信号的第四上升沿具有一个期望的延迟的CLKDELR3信号和CLKDELR4信号。一个“非或”门1414接收CLKDELR1-4信号，并且响应于这些信号，经由一个反相器1415的输出来产生一个上升沿选通RES。通过两个交叉耦合的“非或”门1418、1420来形成的一个RS触发器1416在一个设定的输入上接收RES信号，并且产生CLKDEL信号，CLKDEL信号的上升沿相对于CLK信号之上升沿有一个预定的延迟。

输入缓冲器1422以及延迟线1424以在前面对缓冲器1404以及延迟线1406描述的相同的方法，响应于一个互补的时钟信号CLK^*，分别产生一个CLKBUF^*信号和一个CLKUP^*信号。时钟分配电路1426、计数器1428、以及反相器1430分别以与相应组件1408、1410、1412相同的方法来操作，以将CLKUP^*以及CLKBUF^*信号的相应上升沿施加到SMD1402E-H。SMD1402E-H的每一个都产生一个相应的下降沿延迟的时钟信号CLKDELF1-CLKDELF4，其相对于CLK信号的相应的下降沿具有一个期望的延迟。更具体地，SMD1402E产生CLKDELF1信号，该信号相对于CLK^*信号的第一上升沿以及之后CLK^*信号的第四上升沿具有一个期望的延迟。CLK^*信号的第一上升沿相应于CLK信号之第一下降沿，这样，CLKDELF1信号相对于CLK信号的第一下降沿具有一个期望的延迟。因此，可以认为SMD1402E产生了相对于所施加的CLK信号的第一、第四、第九、第十三、等等下降沿具有一个期望的延迟的CLKDELF1信号。除了关于CLK信号的相应下降沿之外，SMD1402F-H的操作方法与SMD 1402B-D相同。一个“非或”门1432接收CLKDELF1-4信号，并且响应于这些信号，用经由反相器1433的输出来产生一个下降沿选通FES。RS触发器1416在一个重新设定的输入上接收FES信号，并且产生下降沿相对于CLK信号之下降沿有一个预定延迟的CLKDEL信号。

现在将参照图15更详细地描述SMD1400的全部操作，其中图15是描述SMD1400之操作的一个信号时序图。该信号时序图描述了与相对于CLKUP以及CLKBUF信号的相应沿而产生的CLKDEL信号相关的信号。首先描述SMD1402A的操作。响应于CLKBUF信号在时间T0的第一上升沿，延迟线1406在时间T1产生CLKUP信号的第一上升沿。时钟分配电路1408将CLKUP信号的这个第一上升沿施加到SMD1402A，其中SMD1402A以前向延迟模式进行操作，来延迟这个上升沿。通过一个从时间T1到时间T2的箭头1500来表示SMD1402A以前向延迟模式所产生的延迟，此时SMD1402A响应于CLKUP信号的第三上升沿，开始以后向模式进行操作。通过箭头1502来表示后向模式的延迟。SMD1402A在时间T3之前产生CLKDELR1信号，并且响应于CLKDELR1信号，“或非”门1414以及反相器1415激活RES信号，RES信号反过来在时间T3驱动CLKDEL信号处于高位。

SMD1402A产生了时间T1-T3的总延迟，其为前面图6以及11所示SMD提供的延迟的两倍。延迟为两倍，这是因为，代替在沿被延迟之后响应于CLKBUF信号之下一个上升沿，将SMD1402A置于后向模式，而是在沿被延迟之后没有将SMD1402A置于后向模式，直至CLKBUF信号的第二上升沿。更具体地，SMD1402A以前向模式进行操作，直至CLKBUF信号在时间T2的上升沿，而不是前面CLKBUF信号在时间T4的上升沿，正如前面图6以及11所示SMD那样。通过增加SMD1402A提供的延迟，即使延迟线1406产生的延迟D1+D2相对于被延迟的CLK信号之周期变长，SMD也能正确的操作。在上述SMD中，从T1到T4的间隔太小，以至于SMD不能正确地延迟所施加的CLKUP信号的沿。因此，由SMD1402A所提供的增加的延迟允许具有较高频率的所施加的CLK信号被合理地的延迟。在图15所示实施例中，尽管其它整数倍数的所施加的CLK信号的周期也可以用来增大SMD1402A的总延迟，但是SMD1402A提供了一个等于所施加的CLK信号的周期的附加延迟，并且在CLK信号的频率较高处允许合理地进行操作。时钟分配电路1408以及计数器1410共同进行操作，来响应于CLKBUF信号的合适沿，颠倒SMD1402A的操作模式。

其它SMD1402B-H的每一个的操作方式都与刚才对SMD1402A在相应上升和下降沿所描述的相同，并且因此，为了简洁起见，SMD1402B-H的每一个的操作将不更详细地描述。在图15中，箭头1504-1518分别表示了由SMD1402A-H所延迟的CLK信号的沿。SMD1400需要更多单个SMD1402A-H，因为每一个所提供的延迟比图11所示实施例中的大。并且因此，附加的SMD需要延缓当一个给定的SMD延迟了所施加的CLK信号的一个相应沿时所出现的沿，正如本领域技术人员所意识到的那样。每个SMD提供的延迟越大，需要的单个SMD就越多。

图16是描述图6所示单位延迟604A的又一个实施例的示意图。图16所示单位延迟604A包括在前面通过参照图8来描述的组件800-826，并且因此，为了简洁起见，这些组件不再详细描述。图16所示单位延迟604A还包括一个耦合在节点822和节点1602之间的第一二极管耦合晶体管1600以及一个耦合在节点820和节点1608之间的第二二极管耦合晶体管1606。二极管耦合晶体管1600、1606确保节点820、822决不低于NMOS晶体管804、806、816、818的阈值电压VT1，并且确保节点1604、1608不高于电压VCC-VT2，这里VT2是PMOS晶体管800、802、812、814的阈值电压，并且假设等于VT1。这些阈值电压将在随后称作一个阈值电压VT。

二极管耦合晶体管1600、1606确保图6所示单位延迟604A中的晶体管在每个晶体管的“死区”或者“截止”外进行操作，其出现于当晶体管的栅极处于NMOS晶体管之接地的阈值电压VT之内以及处于PMOS晶体管之VCC的VT之内时。当在截止区域进行操作时，每个晶体管都具有非线性的电流以及电容，其可以对单位延迟604A的性能产生不利影响，尤其在阈值电压VT变为电源VCC的一大部分时，正如本领域技术人员所意识到的那样。利用二极管耦合晶体管1600、1606，确保了施加到晶体管816上的AINB信号总是不小于VT，使得当单位延迟604(见图6)改变方向时，每个单位延迟中的晶体管816具有至少VT施加到它的栅极。相比之下，在图8所示实施例中，当单位延迟604改变方向时，晶体管816将具有大约接地的AINB电压施加到它的栅极，并且由此进入截止区。AINF信号和晶体管804同样如此。同样地，利用二极管耦合的晶体管1600、1606，节点1604、1608不会高于VCC-VT，以确保当单位延迟改变方向时，每个单位延迟中的晶体管802、814不会在截止区进行操作。相比之下，在图8所示实施例中，当单位延迟604改变方向时，晶体管802、814在栅极以及源极上都有一个大约为VCC的电压，并且因此在截至区进行操作。

可以理解，即使在前面的描述中已经阐述了本发明的各种实施例以及优势，但是以上描述仅仅是说明性的，并且可以更详细地做出若干改变，但是都保持在本发明的广泛原理之内。例如，以上所述的许多组件都可以利用数字电路或模拟电路，或者两者的组合体等等来实现，以及同样地，在合理情况下，可经由在合适的处理电路上执行的软件来实现。因此，本发明只受制于附加权利要求。

Claims (58)

1、一种同步镜像延迟电路，包括：

模拟延迟线，用于接收一个输入时钟信号，以及响应于所述输入时钟信号，来产生一个模拟延迟的时钟信号，所述模拟延迟的时钟信号相对于所述输入时钟信号具有一个模拟延迟；

双向延迟线，耦合到所述模拟延迟线，并且包含多个单位延迟，所述双向延迟线响应于一个模式控制信号，以一个前向模式进行操作，以在前向方向上经由所述多个单位延迟来传送所述模拟延迟的时钟信号，每个单位延迟将所述模拟延迟的时钟信号延迟一相应的延迟，以及响应于所述模式控制信号，以后向模式进行操作，以在后向方向上经由所述多个单位延迟来传送所述模拟延迟的时钟信号，每个单位延迟将所述模拟延迟的时钟信号延迟所述相应的延迟；以及

控制电路，耦合到所述双向延迟线，所述控制电路用于将所述延迟线交替地置于前向或后向操作模式，以安排一个前向延迟，并且之后将所述双向延迟线交替地置于前向或后向模式，来安排一个后向延迟，所述后向延迟大约等于所述前向延迟，并且所述控制电路在所述后向延迟终止时，从一个选定的单位延迟来输出所述模拟延迟的时钟信号。

2、根据权利要求1的同步镜像延迟电路，其中，响应于所施加的时钟信号以及所述模拟延迟的时钟信号经由所述多个单位延迟传送时的所述模拟延迟的时钟信号的位置，所述控制电路将所述双向延迟线交替地置于前向和后向模式。

3、根据权利要求2的同步镜像延迟电路，其中，所施加的时钟信号的第一以及第二转变被施加到所述模拟延迟线，并且其中，响应于位于最后单位延迟的模拟延迟的时钟信号，所述控制电路将所述双向延迟线的模式从所述前向模式改变为所述后向模式，以及响应于位于第一单位延迟的模拟延迟的时钟信号，将所述双向延迟线的模式从所述后向模式变为所述前向模式，以及响应于所施加的时钟信号的所述第二转变，将模式从其当前状态改变为相反的状态。

4、根据权利要求3的同步镜像延迟电路，其中，所施加的时钟信号的所述第一以及第二转变分别包括所施加的时钟信号的第一上升沿以及随后的上升沿。

5、根据权利要求3的同步镜像延迟电路，其中，所述控制电路包括一个计数器，用于形成一个反射计数，每当所述模拟延迟的时钟信号在后向模式期间位于第一单位延迟时，所述控制电路在所施加的时钟信号的第二转变之前控制所述计数器从一个初始值开始递增所述反射计数，以及每当所述模拟延迟的时钟信号在后向模式期间位于第一单位延迟时，所述控制电路在所施加的时钟信号的第二转变之后控制计数器递减所述反射计数，并且当所述反射计数已经递减为所述初始值时，所述控制电路在后向模式期间从第一单位延迟输出所述模拟延迟的时钟信号。

6、根据权利要求1的同步镜像延迟电路，其中，每个单位延迟包括：

第一逻辑电路，用于接收一个前向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个前向输出节点，并且响应于所述前向输入信号，以通过一个偏流值所确定的速率来对所述前向输出节点进行充电和放电。

第二逻辑电路，用于接收一个后向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个后向输出节点，并且响应于所述后向输入信号，以通过所述偏流值所确定的速率来对所述后向输出节点进行充电和放电。

7、根据权利要求6的同步镜像延迟电路，其中，所述第一和第二逻辑电路包括：

第一偏压电路，其具有耦合到电压源的第一信号端子，以及具有第二信号端子，所述第一偏压电路用于从所述第二信号端子提供一个偏流；

第二偏压晶体管，其具有耦合到一个参考电压源的第一信号端子，以及具有一个第二信号端子，所述第二偏压电路用于从所述第二信号端子提供一个偏流；

第一切换电路，其具有耦合在所述第一偏压电路的第二信号端子和所述后向输出节点之间的第一以及第二信号端子，以及具有一个用于接收前向模式信号的第一输入以及一个耦合到所述前向输出节点的第二输入，所述第一切换电路响应于所述前向模式信号以及所述前向输出节点上的所述前向输出信号，从所述第一偏压电路施加所述偏流，以对所述后向输出节点进行充电；

第二切换电路，其具有耦合在所述第一偏压电路的第二信号端子和所述前向输出节点之间的第一以及第二信号端子，并且具有一个用于接收后向模式信号的第一输入以及一个耦合到所述后向输出节点的第二输入，所述第二切换电路响应于所述后向模式信号以及所述后向输出节点上的所述后向输出信号，从所述第一偏压电路施加所述偏流，以对给所述前向输出节点进行充电；

第三切换电路，其具有耦合在所述第二偏压电路的第二信号端子和所述后向输出节点之间的第一以及第二信号端子，并且具有一个用于接收所述前向模式信号的第一输入以及一个用于接收所述前向输入信号的第二输入，所述第三切换电路响应于所述前向模式信号以及所述前向输出信号，减弱来自所述后向输出节点的偏流，以对所述后向输出节点进行放电；和

第四切换电路，其具有耦合在所述第二偏压电路的第二信号端子和所述前向输出节点之间的第一和第二信号端子，并且具有一个用于接收所述后向模式信号的第一输入以及一个用于接收所述后向输入信号的第二输入，所述第四切换电路响应于所述后向模式信号以及所述后向输出信号，减弱来自所述前向输出节点的偏流，以对所述前向输出节点进行放电。

8、根据权利要求7的同步镜像延迟电路，其中，所述第一偏压电路包括一个PMOS晶体管，该PMOS晶体管用于在它的栅极接收第一偏压，并且其中，所述第二偏压电路包括一个NMOS晶体管，该NMOS晶体管用于在它的栅极接收一个第二偏压。

9、根据权利要求7的同步镜像延迟电路，其中，所述第一切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有一个用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管具有一个耦合到所述前向输出节点的栅极，并且其中，所述第二切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有一个用于接收所述后向模式信号的栅极，以及所述第二PMOS晶体管具有一个耦合到所述后向输出节点的栅极。

10、根据权利要求7的同步镜像延迟电路，其中，所述第三切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有一个用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管具有一个用于接收所述前向输入信号的栅极，并且其中，所述第四切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有一个用于接收所述后向模式信号的栅极，以及所述第二NMOS晶体管具有一个用于接收所述后向输入信号的栅极。

11、一种同步镜像延迟电路，其包括一个耦合到双向延迟线的模拟延迟线，所述同步镜像延迟电路经由所述模拟延迟线将一个输入时钟信号的初始沿施加到所述双向延迟线，并且之后以前向模式进行操作，来以前向模式或后向模式交替地操作所述双向延迟线，以经由所述双向延迟线传送所述输入时钟信号的所述初始沿，并且将所述输出时钟信号的初始沿延迟一前向延迟，以及响应于所述输入时钟信号的一个随后的沿，来以后向模式进行操作，以反映出在后向模式期间经由所述双向延迟线对所述输入时钟信号的传送，并且进一步将所述输入时钟信号的初始沿延迟一基本上等于所述前向延迟的一个后向延迟。

12、根据权利要求11的同步镜像延迟电路，其中，所述输入时钟信号的初始沿包括所述输入时钟信号的一个初始上升沿，以及所述输入时钟信号的随后的沿包括所述输入时钟信号的下一个上升沿。

13、根据权利要求11的同步镜像延迟电路，还包括：输入缓冲器，其耦合到所述模拟延迟线，以及输出电路，其耦合到所述双向延迟线，其中，所述输入缓冲器接收一个外部时钟信号的初始沿，以及响应于所述外部时钟信号，来产生所述输入时钟信号的初始沿，并且其中，响应于具有前向加后向延迟的所述输入时钟信号的初始沿，所述输出电路产生一个同步时钟信号的沿。

14、根据权利要求13的同步镜像延迟电路，其中，相对于所述外部时钟信号的初始沿，所述输入缓冲器将所述输入时钟信号的初始沿延迟一第一延迟，并且其中，相对于具有前向加后向延迟的所述输入时钟信号的初始沿，所述输出缓冲器将所述同步时钟信号的初始沿延迟一第二延迟。

15、根据权利要求14的同步镜像延迟电路，其中，所述模拟延迟线将所述输入时钟信号的初始沿延迟大约所述第一以及第二延迟。

16、根据权利要求13的同步镜像延迟电路，其中，所述输出电路包括一个“与”门，其具有耦合到一个输出缓冲器的输入的输出，以及具有一个输入，该输入耦合到所述双向延迟线，以接收具有前向加后向延迟的输入时钟信号的初始沿。

17、一种同步镜像延迟电路，包括：

输入缓冲器，用于接收一个施加的信号，以及响应于所述施加的信号，来产生一个输入时钟信号；

模拟延迟线，其耦合到所述输入缓冲器，用于接收所述输入时钟信号，以及响应于所述输入时钟信号，来产生一个模拟延迟的时钟信号，所述模拟延迟的时钟信号相对于所述输入时钟信号具有一个模拟延迟；

双向延迟线，耦合到所述模拟延迟线，并具有多个单位延迟，所述双向模拟延迟线响应于一个模式控制信号，以前向模式进行操作，以在前向方向上经由所述多个单位延迟来传送所述模拟延迟的时钟信号，每个单位延迟将所述模拟延迟的时钟信号延迟一相应的延迟，并且响应于所述模式控制信号，以后向模式进行操作，以在后向方向上经由所述多个单位延迟来传送所述模拟延迟的时钟信号，每个单位延迟都将所述模拟延迟的时钟信号延迟所述相应的延迟；

控制电路，其耦合到所述双向延迟线，所述控制电路交替地将所述延迟线置于前向或后向操作模式，以安排一前向延迟，并且之后交替地将所述双向延迟线置于前向或后向操作模式，以安排一后向延迟，该后向延迟大约等于所述前向延迟，并且所述控制电路在所述后向延迟终止时，从一个选定的单位延迟输出所述模拟延迟的时钟信号；和

输出电路，其耦合到双向延迟线，用于接收所述输出的模拟延迟的时钟信号，以及响应于所述输出的模拟延迟的时钟信号，产生一个同步时钟信号，该同步时钟信号具有与施加的时钟信号之相应沿同步的沿。

18、根据权利要求17的同步镜像延迟电路，其中，所述输出电路包括：

“与”门，具有用于从所述控制电路接收一个启动信号的第一输入，并且具有用于接收所述输出的模拟延迟的时钟信号的第二输入，以及具有一个输出，其响应所述启动和输出的模拟延迟的时钟信号，来形成一个延迟的时钟信号；和

输出缓冲器，其耦合到所述“与”门的输出，并且响应于所述延迟的时钟信号，来产生所述同步的时钟信号。

19、根据权利要求17的同步镜像延迟电路，其中，响应于所述输入时钟信号以及当所述模拟延迟的时钟信号经由所述多个单位延迟进行传送时所述模拟延迟的时钟信号的位置，所述控制电路交替地将所述双向延迟线置于前向或后向模式。

20、根据权利要求19的同步镜像延迟电路，其中，施加的时钟信号的第一以及第二转变都被施加到所述模拟延迟线，并且其中，响应于位于最后单位延迟的模拟延迟的时钟信号，所述控制电路将所述双向延迟线的模式从前向模式改变为后向模式，以及响应于位于第一单位延迟上的模拟延迟的时钟信号，将所述双向延迟线的模式从后向模式变为前向模式，并且响应于所施加的时钟信号的第二转变，将模式从其当前状态改变为相反的状态。

21、根据权利要求20的同步镜像延迟电路，其中，施加的时钟信号的第一以及第二转变分别包括施加的时钟信号的第一上升沿以及随后的上升沿。

22、根据权利要求20的同步镜像延迟电路，其中，所述控制电路包括一个计数器，其形成一个反射计数，每当所述模拟延迟的时钟信号在后向模式期间位于所述第一单位延迟时，所述控制电路在施加的时钟信号的第二转变之前，控制所述计数器从一个初始值递增所述反射计数，以及每当所述模拟延迟的时钟信号在后向模式期间位于所述第一单位延迟时，所述控制电路在施加的时钟信号的第二转变之后，控制所述计数器递减所述反射计数，并且当所述反射计数递减到所述初始值时，所述控制电路从所述第一单位延迟输出所述模拟延迟的时钟信号。

23、根据权利要求17的同步镜像延迟电路，其中，每个单位延迟包括：

第一逻辑电路，用于接收一个前向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个前向输出节点，以及响应于所述前向输入信号，以通过一个偏流值所确定的速率，来对所述前向输出节点进行充电和放电；和

第二逻辑电路，用于接收一个后向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个后向输出节点，并且响应于所述后向输入信号，以通过所述偏流值所确定的速率，来对给所述后向输出节点进行充电和放电。

24、根据权利要求23的同步镜像延迟电路，其中，所述第一以及第二逻辑电路包括：

第一偏压电路，具有耦合到一个电压源的第一信号端子，以及具有第二信号端子，所述第一偏压电路用于从所述第二信号端子提供一个偏流；

第二偏压电路，具有耦合到一个参考电压源的第一信号端子，以及具有第二信号端子，所述第二偏压电路用于从所述第二信号端子提供所述偏流；

第一切换电路，具有耦合在所述第一偏压电路的第二信号端子和所述后向输出节点之间的第一以及第二信号端子，并且具有用于接收前向模式信号的第一输入以及耦合到所述前向输出节点的第二输入，所述第一切换电路响应于所述前向模式信号以及所述前向输出节点上的前向输出信号，施加来自所述第一偏压电路的偏流，以对所述后向输出节点进行充电；

第二切换电路，具有耦合在所述第一偏压电路的第二信号端子和所述前向输出节点之间的第一以及第二信号端子，并且具有用于接收一个后向模式信号的第一输入以及耦合到所述后向输出节点的第二输入，所述第二切换电路响应于所述后向模式信号以及所述后向输出节点上的后向输出信号，施加来自所述第一偏压电路的偏流，以对所述前向输出节点进行充电；

第三切换电路，具有耦合在所述第二偏压电路的第二信号端子和所述后向输出节点之间的第一以及第二信号端子，并且具有用于接收所述前向模式信号的第一输入以及用于接收所述前向输入信号的第二输入，所述第三切换电路响应于所述前向模式信号以及所述前向输入信号，减弱来自所述后向的输出节点的偏流，以对所述后向输出节点进行放电；和

第四切换电路，具有耦合在所述第二偏压电路的第二信号端子和所述前向输出节点之间的第一以及第二信号端子，并且具有用于接收所述后向模式信号的第一输入以及用于接收所述后向输入信号的第二输入，所述第四切换电路响应于所述后向模式信号以及所述后向输入信号，减弱来自所述前向的输出节点的偏流，以对使所述前向输出节点进行放电。

25、根据权利要求24的同步镜像延迟电路，其中，所述第一偏压电路包括一个PMOS晶体管，该PMOS晶体管用于在它的栅极上接收一个第一偏压，并且其中，所述第二偏压电路包括一个NMOS晶体管，该NMOS晶体管于在它的栅极上接收一个第二偏压。

26、根据权利要求24的同步镜像延迟电路，其中，所述第一切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管具有耦合到所述前向输出节点的栅极，并且其中，所述第二切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有用于接收所述后向模式信号的栅极，以及所述第二PMOS晶体管具有耦合到所述后向输出节点的栅极。

27、根据权利要求24的同步镜像延迟电路，其中，所述第三切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管具有用于接收所述前向输入信号的栅极，并且其中，所述第四切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有用于接收所述后向模式信号的栅极，并且所述第二NMOS晶体管有用于接收所述后向输入信号的栅极。

28、根据权利要求24的同步镜像延迟电路，还包括：第一电平移动电路，其耦合在所述后向输出节点和所述第三切换电路之间，以及第二电平移动电路，其耦合在所述前向输出节点和所述第四切换电路之间。

29、根据权利要求28的同步镜像延迟电路，其中，所述第一以及第二电平移动电路每个都包含一个二极管耦合的晶体管。

30、一种同步镜像延迟电路，包括：

第一输入缓冲器，用于接收一个所施加的时钟信号，以及响应于所施加的时钟信号，来产生一个缓冲的时钟信号；

第一模拟延迟线，其耦合到所述第一缓冲器，用于接收所述缓冲的时钟信号，以及响应于所述缓冲的时钟信号，来产生一个输入时钟信号，所述输入时钟信号相对于所述缓冲的时钟信号有一个模拟延迟；

第一双向延迟线，耦合到所述第一模拟延迟线，所述第一双向延迟线交替地以前向或后向模式进行操作，以经由所述双向延迟线传送所述输入时钟信号的第一个沿，以及将所述输入时钟信号的第一个沿延迟一前向延迟，以及响应于所述输入时钟信号的随后的第一个沿，以后向延迟模式进行操作，来反映出所述输入时钟信号在前向模式期间经由所述双向延迟线的传送，以及进一步将所述输入时钟信号的第一个沿延迟一后向延迟，该后向延迟基本上等于所述前向延迟，并且输出具有前向加后向延迟的输入时钟信号的所述第一个沿；

第二双向延迟线，耦合到所述第一模拟延迟线，所述第二双向延迟线交替地以前向或后向模式进行操作，以经由所述双向延迟线传送所述输入时钟信号的第二个沿，以及将所述输入时钟信号的第二个沿延迟一前向延迟，并且响应于所述输入时钟信号的随后的第二个沿，以后向延迟模式进行操作，来反映出所述输入时钟信号在前向模式期间经由所述双向延迟线的传送，以及进一步将所述输入时钟信号的第二个沿延迟一后向延迟，其中该后向延迟基本上等于所述前向延迟，并且输出具有前向加后向延迟的输入时钟信号的第二个沿；

第二输入缓冲器，用于接收一个互补的施加时钟信号，以及响应于所述互补的施加时钟信号，来产生一个互补的缓冲时钟信号；

第二模拟延迟线，耦合到所述第二缓冲器，用于接收所述互补的缓冲时钟信号，以及响应于所述互补的缓冲时钟信号，来产生一个互补的输入时钟信号，所述互补的输入时钟信号相对于所述互补的缓冲时钟信号有一个模拟延迟；

第三双向延迟线，其耦合到所述第二模拟延迟线，所述第三双向延迟线交替地以前向或后向模式进行操作，以经由所述双向延迟线传送所述互补的输入时钟信号的第一个沿，以及将所述互补的输入时钟信号的第一个沿延迟一个前向延迟，并且响应于所述互补的输入时钟信号之随后的第一个沿，以后向延迟模式进行操作，来反映出所述互补的输入时钟信号在前向模式期间经由所述双向延迟线的传送，以及进一步将所述互补的输入时钟信号的第一个沿延迟一后向延迟，其中该后向延迟基本上等于所述前向延迟，并且输出具有前向加后向延迟的互补的输入时钟信号的第一个沿；

第四双向延迟线，其耦合到所述第二模拟延迟线，所述第四双向延迟线交替地以前向或后向模式进行操作，以经由所述双向延迟线传送所述互补的输入时钟信号的第二个沿，以及将所述互补的输入时钟信号的第二个沿延迟一前向延迟，并且响应于所述互补的输入时钟信号之随后的第二个沿，以后向延迟模式进行操作，而来反映出所述互补的输入时钟信号在前向模式期间经由所述双向延迟线的传送，以及进一步将所述互补的输入时钟信号的第二个沿延迟一后向延迟，其中该后向延迟基本上等于所述前向延迟，并且输出具有前向加后向延迟的互补的输入时钟信号的第二个沿；和

输出电路，其耦合到第一、第二、第三、以及第四双向延迟线，所述输出电路响应于具有前向加后向延迟的输入时钟信号的第一和第二沿以及具有前向加后向延迟的互补的输入时钟信号的第一和第二沿，来产生一个同步时钟信号，该同步时钟信号具有与所施加时钟信号上升以及下降沿同步的上升和下降沿。

31、根据权利要求30的同步镜像延迟电路，其中，所述输入时钟信号的第一沿包括所述输入时钟信号的偶数上升沿，以及所述输入时钟信号的随后的第一个沿包括所述输入时钟信号的下一个偶数上升沿，并且其中，所述输入时钟信号的第二沿包括所述输入时钟信号的奇数上升沿，以及所述随后的第一个沿包括所述输入时钟信号的下一个奇数上升沿，并且其中，所述互补的输入时钟信号的第一沿包括所述互补的输入时钟信号的偶数上升沿，以及所述互补的输入时钟信号的随后的第一个沿包括所述互补的输入时钟信号的下一个偶数上升沿，并且其中，所述互补的输入时钟信号的第二沿包括所述互补的输入时钟信号的奇数上升沿，以及所述互补的输入时钟信号的随后的第二个沿包括所述互补的输入时钟信号的下一个奇数上升沿。

32、根据权利要求30的同步镜像延迟电路，其中，所述输出电路包括：

第一“或”门，其耦合到所述第一和第二双向延迟线；

第二“或”门，其耦合到所述第三和第四双向延迟线；

RS触发器，具有耦合到所述第一“或”门之输出的设定的输入，以及耦合到所述第二“或”门之输出的重置输入，并且响应于所述第一和第二“或”门的输出，产生一延迟的时钟信号；和

输出缓冲器，耦合到所述RS触发器，用于接收所述延迟的时钟信号，以及响应于所述延迟的时钟信号，产生所述同步的时钟信号。

33、根据权利要求30的同步镜像延迟电路，其中，每个双向延迟线都包括多个单位延迟，每个单位延迟包括：

第一逻辑电路，用于接收一个前向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个前向输出节点，并且响应于所述前向输入信号，以一个偏流值所确定的速率，来对所述前向输出节点进行充电和放电；和

第二逻辑电路，用于接收一个后向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个后向输出节点，并且响应于所述后向输入信号，以所述偏流值所确定的速率，来对所述后向输出节点充电和放电。

34、根据权利要求33的同步镜像延迟电路，其中，所述第一以及第二逻辑电路都包括：

第一偏压电路，具有耦合到一个电压源的第一信号端子，以及包含第二信号端子，所述第一偏压电路用于从所述第二信号端子提供一个偏流；

第二偏压晶体管，具有耦合到一个参考电压源的第一信号端子，以及包含第二信号端子，所述第二偏压电路用于从所述第二信号端子提供所述偏流；

第一切换电路，具有耦合在所述第一偏流电路的第二信号端子和所述后向输出节点之间的第一和第二信号端子，并且具有用于接收一个前向模式信号的第一输入以及耦合到所述前向输出节点的第二输入，所述第一切换电路响应于所述前向模式信号以及所述前向输出节点上前向输出信号，施加来自所述第一偏流电路的偏流，以对所述后向输出节点进行充电；

第二切换电路，具有耦合在所述第一偏流电路的第二信号端子和所述前向输出节点之间的第一和第二信号端子，并且具有用于接收一个后向模式信号的第一输入以及耦合到所述后向输出节点的第二输入，所述第二切换电路响应于所述后向模式信号以及所述后向输出节点上后向输出信号，施加来自所述第一偏流电路的偏流，以对给所述前向输出节点进行充电；

第三切换电路，具有耦合在所述第二偏流电路的第二信号端子和所述后向输出节点之间的第一和第二信号端子，并且具有用于接收所述前向模式信号的第一输入以及用于接收所述前向输入信号的第二输入，所述第三切换电路响应于所述前向模式信号以及所述前向输入信号，减弱来自所述后向输出节点的偏流，以对使所述后向输出节点进行放电；和

第四切换电路，具有耦合在所述第二偏流电路的第二信号端子和所述前向输出节点之间的第一和第二信号端子，并且具有用于接收所述后向模式信号的第一输入以及用于接收所述后向输入信号的第二输入，所述第四切换电路能够响应于所述后向模式信号以及所述后向输入信号，减弱来自所述前向输出节点的偏流，以对所述前向输出节点进行放电。

35、根据权利要求34的同步镜像延迟电路，其中，所述第一偏流电路包括一个PMOS晶体管，该PMOS晶体管用于在它的栅极上接收一个第一偏压，并且其中，所述第二偏压电路包括一个NMOS晶体管，该NMOS晶体管用于在它的栅极上接收一个第二偏压。

36、根据权利要求34的同步镜像延迟电路，其中，所述第一切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管有耦合到所述前向输出节点的栅极，并且其中，所述第二切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有用于接收所述后向模式信号的栅极，并且所述第二PMOS晶体管具有耦合到所述后向的输出节点的栅极。

37、根据权利要求34的同步镜像延迟电路，其中，所述第三切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有用于接收所述前向模式信号的栅极，并且所述第二PMOS晶体管有用于接收所述前向输入信号的栅极，并且其中，所述第四切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有用于接收所述后向模式信号的栅极，并且所述第二NMOS晶体管具有用于接收所述后向输入信号的栅极。

38、一种存储设备，包括

地址总线；

控制总线；

数据总线；

耦合到所述地址总线的地址解码器；

耦合到所述数据总线的读/写电路；

耦合到所述控制总线的控制电路；

存储单元阵列，耦合到所述地址解码器、所述控制电路、以及所熟读/写电路；

同步镜像延迟电路，耦合到至少一个所述控制电路，并且用于接收一个输入时钟信号，所述同步镜像延迟电路用于产生一个延迟的时钟信号，以及所述控制电路响应于所述延迟的时钟信号，来产生控制信号，所述同步镜像延迟电路包括：

模拟延迟线，用于接收所述输入时钟信号，以及响应于所述输入时钟信号，产生一个模拟延迟的时钟信号，所述模拟延迟的时钟信号相对于所述输入时钟信号具有一个模拟延迟；

双向延迟线，耦合到所述模拟延迟线，并且包含多个单位延迟，所述双向模拟延迟线响应于一个模式控制信号，以前向模式进行操作，以在前向方向上经由所述多个单位延迟传送所述模拟延迟的时钟信号，每个单位延迟都将所述模拟延迟的时钟信号延迟一相应的延迟，以及响应于所述模式控制信号，以后向模式进行操作，以在后向方向上经由所述多个单位延迟传送所述模拟延迟的时钟信号，每个单位延迟都将所述模拟延迟的时钟信号延迟所述相应的延迟；和

控制电路，耦合到所述双向延迟线，所述控制电路将所述延迟线交替地置于前向或后向操作模式，以安排一前向延迟，以及之后能够将所述双向延迟线交替地置于前向或后向操作模式，以安排一大约等于所述前向延迟的后向延迟，并且所述控制电路在所述后向延迟终止时，从一个选定的单位延迟输出所述模拟延迟的时钟信号，作为延迟的时钟信号。

39、根据权利要求38的存储设备，其中，所述存储设备包括一个DDR DRAM。

40、根据权利要求38的存储设备，其中，所述延迟的时钟信号被施加用来为一个耦合到所述数据总线的输入驱动器提供时钟。

41、一种计算机系统，包括：

数据输入设备；

数据输出设备；

处理器，耦合到所述数据输入和输出设备；和

内存设备，耦合到所述处理器，所述存储设备包括：

地址总线；

控制总线；

数据总线；

耦合到所述地址总线的地址解码器；

耦合到所述数据总线的读/写电路；

耦合到所述控制总线的控制电路；

存储单元阵列，耦合到所述地址解码器、所述控制电路、以及所述读/写电路；

同步镜像延迟电路，耦合到至少一个所述控制电路，并用于接收一个输入时钟信号，所述同步镜像延迟电路用于产生一个延迟的时钟信号，以及所述控制电路响应于所述延迟的时钟信号，产生控制信号，所述同步镜像延迟电路包括：

模拟延迟线，用于接收所述输入时钟信号，以及响应于所述输入时钟信号，产生一个模拟延迟的时钟信号，所述模拟延迟的时钟信号相对于所述输入时钟信号具有一个模拟延迟；

双向延迟线，耦合到所述模拟延迟线，并且包含多个单位延迟，所述双向模拟延迟线响应于一个模式控制信号，以前向模式进行操作，以在前向方向上经由所述多个单位延迟传送所述模拟延迟的时钟信号，每个单位延迟将所述模拟延迟的时钟信号延迟一相应的延迟，以及响应于所述模式控制信号，以后向模式进行操作，以在后向的方向上经由所述多个单位延迟传送所述模拟延迟的时钟信号，每个单位延迟都将所述模拟延迟的时钟信号延迟所述相应的延迟；和

控制电路，耦合到所述双向延迟线，所述控制电路将所述延迟线交替地置于前向或后向操作模式，以安排一前向延迟，以及之后将所述双向延迟线交替地置于前向或后向操作模式，以安排一大约等于所述前向延迟的后向延迟，并且所述控制电路在所述后向延迟终止时，从一个选定的单位延迟输出所述模拟延迟的时钟信号，作为延迟的时钟信号。

42、根据权利要求41的存储设备，其中，所述存储设备包括一个DDRDRAM。

43、根据权利要求42的存储设备，其中，所述延迟的时钟信号被施加用来为一个耦合到所述数据总线的输入驱动器计时。

44、一种用于控制双向延迟线来产生延迟的时钟信号的方法，该延迟的时钟信号相对于所施加的时钟信号具有一个延迟，所述方法包含：

接收所施加的时钟信号的初始沿；

将所施加的时钟信号的初始沿施加到所述双向延迟线；

交替地将所述双向延长线置于前向或后向延迟操作模式，以产生所施加的时钟信号之初始沿的一个前向延迟；

响应于所施加的时钟信号的一个随后的沿，交替地将所述双向延迟线置于前向或后向延迟操作模式，以产生所施加的时钟信号之初始沿的一后向延迟；和

产生所述延迟的时钟信号的一个沿，其相对于所施加的时钟信号之初始沿有一个前向加后向延迟的延迟。

45、根据权利要求44的方法，其中，所施加的时钟信号的初始沿包括所施加的时钟信号的一个上升沿，以及所施加的时钟信号的随后的沿包括下一个上升沿。

46、一种用于产生延迟的时钟信号的方法，该延迟的时钟信号相对于所施加时钟信号有一个延迟，该方法包括：

接收所施加的时钟信号的初始沿；

通过在前向和后向方向上经由串联的多个双向单位延迟传送所施加的时钟信号的初始延迟，来安排一个前向延迟；

响应所施加的时钟信号的一个随后的沿，通过在前向和后向方向上经由所述串联的多个双向单位延迟传送所施加的时钟信号的初始沿来产生所施加时钟信号的初始沿的一个后向延迟，来安排一个后向延迟，该后向延迟基本上等于所述前向延迟；

产生所述延迟的时钟信号的一个沿，其相对于所用信号的初始沿具有一个前向加后向延迟的延迟。

47、根据权利要求46的方法，其中，所施加的时钟信号的所述初始沿包括一个上升沿，以及所施加的时钟信号的随后的沿包括下一个上升沿。

48、根据权利要求46的方法，其中，所施加的时钟信号的所述初始沿包括一个初始上升沿，以及所施加的时钟信号的随后的沿包括所述初始上升沿之后的一个第二上升沿。

49、一种同步镜像延迟电路，包括：

第一输入缓冲器，用于接收一个所施加的时钟信号，以及响应于所施加的时钟信号，产生一个缓冲时钟信号；

第一模拟延迟线，耦合到所述第一缓冲器，用于接收所述缓冲时钟信号，以及响应于所述缓冲时钟信号，产生一个输入时钟信号，所述输入时钟信号相对于所述缓冲时钟信号具有一个模拟延迟；

第一组双向延迟线，每个延迟线都用来产生一个相对于所述缓冲时钟信号具有一延迟的延迟时钟信号；

第一时钟分配器电路，耦合到所述第一缓冲器和所述第一模拟延迟线，以及耦合到所述第一组双向延迟线，所述时钟分配电路将所述输入时钟信号的各个沿施加到选定的双向延迟线；

第二输入缓冲器，用于接收一个互补的施加时钟信号，以及响应于所述互补的施加时钟信号，产生一个互补的缓冲时钟信号；

第二模拟延迟线。耦合到所述第二缓冲器，用于接收所述互补的缓冲时钟信号，以及响应于所述互补的缓冲时钟信号，产生一个互补的输入时钟信号，所述互补的输入时钟信号相对于所述互补的缓冲时钟信号具有一个模拟延迟；

第二组双向延迟线，每个延迟线都用来产生一个相对于所述缓冲时钟信号具有一延迟的延迟时钟信号；

第二时钟分配器电路，耦合到所述第二缓冲器和所述第二模拟延迟线，以及耦合到所述第二组双向延迟线，所述时钟分配电路将所述互补的输入时钟信号的各个沿施加到选定的双向延迟线；和

输出电路，耦合到所述第一组和第二组双向延迟线，所述输出电路响应于来自所述多个双向延迟线的延迟的信号，产生一个同步时钟信号，该同步时钟信号具有与所施加的时钟信号的上升和下降沿同步的上升和下降沿。

50、根据权利要求49的同步镜像延迟电路，其中，所述第一组和第二组双向延迟线每组包含四个延迟线，并且其中，所述第一时钟分配电路顺序地提供所述时钟信号之上升沿给所述四个延迟线，并且其中，所述第二时钟分配电路顺序地提供所述互补的输入时钟信号之上升沿给所述四个延迟线。

51、根据权利要求49的同步镜像延迟电路，其中，每个时钟分配电路包含一个时钟分配电路，用于接收来自相应的缓冲器和延迟线的所述缓冲的时钟信号和输入时钟信号，以及一个计数器，所述时钟分配电路响应于来自所述计数器的一个计数，选择双向延迟线，以来接收所述输入时钟信号，所述计数器响应于所述相应的缓冲时钟信号，形成所述计数。

52、根据权利要求49的同步镜像延迟电路，其中，每个双向延迟线包含多个单位延迟，每个单位延迟包括：

第一逻辑电路，用于接收一个前向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个前向输出节点，并且响应于所述前向输入信号，以通过一个偏流值所确定的速率，来对所述前向输出节点进行充电和放电；和

第二逻辑电路，用于接收一个后向输入信号、一个前向模式信号、以及一个后向模式信号，并且具有一个后向输出节点，并且响应于所述后向输入信号，以通过所述偏流值所确定的速率，来对所述后向输出节点进行充电和放电。

53、根据权利要求52的同步镜像延迟电路，其中，所述第一以及第二逻辑电路包括：

第一偏压电路，具有耦合接到一个电压源的第一信号端子，以及具有第二信号端子，所述第一偏压电路用于从所述第二信号端子提供一偏流；

第二偏压电路，具有耦合到一个参考电压源的第一信号端子，以及具有第二信号端子，所述第二偏压电路用于从所述第二信号端子提供所述偏流；

第一切换电路，具有耦合在所述第一偏压电路的第二信号端子和所述后向输出节点之间的第一和第二信号端子，并且具有用于接收一个前向模式信号的第一输入以及耦合到所述前向输出节点的第二输入，所述第一切换电路响应于所述前向模式信号以及所述前向输出节点上前向输出信号，施加来自所述第一偏压电路的偏流，来对所述后向输出节点进行充电；

第二切换电路，具有耦合在所述第一偏压电路的第二信号端子和所述前向输出节点之间的第一和第二信号端子，并且具有用于接收一个后向模式信号的第一输入以及耦合到所述后向输出节点的第二输入，所述第二切换电路响应于所述后向模式信号以及所述后向输出节点上后向输出信号，施加来自所述第一偏压电路的偏流，来对所述前向输出节点进行充电；

第三切换电路，具有耦合在所述第二偏压电路的第二信号端子和所述后向输出节点之间的第一和第二信号端子，并且具有用于接收所述前向模式信号的第一输入以及用于接收所述前向输入信号的第二输入，所述第三切换电路响应于所述前向模式信号以及所述前向输入信号，减弱来自所述后向的输出节点的偏流，来对所述后向的输出节点进行放电；和

第四切换电路，具有耦合在所述第二偏压电路的第二信号端子和所述前向输出节点之间的第一和第二信号端子，并且具有用于接收所述后向模式信号的第一输入以及用于接收所述后向输入信号的第二输入，所述第四切换电路响应于所述后向模式信号以及所述后向输入信号，减弱来自所述前向的输出节点的偏流，来对所述前向输出节点进行放电。

54、根据权利要求53的同步镜像延迟电路，其中，所述第一偏压电路包括一个PMOS晶体管，该PMOS晶体管用于在它的栅极接收第一偏压，并且其中，所述第二偏压电路包括一个NMOS晶体管，该NMOS晶体管用于在它的栅极接收第二偏压。

55、根据权利要求53的同步镜像延迟电路，其中，所述第一切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管有耦合到所述前向输出节点的栅极，并且其中，所述第二切换电路包括串联的第一和第二PMOS晶体管，所述第一PMOS晶体管具有用于接收所述后向模式信号的栅极，以及所述第二PMOS晶体管具有耦合到所述后向输出节点的栅极。

56、根据权利要求53的同步镜像延迟电路，其中，所述第三切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有用于接收所述前向模式信号的栅极，以及所述第二PMOS晶体管有用于接收所述前向输入信号的栅极，并且其中，所述第四切换电路包括串联的第一和第二NMOS晶体管，所述第一NMOS晶体管具有用于接收所述后向模式信号的栅极，以及所述第二NMOS晶体管具有用于接收所述后向输入信号的栅极。

57、根据权利要求53的同步镜像延迟电路，还包括第一电平移动电路，耦合在所述后向输出节点和所述第三切换电路之间，以及第二电平移动电路，耦合在所述前向输出节点和所述第四切换电路之间。

58、根据权利要求57的同步镜像延迟电路，其中，所述第一以及第二电平移动电路各自包含一个二极管耦合的晶体管。

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