CN1684256A - 具有导电穿透通道的硅芯片载体及其制造方法 - Google Patents

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Abstract

一种载体结构和用来制造具有穿透通道的载体结构的方法，各个穿透通道具有导电结构，其有效热膨胀系数小于或紧密匹配于衬底，且有效弹性模量小于或紧密匹配于衬底。此导电结构可以包括不同的材料同心地排列在其中的同心通道填充区、导电材料的环形环所环绕的衬底材料的核心、导电材料的环形环所环绕的CTE匹配的不导电材料的核心、具有低CTE内空洞的导电通道、或诸如已经被烧结或熔融的金属－陶瓷粘胶之类的导电复合物材料的完全填充。

Description

具有导电穿透通道的硅芯片载体及其制造方法
技术领域
本发明一般涉及到用来安装和封装多个集成电路芯片的载体，更确切地说是涉及到具有导电穿透通道(through-vias)的自支持的半导体或绝缘体载体衬底。
背景技术
集成电路器件的载体通常由具有导电穿透通道的作为独立式衬底、芯片、或晶片的半导体、玻璃、或玻璃陶瓷材料制造。穿透通道被暴露在载体的上侧和下侧上，且彼此被隔离。为了在安装到载体的芯片与其它器件之间得到必要的导电路径，常常要求具有金属或半金属通道的多个载体材料层面。具有穿透通道的载体提供了芯片输入/输出端子(I/O)，各个芯片通常以“倒装芯片”的方式安装，而其它器件I/O通过载体从安装芯片或器件的表面到载体的另一侧，该另一侧可以包括安装在载体此侧上的下一个封装件、板、或额外的倒装芯片。
图1给出了根据此发明的一种载体的代表性说明。载体102包含绝缘或半导体材料层104，例如硅、熔融氧化硅(“玻璃”、“石英”)、陶瓷、或其它半导体或绝缘体。载体102具有105所示的从载体层104上表面延伸到载体层104底部表面的多个穿透通道。穿透通道被示为导体115的金属或半金属导电通道材料填充，以便提供通过载体的导电路径。示为114的焊料块C4等，被排列在载体层104的底部表面处，与导电通道材料115相接触，以便将此载体连接到下一层面。在载体层104的上表面处，可以使穿透通道中的导电材料115与排列在层106中的额外的多层布线、集成电路或相关器件、光学元件或光电子元件、微机电元件等电接触，层106又被连接到芯片120的示为微接点125的芯片接插件。半导体器件还可以被埋置在衬底中，并被电学上组合到上述集成电路中。不需要额外的多层布线，芯片120的微接点就能够被直接键合到导电的通道材料115。
由于材料加工过程中遇到的材料、淀积方法、尺寸公差控制、以及机械应力方面的限制，在现有技术的载体中已经出现了问题。传统的衬底厚度是0.5-20mm，且穿透通道的高宽比为1∶1-2∶1。如制作技术所确定的那样，穿透通道可以是锥形的或垂直的。例如，用冲压技术制作的通道显示一种爆发区，而激光通道依赖于高宽比而可以是锥形的。目前对于玻璃陶瓷衬底，典型的间距可以是225微米，而对于陶瓷衬底为150微米。依赖于所希望的孔密度、给定要连接到载体的芯片或其它器件的数目、以及所希望的键合位置的数目，通道的直径因而可以是25-300微米。
为了适应I/O密度为每平方厘米1000-10000的单个或多个倒装芯片和微元件，需要对这种载体进行小型化，使长度和宽度的总物理尺度在几个厘米范围内，且厚度在几个微米到几百微米范围内。为了得到高的速度和低的功率，穿透通道和相关连接的串联电阻必须小于几百到几十毫欧姆，否则信号上升时间会变坏。这又规定用典型导电材料填充的穿透通道的高度要在几个微米到几百微米的范围内，且直径在几十到大约100微米。
填充这种高高宽比的通道是一种挑战。填充盲通道或微尺寸直径穿透通道的通行技术是电镀铜。但流体动力学、离子浓度、以及扩散率限制了深的盲孔的填充。作者Tomisaka等人(ECTC 2002)做了广泛的电镀优化，仍然无法在仅仅70微米深的通道中消除空洞。用来填充稍后要开出的大的盲孔的各种方法出现故障，或在通道尺度下变得不切实际。Black等人的美国专利No.5998292详细地描述了一种用来在三维晶片连接的半导体晶片中产生相互绝缘的各个导电穿透通道的方法。Black的方法涉及到仅仅部分地通过半导体衬底腐蚀所谓的盲孔；隔离各个孔的侧壁；用选自钨、铬、铜、铝、镍、铟、金、以及它们的混合物或合金填充隔离的各个孔；整平顶部表面并清除过量的金属；然后研磨掉底部半导体材料以便暴露被填充了的通道的底部(亦即开出盲孔)。Gaul的美国专利5646067、5814889、以及5618752采用了用于具有钨或多晶硅穿透通道的硅载体层的Black方法。Chiu等人(美国专利6593644)描述了一种用来产生具有用铜、镍、或铝填充的穿透通道的硅基芯片载体的相似的工艺。Black方法提供了穿透通道的恰当填充(对于某些列举的材料)；但若采用这些材料，则得到的结构会经历表1所示的机械失效。Gaul利用了热性能更匹配的材料，亦即钨和多晶硅，但对于几十微米没有可行的淀积方法，并可能具有非常不同的模量数值。还要指出的是，由于诸如陶瓷载体高温烧结条件之类的工艺限制以及埋置元件材料系统的限制，难以将埋置的元件组合到目前的载体中。
在上述直径下，通常用于集成电路互连通道的大多数金属由于热膨胀失配而在载体层材料(例如硅或玻璃)上产生无法接受的应力水平。此外，此金属结构在典型的热循环过程中或在典型的热循环之后呈现出顶部表面突出、破裂、或膨胀。对于由诸如半导体、玻璃、或陶瓷之类的脆性材料组成的载体衬底和集成电路，脆性破裂引起的机械失效的危险，显著地引起载体材料的热膨胀失配和易碎性。除了脆性破裂之外，当在所述尺度下采用标准材料及其组合时，还可能出现界面剥层。表1提供了通常使用的材料，亦即衬底的硅和金属的铜、钨、镍以及它们的机械性能的清单。
   材料   杨氏模量(Gpa)   泊松比     CTE(ppm/℃)
    硅     170   0.28     3
掺杂的多晶硅     170   0.28     2
    铜     130   0.34     16.5
    钨     411   0.28     4.5
    镍     200   0.31     13.4
在通常用于衬底金属化的金属中，仅仅钨(W)具有接近硅(Si)的CTE的约为5ppm/℃的CTE。但与硅的模量(大约170GPa)相比，W的模量是如此之高(大于400GPa)，以致于很可能出现硅的脆性破裂和/或通道侧壁的剥层。与钨相似，用来生长即淀积多晶硅的典型工艺仅仅对直至大约1或几微米的厚度可行，且常常淀积温度被限止超过上述衬底上的集成电路元件或布线(若要在填充穿透通道之前制造)所能够容忍的最高温度。
与通道和硅衬底之间的大的CTE失配相关的3个潜在问题包括：通道侧壁处的剥层(导致呈现导电性和机械稳定性受损的所谓“破烂通道”)；通道之间硅衬底的破裂；以及与通道顶部表面和底部表面相接触的任何上方和下方结构或薄膜的类活塞破裂。下列参考文献讨论了通道破裂问题：”Fiber-End Cracking in Brittle-MatrixComposites：A Model Study”，J.A.Casey，D.R.Clarke and Y.Fu，inMetal-Ceramic Interfaces，Proceedings of an International Workshop，ACTA Met，1990。
侧壁应力造成的垂直突出决定于热膨胀失配、模量、以及泊松比。突出引起的作用在上层结构或下层结构或薄膜上的力，随穿透通道的模量而增大。借助于尽量减小穿透通道的热膨胀失配、泊松比、以及模量，能够避免类活塞失效。若导电材料具有正好与衬底材料相同的CTE，则导电材料的模量和泊松比可能不成为问题。
因此，所需要的以及本发明的目的是提供一种能够以所希望的尺度来制造能够承受生产、连接加工、以及使用过程中经历的热循环的载体结构。
本发明的另一目的是提供一种包括导电材料的穿透通道结构，此导电材料具有与衬底材料紧密匹配的的热膨胀系数、减小了的模量、以及减小了的泊松比，以便尽量降低热失配的负面作用。
本发明的又一目的是提供一种包括具有不同热膨胀系数的多种不同材料的穿透通道结构，以便得到有效热膨胀系数与衬底有效热膨胀系数最紧密匹配的穿透通道，从而尽量降低热失配的负面作用。
本发明的再一目的是提供一种包括具有不同热膨胀系数的多种不同材料的穿透通道结构，以便得到有效热膨胀系数与衬底材料有效热膨胀系数紧密匹配，且有效模量与衬底的有效模量最紧密匹配或被减小到小于衬底有效模量的穿透通道，从而减小加工和使用过程中遇到的机械应力。
发明内容
利用本发明，实现了上述和其它的目的，本发明提供了一种载体结构和用来制造载体结构的方法，此载体结构具有填充有复合导电材料的穿透通道，此复合导电材料具有与衬底的热膨胀系数紧密匹配的热膨胀系数以及与衬底模量匹配或小于衬底模量的的模量。此复合导电材料可以是导电金属、导电金属陶瓷、金属和陶瓷的导电混合物、或具有密封的空洞的金属。
本发明的一个实施方案包括一种结构以及用来制造载体结构的方法，此载体结构具有通通道，此通通道包含其中各淀积有不同材料的中心通道填充区，其中，此通道结构具有与载体衬底材料的有效热膨胀系数和有效模量更紧密匹配的有效热膨胀系数和有效模量。
在另一实施方案中，各个通道被图形化成载体材料柱式“通道”周围的环状区。此环状区被图形化到深度与通道所希望的长度相等且小于载体层的总深度。在用所希望的导电材料填充环状区时，借助于对具有柱式基底的载体的表面进行回抛光以暴露导电环，导体衬里的填充了载体材料的通道就被暴露出来。
附图说明
下面具体参照附图来更详细地描述本发明，其中：
图1是现有发明载体的侧视图；
图2A-2D是根据本发明不同实施方案制作的具有机械性能匹配的穿透通道的载体透视图；
图3是根据本发明一个实施方案用来制造图2A所示具有穿透通道的载体的代表性工艺流程的流程图；
图4A-4K示出了根据具有进一步背面加工的图3工艺流程的具有穿透通道的载体加工各个步骤得到的结构；
图5是根据本发明第二实施方案用来制造图2B所示具有穿透通道的载体的代表性工艺流程的流程图；
图6A-6F示出了根据图5工艺流程的具有穿透通道的载体加工各个步骤得到的结构；
图7是根据本发明另一实施方案用来制造图2C所示具有穿透通道的载体的代表性工艺流程的流程图；
图8A-8E示出了根据图7工艺流程的具有穿透通道的载体加工各个步骤得到的结构；
图9是根据本发明另一实施方案用来制造图2D所示具有穿透通道的载体的代表性工艺流程的流程图；
图10A-10E示出了根据图9工艺流程的具有穿透通道的载体加工各个步骤得到的结构；
图11A-11C示出了穿透通道顶部开口周围颈圈的形成，以方便最佳的电连接；而
图12A-12C示出了用来为穿透通道加帽的各个步骤和得到的结构。
具体实施方式
本发明叙述了借助于在穿透通道中提供金属-陶瓷材料或多种材料的现有技术的缺点，其中，借助于得到与载体衬底材料的有效热膨胀系数和有效模量更紧密匹配的有效热膨胀系数和有效模量，来选择材料，以便降低热膨胀失配的负面作用。对于CTE为3ppm/℃且弹性模量为170Gpa的硅载体衬底，最好用产生小于8ppm/℃的有效CTE和小于或等于170Gpa的有效弹性模量的材料或材料组合来填充穿透通道。图2A-2D是根据本发明不同实施方案制作的具有匹配的机械性能的穿透通道的载体的透视图。
图2A示出了本发明一个载体实施方案200的侧视图，其中，包含所希望导体的第一通道材料的环215被排列在载体衬底材料204中通道孔的周围，衬垫着圆柱，衬垫圆柱的内部被第二通道材料210填充。第二通道材料被选择成其CTE接近载体衬底材料204的CTE，致使热失配的不希望有的作用被尽量降低，同时仍然在穿透通道中实现所希望的导电性能。额外的绝缘环203或衬里可以被排列在环215与载体衬底材料204之间用作额外的绝缘体或扩散势垒或二者。
图3是根据本发明一个实施方案用来制造图2A所示具有穿透通道的载体的代表性工艺流程的流程图。在步骤300中，由例如硅的半导体或绝缘材料组成的载体衬底被腐蚀，以便形成盲通道。盲通道被定义为延伸到载体衬底层中所希望深度的通道，此所希望的深度小于原来载体衬底的厚度或深度。此所希望的深度被定义为将由工艺导致的圆柱形穿透通道的深度，对大多数得到的结构还被定义为具有穿透通道的成品载体衬底的所希望的总厚度。在步骤300中，用本技术熟知的标准腐蚀技术，盲通道被腐蚀进入硅或其它载体材料中。在2003年8月13日提交的(案号YOR920030048US1)题为”Deep Filled Vias”的受让于本受让人的共同悬而未决的专利申请No.＿＿＿＿＿中，描述了适当深度腐蚀的方法，其内容在此处被列为参考。在本优选实施方案中，衬底包含硅，且如本技术所知，利用等离子体中产生的氟原子团的硅腐蚀，能够实现图象转移。用诸如可从Alcatel购得的A601E之类的市售深反应离子刻蚀(RIE)系统，能够对深的硅结构进行图形化。深RIE干法腐蚀方法利用时间复用的深度腐蚀(TMDE)，侧壁钝化的变化，其中，腐蚀和淀积周期被相继执行。在淀积步骤中，侧壁被由淀积前体形成的等离子体淀积的聚合物钝化。在相继的腐蚀周期中，聚合物和硅被离子轰击从沟槽的底部被择优腐蚀。借助于在腐蚀和淀积周期之间的转换，能够以非常高的腐蚀速率在硅衬底中实现具有垂直侧壁的深的各向异性结构。背面氧化物或金属层可以可选地被用作深的硅腐蚀的停止层。若采用半导体或其它导电衬底，则圆柱形盲通道在步骤302中必须被隔离，以便避免要由导电穿透通道承载的信号通过衬底电接地、短路、或串扰。
通过包括但不局限于900-1100℃下的氧或水汽环境的炉管中的热氧化、700-900℃温度下使用TEOS的低压化学气相淀积(LPCVD)、或在300-600℃下使用硅烷的等离子体增强化学气相淀积(PECVD)的标准技术，可以得到通道侧壁的隔离。可以用硅烷、氨、以及氮前体来淀积氮化物。时间决定于例如0.5-2.0微米的所希望的氧化物或氮化物厚度。氧化物、氮化物、或二种材料的双层都被用来隔离盲通道暴露的侧壁和底层。对于诸如玻璃之类的绝缘衬底，可能不需要此步骤；但可能仍然希望Si3N4之类的绝缘材料层用作扩散势垒。
然后，在步骤304中，进行环状物淀积，以便沿盲通道暴露的绝缘表面形成所希望的导体环状环。环状物淀积可以由PVD势垒层、籽晶层、以及电镀金属，例如PVD TaN/Ta/Cu附加镀铜组成。PVD势垒层有助于填充金属的粘合以及保护它免受侵蚀或热扩散进入外层载体衬底材料中。如上所述，因为无法接受的热失配会导致破裂或剥层，故最好不用所希望的金属填充整个通道。因此，进行有控制的淀积，以便得到导电材料的薄环状物。
在步骤306中，用导电或绝缘的第二通道材料来填充圆柱形盲通道的其余部分，第二通道材料包含诸如多晶硅、氧化硅、四氮化三硅、CVD-W、无机氧化物(例如玻璃、陶瓷、或玻璃陶瓷化合物)之类的材料、诸如Cu-堇青石之类的金属陶瓷化合物、或CTE约为0-5ppm/℃的其它适当的材料，其中，第二通道材料的CTE匹配或更接近载体衬底材料(例如硅)的CTE。在100微米直径硅穿透通道中填充铜的例子中，已经计算出等于通道直径1/10的铜镀层厚度以及用二氧化硅填充将导致所希望的热性能和导电性能。
填充方法可以包括PECVD、PVD、电镀、甩涂、溶胶-凝胶、软外壳填充、或用手术刀的刮板涂敷。诸如甩涂、溶胶-凝胶、以及粘贴之类的某些材料可能要求随后的热固化和烧结。例如，对于铜/堇青石粘胶，使用的淀积方法最好是真空协助的渗入技术。具有穿透通道的载体被置于工作室中，并进行机械抽空。引入铜/堇青石粘胶，并用刮板或手术刀将粘胶刮入到抽空了的通道孔中。优选的工艺组合了对真空下增压喷嘴的屏蔽，以便在室温下得到无空洞的填充。填充步骤随之以干燥烘焙步骤，然后从顶部表面清除残留的粘胶。然后进行多步骤烧结工艺，首先，在蒸汽(400-650℃)下，从粘胶中烧去任何的有机物，随之以在形成气体下的更高温度(650-800℃)烧结步骤，以便减少金属系统中的任何氧化物并确保铜颗粒的良好互连。
在完成了其余部分的填充之后，此结构在步骤308中被整平回到载体衬底的顶部表面，以便清除淀积在其上的任何材料。IC电路和元件可以被制作在顶部表面的某些地方，要小心形成与穿透通道导电环状物的电接触。如下面参照图12A-12C所述，可能还希望覆盖第二通道填充材料。最后，在310步骤中，对结构的底部表面进行研磨和抛光，以便暴露导电的环状环材料和第二通道填充材料，得到所希望厚度的图2A的结构，作为具有穿透通道的成品载体衬底。
图4A-4K示出了根据图3工艺流程的加工具有穿透通道的载体的各个步骤得到的结构，更详细地考虑了背面的加工。图4A中的衬底404包含具有被腐蚀的盲通道的硅衬底。在图4B中，盲通道已经配备有绝缘层403，随之以图4C中的环状填充415。然后提供CTE匹配的填充材料410，如图4D所示过量填充此通道。在顶部表面整平以及在顶部表面上制作IC器件或电路的任何可选加工之后，如图4F所示，对图4E的结构进行底部表面处的研磨和抛光步骤，来清除过量的衬底材料和底部通道填充材料(亦即对盲通道底部进行衬里的绝缘层403和金属415)，以便暴露穿透通道。
背面研磨和抛光最好做到孔底部的10-20微米以内，然后，利用湿法腐蚀将其暴露，以便如图4H所示使其余的硅凹陷。要小心防止结构(晶片)的正面被湿法腐蚀。通过图4G中代表性示为层420的各种方法，能够做到这一点，层420包括但不局限于：a)诸如淀积的氧化物、氮化物、或甩涂聚酰亚胺之类的牺牲保护性涂层；b)不受背面湿法加工影响的保护性胶带；或c)在晶片边沿处产生密封且覆盖正面的夹具。在完成所有背面湿法加工之后，清除正面保护。可以用诸如氢氧化钾(KOH)或过氧化四甲基氨(TMAH)之类的腐蚀来完成呈现通道的硅湿法腐蚀。这些化学品的浓度可以为10-50％重量比。KOH或TMAH典型地被加热到50-80℃，导致硅的最快速腐蚀。定时腐蚀被用来腐蚀硅和使表面凹陷到通道顶部以下5-10微米。在如图4H所示腐蚀载体材料之后，氧化物或诸如聚酰亚胺之类的其它绝缘材料的覆盖层423如图4I所示被淀积。包围暴露的通道底部的任何残留氧化物帽或氧化物/氮化物帽被CMP基本上抛光，从而如图4J所示暴露核心中的导电材料，同时原地留下较厚的背面晶片隔离。硅晶片的背面除了导电穿透通道上方之外于是完全被隔离，致使如图4K所示，金属焊点或C4s，425能够被淀积在通道末端上，而不使衬底短路。
图2B的结构包含衬底224，其中的穿透通道包含绝缘材料的环状环223，在核心处具有空洞220的金属(例如铜)导电通道225被排列在其中。穿透通道的顶部和底部表面是铜，且铜覆盖着穿透通道的绝缘侧壁。但由诸如空气、惰性气体、或氮之类的气体或真空填充的空洞，被排列在穿透通道的中心处，从而提供了与衬底224更紧密匹配的有效模量。此穿透通道在掏空时变得柔顺，导致更低的有效模量和更低的有效泊松比，因而呈现更低的由周围结构造成的应力和力。此处的有效泊松比被定义为平面外位移对为了减小加工和使用中遇到的机械应力而由平面内应力造成的平面内位移的比率。对于具有0.4的高泊松比的穿透通道材料，借助于当半径为3/4通道半径的穿越空洞被引入在穿透通道中时引入有效半径为3/4穿透通道半径的穿越空洞渗透网络，有效泊松比能够被减小到大约0.22。虽然不改变热膨胀系数，但空洞的引入减小了穿透通道的有效模量和泊松比，导致在周围结构上施加小得多的应力和力的柔顺穿透通道。换言之，总体上表现为似乎与衬底具有小得多的热膨胀失配，从而降低了热循环过程中顶部的类活塞偏离。
图5是用来制造根据本发明第二实施方案的具有图2B所示穿透通道的载体的代表性工艺流程的流程图。在步骤500中，盲通道如上所述被腐蚀到衬底中稍微大于成品中穿透通道所希望的深度。在步骤502中，最好借助于对硅进行氧化以形成薄的氧化硅或PECVD氧化物或氮化物层或二者，使盲通道的侧壁隔离(如上所述)。在步骤504中，进行环状物填充，以便沿盲孔暴露的绝缘表面提供金属(例如厚度大约1/10-1/5通道直径的PVD TaN/Ta/Cu附加镀铜)。然后用过量填充、抛光、或相似的技术，用金属覆盖通道的顶部。通道中心的空洞将包含覆盖工艺的气氛，典型为氮或真空。用包围和紧压通道顶部的金属淀积的PVD、CVD、蒸发、或溅射工艺，来得到过量填充。为了恢复平整度，可能需要抛光步骤。或者，采用圆头工具对共形镀敷的(部分地填充穿透通道)覆盖铜层进行的抛光，也能够被用来将延展性的铜涂抹到通道孔中和通道孔上方，从而在通道中产生密封的空腔。此空洞在后续加工和使用中不会在衬底上引入机械应力。然后，在步骤508中，结构的顶部被整平，以便清除顶部表面处的过量金属，并暴露通道之间的衬底。此整平步骤必须留下排列在衬底材料顶部表面中的金属的顶部通道表面。如上所述，可以在顶部表面上某些地方进行IC电路或元件的制造。最后，在步骤510中，底部衬底表面被暴露于背面加工步骤，以便如上所述暴露盲通道并清除过量的衬底材料和绝缘层以及隔离衬底底部表面。在顶部和底部表面处必须小心留下跨越整个通道表面的金属，以便将空洞保留在其中。
图6A-6F示出了根据图5的工艺流程加工具有穿透通道的载体的各个步骤得到的结构。在图6A中，盲通道被腐蚀在衬底604中。绝缘层603被形成在图6B结构的盲通道中。然后进行环状填充，以便沿通道的暴露绝缘表面提供金属615，从而产生图6C的结构。如图6D所示，密封或抛光步骤在通道的顶部表面处提供了额外的金属625，与金属615相接触并将空洞620密封在其中。如图6E所示，进行了整平，以便清除过量的金属并暴露顶部表面处的衬底604和金属通道。如上所述，IC电路或元件可以被制造在顶部表面上。最后，如图6F所示，结构的底部被暴露于背面加工步骤，以便清除通道底部处的过量衬底材料和绝缘层，同时在通道底部处留下金属。
图2C的结构包含衬底234，其中穿透通道各包含绝缘材料的环状环233，其中排列包含通道金属(例如铜)的同心圆235、内绝缘环236、以及衬底材料的核心柱230。其不同于前述Gaul专利的同轴穿透通道之处在于核心柱是绝缘体或半导体且不承载电信号。核心柱不接触载体顶部或底部上的IC电路。此柱实际上是一个空心波导，甚至能够被用来通过硅衬底导光。衬底材料的内核必须与外侧衬底材料热匹配和模量匹配，从而减小整个通道结构对衬底的机械作用。
图7是根据本发明第三实施方案的制造图2C所示具有穿透通道的载体的代表性工艺流程的流程图。在步骤700中，盲通道被腐蚀进衬底中，深度为最终产品中穿透通道所希望的深度。通道被腐蚀成图形，从而各为保留为通道核心的衬底材料柱周围腐蚀的厚度为大约1/10-1/5通道直径的环状通道。在步骤702中，最好借助于对硅进行氧化以形成外侧壁和核心柱侧壁二者上的薄氧化硅层(见以上)来隔离盲通道的侧壁。然后在步骤704中，用所希望的导电材料过量填充环状通道。然后在步骤708中，结构的顶部被整平，以便清除顶部表面处过量的金属并暴露通道的环状金属环之间的衬底。如上所述，IC电路或元件可以被制造在顶部表面上。最后，在步骤710中，底部衬底表面被暴露于背面加工步骤，以便暴露盲通道并清除过量的衬底材料和绝缘层。
图8A-8E示出了根据图7工艺流程的具有穿透通道的载体加工各个步骤得到的结构。在图7A中，环形通道被腐蚀在衬底704中。绝缘层703被形成在图7B结构的环形通道的侧壁上。然后，进行环状物填充，以便沿孔暴露的绝缘表面提供金属715，来完全填充此通道并产生图7C的结构。如图7D所示，进行了整平，以便清除过量的金属并暴露顶部表面处的衬底704和环形金属通道。如上所述，IC电路或元件可以被制造在顶部表面上，要小心接触导电的环状物。最后，如图7E所示，结构的底部被暴露于背面加工步骤，以便清除通道底部处的过量衬底材料和绝缘层。
图2D的结构包含衬底244，它具有被环形绝缘环243环绕的金属-陶瓷核心245的孔。金属-陶瓷被选择为具有通道衬底材料CTE紧密匹配的热膨胀系数以及其模量接近或小于衬底模量，具有足够的多孔性来降低有效模量和泊松比。适用材料的例子包括硅衬底中被氧化硅或SiO2/Si3N4绝缘层环绕的铜堇青石金属-陶瓷。有兴趣的其它材料可以是其它的低CTE材料，诸如但不局限于玻璃陶瓷、β锂霞石、顽辉石、镁橄榄石、麻来石、锆石、以及熔融氧化硅。除了铜之外，还有诸如金和银之类的金属由于其优异的导电性而可以是适用的侯选导体。此外，上述金属的合金以及Cu-Ni之类的固溶体合金是有兴趣的。
适用填充材料的另一例子由涂敷有诸如铜的偶联金属薄层的低CTE核心材料的细小颗粒组成。低CTE核心可以由从诸如钼、钨、或殷钢之类的低CTE金属或合金到诸如二氧化硅、硅、以及碳化硅之类的非金属的各种材料组成。涂敷材料必须由导电的金属组成，且应该能够在与已经制作在晶片上的其它结构兼容的温度下形成金属化连接。铜由于是高度导电的，并能够利用明显地低于其熔点的温度下的铜表面扩散而形成连接，因而是特别可取的材料。诸如薄的焊料层之类的其它金属或合金也是适用的。
而且，具有相同的外层(连接金属)但不同的核心的颗粒的异质混合物能够被有利地利用。例如，铜涂敷的钨的混合物(Cu/W)能够与铜涂敷的二氧化硅(Cu/SiO2)混合。与单独的(Cu/W)CTE(这相对于单独的铜已经是低CTE)相比，这一组合可以降低平均CTE，同时保持足够的Cu/W以确保优异的导电性以及确保所有外壳之间的机械和电学连接。此外，在某些情况下混合具有不相似的外层的颗粒可能是有利的。例如，可以用金属A和B来涂敷二种颗粒类型，当它们接触并适度加热时，能够形成低熔点的AB共熔体。
计算表明，若如铜涂敷的二氧化硅的情况那样，单独的外层是对导电性的唯一贡献者，则大于2000埃的涂层对于导电性是不可取的。对于具有导电核心的颗粒，铜外层的厚度应该尽可能薄，以便保持净CTE低，同时保持良好的连接特性。
图9是用来制造图2D结构的代表性流程图。在步骤900中，盲通道被腐蚀到衬底中。在步骤902中，如上所述，典型地借助于将衬底暴露于氧化气氛或PECVD等，沿盲通道的暴露表面形成绝缘层。然后，用金属-陶瓷填充其余的通道体积。如所示，可以在步骤904中将金属-陶瓷粘胶扩展在各个绝缘的通道中，随之以烧结步骤，以便固化通道填充。为了清除过量的粘胶覆盖层和颗粒残留物，开发了一种4阶段清洁方法，它包括第一冲洗步骤、第一粗擦步骤、第二精擦步骤、以及甩干步骤。在2003年11月3日提交的题为”Method andApparatus for Filling Vias”的单独专利申请No.10/700327(YOR920030196US1)中，描述了用来将粘胶涂敷到盲通道中的设备和方法的细节，此处将其列为参考。氮或惰性气氛或真空中的低温烘焙(100-200℃之间)，可以在高温烧结开始之前被用来驱散粘胶中的挥发组分。此低温步骤可以被裁剪成允许粘胶化合物可控的收缩，从而提供了采用多个填充步骤来得到填充的精确水平即可控的凹陷的可能性。400℃-大约900℃之间的多步骤烧结能够被用于各种气氛(包括氮或以形成气体终止的蒸汽)，以便在较低的温度下得到任何有机组分的完全烧蚀，并在较高的温度下得到任何氧化物的完全还原以及金属颗粒的良好连接。这将导致多孔堇青石/玻璃相中金属颗粒的连接的网络。步骤908中的整平将清除任何过量的导电材料，步骤910中的背面加工将暴露穿透通道。图10A-10E示出了根据图9工艺流程加工具有穿透通道的载体各个步骤得到的结构。在图10A中，通道被腐蚀在衬底1004中。绝缘层1003被形成在图10B结构的通道的侧壁上。然后进行填充，以便沿通道的暴露的绝缘表面提供金属-陶瓷1015，从而完全填充通道，并产生图10C的结构。如图10D所示，进行了整平，以便清除过量的金属，并暴露顶部表面处的衬底1004和金属通道。如上所述，可以增加IC电路或元件。必须特别小心对金属-陶瓷填充的穿透通道的顶部表面形成电接触。
最后，如图9E所示，结构的底部被暴露于研磨和抛光和腐蚀，以便清除过量的衬底材料，然后将绝缘层附加到暴露的硅衬底，随后，用选择性抛光方法仅仅清除凸出的通道底部上的绝缘体。
确保对部分地镀敷的穿透通道表面的良好电接触的一种有效方法是如图11A-11C所示在穿透通道的顶部周围腐蚀一个直径适当地更大的浅的同心颈圈。这种结构增加了一个掩蔽步骤，但只要颈圈深度被设定为不大于侧壁的镀敷厚度，就大幅度提高了获得对后续布线层的良好接触的机会。在最后的整平过程中，颈圈实际上使图11C的环状物1115向外延伸，提供了在其上降落接触通道的更大的占据表面，同时从那里填充为最复杂的深通道中心区域进一步清除掉这些接触。
上述的填充材料和加工可以被裁剪，以便留下具有人为多孔的内部结构和/或填充材料表面与通道顶部之间具有受控凹陷的被填充的通道。在通道整平步骤之前，人为多孔和/或凹陷的表面必须被有效地覆盖并密封，以便衬底的后续加工能够进行。各种金属和淀积方法能够被用来有效地密封和覆盖这种通道，包括但不局限于钨、钽、铜。淀积方法可以包括溅射、等离子体射流淀积、热CVD或激光辅助CVD、熔体、金属渗入通道毛细管作用、或焊料成块。帽的厚度可以依赖于表面多孔的尺寸和/或凹陷的深度而在大约0.5-10微米之间变化。在溅射或射流淀积铜的情况下，在最后的整平之前，于500℃以上的温度下对金属进行后退火以确保良好的多孔密封，是特别有用的。可以用对覆盖金属的标准炉子退火或电炉退火，或用激光辅助的局部加热，来达到此退火。
用来对被填充的多孔通道进行金属覆盖的一种变通方法是使用绝缘体。对于通过载体的电连接不指望通道填充的部分地镀敷的通道，这是特别可行的。于是能够采用各种高温(高于或大约等于400℃)稳定的绝缘材料，包括但不局限于二氧化硅、氮化硅、氮氧化硅、陶瓷、或高温聚合物。可以用热激活的或等离子体增强的CVD、溅射、或微电子领域熟知的其它这种技术、以及等离子体射流淀积，来淀积无机材料。2003年10月17日提交的题为”Silicon Chip Carrier withThrough-Vias Using Laser Assisted CVD of Conductor”的共同悬而未决的专利申请No.＿＿＿＿＿，提供了各种技术，此处被列为参考。光刻可以被用来从场区清除绝缘体，仅仅在通道表面上留下绝缘体，以便密封多孔和/或填充任何凹陷。用CMP来完成覆盖之后的最终表面整平，以便暴露部分地镀敷的通道侧壁顶部表面，或整平到上方形成到深孔的电连接所需绝缘体厚度的水平。
如图12A-12C的1220所示，包括但不局限于聚酰亚胺或光敏聚酰亚胺(PSPI)的高温聚合物，可以从溶液被甩涂、层叠、或气相淀积到衬底1204的表面上，使穿透通道包括绝缘的通道衬里1203、导电材料1215、以及通道填充1210。利用适当的粘滞性和表面张力性质，液态聚酰亚胺前体可以不明显地渗透进入到多孔通道中，从而极大地保留了所述通道的热学性能。为了协助场区过量聚合物的清除，负性或正性PSPI被曝光和显影，以便如图12B所示清除不需要的材料。修饰抛光可以被用来进一步改善表面的平整度。绝缘体覆盖之后的电连接在部分地镀敷的通道侧壁处被完成，或如图12C中1225所示，可以淀积导电的帽，以便电连接通道侧壁。
本发明的所有实施方案提供了有效CTE和模量数值比纯金属或金属化合物孔更紧密匹配于衬底材料的CTE和模量的导电穿透通道。某些还具有减小了的泊松比。最佳的情况是，完成了的支持衬底具有300微米的厚度，通道的高宽比小于或等于4∶1，致使穿透通道的直径必须大于或大约等于75微米。虽然参照几个优选实施方案已经描述了本发明，但应该理解的是，可以进行各种修正而不偏离所附权利要求所述的本发明的构思和范围。

Claims (42)

1.一种半导体载体结构，它包含：
半导体衬底，它包含具有第一热膨胀系数和第一弹性模量的衬底材料；
所述半导体衬底中的至少一个穿透通道，其中，各个所述穿透通道被导电结构填充，此导电结构具有小于或基本上等于第一热膨胀系数的第二热膨胀系数以及小于或等于第一弹性模量的第二弹性模量。
2.权利要求1的半导体载体结构，其中，所述导电结构包含金属-陶瓷复合物。
3.权利要求2的半导体载体结构，其中，所述金属-陶瓷复合物包含具有CTE匹配的陶瓷的金属导电材料。
4.权利要求3的半导体载体结构，其中，所述CTE匹配的陶瓷选自堇青石、硅酸盐基玻璃、玻璃陶瓷、氧化铝、麻来石、镁橄榄石、蓝宝石。
5.权利要求2的半导体载体结构，其中，所述金属陶瓷复合物由金属涂敷的粉末悬浮物组成。
6.权利要求5的半导体载体结构，其中，所述金属涂敷的粉末悬浮物选自硼硅酸盐玻璃、CSVP、铜涂敷的钨、钽、碳化硅、二氧化硅、镍/钛合金、硅、氧化锆钨、银涂敷的钨、金涂敷的钨、涂敷在钨核心上铜外壳上的金、Au/Ti/Cu/W、Au/Cr/Ni/W、Au/Ti/Ni/Mo、Au/Ti/Cu/Si、以及Au/Cr/Cu/ZrW2O8。
7.权利要求1的半导体载体结构，其中，所述各个导电结构包含沿所述通通道侧壁排列成环形的第一导电通道材料，并具有包含第二通道材料的核心结构。
8.权利要求7的半导体载体结构，其中，所述第二通道材料包含绝缘材料。
9.权利要求7的半导体载体结构，其中，所述第二通道材料包含导电材料。
10.权利要求7的半导体载体结构，其中，所述第二通道材料包含所述衬底材料。
11.权利要求7的半导体载体结构，其中，所述第二通道材料选自聚酰亚胺、thermid、KJ、光敏聚酰亚胺、SiLK、或其它高温聚合物。
12.权利要求7的半导体载体结构，其中，所述第二通道材料包含具有第三热膨胀系数的材料，此第三热膨胀系数小于或大约等于所述第一热膨胀系数。
13.权利要求7的半导体载体结构，其中，所述第二通道材料包含硅酸盐玻璃。
14.权利要求7的半导体载体结构，其中，所述第二通道材料包含氧化硅或硅酸盐玻璃填充的高温聚合物。
15.权利要求7的半导体载体结构，其中，所述第二通道材料包含填充有真空或气体的密封空洞。
16.权利要求2的半导体载体结构，其中，所述衬底材料选自硅、硅酸盐玻璃、氧化铝、麻来石、镁橄榄石、蓝宝石、砷化镓、磷化镓、氮化铝、玻璃陶瓷、碳化硅、氧化铍、或玻璃纤维渗透的高温聚合物。
17.权利要求1的半导体载体结构，其中，所述导电结构包含低CTE金属核心的金属粉末。
18.权利要求1的半导体载体结构，其中，所述导电结构包含低CTE绝缘核心、金属涂敷的粉末。
19.权利要求1的半导体载体结构，其中，所述导电结构包含具有不同核心和外壳材料的颗粒混合物。
20.权利要求1的半导体载体结构，其中，所述导电结构的顶部表面包含不可渗透的固体金属或绝缘帽之一。
21.权利要求20的半导体载体结构，其中，所述绝缘帽包括甩涂的高温聚合物核心。
22.权利要求20的半导体载体结构，其中，绝缘帽包括高温聚合物膜的叠层。
23.权利要求1的半导体载体结构，还包含所述衬底与所述导电结构之间沿各个所述穿透通道侧壁排列的绝缘层。
24.权利要求1的半导体载体结构，还包含邻近所述至少一个穿透通道的衬底底部表面上的绝缘层。
25.权利要求1的半导体载体结构，其中，所述第二热膨胀系数小于大约8ppm/℃，且其中所述第二弹性模量小于或等于170GPa。
26.一种用来在半导体衬底中制造半导体载体衬底的方法，此半导体衬底包含具有第一热膨胀系数和第一弹性模量的衬底材料，此方法包含下列步骤：
将多个盲通道从所述半导体衬底的顶部表面腐蚀到小于所述半导体衬底厚度的深度；
在所述盲通道的暴露表面上提供绝缘层；
在各个所述多个盲通道中产生导电结构，所述导电结构具有小于或基本上等于所述第一热膨胀系数的第二热膨胀系数以及小于或等于第一弹性模量的第二弹性模量。
27.权利要求26的方法，还包含在至少顶部表面和底部表面之一上产生至少集成电路、布线、以及元件之一。
28.权利要求26的方法，还包含将所述集成电路、布线、或元件电接触到所述穿透通道。
29.权利要求26的方法，还包含借助于从所述衬底结构底部清除衬底材料以及借助于在所述盲通道底部处清除所述绝缘层而暴露各个所述导电结构的底部。
30.权利要求26的方法，其中，孔的腐蚀是一种高速过程，此过程包括交替以0-100℃，更优选为50℃的衬底温度执行的腐蚀和淀积步骤。
31.权利要求29的方法，其中，所述暴露包含机械背面研磨和抛光过程。
32.权利要求29的方法，其中，所述暴露包含下列步骤：
用研磨和抛光方法，清除背面的体硅；以及
用选择性湿法腐蚀方法，使硅表面凹陷低于通道底部。
34.权利要求29的方法，还包含用共形绝缘体淀积对暴露的硅进行钝化。
35.权利要求34的方法，还包含用CMP方法暴露通道底部的导电表面。
36.权利要求26的方法，还包含整平所述半导体载体结构的顶部以便清除排列在衬底顶部表面上的任何导电材料。
37.权利要求26的方法，其中，所述产生导电结构包含将金属-陶瓷排列在所述穿透通道中。
38.权利要求37的方法，其中，所述排列金属-陶瓷包含下列步骤：
用高载荷的金属-陶瓷悬浮物/粘胶填充所述盲通道孔；以及
对所述结构进行加热，以便提供连续的传导网络和赋予机械完整性。
39.权利要求26的方法，其中，所述衬底是硅，且其中，所述提供绝缘层包含暴露所述衬底来钝化，以便在衬底与所述导电结构之间沿各个所述穿透通道的侧壁提供绝缘材料。
40.权利要求26的方法，其中，所述产生导电结构包含下列步骤：
提供包含内通道材料的核心结构；以及
在所述核心结构周围，将导电通道材料排列成环形。
41.权利要求26的方法，其中，所述产生导电结构包含下列步骤：
在所述绝缘层上，将第一导电通道材料排列成环形，以便提供具有其余内通道体积的环形导电环；以及
用热膨胀系数小于所述第一热膨胀系数的第二通道材料，填充所述其余内通道体积。
42.权利要求26的方法，其中，所述腐蚀包含腐蚀所述盲通道的环形环，以便提供所述衬底材料的核心结构，且其中，所述产生导电结构包含将导电材料排列在所述环形环中。
43.权利要求26的方法，其中，产生导电结构包含下列步骤：
沿各个所述盲通道的绝缘表面，将导电通道材料排列成环形；以及
在与所述导电通道材料电接触的所述盲通道的表面处，抛光导电通道表面材料，从而将空气/气体/真空/气氛密封在所述通道孔内。
CNB2004100906008A 2003-12-05 2004-11-05 具有导电穿透通道的硅芯片载体及其制造方法 Active CN100456467C (zh)

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Country Link
US (2) US7276787B2 (zh)
CN (1) CN100456467C (zh)

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005398A (zh) * 2009-08-28 2011-04-06 日月光半导体制造股份有限公司 在基材上形成穿导孔的方法及具有穿导孔的基材
CN102288335A (zh) * 2010-06-18 2011-12-21 财团法人工业技术研究院 测量装置
CN102315183A (zh) * 2010-06-30 2012-01-11 格罗方德半导体公司 具有应力松弛机制的包括通孔的半导体器件
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔
CN103000573A (zh) * 2011-09-09 2013-03-27 德州仪器公司 穿衬底通孔尖端的聚合物后显现
CN103258790A (zh) * 2013-04-27 2013-08-21 江阴长电先进封装有限公司 一种露出硅通孔内金属的方法
US8524602B2 (en) 2007-08-02 2013-09-03 Advanced Semiconductor Engineering, Inc. Method for forming vias in a substrate
US8546255B2 (en) 2007-08-02 2013-10-01 Advanced Semiconductor Engineering, Inc. Method for forming vias in a semiconductor substrate and a semiconductor device having the semiconductor substrate
CN103487197A (zh) * 2012-06-08 2014-01-01 罗伯特·博世有限公司 用于制造传感器载体的方法、传感器载体和传感器
CN103548120A (zh) * 2011-06-23 2014-01-29 国际商业机器公司 最优化环形穿透基板通路
US8673774B2 (en) 2007-12-04 2014-03-18 Advanced Semiconductor Engineering, Inc. Method for forming a via in a substrate
CN103718285A (zh) * 2011-06-09 2014-04-09 德塞拉股份有限公司 应用导电颗粒的低应力tsv设计
CN103985666A (zh) * 2013-02-07 2014-08-13 中芯国际集成电路制造(上海)有限公司 一种环形硅深孔及环形硅深孔电极的制备方法
CN104112704A (zh) * 2013-04-18 2014-10-22 国际商业机器公司 用于半导体器件的布线层的通孔
CN105684145A (zh) * 2013-08-08 2016-06-15 伊文萨思公司 超高性能内插器
CN106206501A (zh) * 2015-05-29 2016-12-07 株式会社东芝 半导体装置及半导体装置的制造方法
CN107112297A (zh) * 2014-11-14 2017-08-29 凸版印刷株式会社 配线电路基板、半导体装置、配线电路基板的制造方法、半导体装置的制造方法
CN107123631A (zh) * 2016-02-24 2017-09-01 矽品精密工业股份有限公司 电子封装件及其半导体基板与制法
CN107425104A (zh) * 2016-04-01 2017-12-01 日亚化学工业株式会社 发光元件载置用基体的制造方法及发光元件载置用基体
CN108538811A (zh) * 2018-03-20 2018-09-14 杭州电子科技大学 运用硅通孔的低阻止区差分传输结构及其层间互连结构
CN110047817A (zh) * 2018-01-15 2019-07-23 意法半导体股份有限公司 具有埋置电容器的半导体裸片以及制造半导体裸片的方法
CN110391178A (zh) * 2019-07-30 2019-10-29 河南机电职业学院 一种用射流穿透并填充通孔的方法
CN111081666A (zh) * 2019-12-12 2020-04-28 联合微电子中心有限责任公司 一种减小热应力的tsv结构及其形成方法
WO2022077964A1 (zh) * 2020-10-13 2022-04-21 长鑫存储技术有限公司 导电结构、半导体结构及其制作方法

Families Citing this family (221)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7831151B2 (en) 2001-06-29 2010-11-09 John Trezza Redundant optical device array
US7397067B2 (en) 2003-12-31 2008-07-08 Intel Corporation Microdisplay packaging system
US7202154B2 (en) * 2004-01-05 2007-04-10 International Business Machines Corporation Suspension for filling via holes in silicon and method for making the same
JP4179186B2 (ja) * 2004-02-25 2008-11-12 ソニー株式会社 配線基板およびその製造方法および半導体装置
US20050248002A1 (en) * 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
US7105918B2 (en) * 2004-07-29 2006-09-12 Micron Technology, Inc. Interposer with flexible solder pad elements and methods of manufacturing the same
JP4387269B2 (ja) * 2004-08-23 2009-12-16 株式会社テクニスコ ビアが形成されたガラス基板及びビアの形成方法
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7417220B2 (en) * 2004-09-09 2008-08-26 Toyoda Gosei Co., Ltd. Solid state device and light-emitting element
TWI254425B (en) * 2004-10-26 2006-05-01 Advanced Semiconductor Eng Chip package structure, chip packaging process, chip carrier and manufacturing process thereof
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4502820B2 (ja) * 2005-01-05 2010-07-14 日本電気株式会社 半導体チップ及び半導体装置
TW200644165A (en) * 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
US20080099924A1 (en) * 2005-05-04 2008-05-01 Icemos Technology Corporation Silicon Wafer Having Through-Wafer Vias With A Predetermined Geometric Shape
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
WO2006138424A2 (en) * 2005-06-14 2006-12-28 Cubic Wafer, Inc. Through chip connection
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US20060278331A1 (en) 2005-06-14 2006-12-14 Roger Dugas Membrane-based chip tooling
US7521806B2 (en) * 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US7781886B2 (en) * 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7528006B2 (en) * 2005-06-30 2009-05-05 Intel Corporation Integrated circuit die containing particle-filled through-silicon metal vias with reduced thermal expansion
US9601474B2 (en) * 2005-07-22 2017-03-21 Invensas Corporation Electrically stackable semiconductor wafer and chip packages
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US20070032077A1 (en) * 2005-08-08 2007-02-08 Tzung-Yu Hung Method of manufacturing metal plug and contact
DE102005039068A1 (de) * 2005-08-11 2007-02-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleitersubstrat und Verfahren zur Herstellung
US8018067B2 (en) * 2005-08-26 2011-09-13 Koninklijke Philips Electronics N.V. Electrically shielded through-wafer interconnect
US7488680B2 (en) * 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US7768085B2 (en) * 2005-10-11 2010-08-03 Icemos Technology Ltd. Photodetector array using isolation diffusions as crosstalk inhibitors between adjacent photodiodes
US7560791B2 (en) * 2005-10-28 2009-07-14 Icemos Technology Ltd. Front lit PIN/NIP diode having a continuous anode/cathode
US7576404B2 (en) * 2005-12-16 2009-08-18 Icemos Technology Ltd. Backlit photodiode and method of manufacturing a backlit photodiode
JP4609317B2 (ja) * 2005-12-28 2011-01-12 カシオ計算機株式会社 回路基板
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
ATE511703T1 (de) * 2006-02-01 2011-06-15 Silex Microsystems Ab Herstellungsverfahren für durchkontakte
CN101449388B (zh) * 2006-03-02 2011-01-19 艾斯莫斯技术有限公司 光敏感面积与光不敏感面积的比例增加的光电二极管
US7282391B1 (en) * 2006-03-21 2007-10-16 International Business Machines Corporation Method for precision assembly of integrated circuit chip packages
EP2002477B1 (en) 2006-03-27 2011-12-21 Philips Intellectual Property & Standards GmbH A fabrication method for a low ohmic through substrate connection for semiconductor carriers
US20070246821A1 (en) * 2006-04-20 2007-10-25 Lu Szu W Utra-thin substrate package technology
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
WO2008002670A2 (en) * 2006-06-29 2008-01-03 Icemos Technology Corporation Varying pitch adapter and a method of forming a varying pitch adapter
US7804177B2 (en) * 2006-07-26 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based thin substrate and packaging schemes
TW200818534A (en) * 2006-08-10 2008-04-16 Icemos Technology Corp Method of manufacturing a photodiode array with through-wafer vias
US7473577B2 (en) 2006-08-11 2009-01-06 International Business Machines Corporation Integrated chip carrier with compliant interconnect
US7560371B2 (en) * 2006-08-29 2009-07-14 Micron Technology, Inc. Methods for selectively filling apertures in a substrate to form conductive vias with a liquid using a vacuum
US20080067665A1 (en) * 2006-09-20 2008-03-20 Azniza Binti Abd Aziz Via structure
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2008048925A2 (en) * 2006-10-17 2008-04-24 Cufer Asset Ltd. L.L.C. Wafer via formation
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
US7692307B2 (en) * 2006-12-08 2010-04-06 Intel Corporation Compliant structure for an electronic device, method of manufacturing same, and system containing same
US7705613B2 (en) * 2007-01-03 2010-04-27 Abhay Misra Sensitivity capacitive sensor
US7803693B2 (en) * 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
US7705632B2 (en) * 2007-02-15 2010-04-27 Wyman Theodore J Ted Variable off-chip drive
US7598163B2 (en) * 2007-02-15 2009-10-06 John Callahan Post-seed deposition process
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US20080217748A1 (en) * 2007-03-08 2008-09-11 International Business Machines Corporation Low cost and low coefficient of thermal expansion packaging structures and processes
US7747223B2 (en) * 2007-03-29 2010-06-29 Research In Motion Limited Method, system and mobile device for prioritizing a discovered device list
US7850060B2 (en) * 2007-04-05 2010-12-14 John Trezza Heat cycle-able connection
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US20080261392A1 (en) * 2007-04-23 2008-10-23 John Trezza Conductive via formation
US7960210B2 (en) * 2007-04-23 2011-06-14 Cufer Asset Ltd. L.L.C. Ultra-thin chip packaging
KR100856293B1 (ko) * 2007-05-04 2008-09-03 삼성전기주식회사 수정 진동자 제조방법
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US7645701B2 (en) * 2007-05-21 2010-01-12 International Business Machines Corporation Silicon-on-insulator structures for through via in silicon carriers
US8143719B2 (en) 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
DE102007039754A1 (de) * 2007-06-22 2008-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Substraten
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
JP2009021462A (ja) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウェーハの加工方法
US7902069B2 (en) * 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
TWI357118B (en) * 2007-08-02 2012-01-21 Advanced Semiconductor Eng Method for forming vias in a substrate
US7834462B2 (en) * 2007-09-17 2010-11-16 Qimonda Ag Electric device, stack of electric devices, and method of manufacturing a stack of electric devices
US7999388B2 (en) * 2007-09-24 2011-08-16 Research Triangle Institute Preventing breakage of long metal signal conductors on semiconductor substrates
US7709966B2 (en) * 2007-09-25 2010-05-04 Sixis, Inc. Large substrate structural vias
US7741153B2 (en) * 2007-10-30 2010-06-22 International Business Machines Corporation Modular chip integration techniques
US7892885B2 (en) * 2007-10-30 2011-02-22 International Business Machines Corporation Techniques for modular chip fabrication
US7767486B2 (en) * 2007-11-21 2010-08-03 Intel Corporation High-volume on-wafer heterogeneous packaging of optical interconnects
EP2238612B1 (en) * 2008-01-30 2013-03-13 Innovent Technologies, Llc Method and apparatus for manufacture of via disk
US7898063B2 (en) * 2008-02-16 2011-03-01 International Business Machines Corporation Through substrate annular via including plug filler
WO2009111874A1 (en) 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
WO2009144643A1 (en) * 2008-05-30 2009-12-03 Nxp B.V. Thermo-mechanical stress in semiconductor wafers
US7772123B2 (en) 2008-06-06 2010-08-10 Infineon Technologies Ag Through substrate via semiconductor components
US20090321861A1 (en) * 2008-06-26 2009-12-31 Micron Technology, Inc. Microelectronic imagers with stacked lens assemblies and processes for wafer-level packaging of microelectronic imagers
US8384224B2 (en) 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US8138036B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8097525B2 (en) * 2008-08-29 2012-01-17 International Business Machines Corporation Vertical through-silicon via for a semiconductor structure
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
US8889548B2 (en) 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US8178953B2 (en) 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US7948064B2 (en) 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US8030780B2 (en) * 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US7893529B2 (en) * 2009-01-12 2011-02-22 International Business Machines Corporation Thermoelectric 3D cooling
TWI387084B (zh) * 2009-01-23 2013-02-21 Advanced Semiconductor Eng 具有穿導孔之基板及具有穿導孔之基板之封裝結構
US8129834B2 (en) * 2009-01-26 2012-03-06 Research Triangle Institute Integral metal structure with conductive post portions
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
US8048794B2 (en) * 2009-08-18 2011-11-01 International Business Machines Corporation 3D silicon-silicon die stack structure and method for fine pitch interconnection and vertical heat transport
US8101517B2 (en) * 2009-09-29 2012-01-24 Infineon Technologies Ag Semiconductor device and method for making same
FR2951017A1 (fr) * 2009-10-05 2011-04-08 St Microelectronics Crolles 2 Via de connexion electrique pour substrat de dispositif semi-conducteur
FR2951018A1 (fr) * 2009-10-05 2011-04-08 St Microelectronics Crolles 2 Via de connexion electrique pour substrat de dispositif semi-conducteur
KR101302564B1 (ko) * 2009-10-28 2013-09-02 한국전자통신연구원 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법
US8492901B2 (en) * 2009-11-06 2013-07-23 International Business Machines Corporation Metal oxide semiconductor (MOS)-compatible high-aspect ratio through-wafer vias and low-stress configuration thereof
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US8354736B2 (en) * 2010-01-14 2013-01-15 Synopsys, Inc. Reclaiming usable integrated circuit chip area near through-silicon vias
US20110204517A1 (en) * 2010-02-23 2011-08-25 Qualcomm Incorporated Semiconductor Device with Vias Having More Than One Material
WO2011109648A1 (en) * 2010-03-03 2011-09-09 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
US8519538B2 (en) * 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US20110291287A1 (en) * 2010-05-25 2011-12-01 Xilinx, Inc. Through-silicon vias with low parasitic capacitance
US8232648B2 (en) 2010-06-01 2012-07-31 International Business Machines Corporation Semiconductor article having a through silicon via and guard ring
JP5750243B2 (ja) * 2010-07-14 2015-07-15 日本発條株式会社 セラミックス部材、プローブホルダ及びセラミックス部材の製造方法
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8847380B2 (en) * 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8349735B2 (en) 2010-09-22 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive TSV with insulating annular ring
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
US8912658B2 (en) * 2010-10-29 2014-12-16 International Business Machines Corporation Interconnect structure with enhanced reliability
TWI527174B (zh) * 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
US9142665B2 (en) 2010-12-10 2015-09-22 Infineon Technologies Austria Ag Semiconductor component with a semiconductor via
US9396997B2 (en) * 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
TWI459520B (zh) * 2011-01-31 2014-11-01 Xintec Inc 轉接板及其形成方法
WO2012115333A1 (ko) * 2011-02-24 2012-08-30 단국대학교 산학협력단 기판 관통 구조물 및 이의 제조방법, 기판 관통 구조물을 포함하는 소자의 패키지 및 이의 제조 방법
US9018094B2 (en) 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
JP2012216706A (ja) * 2011-04-01 2012-11-08 Seiko Epson Corp 基材表面処理方法
TWI436466B (zh) * 2011-04-27 2014-05-01 Ind Tech Res Inst 直通矽晶穿孔結構及其製程
US8791015B2 (en) 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
US20120319293A1 (en) * 2011-06-17 2012-12-20 Bok Eng Cheah Microelectronic device, stacked die package and computing system containing same, method of manufacturing a multi-channel communication pathway in same, and method of enabling electrical communication between components of a stacked-die package
US8431431B2 (en) * 2011-07-12 2013-04-30 Invensas Corporation Structures with through vias passing through a substrate comprising a planar insulating layer between semiconductor layers
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
US9147609B2 (en) * 2011-10-07 2015-09-29 Newport Fab, Llc Through silicon via structure, method of formation, and integration in semiconductor substrate
KR101959284B1 (ko) * 2011-11-18 2019-03-19 삼성전자주식회사 반도체 장치 및 그 형성방법
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
JP5722814B2 (ja) * 2012-03-06 2015-05-27 日本電信電話株式会社 半導体装置の製造方法
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
TW201405737A (zh) * 2012-05-25 2014-02-01 Applied Materials Inc 晶片等級之封裝中的聚合物熱燈絲化學氣相沉積
US9185793B2 (en) * 2012-05-30 2015-11-10 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with through thickness coaxial structures
US8772946B2 (en) * 2012-06-08 2014-07-08 Invensas Corporation Reduced stress TSV and interposer structures
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US8963335B2 (en) 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
IL223414A (en) * 2012-12-04 2017-07-31 Elta Systems Ltd Integrated electronic device and method for creating it
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8916979B2 (en) 2012-12-28 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Through-vias and methods of forming the same
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8998509B2 (en) * 2013-03-14 2015-04-07 Oracle International Corporation Stackable photonic interconnect module
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US9099442B2 (en) * 2013-08-05 2015-08-04 Micron Technology, Inc. Conductive interconnect structures incorporating negative thermal expansion materials and associated systems, devices, and methods
US9082781B2 (en) 2013-10-03 2015-07-14 International Business Machines Corporation Semiconductor article having a zig-zag guard ring and method of forming the same
US9478491B1 (en) * 2014-01-31 2016-10-25 Altera Corporation Integrated circuit package substrate with openings surrounding a conductive via
US10847442B2 (en) * 2014-02-24 2020-11-24 Micron Technology, Inc. Interconnect assemblies with through-silicon vias and stress-relief features
JP6269175B2 (ja) * 2014-03-05 2018-01-31 株式会社デンソー 半導体装置の製造方法
US9123738B1 (en) * 2014-05-16 2015-09-01 Xilinx, Inc. Transmission line via structure
KR101650938B1 (ko) * 2014-09-25 2016-08-24 코닝정밀소재 주식회사 집적회로 패키지용 기판
US9324613B2 (en) * 2014-09-29 2016-04-26 Innovative Micro Technology Method for forming through substrate vias with tethers
JP6390404B2 (ja) * 2014-12-15 2018-09-19 富士通株式会社 電子装置及び電子装置の製造方法
US9318376B1 (en) 2014-12-15 2016-04-19 Freescale Semiconductor, Inc. Through substrate via with diffused conductive component
US9907190B1 (en) * 2015-02-03 2018-02-27 Amazon Technologies, Inc. Composite structures and methods of making
US9401323B1 (en) 2015-04-03 2016-07-26 International Business Machines Corporation Protected through semiconductor via (TSV)
KR101644266B1 (ko) * 2015-04-08 2016-07-29 주식회사 스탠딩에그 캡 기판의 제조 방법, 이를 이용한 ｍｅｍｓ 장치의 제조 방법, 및 ｍｅｍｓ 장치
US9812354B2 (en) * 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9812359B2 (en) 2015-06-08 2017-11-07 Globalfoundries Inc. Thru-silicon-via structures
US9659844B2 (en) * 2015-08-31 2017-05-23 Texas Instruments Incorporated Semiconductor die substrate with integral heat sink
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
US9807867B2 (en) 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
TWI729457B (zh) * 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
EP3290399B1 (en) * 2016-08-29 2022-03-02 Infineon Technologies AG Method for producing a metal-ceramic substrate with a least one via
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
KR20190067939A (ko) 2016-11-08 2019-06-17 어플라이드 머티어리얼스, 인코포레이티드 패터닝 응용들을 위한 상향식 필러들의 기하형상 제어
DE102016124646A1 (de) * 2016-12-16 2018-06-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements
US10770349B2 (en) 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
WO2018200212A1 (en) 2017-04-25 2018-11-01 Applied Materials, Inc. Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
US10600688B2 (en) 2017-09-06 2020-03-24 Micromaterials Llc Methods of producing self-aligned vias
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
TW201939628A (zh) 2018-03-02 2019-10-01 美商微材料有限責任公司 移除金屬氧化物的方法
FR3080709B1 (fr) * 2018-04-26 2023-01-20 St Microelectronics Grenoble 2 Vias conducteurs
TW202002219A (zh) 2018-05-08 2020-01-01 美商微材料有限責任公司 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
US10707151B2 (en) * 2018-11-20 2020-07-07 Nanya Technology Corporation Through silicon via structure and method for manufacturing the same
CN111508926B (zh) 2019-01-31 2022-08-30 奥特斯(中国)有限公司 一种部件承载件以及制造部件承载件的方法
CN109860143B (zh) * 2019-02-27 2022-01-14 京东方科技集团股份有限公司 阵列基板、显示装置及制备方法、拼接显示装置
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
JP7302318B2 (ja) * 2019-06-13 2023-07-04 セイコーエプソン株式会社 配線基板、配線基板の製造方法、インクジェットヘッド、ｍｅｍｓデバイスおよび発振器
US10896848B1 (en) * 2019-10-15 2021-01-19 Nanya Technology Corporation Method of manufacturing a semiconductor device
US11659660B2 (en) 2019-11-01 2023-05-23 Raytheon Company Oxide liner stress buffer
US11587881B2 (en) * 2020-03-09 2023-02-21 Advanced Semiconductor Engineering, Inc. Substrate structure including embedded semiconductor device
CN111816608B (zh) * 2020-07-09 2023-05-09 电子科技大学 玻璃盲孔加工方法
CN112599491A (zh) * 2020-12-15 2021-04-02 西安电子科技大学 基于低热应力硅通孔的硅基板
CN117153780B (zh) * 2023-10-26 2024-01-30 甬矽电子(宁波)股份有限公司 硅穿孔结构的制备方法和硅穿孔结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3838381B2 (ja) * 1995-11-22 2006-10-25 株式会社アドバンテスト プローブカード
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US5780331A (en) * 1997-01-15 1998-07-14 Taiwan Semiconductor Manufacturing Company Ltd. Method of making buried contact structure for a MOSFET device in an SRAM cell
JP4005762B2 (ja) * 1999-06-30 2007-11-14 株式会社東芝 集積回路装置及びその製造方法
JP2006210368A (ja) * 1999-07-02 2006-08-10 Toyota Central Res & Dev Lab Inc 縦型半導体装置及びその製造方法
JP2001091544A (ja) * 1999-09-27 2001-04-06 Hitachi Ltd 半導体検査装置の製造方法
JP3433193B2 (ja) * 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6780311B1 (en) * 2002-03-22 2004-08-24 Thomas L. Haley Apparatus for supporting a water filter intake
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524602B2 (en) 2007-08-02 2013-09-03 Advanced Semiconductor Engineering, Inc. Method for forming vias in a substrate
US8546255B2 (en) 2007-08-02 2013-10-01 Advanced Semiconductor Engineering, Inc. Method for forming vias in a semiconductor substrate and a semiconductor device having the semiconductor substrate
US8937015B2 (en) 2007-12-04 2015-01-20 Advanced Semiconductor Engineering, Inc. Method for forming vias in a substrate
US8673774B2 (en) 2007-12-04 2014-03-18 Advanced Semiconductor Engineering, Inc. Method for forming a via in a substrate
CN102005398A (zh) * 2009-08-28 2011-04-06 日月光半导体制造股份有限公司 在基材上形成穿导孔的方法及具有穿导孔的基材
US8471156B2 (en) 2009-08-28 2013-06-25 Advanced Semiconductor Engineering, Inc. Method for forming a via in a substrate and substrate with a via
CN102005398B (zh) * 2009-08-28 2013-08-14 日月光半导体制造股份有限公司 在基材上形成穿导孔的方法及具有穿导孔的基材
CN102598245B (zh) * 2009-10-28 2014-12-10 国际商业机器公司 同轴硅通孔
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔
CN102288335A (zh) * 2010-06-18 2011-12-21 财团法人工业技术研究院 测量装置
CN102288335B (zh) * 2010-06-18 2014-04-23 财团法人工业技术研究院 测量装置
CN102315183B (zh) * 2010-06-30 2014-05-07 格罗方德半导体公司 具有应力松弛机制的包括通孔的半导体器件
CN102315183A (zh) * 2010-06-30 2012-01-11 格罗方德半导体公司 具有应力松弛机制的包括通孔的半导体器件
CN103718285A (zh) * 2011-06-09 2014-04-09 德塞拉股份有限公司 应用导电颗粒的低应力tsv设计
CN103718285B (zh) * 2011-06-09 2017-02-15 德塞拉股份有限公司 应用导电颗粒的低应力tsv设计
US9433100B2 (en) 2011-06-09 2016-08-30 Tessera, Inc. Low-stress TSV design using conductive particles
CN103548120A (zh) * 2011-06-23 2014-01-29 国际商业机器公司 最优化环形穿透基板通路
CN103000573A (zh) * 2011-09-09 2013-03-27 德州仪器公司 穿衬底通孔尖端的聚合物后显现
CN103487197A (zh) * 2012-06-08 2014-01-01 罗伯特·博世有限公司 用于制造传感器载体的方法、传感器载体和传感器
CN103985666A (zh) * 2013-02-07 2014-08-13 中芯国际集成电路制造(上海)有限公司 一种环形硅深孔及环形硅深孔电极的制备方法
CN104112704A (zh) * 2013-04-18 2014-10-22 国际商业机器公司 用于半导体器件的布线层的通孔
CN104112704B (zh) * 2013-04-18 2017-12-05 格芯公司 用于半导体器件的布线层的通孔
CN103258790A (zh) * 2013-04-27 2013-08-21 江阴长电先进封装有限公司 一种露出硅通孔内金属的方法
CN105684145A (zh) * 2013-08-08 2016-06-15 伊文萨思公司 超高性能内插器
CN105684145B (zh) * 2013-08-08 2019-04-05 伊文萨思公司 超高性能内插器
CN107112297A (zh) * 2014-11-14 2017-08-29 凸版印刷株式会社 配线电路基板、半导体装置、配线电路基板的制造方法、半导体装置的制造方法
CN106206501A (zh) * 2015-05-29 2016-12-07 株式会社东芝 半导体装置及半导体装置的制造方法
CN106206501B (zh) * 2015-05-29 2018-12-07 东芝存储器株式会社 半导体装置及半导体装置的制造方法
US10312143B2 (en) 2015-05-29 2019-06-04 Toshiba Memory Corporation Semiconductor device and method of manufacturing semiconductor device
CN107123631A (zh) * 2016-02-24 2017-09-01 矽品精密工业股份有限公司 电子封装件及其半导体基板与制法
CN107425104A (zh) * 2016-04-01 2017-12-01 日亚化学工业株式会社 发光元件载置用基体的制造方法及发光元件载置用基体
CN107425104B (zh) * 2016-04-01 2021-12-03 日亚化学工业株式会社 发光元件载置用基体的制造方法及发光元件载置用基体
CN110047817A (zh) * 2018-01-15 2019-07-23 意法半导体股份有限公司 具有埋置电容器的半导体裸片以及制造半导体裸片的方法
CN110047817B (zh) * 2018-01-15 2024-03-19 意法半导体股份有限公司 具有埋置电容器的半导体裸片以及制造半导体裸片的方法
CN108538811A (zh) * 2018-03-20 2018-09-14 杭州电子科技大学 运用硅通孔的低阻止区差分传输结构及其层间互连结构
CN110391178A (zh) * 2019-07-30 2019-10-29 河南机电职业学院 一种用射流穿透并填充通孔的方法
CN110391178B (zh) * 2019-07-30 2021-09-24 河南机电职业学院 一种用射流穿透并填充通孔的方法
CN111081666A (zh) * 2019-12-12 2020-04-28 联合微电子中心有限责任公司 一种减小热应力的tsv结构及其形成方法
WO2022077964A1 (zh) * 2020-10-13 2022-04-21 长鑫存储技术有限公司 导电结构、半导体结构及其制作方法

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