CN1697184A - 半导体存储装置 - Google Patents

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CN1697184A CNA2005100657160A CN200510065716A CN1697184A CN 1697184 A CN1697184 A CN 1697184A CN A2005100657160 A CNA2005100657160 A CN A2005100657160A CN 200510065716 A CN200510065716 A CN 200510065716A CN 1697184 A CN1697184 A CN 1697184A
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镰仓智子
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川本和幸
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Abstract

本发明获得一种不减小浮栅的栅极宽度即可缩小存储器阵列块的面积的半导体存储装置。多个选通栅(104)沿X线方向呈直线状延伸。在上侧的选通栅(104)和下侧的选通栅(104)之间设置有相当于2行的浮栅(103)。多个浮栅(103)相互交替(换言之交错状)配置。即，观察属于某特定列的浮栅(103)(例如浮栅(103s))和属于与该特定列相邻的列的浮栅(103)(例如浮栅(103t))时，浮栅(103s)和浮栅(103t)在Y方向上相互错开地配置。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别涉及具有选通栅和浮栅的半导体存储装置。
背景技术
专利文献1  特开平5-326886号公报
专利文献2  特开2002-329398号公报
专利文献3  特开2001-156275号公报
半导体存储装置具有将多个存储器单元设置成矩阵状的存储器阵列块。
关于存储器阵列块的上面设计，以往的半导体存储装置具有：沿行方向延伸的选通栅；和相互分离并与选通栅平行设置的多个浮栅。即，在以往的半导体存储装置中，多个浮栅形成为相互分离地并列成一条直线状。
另外，有关半导体存储装置的结构或控制的技术例如在上述专利文献1～3中公开。
但是，根据上述以往的半导体存储装置，由于多个浮栅形成为排列成一条直线状，所以必须在相邻的浮栅之间隔开大于等于设计基准的间隔，存在存储器阵列块的面积增大的问题。
并且，如果为了减小存储器阵列块的面积而缩小浮栅的栅极宽度，则在数据的读出动作中，从存储器单元输出的电流减少，存在难以利用检测放大器进行判定的问题。
发明内容
本发明就是为了解决这种问题而提出的，其目的在于获得不减小浮栅的栅极宽度即可缩小存储器阵列块的面积的半导体存储装置。
本发明之一的半导体存储装置，具有：沿第1方向延伸的选通栅；和与选通栅成对的多个浮栅，所述多个浮栅包括第1浮栅和与第1浮栅相邻的第2浮栅，第2浮栅在与第1方向垂直的第2方向上与第1浮栅相错开地配置。
本发明之二的半导体存储装置，具有：S形形成的选通栅；和与选通栅成对的多个浮栅，所述多个浮栅包括：沿第1方向规定栅极宽度地配置的第1浮栅；和与第1浮栅相邻的第2浮栅，其沿与第1方向垂直的第2方向规定栅极宽度地配置。
根据第1和第2发明，不减小浮栅的栅极宽度(ゲ一ト幅)即可缩小存储器阵列块的面积。
附图说明
图1是表示本发明的实施方式1涉及的存储器模块的结构的方框图。
图2是抽出表示本发明的实施方式1涉及的存储器阵列块的设计图案的一部分的俯视图。
图3是抽出表示本发明的实施方式1涉及的存储器阵列块的设计图案的一部分的俯视图。
图4是表示沿图3所示IV-IV线位置的剖面结构的剖面图。
图5是表示存储器单元的等效电路的电路图。
图6是抽出表示以往的存储器阵列块的设计图案的一部分的俯视图。
图7是抽出表示本发明的实施方式2涉及的存储器阵列块的设计图案的一部分的俯视图。
图8是抽出表示本发明的实施方式2涉及的存储器阵列块的设计图案的一部分的俯视图。
图9是抽出表示本发明的实施方式2涉及的存储器阵列块的设计图案的一部分的俯视图。
图10是表示沿图9所示X-X线位置的剖面结构的剖面图。
图11是表示沿图9所示XI-XI线位置的剖面结构的剖面图。
图12是表示存储器单元的等效电路的电路图。
图13是具体表示图1所示源极选通门(source selection gate)的电路结构的电路图。
图14是具体表示图1所示位选通门(bit selection gate)的电路结构的电路图。
图15是表示图1所示存储器阵列块的电路结构的一部分的电路图。
图16是表示关于共用源极线和位线式的存储器模块的、存储器阵列块的电路结构的一部分的电路图。
图17是表示关于共用源极线和位线式的存储器模块的、存储器阵列块的电路结构的一部分的电路图。
图18是表示本发明的实施方式3涉及的存储器阵列块的电路结构的一部分的电路图。
图19是表示本发明的实施方式3涉及的存储器阵列块的电路结构的一部分的电路图。
图20是抽出表示本发明的实施方式4涉及的存储器阵列块的设计图案的一部分的俯视图。
图21是抽出表示本发明的实施方式4涉及的存储器阵列块的设计图案的一部分的俯视图。
符号说明
1：存储器阵列块；2：位线控制电路；3：源极线控制电路；4：稳压器电路；5：位选通门；6：源极选通门；13、16、18、19：NMOS晶体管103、130：浮栅；104、131a、131b：选通栅；105、107、120、122、132a～132c：金属布线；110：硅基板；111：栅绝缘膜；115：存储器晶体管；116：选通晶体管。
具体实施方式
实施方式1
图1是表示本发明的实施方式1涉及的一次可编程(OTP)型存储器模块(半导体存储装置)的结构的方框图。如图1所示，本实施方式1涉及的存储器模块具有：存储器阵列块1；位线控制电路2；源极线控制电路3；稳压器电路4；位选通门5；源极选通门6；选通栅控制电路7；检测放大器8。
存储器阵列块1具有设置成矩阵状的多个存储器单元。具体讲，存储器阵列块1具有：在列方向延伸的多个位线；同样在列方向延伸的多个源极线；分别具有浮栅的多个存储器晶体管；分别具有选通栅的多个选通晶体管。在各存储器单元内，存储器晶体管和选通晶体管相互串联连接。
位线控制电路2根据从存储器模块外部输入的信号，输出用于选择与应该存取的存储器单元对应的位线的位线选择信号。源极线控制电路3根据从存储器模块外部输入的信号，输出用于选择与应该存取的存储器单元对应的源极线的源极线选择信号。另外，在存储器阵列的所有列的源极线共用的情况下，也可以省略源极线控制电路3的配置。
稳压器电路4在从存储器单元读出数据和向存储器单元写入数据时，分别决定应该提供给存储器单元的电压值，并输出该电压。源极选通门6构成为包括多个晶体管，根据从源极线控制电路3输入的源极线选择信号使所期望的晶体管导通，由此选择与应该存取的存储器单元对应的源极线。因此，从稳压器电路4输出的电压通过由源极选通门6选择的源极线，提供给应该存取的存储器单元。
检测放大器8在读出数据时，检测从所存取的存储器单元输出的电压，由此判定存储在该存储器单元的数据是“0”还是“1”。位选通门5构成为包括多个晶体管，根据从位线控制电路2输入的位线选择信号使所期望的晶体管导通，由此选择与应该存取的存储器单元对应的位线。例如在读出数据时，将从所存取的存储器单元输出的电压，通过由位选通门5选择的位线提供给检测放大器8。
选通栅控制电路7为了使应该存取的存储器单元中包含的选通晶体管导通，向与该存储器单元对应的选通栅施加栅极电压。
图2、3是抽出表示本实施方式1涉及的存储器阵列块1的设计图案的一部分的俯视图。为了明确表示浮栅103的配置图案，从图3所示结构中省略掉图示金属布线105、107后的部分相当于图2。在图2、3中，X方向相当于行方向，与X方向垂直的Y方向相当于列方向，与X方向和Y方向垂直的Z方向相当于高度方向。这在以后的各个附图也相同。
参照图2，在硅基板110(参照后述图4)的上面内形成有元件分离绝缘膜101和杂质扩散区域102。元件分离绝缘膜101的材质例如是二氧化硅。并且，多个选通栅104沿X方向呈直线状延伸。在图2中示出两个选通栅104。在上侧的选通栅104和下侧的选通栅104之间设置有相当于2行的浮栅103(包括浮栅103s、103t)。在图2中示出6个浮栅103，其中上侧3个浮栅103与上侧的选通栅104成对，下侧3个浮栅103与下侧的选通栅104成对。
如图2所示，多个浮栅103相互交替(换言之交错状)设置。即，观察属于某特定列的浮栅103(例如浮栅103s)和属于与该特定列相邻的列的浮栅103(例如浮栅103t)时，浮栅103s和浮栅103t在Y方向相互错开配置。并且，浮栅103s的右端部和浮栅103t的左端部在X方向相互重叠。
参照图3，发挥位线作用的多个金属布线107按照各列配置。金属布线107的材质例如是铝。金属布线107沿Y方向延伸。并且，金属布线107通过接触孔108在上侧的浮栅103和下侧的浮栅103之间接触杂质扩散区域102的上面。
并且，例如由铝构成的金属布线105沿Y方向延伸。金属布线105通过接触孔106接触杂质扩散区域102的上面。金属布线105发挥源极线的作用。
图4是表示沿图3所示IV-IV线位置的剖面结构的剖面图。在硅基板110的上面内部分地形成有杂质扩散区域102。杂质扩散区域102的导电类型例如是P型。在硅基板110的上面上部分地形成有栅绝缘膜111。栅绝缘膜111的材质例如是二氧化硅。在栅绝缘膜111上形成有浮栅103或选通栅104。浮栅103和选通栅104的材质例如是多晶硅。浮栅103发挥存储器晶体管115的栅电极的作用，选通栅104发挥选通晶体管116的栅电极的作用。并且，杂质扩散区域102发挥存储器晶体管115和选通晶体管116的各源极、漏极区域的作用。
覆盖存储器晶体管115和选通晶体管116形成层间绝缘膜112。层间绝缘膜112的材质例如是二氧化硅。在层间绝缘膜112的上面上形成有金属布线107。在层间绝缘膜112内部分地形成有从层间绝缘膜112的上面贯通到底面的接触孔108。金属布线107通过接触孔108接触两个浮栅103之间的杂质扩散区域102的上面。
图5是表示存储器单元的等效电路的电路图。选通晶体管116的源极通过金属布线105连接图1所示的稳压器电路4(或源极选通门6)。选通晶体管116的栅电极(选通栅104)连接图1所示的选通栅控制电路7。选通晶体管116的漏极连接存储器晶体管115的源极。存储器晶体管115的栅电极(浮栅103)不连接任何部位。存储器晶体管115的漏极通过金属布线107连接图1所示的检测放大器8(或位选通门5)。
如图2所示，根据本实施方式1涉及的存储器模块，多个浮栅103相互交替设置。因此，与图6所示以往的存储器模块相比，不减小浮栅103的栅极宽度即可缩小存储器阵列块1的面积。
即，在图6所示以往的存储器模块中，属于同一行的多个浮栅103被设置为排列成一条直线状。所以，必须在相邻的浮栅103之间隔开大于等于设计基准D的间隔，存储器阵列块1的面积变大。对此，根据图2所示本实施方式1涉及的存储器模块，多个浮栅103按照各列相互交替设置。因此，可以将浮栅103的栅极宽度W1(参照图2)维持成与以往的存储器模块的浮栅103的栅极宽度W2(参照图6)大致相同，并且可以缩小相邻浮栅之间的间隔。结果，可以缩小存储器阵列块1的面积。另外，也可以不缩小相邻浮栅之间的间隔，而增大浮栅103的栅极宽度W1，该情况时也能够获得可以增大从存储器单元流出的电流的效果。
实施方式2
在本实施方式2中，对共用源极线和位线的存储器模块进行说明。
图7～图9是抽出表示本发明的实施方式2涉及的存储器阵列块1的设计图案的一部分的俯视图。为了明确表示金属布线120的设置图案，从图9所示结构中省略掉图示金属布线122后的部分相当于图8。并且，为了明确表示浮栅103的配置图案，从图8所示结构中省略掉图示金属布线120后的部分相当于图7。另外，表示存储器模块的整体结构的方框图与图1所示结构相同。
参照图7，在硅基板110的上面内形成有元件分离绝缘膜101和杂质扩散区域102(包括杂质扩散区域102a)。并且，多个选通栅104(包括选通栅104a、104b)沿X方向呈直线状延伸。在相互邻接的选通栅104之间设置相当于1行(2线)的浮栅103(包括浮栅103a、103b)。如图7所示，多个浮栅103相互交替配置。
参照图8，作为第1层布线，设置有多个金属布线120(包括金属布线120a～120c)。金属布线120的材质例如是铝。金属布线120通过接触孔121(包括接触孔121a～121e)接触杂质扩散区域102。例如，金属布线120a通过接触孔121b接触杂质扩散区域102a，通过接触孔121a接触杂质扩散区域102。并且，金属布线120b通过接触孔121c接触杂质扩散区域102a，通过接触孔121d接触杂质扩散区域102。
参照图9，作为源极线或位线发挥作用的多个金属布线122(包括金属布线122a、122b)，作为第2层布线按照各列设置。但是，也可以把多个金属布线122中的偶数序号的布线作为第2层布线，把奇数序号的布线作为第3层布线，分成两层布线层交替设置。由此，可以防止相互邻接的存储器单元之间的电流干扰，不采用适用于后述实施方式3涉及的发明，也可以避免检测放大器8的错误判定。
金属布线122的材质例如是铝。金属布线122沿Y方向延伸。并且，金属布线122通过通孔123(包括通孔123a～123c)接触金属布线120。例如，金属布线122a通过通孔123a接触金属布线120a，并且通过通孔123c接触金属布线120c。另外，金属布线122b通过通孔123b接触金属布线120b。
图10是表示沿图9所示X-X线位置的剖面结构的剖面图。在硅基板110的上面内部分地形成有杂质扩散区域102。在硅基板110的上面上部分地形成有栅绝缘膜111。在栅绝缘膜111上形成有浮栅103或选通栅104。覆盖存储器晶体管115和选通晶体管116形成层间绝缘膜124。层间绝缘膜124的材质例如是二氧化硅。在层间绝缘膜124的上面上形成有金属布线120。在层间绝缘膜124内部分地形成有从层间绝缘膜124的上面贯通到底面的接触孔121。金属布线120通过接触孔121接触杂质扩散区域102的上面。在层间绝缘膜124上面上覆盖金属布线120形成层间绝缘膜125。层间绝缘膜125的材质例如是二氧化硅。
图11是表示沿图9所示XI-XI线位置的剖面结构的剖面图。在硅基板110的上面内形成有元件分离绝缘膜101。在元件分离绝缘膜101的上面上形成有浮栅103和选通栅104。并且，在元件分离绝缘膜101的上面上覆盖浮栅103和选通栅104形成层间绝缘膜124。在层间绝缘膜124的上面上形成有金属布线120。在层间绝缘膜124上面覆盖金属布线120形成层间绝缘膜125。在层间绝缘膜125的上面上形成有金属布线122。在层间绝缘膜125内部分地形成有从层间绝缘膜125的上面贯通到底面的通孔123。金属布线122通过通孔123接触金属布线120的上面。
图12是表示存储器单元的等效电路的电路图。选通晶体管116的源极通过属于某特定列的金属布线122连接图1所示的稳压器电路4(或源极选通门6)。选通晶体管116的栅电极(选通栅104)连接图1所示的选通栅控制电路7。选通晶体管116的漏极连接存储器晶体管115的源极。存储器晶体管115的栅电极(浮栅103)不连接任何部位。存储器晶体管115的漏极通过属于与上述特定列相邻的列的金属布线122连接图1所示的检测放大器8(或位选通门5)。
参照图8、9，例如在存取包括浮栅103a和选通栅104a的存储器单元时，金属布线122a发挥源极线的作用，金属布线122b发挥位线的作用。即，从金属布线122a顺序通过通孔123a、金属布线120a和接触孔121b，向杂质扩散区域102a(选通晶体管116的源极)供给源极电位。并且，存储器单元的输出电压从杂质扩散区域102a(存储器晶体管115的漏极)顺序通过接触孔121c、金属布线120b和通孔123b传递给金属布线122b。
相反，在存取包括浮栅103b和选通栅104b的存储器单元时，金属布线122b发挥源极线的作用，金属布线122a发挥位线的作用。即，从金属布线122b顺序通过通孔123b、金属布线120b和接触孔121c，向杂质扩散区域102a(选通晶体管116的源极)供给源极电位。并且，存储器单元的输出电压从杂质扩散区域102a(存储器晶体管115的漏极)顺序通过接触孔121e、金属布线120c和通孔123c传递给金属布线122a。
这样，在本实施方式2涉及的存储器模块中，共用源极线和位线，通过应该存取的存储器单元切换源极线和位线。
下面，详细说明读出存储在存储器单元的数据的处理。
图13是具体表示图1所示源极选通门6的电路结构的电路图。另外，图14是具体表示图1所示位选通门5的电路结构的电路图。图13和图14通过用单点划线表示的线相互连接。并且，图15是表示图1所示存储器阵列块1的电路结构的一部分的电路图。
在图13所示例中，源极选通门6与属于同一行的8个(8位)存储器单元对应，被分割成两组。同样，在图14所示例中，位选通门5与属于同一行的8位存储器单元对应，被分成两组。
首先，说明读出存储在图15所示存储器单元20中的数据的处理。该情况时，图15所示信号线b3成为源极线，信号线b2成为位线。因此，为了使在图13中连接信号线b3的PMOS晶体管11、12导通，从图1所示源极线控制电路3向信号线P1、P9施加“L(Low)”(低)电压(源极线选择信号)。由此，将从稳压器电路4输出的电压顺序通过PMOS晶体管12、11提供给存储器单元20。此时，从图1所示源极线控制电路3向信号线P0、P2～P8、P10～P12施加“H(High)”(高)电压，从而使源极选通门6内的除PMOS晶体管11、12以外的晶体管全部截止。
并且，在读出存储在存储器单元20中的数据时，为了使在图14中连接信号线b2的NMOS晶体管13、14导通，从图1所示位线控制电路2向信号线N5、N13施加“H”电压(位线选择信号)。由此，从存储器单元20流出的电流顺序流过NMOS晶体管13、14，由o8进行检测。此时，从图1所示位线控制电路2向信号线N0～N4、N6～N12、N14～N16施加“L”电压，由此使位选通门5内的除NMOS晶体管13、14以外的晶体管全部截止。
下面，对读出存储在图15所示存储器单元21中的数据的处理进行说明。该情况时，图15所示信号线b2成为源极线，信号线b3成为位线。因此，为了使在图13中连接信号线b2的PMOS晶体管12、17导通，从图1所示源极线控制电路3向信号线P5、P9施加“L”电压。由此，将从稳压器电路4输出的电压顺序通过PMOS晶体管12、17提供给存储器单元21。此时，从图1所示源极线控制电路3向信号线P0～P4、P6～P8、P10～P12施加“H”电压，从而使源极选通门6内的除PMOS晶体管12、17以外的晶体管全部截止。
并且，在读出存储在存储器单元21中的数据时，为了使在图14中连接信号线b3的NMOS晶体管14、18导通，从图1所示位线控制电路2向信号线N1、N13施加“H”电压。由此，从存储器单元21流出的电流顺序流过NMOS晶体管18、14，由检测放大器8进行检测。此时，从图1所示位线控制电路2向信号线N0、N2～N12、N14～N16施加“L”电压，由此使位选通门5内的除NMOS晶体管14、18以外的晶体管全部截止。
同样，在读出存储在图15中连接信号线b7的存储器单元中的数据时，信号线8成为源极线或位线。因此，在按每8位分割存储器单元时，在源极选通门6和位选通门5中，必须按每8位分别追加1个连接信号线b8的PMOS晶体管和NMOS晶体管。在不每隔8位分割存储器单元时，可以省略这些PMOS晶体管和NMOS晶体管。
下面，对图1所示选通栅控制电路7、源极线控制电路3、和位线控制电路2进行说明。选通栅控制电路7为了使应该存取的存储器单元中包含的选通晶体管116导通，根据从存储器模块外部输入的地址数据，向与该存储器单元对应的选通栅104施加栅极电压。
源极线控制电路3根据从存储器模块外部输入的地址数据，生成并输出用于使源极选通门6中所包含的多个PMOS晶体管中的、与应该存取的存储器单元对应的晶体管导通的源极线选择信号。为了实现这一点，源极线控制电路3具有在图15所示存储器单元20的地址例如是“0010”(十六进制)时，设定相当于/{(A3*A4B)*A5B}的信号的逻辑电路。此处，A3～A5表示地址的各位数据，A3表示地址A[3]，A4表示地址A[4]，A5表示地址A[5]。
同样，位线控制电路2根据从存储器模块外部输入的地址数据，生成并输出用于使位选通门5中所包含的多个NMOS晶体管中的、与应该存取的存储器单元对应的晶体管导通的位线选择信号。为了实现这一点，位线控制电路2具有在图15所示存储器单元20的地址例如是“0010”(十六进制)时，设定相当于{(A2*A3B*A4B)+(A2B*A3*A4B)}*A5B的信号的逻辑电路。
并且，为了只将从存储器单元流出的电流传递给检测放大器8，源极线控制电路3和位线控制电路2具有在开始读出动作之前放出存储器阵列块1内的所有存储器单元的电荷容量的放电功能。在放电时，源极线控制电路3使源极选通门6中包含的所有PMOS晶体管导通，位线控制电路2使位选通门5中包含的所有NMOS晶体管导通。
下面，向存储器单元写入数据的处理进行详细说明。
首先，对向图15所示存储器单元20写入数据的处理进行说明。该情况时，图15所示信号线b3成为源极线，信号线b2成为位线。因此，为了使在图13中连接信号线b3的PMOS晶体管11、12导通，从图1所示源极线控制电路3向信号线P1、P9施加“L”电压。由此，将从稳压器电路4输出的写入电压顺序通过PMOS晶体管12、11，提供给存储器单元20(具体讲是存储器单元20中包含的选通晶体管116的源极)。此时，从图1所示源极线控制电路3向信号线P0、P2～P8、P10～P12施加“H”电压，从而使源极选通门6内的除PMOS晶体管11、12以外的晶体管全部截止。
并且，在向存储器单元20写入数据时，为了使图14中所示的NMOS晶体管13、15、16导通，从图1所示位线控制电路2向信号线N0、N4、N5、N9施加“H”电压。由此，在NMOS晶体管13、15流过用于向存储器单元20写入数据的电流。此时，从图1所示位线控制电路2向信号线N1～N3、N6～N8、N10～N16施加“L”电压，由此使位选通门5内的除NMOS晶体管13、15、16以外的晶体管全部截止。
此处，在向存储器单元20写入数据时使NMOS晶体管16导通的理由如下。参照图15，在向存储器单元20写入数据时，与存储器单元20中包含的选通晶体管116相同，存储器单元22中包含的选通晶体管116也被导通。并且，从存储器单元20流出的电流通过信号线b2流入存储器单元22。结果，存储器单元22的电位(具体讲是存储器单元22中包含的存储器晶体管115或选通晶体管116的漏极电位)上升。为了防止这一点，所以在向存储器单元20写入数据时，通过使NMOS晶体管16导通，放出从存储器单元20流入存储器单元22的电荷。
下面，对向图15所示存储器单元21写入数据的处理进行说明。该情况时，图15所示信号线b2成为源极线，信号线b3成为位线。因此，为了使在图13中连接信号线b2的PMOS晶体管12、17导通，从图1所示源极线控制电路3向信号线P5、P9施加“L”电压。由此，将从稳压器电路4输出的写入电压顺序通过PMOS晶体管12、17提供给存储器单元20。此时，从图1所示源极线控制电路3向信号线P0～P4、P6～P8、P10～P12施加“H”电压，从而使源极选通门6内的除PMOS晶体管12、17以外的晶体管全部截止。
并且，在向存储器单元21写入数据时，为了使图14中所示的NMOS晶体管15、18、19导通，从图1所示位线控制电路2向信号线N1～N3、N6～N9施加“H”电压。由此，在NMOS晶体管15、18流过用于向存储器单元21写入数据的电流。此时，从图1所示位线控制电路2向信号线N0、N4、N5、N10～N16施加“L”电压，由此使位选通门5内的除NMOS晶体管15、18、19以外的晶体管全部截止。
此处，在向存储器单元21写入数据时使NMOS晶体管19导通的理由如下。参照图15，在向存储器单元21写入数据时，与存储器单元21中包含的选通晶体管116相同，存储器单元23中包含的选通晶体管116也被导通。并且，从存储器单元21流出的电流通过信号线b3流入存储器单元23。结果，存储器单元23的电位(具体讲是存储器单元23中包含的存储器晶体管115或选通晶体管116的漏极电位)上升。为了防止这一点，在向存储器单元21写入数据时，通过使NMOS晶体管19导通，放出从存储器单元21流入存储器单元23的电荷。
如图7所示，根据本实施方式2涉及的存储器模块，与图2所示上述实施方式1涉及的存储器模块相同，多个浮栅103相互交替配置。因此，与上述实施方式1涉及的存储器模块相同，能够获得不减小浮栅103的栅极宽度即可缩小存储器阵列块1的面积的效果。
另外，由于共用源极线和位线，所以与分别设置只发挥源极线作用的多个金属布线、和只发挥位线作用的多个金属布线时相比，能够缩小存储器阵列块1的面积。
实施方式3
图16、17是表示如上述的实施方式2或后述的实施方式4那样，关于共用源极线和位线式的存储器模块的、存储器阵列块1的电路结构的一部分的电路图。在图16所示例中，正在存取的选择存储器单元是存储器单元50，此时，信号线53发挥源极线的作用，信号线51发挥位线的作用。并且，在图16中，存储器单元54虽未被存取，但与存储器单元50相同，是使选通晶体管116导通的非选择存储器单元。信号线52是连接非选择存储器单元的信号线。
在图16所示例中，基板电位(即，施加给图10、11所示硅基板110的电位)是5.0V，从源极线供给的电压也是5.0V，信号线52的初始电位是2.4V。该情况时，由于从存储器单元50读出数据，位线(信号线51)的电位上升到2.5V时，从存储器单元50流出的电流的一部分流向电位低于位线的信号线52。结果，流向检测放大器8的电流减少，成为错误判定的原因。
并且，在图17所示例中，基板电位是5.0V，从源极线供给的电压也是5.0V，信号线52的初始电位是2.4V，位线的电位是2.5V。该情况时，在由于某种原因信号线52的电位上升到2.6V时，电流从信号线52流入位线。结果，流向检测放大器8的电流增加，成为错误判定的原因。并且，存储器晶体管115的泄漏电流也流向位线，同样成为检测放大器8错误判定的原因。
因此，在本实施方式3中，对可以防止上述弊端的存储器模块进行说明。
图18、19对应于图16、17，是表示本发明的实施方式3涉及的存储器阵列块1的电路结构的一部分的电路图。在图18所示例中，正在存取的选择存储器单元是存储器单元60，此时，信号线63发挥源极线的作用，信号线61发挥位线的作用。并且，在图18中，存储器单元64虽未被存取，但与存储器单元60相同，是使选通晶体管116导通的非选择存储器单元。信号线62是连接非选择存储器单元的信号线。
在图18所示例中，基板电位是5.0V，用于存取存储器单元60的从源极线供给的电压(源极电位)是2.5V，比基板电位低。并且，信号线62的初始电位是0.9V。该情况时，即使由于从存储器单元60读出数据，位线(信号线61)的电位上升到1.0V时，由于基板效应(基板偏置效应)，从存储器单元60向存储器单元64几乎没有电流流过。即，选通晶体管116的源极电位是2.5V，而基板电位是比其高的5.0V，所以根据基板效应，选通晶体管116的阈值电压变高。结果，从位线流入信号线62的电流几乎等于零。
另外，2.5V的源极电位是通过图1所示稳压器电路4，从5.0V的电源电压生成的。并且，稳压器电路4为了避免在存储器单元流过过大电流而产生意外的数据写入，具有调整存储器晶体管115的源极一漏极之间的电压使其总是保持在2.4V以内的功能。
并且，在图19所示例中，基板电位是5.0V，源极电位是2.5V，信号线62的初始电位是0.9V，位线的电位是1.0V。该情况时，即使由于某种原因信号线62的电位上升到1.1V时，由于基板效应，选通晶体管116的阈值电压变高，所以从信号线62向位线几乎没有电流流过。而且，根据基板效应，存储器晶体管115的阈值电压变高，所以存储器晶体管115的泄漏电流也变少。
这样，根据本实施方式3的存储器模块，在存取选择存储器单元时，从稳压器电路4向选择存储器单元供给低于基板电位的电位。因此，根据基板效应，存储器晶体管115和选通晶体管116的阈值电压变高，所以可以防止因为与选择存储器单元邻接的非选择存储器单元的干扰或存储器晶体管115的泄漏电流，从位线流向检测放大器8的电流增减。结果，可以避免检测放大器8的错误判定。
实施方式4
图20、21是抽出表示本发明的实施方式4涉及的存储器阵列块1的设计图案的一部分的俯视图。为了明确地表示浮栅103的配置图案，从图21所示结构中省略掉图示金属布线132a～132c后的部分相当于图20。
参照图20，设置S形的选通栅131a、131b，和与选通栅131a、131b成对的多个浮栅130(包括浮栅130a、130b)。在浮栅130中包括：沿X方向规定栅极宽度地设置的浮栅(例如浮栅130a)；沿Y方向规定栅极宽度地设置的浮栅(例如浮栅130b)。
参照图21，发挥源极线或位线作用的多个金属布线132a～132c沿Y方向延伸，并作为第1层布线按各列设置。但是，也可以把多个金属布线132a～132c中的偶数序号布线作为第1层布线，把奇数序号布线作为第2层布线，分成两层布线层交替设置。这样，可以防止相互邻接的存储器单元之间的电流干扰，不用使用上述实施方式3涉及的发明，即可避免检测放大器8的错误判定。金属布线132a～132c的材质例如是铝。
金属布线132a～132c通过接触孔133(包括接触孔133a～133c)、134(包括接触孔134a～134c)和未图示的金属布线，与杂质扩散区域102的上面接触。具体讲，金属布线132a连接接触孔133a、134a，金属布线132b连接接触孔133b、134b，金属布线132c连接接触孔133c、134c。
参照图21，例如在存取包括浮栅130a和选通栅131a的存储器单元时，金属布线132b发挥源极线的作用，金属布线132c发挥位线的作用。即，从金属布线132b通过接触孔133b，向杂质扩散区域102(选通晶体管116的源极)供给源极电位，并且，存储器单元的输出电压从杂质扩散区域102(存储器晶体管115的漏极)通过接触孔134c传递给金属布线132c。
相反，在存取包括浮栅130b和选通栅131b的存储器单元时，金属布线132a发挥源极线的作用，金属布线132b发挥位线的作用。即，从金属布线132a通过接触孔134a，向杂质扩散区域102(选通晶体管116的源极)供给源极电位，并且，存储器单元的输出电压从杂质扩散区域102(存储器晶体管115的漏极)通过接触孔134b传递给金属布线132b。
这样，根据本实施方式4涉及的存储器模块，S形设置选通栅131a、131b，并且沿着S形的选通栅131a、131b的各边设置多个浮栅130。所以，与图6所示以往的存储器模块相比，不减小浮栅130的栅极宽度即可缩小存储器阵列块1的面积。

Claims (6)

1.一种半导体存储装置，具有：沿第1方向延伸的选通栅；和与所述选通栅成对的多个浮栅，
所述多个浮栅包括：第1浮栅；和与所述第1浮栅相邻的第2浮栅，其在与所述第1方向垂直的第2方向上与所述第1浮栅相错开地配置。
2.一种半导体存储装置，具有：形成为S形的选通栅；和与所述选通栅成对的多个浮栅，
所述多个浮栅包括：沿第1方向规定栅极宽度地配置的第1浮栅；和与所述第1浮栅相邻的第2浮栅，其沿与所述第1方向垂直的第2方向规定栅极宽度地配置。
3.根据权利要求1或2所述的半导体存储装置，还具有：
多个存储器单元，其共用所述选通栅，并分别具有所述多个浮栅中的一个；
多个晶体管，其分别连接所述多个存储器单元的各个输出；
控制所述多个晶体管的驱动的控制电路，
所述多个存储器单元包括第1存储器单元和第2存储器单元，
所述多个晶体管包括第1晶体管和第2晶体管，
在向所述第1存储器单元写入数据时，所述控制电路使所述多个晶体管中的与所述第1存储器单元连接的所述第1晶体管、和与从所述第1存储器单元流出的电流所流入的所述第2存储器单元连接的所述第2晶体管导通。
4.根据权利要求1或2所述的半导体存储装置，还具有：
基板，其具有分别隔着栅绝缘膜形成所述选通栅和所述多个浮栅的主面；
多个存储器单元，其共用所述选通栅，并分别具有所述多个浮栅中的一个；
向所述多个存储器单元供给电位的电位供给电路，
在对从所述多个存储器单元中选择的选择存储器单元进行存取时，所述电位供给电路向所述选择存储器单元供给低于施加给所述基板的电位的电位。
5.根据权利要求1或2所述的半导体存储装置，还具有多个布线，所述多个布线根据应该存取的存储器单元而选择性地用作源极线或位线。
6.根据权利要求5所述的半导体存储装置，所述多个布线包括：形成于第1布线层内的第1布线；和与所述第1布线相邻的第2布线，其形成在与所述第1布线层不同的第2布线层内。
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