CN1716615A - 非易失性存储器件及其驱动方法 - Google Patents
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Abstract
本发明提供了一种非易失性存储器件及其驱动方法。该非易失性存储器件包括：半导体衬底；源/漏结，形成在半导体衬底的预定表面区域中；主栅氧化层，形成在半导体衬底的表面上，并设置在所述源/漏结之间，主栅氧化层的一端包括第一比特电荷存储单元，该第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，主栅氧化层的相对端包括第二比特电荷存储单元，该第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在主栅氧化层上。
Description
本申请要求于2004年6月9日提交的韩国专利申请第10-2004-0042120号的权利，其全部内容结合于本文中作为参考。
技术领域
本发明涉及一种新颖的非易失性存储器件及其驱动方法，更具体地说，本发明涉及一种能够仅使用一个晶体管来执行两比特操作、并能够在不需要为选择栅分配额外面积的情况下防止产生过擦除问题的非易失性存储器件及其驱动方法。
背景技术
非易失性存储器中存储的数据即使在供电中断的情况下也不会丢失，因此被广泛地用来在多种设备中存储数据，这样的设备包括数码像机和移动电话。图1示出了用于实现根据相关技术的非易失性存储器件的单晶体管型层叠单元结构。
如图1所示，单晶体管型层叠单元包括：半导体衬底11；隧道氧化层12，选择性形成在半导体衬底的预定区域上；层叠栅极结构，由浮动栅13、栅间绝缘层14、和控制栅15构成；绝缘层隔离物16，设置在层叠栅结构的两侧；绝缘层17，形成在层叠栅结构和绝缘层隔离物之间；轻掺杂漏极18a和18b，形成在半导体衬底表面上，并基本位于绝缘层隔离物的下方；源/漏结19a和19b，形成在半导体衬底表面上，并基本位于绝缘层隔离物的两侧以外；以及硅化层20，形成在源/漏结上并位于层叠栅结构顶部的控制栅之上。
在具有上述构造的单晶体管型层叠单元中，它占用很小的面积，从而促进了装置的集成性，其中的浮动栅13被介电层完全包裹，并用作该层叠单元的电荷存储单元。在对该单元进行编程时，应用了通道热电子注入(injection)来将电子注入到浮动栅13中，并因此提高了其阈值电压(VT)。在擦除操作中，阈值电压由于擦除操作而被降低，电子通过Fowler-Nordheim(FN)隧道效应被从浮动栅13中除去。
与此同时，由于半导体加工(尤其是隧道氧化层12的厚度)的不均匀性，或者由于施加到包裹浮动栅13的介电层上的应力，可能会出现过擦除状态(VT≤0V)。这里，应该注意的是，如果任意一个单元中出现了过擦除，则在给定的位线上将没有单元能够被读取，所以防止过擦除是一项很关键的操作要求。通常来说，在例如图1所示的单晶体管型层叠单元中，通过检测过擦除单元、并在提高被检测的单元的阈值电压之后对其进行编程解决了过擦除的问题。然而，这个过程耗费太多的测试时间，需要复杂的电路来补偿过擦除单元的阈值电压，并增加了数据擦除过程的复杂性。此外，在解决过擦除问题过程中，通过缩小单元的容许阈值电压的范围(窗口)来配置单晶体管型层叠单元，以尽力防止过擦除状态的出现。这里，当以超过数十千字节的区块单位执行擦除操作时，被擦除区块的统计学阈值电压分布被过度扩展，从而减小了实际的容许阈值电压范围。
上述的非易失性存储单元使得浮动栅的充电状态(即，阈值电压)能够对应于存储器的逻辑状态。对于3.3V的输入电压，单晶体管型层叠单元的容许阈值电压范围为1.0V～5.0V，并且流过单晶体管型层叠单元的单元电流可相应地确定。例如，如果向低级阈值电压被设为1.0V的控制栅施加3.3V的读取电压，则单元电流对应于其差值，即3.3V-1.0V，从而阻塞了以5.0V编程的单元的通道(channel，也叫“沟道”)中的电流通路。因此，在单晶体管型层叠单元中，电流流动状态或电流阻塞状态被检测出，这两种状态与包括两个值(即，逻辑“1”和逻辑“0”)的逻辑状态相关联，使得每个单元能够存储一比特的数字数据。
在数据读取操作中，存储器的数据读取速度与单元电流成正比；即，高的单元电流意味着高的数据读取速度，反之亦然。因此，由于较低的阈值电压可获得较高的单元电流，因而较低的阈值电压也意味着较高的读取速度，并且，由于上述单晶体管型层叠单元的单元电流较低，因此它难以提高数据读取速度。
为了满足单晶体管型层叠单元的技术规则而进一步实现单元尺寸减小(精度增加)的各种尝试同样具有多种副作用，包括较差的单元特性，以及较低的单元可靠性。例如，在排列于存储器阵列中的单晶体管层叠单元中，漏极直接与位线相连，而源极与共用的地线相连。这样，当施加漏极电压时，会发生漏极接通或块晶体管击穿现象，并且由于漏极与浮动栅相连而产生高泄漏电流。因此增加了编程电流，使得电荷泵电路的数目也必须增加。漏极接通、击穿、和高泄漏电流效应与通道宽度成反比放大，因而很难减小单元的尺寸。此外，存储器阵列可能会由于漏电电流而意想不到地将热电子注入到包含于选定位线中的非选定单元中，并可能由于电场应力而遭遇非选定单元中的电荷泄漏问题，并且，当针对漏极执行接触和布线处理时，可能产生存储晶体管(单元)的浮动栅的相邻氧化层的恶化问题。
即使随着微细加工技术的发展，并且，尽管快闪存储单元可具有单晶体管结构，但由于上述的多个问题，仍然难以减小单元的尺寸。为了解决这些问题，单晶体管型层叠单元可包括与浮动栅晶体管串接的选择栅晶体管。然而，增加选择栅晶体管要求在单元集成过程中分配额外的面积，这又抵消了减小单元尺寸的作用。
发明内容
因此，本发明的目的在于一种能够基本消除由相关技术中的限制和缺点引起的一个或多个问题的非易失性存储器件及其驱动方法。
本发明的一个目的在于提供一种非易失性存储器件，它不需要单独的测试来对过擦除单元进行检测，且不需要用来增加过擦除单元的阈值电压的电路，就能解决过擦除问题。
本发明的另一目的在于提供一种能够有效扩展阈值电压窗口的非易失性存储器件。
本发明的另一目的在于提供一种非易失性存储器件，它不需要额外的面积来处理过擦除状态，从而提高了装置的集成性。
本发明的另一目的在于提供一种可以缩短测试时间的非易失性存储器件。
本发明的另一目的在于提供一种可简化擦除操作的非易失性存储器件。
本发明的另一目的在于提供一种具有可同时实现选择栅功能的主栅电极的非易失性存储器件。
本发明的另一目的在于提供一种不需要构造选择栅的非易失性存储器件。
本发明的另一目的在于提供一种没有漏极接通问题的非易失性存储器件，它能够使用较低的编程电压进行器件的操作、有效地减小电荷泵电路的数目、并提升与漏极干扰相关的耐久特性。
本发明的另一目的在于提供一种可简化器件制造、并促进器件集成性的非易失性存储器件。
本发明的另一目的在于提供一种能够实现较快的编程速度、从而实现高性能非易失性存储器件的非易失性存储器件。
本发明的另一目的在于提供一种非易失性存储器件，它可以防止由于单晶体管型层叠单元结构内的相邻元件的耦合而引起的电荷损失，并因此提高装置的可量测性。
本发明的另一目的在于提供一种仅使用一个晶体管就能制造两比特的器件、从而显著提高集成性并降低每一比特的生产成本的非易失性存储器件。
本发明的另一目的在于提供一种用于驱动任意一种上述非易失性存储器件的方法。
本发明的其他优点、目的、和特征的一部分将在随后的描述中阐述，另一部分将在本领域技术人员分析以下内容的基础上变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书、以及附图中所特别指出的结构实现和获得。
为了实现根据在本文中实施和主要描述的本发明的上述目的和其他优点，提供了一种非易失性存储器件，包括：半导体衬底；源/漏结，形成在半导体衬底的预定表面区域中；主栅氧化层，形成在半导体衬底的表面上，并设置在源/漏结之间，该主栅氧化层的一端包括第一比特电荷存储单元，该第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，该主栅氧化层的相对端包括第二比特电荷存储单元，该第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在主栅氧化层上。
在本发明的另一方面中，提供了一种用于驱动上述非易失性存储器件的方法，该方法包括：通过建立预定编程偏压条件，使得通道电子从源结传递到漏结、并靠近漏结产生热电子作为通道电子，来对非易失性存储器件进行编程，从而在漏结上形成垂直电场，以将电子注入到第一和第二势阱层的至少一个中。
在本发明的另一方面中，提供了一种用于驱动上述非易失性存储器件的方法，该方法包括从第一和第二比特电荷存储单元中的至少一个中擦除已存储的比特。该擦除操作这样实现：通过建立预定擦除偏压条件来使存储在第一和第二势阱层中的电子产生Fowler-Nordheim隧道效应，从而将电子传递到源/漏结；或者通过将源/漏结的热空穴注入到第一和第二势阱层中，从而使热空穴与存储在第一和第二势阱层中的电子相结合。
在本发明的另一方面中，提供了一种用于驱动上述非易失性存储器件的方法，该方法包括：通过建立预定读取偏压条件来读取第一和第二比特电荷存储单元中的一个，以确定擦除状态和编程状态中的一种，如果源/漏结之间存在电流，则确定为擦除状态；如果源/漏结之间不存在电流，则确定为编程状态。
应该了解，本发明前面的概述以及随后的详述使示例性和说明性的，目的在于提供对所申请的本发明的进一步的说明。
附图说明
加入附图是为了提供对本发明的进一步的理解，附图被并入并构成了本申请的一部分，本发明的图示实施例和说明书一起用来说明本发明的原理。在附图中：
图1示出了传统的单晶体管层叠单元的结构的截面图；
图2是根据本发明的非易失性存储器件的截面图；
图3是根据本发明的非易失性存储器件的平衡态能带的示意图，其中，图示的能带对应于图2的III-III线；
图4和图5是图2的非易失性存储器件根据本发明的驱动方法对两比特单元中的一个进行选择性编程的截面图，并一同示出了相应的编程操作；
图6是图2的非易失性存储器件根据本发明的驱动方法进行擦除的截面图，并一同示出了擦除操作的示意图；
图7是图2的非易失性存储器件的截面图，其中，两比特单元中处于编程状态的第一个正根据本发明的驱动方法被读取，并一同示出了读取操作的示意图；
图8是图2的非易失性存储器件的截面图，其中，两比特单元中处于擦除状态的第一个正根据本发明的驱动方法被读取，并一同示出了读取操作的示意图；以及
图9是图2的非易失性存储器件的截面图，其中，两比特都已被编程的两比特单元中的第二个正根据本发明的驱动方法被读取，并一同示出了读取操作的示意图；
具体实施方式
以下将详细参照本发明的优选实施例，其实例在附图中示出。任何可能的情况下，附图中将使用相似的附图标号来表示相同或相似的部件。
本发明的非易失性存储器件被构造为分成两个部分的单晶体管(单元)，因而为每一个单元(cell，也叫“存储单元”)提供了两比特的数据存储容量。本发明的非易失性存储器件具有能够执行控制栅功能和选择栅功能的主栅电极，因而不需要选择栅。
参照图2，根据本发明的非易失性存储器件包括：半导体衬底31；轻掺杂漏区38，形成在半导体衬底的预定表面区域中；源/漏结区域39，形成在半导体衬底的预定表面区域中，作为设置在轻掺杂漏区以外的杂质扩散层，其深度大于轻掺杂漏区的深度；主栅氧化层32，形成在半导体衬底上，并基本设置在轻掺杂漏区之间；第一和第二比特电荷存储单元(storage unit)33和34，用于分别存储第一比特和第二比特，并设置在主栅氧化层的两端；主栅电极35，形成在主栅氧化层和第一和第二比特电荷存储单元之上；侧壁隔离物36，设置在主栅电极的两侧；聚氧化层37，形成在主栅电极和侧壁隔离物之间；以及，硅化层40，形成在源/漏结区域上方以及主栅电极顶部。第一比特电荷存储单元33包括隧道氧化层33a、势阱层33b、和耦合氧化层33c，第二比特电荷存储单元34包括隧道氧化层34a、势阱层34b、和耦合氧化层34c。这里，隧道氧化层33a和34a设置在靠近半导体衬底31的电荷存储单元的底部，耦合氧化层33c和34c设置在靠近主栅电极35的电荷存储单元的顶部。
隧道氧化层33a和34a以及耦合氧化层33c和34c由具有较大能带间隙的材料制成，而势阱层33b和34b由具有较小能带间隙的材料制成，从而由各个势阱层形成势阱。即，隧道氧化层33a和34a以及耦合氧化层33c和34c的能带间隙大于中间的势阱层33b和34b，制成各个势阱层的材料比起相应的相邻层(即，隧道氧化层和耦合氧化层)来说，表现出较高的介电常数和较低的阱密度。例如，隧道氧化层33a和34a以及耦合氧化层33c和34c可由SiO2、Al2O3、Y2O3等制成，而势阱层33b和34b可由HfO2、ZrO2、BaZrO2、BaTiO2、Ta2O5、ZrSiO4、基于镧化物的氧化层、氮化层等制成。
图3是根据本发明的平衡态能带结构的示意图，示出了势阱在分别设置于隧道氧化层33a和34a与耦合氧化层33c和34c之间的势阱层33b和34b中的形成。在这种情况下，隧道氧化层33a和34a由SiO2制成，势阱层33b和34b由Ta2O5制成，耦合氧化层33c和34c由Al2O3制成。
由于通道热电子注入效应将电子注入到一个势阱中，或者由于Fowler-Nordheim隧道效应将电子从相应的势阱中除去，位于势阱层33b和34b正下方的半导体衬底31的部分的电荷(电势)可发生改变，这产生了两种效果中的一种，即，根据半导体衬底的相应部分中生成的电势，半导体衬底中存在或不存在电流。结果，一比特非易失性存储器件可在各个势阱层33b和34b中实现，从而可仅使用一个晶体管来实现两比特操作。
在用于驱动根据本发明具有上述结构的非易失性存储器件的方法中，与选定杂质扩散层(即，源/漏结区域39)的一个电极作为源结、选定其另一电极作为漏结不同的是，杂质扩散层的两侧都能够按照需要来根据输入偏压被确定为源结或漏结。因此，在本发明的驱动方法中，杂质扩散层的源/漏结将根据其与比特电荷存储单元的对应关系来表示，这样，靠近第一比特电荷存储单元33的源/漏结表示为Vsd1层，靠近第二比特电荷存储单元34的源/漏结表示为Vsd2层。
本发明的驱动方法包括针对第一和第二比特电荷存储单元33和34的编程、擦除、和读取操作，从而将预定偏压条件相应地施加到根据本发明的非易失性存储器件上。图4和图5示出了比特选择性编程操作，图6示出了利用反向偏压的擦除操作，图7～9示出了各种读取操作。
参照图4和图5，它们分别示出了第一比特或第二比特的选择性编程，电压+Vgpgm(即，用于编程的正电势预定栅电压)加到主栅电极35上，同时半导体衬底31接地。根据正在编程的是第一比特(比特1)还是第二比特(比特2)，可将电压+Vsdpgm(即，用于编程的正电势预定源/漏结电压)加到Vsd1层和被编程的比特的源/漏结上，而另一源/漏结(即，“未编程”比特的源/漏结)接地。具体来说，根据选择性地对第一比特编程的图4所示，将+Vsdpgm加到Vsd1层上，Vsd2层接地；根据选择性地对第二比特编程的图5所示，+Vsdpgm加到Vsd2层上，Vsd1层接地。在这种偏压条件下，电子通过源极-通道注入被传送到被编程的比特的源/漏结，在接近被编程的比特的源/漏结时，从通道电子变为热电子，热电子的聚集产生垂直电场。即，被注入的电子从Vsd2层移到Vsd1层，来对第一比特编程，并变为朝向Vsd1层的热电子(图4)，或者，从Vsd1层移到Vsd2层，来对第二比特编程，并变为朝向Vsd2层的热电子(图5)。由于源极-通道注入之后产生的垂直电场，当相应的比特电荷存储单元33或34的势阱充有热电子时，将对选定的比特进行编程。
参照图6，它具体示出了根据本发明的以块为单位或以页为单位的擦除，在主栅电极35上施加电压-Vgers(即，用于擦除的负电势预定栅电压)，同时半导体衬底31接地或浮动。通过向主栅电极35和半导体衬底31施加上述电压电势，以及使各个Vsd1和Vsd2层接地，或者分别向其施加电压+Vsders(即，用于擦除的正电势预定源/漏结电压)，实现了预定擦除偏压条件。在这种偏压条件下，当存储在第一和第二比特电荷存储单元33和34的势阱层33b和34b中的电子发生Fowler-Nordheim隧道效应，被分别传送到Vsd1和Vsd2层时，发生单元擦除。或者，擦除偏压条件可使电子分别从Vsd1和Vsd2层到势阱层33b和34b进行热空穴注入(HHI)过程，使热空穴与存储在势阱层中的电子相结合，使得各个势阱的电子的电荷通过带-带(BTB)隧道效应或者生成电子-空穴对(EHP)而除去。
虽然附图中没有具体地示出，但根据本发明的以比特为单位的擦除可通过向主栅电极35和半导体衬底31施加上述的电压电势而实现，即，向主栅电极施加-Vgers，同时使半导体衬底31接地或浮动，同时，向待擦除的比特的源/漏结施加+Vsders形式的擦除偏压或接地电势(GND)，并使另一(“非擦除”)源/漏结浮动。例如，在选择性擦除第一或第二比特时，除了向主栅电极35施加-Vgers、同时使半导体衬底31接地或浮动以外，还可以通过向Vsd1层施加+Vsders或GND并使Vsd2层浮动来擦除第一比特，以及，通过向Vsd2层施加+Vsders或GND和使Vsd1层浮动来擦除第二比特。
图7和图8各自示出了用于读取存储在根据本发明的非易失性存储器件的单元中的数据的方法，它首先检测单元是处于编程状态或者擦除状态。例如，为了从单元的第一比特中读取数据，向主栅电极35施加电压+Vgref(正电势预定栅极基准电压)，同时使半导体衬底31和Vsd1层(正在被读取比特的源/漏结)接地，并且，向Vsd2层(另一“非读取”比特的源/漏结)施加电压+Vsdr(即，用于读取的正电势预定源/漏结电压)。在上述的读取偏压条件下，根据本发明的非易失性存储器件的操作结果根据单元的比特(比特1)是处于图7所示的擦除状态还是处于图8所示的编程状态而不同。加到各个源/漏结上的偏压在通道区域中产生局部电势，从而能够检测出相应的比特的编程/擦除状态。
也就是说，如图7所示，如果单元的第一比特处于编程状态，那么势阱层33b的电子电荷局部地增加半导体衬底31的通道区域(即，位于第一比特势阱层正下方的半导体衬底部分)的电势，并建立起0.8～1.0eV的势垒，这将阻碍电子从Vsd1层到通道区域的源极-通道注入(没有电流)。根据通道区域中不存在电流即可确定第一比特处于编程状态，使得存储在第一比特中的数据可进行读取。相反，如图8所示，如果单元的第一比特处于擦除状态，则势阱层33b中没有电子电荷存在，从而不会建立势垒，使得电子从Vsd1层注入到通道区域的源极-通道注入能够发生(有电流)。根据通道区域中存在电流，即可确定第一比特处于擦除状态。
如图7和图8所示，通过向Vsd2层加偏压而确定的通道区域的电势能够精确检测出第一比特的编程/擦除状态，而不管第一比特是否被过擦除，从而能够精确地对被编程的比特进行读取。换而言之，尽管单元的比特可能处于过擦除状态，但比特的过擦除不会导致进一步的问题，并且，即使由于发生了过擦除而使单元的阈值电压低于0V，数据仍然能够精确地读取出来。因此，本发明的主栅电极35用作选择栅以及控制栅，即使在负阈值电压的情况下，本发明也可使非易失性存储器件的适当操作成为可能，从而有效地扩展阈值电压窗口。
图9也示出了用于读取存储在根据本发明的非易失性存储器件中的数据的方法，而且具体示出了第一和第二比特都被编程并且其中一个将被读取的单元。在图9的实例中，正在被读取的是第二比特。这里，类似于图7和图8所示的方法，读取偏压条件这样实现，即通过向主栅电极35施加+Vgref，同时使半导体衬底31和被读取的比特的源/漏结(Vsd2层)接地，并向另一源/漏结(Vsd1层)施加+Vsdr。在这种情况下，由于Vsd1层相对于Vsd2层接收正电压，因而Vsd1层充当漏极，Vsd2层充当源极。
因此，势阱层34b的电子电荷局部地增加了第二比特势阱层下方的通道区域的电势，并建立起势垒，以阻碍电子从Vsd2层到通道区域的源极-通道注入，使得存储在第二比特中的数据能够被读取出来，这同样类似于图7和图8中所示的方法。然而，在这种情况下，第一比特势阱层33b(“未读取”比特)下方的通道区域的生成电势和由施加到Vsd1层上的偏压所确定的通道区域电流流动状态不受势阱层的电子电荷的影响，使得第二比特的常规读取操作能够执行。
通过采用根据本发明的非易失性存储器件及其驱动方法，产生了多种有益的效果。例如，本发明实现了没有过擦除问题的非易失性存储器件。对过擦除问题的有效抑制带来了许多好处，包括：由于不需要进行过擦除单元检测，因而缩短了测试时间；不需要用来增加过擦除单元的阈值电压的电路；简化了擦除操作；以及，扩展了阈值电压窗口。与此同时，根据本发明的非易失性存储器件的主栅电极同时实现了选择栅的功能，它消除了构建选择栅的需要，并实现了没有漏极接通问题点非易失性存储器件，它能够利用较低的编程电压进行装置的操作，有效减少了电荷泵电路的数目，并提升了与漏极干扰相关的耐久特性。由于不需要构建选择栅或者用来增加过擦除单元的阈值电压的电路，并且，由于只需要很少的电荷泵电路，因而能够简化装置的制造，并促进装置的集成性。
而且，电子相对于比特电荷存储单元的局部转移，即，各个势阱层的势阱的局部电荷放大效应，能够为实现高性能非易失性存储器件提供较快的编程速度。由于势阱层由氧化层或者氮化物层制成，本发明还防止了单晶体管型层叠单元结构内的相邻元件的耦合引起的电荷损失，因此不受相邻元件的耦合的影响。由于防止了电荷损失，因而能够提升装置的可量测性。
很重要的是，本发明能够只使用一个晶体管来制造两比特的装置，从而显著地增加集成性，并降低每一比特的生产成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (33)
1.一种非易失性存储器件，包括：
半导体衬底；
源/漏结，形成在所述半导体衬底的预定表面区域中；
主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及
主栅电极，形成在所述主栅氧化层上。
2.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二隧道氧化层靠近所述半导体衬底设置，并且，所述第一和第二耦合氧化层靠近所述主栅电极设置。
3.根据权利要求1所述的非易失性存储器件，其中，所述第一比特电荷存储单元的所述第一隧道氧化层、所述第一势阱层、和所述第一耦合氧化层依次层叠，并设置在所述半导体衬底和所述主栅电极之间，并且，所述第二比特电荷存储单元的所述第二隧道氧化层、所述第二势阱层、和所述第二耦合氧化层依次层叠，并设置在所述半导体衬底和所述主栅电极之间。
4.根据权利要求1所述的非易失性存储器件，其中，所述第一比特电荷存储单元允许所述主栅电极和所述半导体衬底之间的第一可控电子流，并且，所述第二比特电荷存储单元允许所述主栅电极和所述半导体衬底之间的第二可控电子流。
5.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由能带间隙小于所述第一隧道氧化层和所述第一耦合氧化层的能带间隙的材料制成，并且，所述第二势阱层由能带间隙小于所述第二隧道氧化层和所述第二耦合氧化层的能带间隙的材料制成。
6.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二势阱层的每一个都由能带间隙小于所述第一和第二隧道氧化层和所述第一和第二耦合氧化层中的任意一个的能带间隙的材料制成。
7.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由介电常数大于所述第一隧道氧化层和所述第一耦合氧化层的介电常数的材料制成，并且，所述第二势阱层由介电常数大于所述第二隧道氧化层和所述第二耦合氧化层的介电常数的材料制成。
8.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由阱密度低于所述第一隧道氧化层和所述第一耦合氧化层的阱密度的材料制成，并且，所述第二势阱层由阱密度低于所述第二隧道氧化层和所述第二耦合氧化层的阱密度的材料制成。
9.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由介电常数高于且阱密度低于所述第一隧道氧化层和所述第一耦合氧化层的材料制成，并且，所述第二势阱层由介电常数高于且阱密度低于所述第二隧道氧化层和所述第二耦合氧化层的材料制成。
10.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二势阱层中的每一个都由介电常数高于且阱密度低于所述第一和第二隧道氧化层和所述第一和第二耦合氧化层中的任意一个的材料制成。
11.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二隧道氧化层和所述第一和第二耦合氧化层由选自SiO2、Al2O3、和Y2O3中的一种制成。
12.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二势阱层中的每一个都由选自HfO2、ZrO2、BaZrO2、BaTiO2、Ta2O5、ZrSiO4、基于镧化物的氧化层、和氮化层中的一种制成。
13.一种用于驱动非易失性介质的方法，所述非易失性介质包括：半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上，所述方法包括：
通过建立预定编程偏压条件来对非易失性存储器件进行编程，使得通道电子从源结传递到漏结，并且在靠近所述漏结的地方产生热电子作为通道电子，从而在所述漏结上形成垂直电场，以将电子注入到所述第一和第二势阱层的至少一个中。
14.根据权利要求13所述的方法，其中，在所述预定编程偏压条件中，预定的正电压被加到所述主栅电极和所述漏结上，并且，所述源结和所述半导体衬底接地。
15.一种用于驱动非易失性介质的方法，所述非易失性介质包括：半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上，所述方法包括：
通过建立预定擦除偏压条件，将已存储的比特从所述第一和第二比特电荷存储单元中的至少一个中擦除，使得存储在所述第一和第二势阱层中的电子产生Fowler-Nordheim隧道效应，从而将电子传递到所述源/漏结。
16.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，并且所述半导体衬底和所述源/漏结接地。
17.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底接地，并且预定的正电压被施加到所述源/漏结。
18.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，并且，预定的正电压被施加到所述源/漏结。
19.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底接地，预定的正电压被施加到正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结接地。
20.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，预定的正电压被施加到正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结接地。
21.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底和正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结接地，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结浮动。
22.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结接地，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结浮动。
23.一种用于驱动非易失性介质的方法，所述非易失性介质包括：半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上，所述方法包括：通过建立预定擦除偏压条件，将已存储的比特从所述第一和第二比特电荷存储单元中的至少一个中擦除，使得所述源/漏结的热空穴注入到所述第一和第二势阱层中，从而使所述热空穴与存储在所述第一和第二势阱层中的电子相结合。
24.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，并且所述半导体衬底和所述源/漏结接地。
25.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底接地，并且预定的正电压被施加到所述源/漏结。
26.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，并且，预定的正电压被施加到所述源/漏结。
27.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底接地，预定的正电压被施加到正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结浮动。
28.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，预定的正电压被施加到正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结浮动。
29.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底和正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结接地，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结浮动。
30.根据权利要求23所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，正在被擦除的所述第一和第二比特电荷存储单元中的一个的源/漏结接地，并且，所述第一和第二比特电荷存储单元中的另一个的源/漏结浮动。
31.一种用于驱动非易失性介质的方法，所述非易失性介质包括：半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上，所述方法包括：
通过建立预定读取偏压条件来对所述第一和第二比特电荷存储单元中的一个进行读取，以确定擦除状态和编程状态中的一种，如果所述源/漏结之间存在电流，则确定为擦除状态；如果所述源/漏结之间不存在电流，则确定为编程状态。
32.根据权利要求31所述的方法，其中，在所述预定读取偏压条件中，正在被读取的所述第一和第二比特电荷存储单元中的一个的所述半导体衬底和所述源/漏结接地，并且，预定的正电压被施加到所述第一和第二比特电荷存储单元中的另一个的所述主栅电极和所述源/漏结。
33.根据权利要求32所述的方法，其中，如果确定了所述第一和第二比特电荷存储单元中的一个的擦除状态，则根据所述源/漏结之间的电流和位于正在被读取的比特电荷存储单元正下方的所述半导体衬底的一部分的半导体衬底电势来确认所述擦除状态，所述电流由施加到所述主栅电极的所述预定正电压产生，以及，所述半导体衬底电势由施加到所述第一和第二比特电荷存储单元中的另一个的源/漏结上的所述预定正电压产生。
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