CN1745473A - 统一信道程序闪存位线制造方法 - Google Patents

统一信道程序闪存位线制造方法 Download PDF

Info

Publication number
CN1745473A
CN1745473A CN200480003230.8A CN200480003230A CN1745473A CN 1745473 A CN1745473 A CN 1745473A CN 200480003230 A CN200480003230 A CN 200480003230A CN 1745473 A CN1745473 A CN 1745473A
Authority
CN
China
Prior art keywords
bit line
ditches
insulation
irrigation canals
floating grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200480003230.8A
Other languages
English (en)
Other versions
CN1745473B (zh
Inventor
A·格拉茨
M·罗伊里奇
V·波莱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1745473A publication Critical patent/CN1745473A/zh
Application granted granted Critical
Publication of CN1745473B publication Critical patent/CN1745473B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

本发明涉及一种制造包括排列于基材的浮动栅极装置及排列于在浮动栅极装置下的基材的绝缘的UCP闪存位线的制造方法。起初，该浮动栅极在光微影后由蚀刻沉积于整个基材表面的分开多晶硅层而产生。本发明目的在于提供一种方法，其中单元尺寸可减少且不显著增加制造成本，且其中该位线耐受后续方法的温度安排且无任何损伤。因此，该位线(13)，具体化为由耐温材料所制造的埋入式位线，其乃与硅基材一起藉(2)自动调整的方式排列于该浮动栅极(1)下方的硅基材(2)或在主动区域的该绝缘(3)内。使用已结构化的该浮动栅极(1)做为蚀刻屏蔽，以藉由蚀刻该绝缘(3)，产生沟渠(6)，接着以低阻抗材料填充该沟渠(6)。

Description

统一信道程序闪存位线制造方法
技术领域
本发明关于一种具排列于基材的浮动栅极装置及在浮动栅极装置下的绝缘的UCP闪存位线的制造方法，该浮动栅极起初在先前光微影后由蚀刻沉积于整个区域及位于该基材的多晶硅层而产生。
背景技术
在UCP(统一信道程序)闪存的情况下，两个位线为内存晶体管的源极及汲极的连接所必需。结果，在垂直于该位线的方向的单元数组的间距尺寸无法变得较金属连接间的最小间距的两倍为小，路由在不同布线平面的位线亦不改变关于此的任何事情，原则上，因为在连接不同布线平面的中间连接点及接触孔(贯孔)间的距离相当普遍地具与两个中间连接点间的距离基本上相同的大小。
在平行于该位线的方向，间距尺寸大体上已以对应于该技艺状态的最小方式构形。所以UCP内存的目前观念使用特别活泼金属设计原则以使得单元尺寸尽可能小。虽然如此，与其它观念相较竞争性缺点仍存在，特别是在大及非常大内存的情况下。
仅在若可能埋入该两个位线的其中一个，亦即基本上在基材表面下方路由之，可达到单元尺寸的相当减少。此种埋入式位线必须满足关于其电阻及电容每单位长度的进一步要求及必须不基本上增加制造成本。而且，用于该埋入式位线的传导材料必须耐后续方法的温度预算且无任何损伤。
发明内容
本发明系基于提供一种UCP闪存位线制造方法的目的，藉由此达到单元尺寸的减少，不显著影响制造成本且该位线耐受后续方法的温度预算且无任何损伤。
在于简介中所提及形式的方法的情况下，本发明所基于的以形式说明的目的系凭借该位线于浮动栅极下方的硅基材或在主动区域绝缘内以相关于其的自对准方式排列为以耐温材料所制造的埋入式位线而达到。
在本发明继续，使用已图样化的浮动栅极做为蚀刻屏蔽，沟渠蚀刻成为绝缘及接着以低阻抗材料填充。
根据本发明方法具没有任何额外光微影步骤必须执行的优点，其结果为产生该埋入式位线的额外方法成本被最小化。而且，该埋入式位线相关于浮动栅极的自对准的结果为不需任何进一步容限缓冲器以确保最小距离及关于寄生电容耦合，特别是关于记忆单元的浮动栅极及控制栅极的特别稳定的条件结果。这些可藉由该埋入式位线的侧边及上方端点的相对应构造而于广范围内额外适应于技术方法及电气回路要求。
做为实例，使用具高熔点的金属，较佳为钨，以使用低阻抗材料填充沟渠。
该沟渠可藉由CVD沉积以简单方式以钨、钨硅化物或高掺杂多晶硅填充。
本发明其它细节特征在于沟渠填充在高于绝缘底部立即停止，使得该埋入式位线在该绝缘内维持完全绝缘。
在本发明进一步有利细节中，沟渠蚀刻穿过该绝缘，其结果为井接触点藉由该埋入式位线形成于该绝缘外。
最后，在位线沉积前一或更多一般称的绝缘或传导内衬沉积为沟渠中该埋入式位线的侧边及/或下方端点。
在此情况下该埋入式位线的侧边及/或下方端点可包括绝缘材料，较佳为二氧化硅、硅氮化物、或钛或氮化钛。
该埋入式位线以相关于浮动栅极的自对准方式放置于单元装置，其结果为不需额外屏蔽层以形成之。
附图说明
本发明使用示例具体实施例更详细解释于下文，在相关图式中：
图1A-图1E：显示产生埋入式自对准位线于该主动区域绝缘的示意方法顺序；
图2A-图2E：显示使用围绕在该蚀刻沟渠的位线的额外氧化物内衬层的根据图1的示意方法顺序；
图3A-图3E：显示根据图1的方法变化，其中多晶硅系用于如在第2图以氧化物内衬层围绕的埋入式位线；
图4：显示习知UCP闪存单元(先前技艺)的配置，及
图5：显示具显著减少面积要求的UCP闪存单元的配置，其系藉由以自对准方式产生位线的简化方法而为可行。
具体实施方式
三种方法变化叙述于示例具体实施例，在每一个方法变化的该起始点为于硅基材2上的浮动栅极装置1及在浮动栅极装置1下方由SiO2于硅基材2所制造的绝缘3(浅沟隔离)，该浮动栅极1起初在先前光微影后由蚀刻进入位于该硅基材的多晶硅层4而产生。
在第一变化(图1B)中，该埋入式位线4位于该绝缘3内，或是，在第二变化中，延伸穿过该绝缘3进入位于下方的该井区域(图1C)，故井接触可在该p-形式基材2额外实现。
根据图1C的示意区段说明显示该埋入式位线5同时用做井接触的变化。
为能够实现此，下列方法步骤为必要的(图1A-图1E)：
a)该浮动栅极1的蚀刻。
b)该埋入式位线4(BB)穿过该浮动栅极1的蚀刻及沟渠6的形成。
c)钨7于该蚀刻沟渠6的沉积及后续化学机械抛光(CMP)。
d)该钨7的回蚀。
e)以氧化物填充该蚀刻沟渠6及后续回蚀。
该蚀刻沟渠6可延伸进入该绝缘3或是穿过后者，在后者的情况下，井接触可藉由该埋入式位线5额外实现。
在一个变化中，该埋入式位线5较佳为位于高于该绝缘3的正常高度(图1B)。
第二示例具体实施例(图2A-图2E)包括下列方法步骤：
a)该浮动栅极1的蚀刻。
b)该沟渠6穿过该浮动栅极1的蚀刻及以内衬8涂布该沟渠6。
c)钨7于该沟渠6的沉积及化学机械抛光。
d)钨7的回蚀。
e)以氧化物9结束填充该蚀刻沟渠6及回蚀。
取代钨，亦可使用钨硅化物于填充该沟渠6。
在第三个变化(图3)的情况下，最后，钨由高掺杂多晶硅取代。进行下列方法步骤以用于此目的：
a)该浮动栅极1的蚀刻。
b)为该埋入式位线5该沟渠6穿过该浮动栅极1的蚀刻及以氧化物内衬8填充该沟渠6。
c)多晶硅于该沟渠6的沉积及的回蚀。
d)该多晶硅的二次氧化。
e)以氧化物9结束填充该沟渠及结束回蚀。
在所有变化中，该浮动栅极1系用做蚀刻屏蔽。
在图4(先前技艺)及图5间埋入式位线的比较显示面积的显著节省。
习知UCP闪存单元包括汲极10、源极区域11、单元区域12、位线13、14。不同金属化平面经由贯孔15接触连接，在可由图5了解的UCP闪存单元的情况下面积的显著节省可清楚地辨别。
组件符号说明
1                  浮动栅极
2                  硅基材
3                  绝缘
4                  多晶硅
5                  埋入式位线
6                  沟渠
7                  钨
8                  内衬
9                  氧化物
10                 汲极
11                 源极区域
12                 单元区域
13                 位线
14                 位线
15                 贯孔

Claims (9)

1.一种制造具排列于基材的浮动栅极及在该浮动栅极装置下的绝缘的统一信道程序闪存位线的方法，该浮动栅极先在预先的光微影后藉由蚀刻沉积于整个区域及位于该基材上的多晶硅层而产生，其特征在于该位线(13)于硅基材(2)中或在该浮动栅极(1)下方的该主动区域的绝缘(3)内以相关于其的自对准方式排列，为以耐温材料所制造的埋入式位线。
2.根据权利要求1所述的方法，其特征在于，使用该已图样化浮动栅极(1)做为蚀刻屏蔽，蚀刻进入该绝缘(3)以形成沟渠(6)及接着以低阻抗材料填充该沟渠(6)。
3.根据权利要求2所述的方法，其特征在于以具高熔点的金属，较佳为钨，作为填充该沟渠(6)的低阻抗材料。
4.根据权利要求2所述的方法，其特征在于以硅化物或高掺杂多晶硅做为填充该沟渠(6)的低阻抗材料。
5.根据权利要求2所述的方法，其特征在于该沟渠(6)藉由化学气相沉积法而以钨或钨硅化物来填充。
6.根据权利要求1至5其一所述的方法，其特征在于该沟渠(6)的蚀刻在高于该绝缘(3)底部立即停止。
7.根据权利要求1至5其一所述的方法，其特征在于该沟渠(6)乃蚀刻穿过该绝缘(3)，且一井接触点乃藉由形成于该沟渠(6)的该位线而额外地形成于该绝缘(3)下方。
8.根据权利要求1至6其一所述的方法，其特征在于一或更多所谓的内衬(8)乃在该位线先沉积前沉积成为在该沟渠(6)的该埋入式位线(13)的侧边及/或下方端点。
9.根据权利要求8项所述的方法，其特征在于以二氧化硅、硅氮化物、或钛或氮化钛做为内衬。
CN200480003230.8A 2003-01-30 2004-01-15 统一信道程序闪存位线制造方法 Expired - Fee Related CN1745473B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10303847.7 2003-01-30
DE10303847 2003-01-30
PCT/DE2004/000042 WO2004068578A2 (de) 2003-01-30 2004-01-15 Verfahren zum herstellen von bitleitungen für ucp-flash-speicher

Publications (2)

Publication Number Publication Date
CN1745473A true CN1745473A (zh) 2006-03-08
CN1745473B CN1745473B (zh) 2010-04-14

Family

ID=32797297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200480003230.8A Expired - Fee Related CN1745473B (zh) 2003-01-30 2004-01-15 统一信道程序闪存位线制造方法

Country Status (4)

Country Link
US (1) US7485542B2 (zh)
EP (1) EP1588417A2 (zh)
CN (1) CN1745473B (zh)
WO (1) WO2004068578A2 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160211250A1 (en) * 2015-01-15 2016-07-21 Infineon Technologies Ag Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855800A (en) * 1986-03-27 1989-08-08 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
DE69228082T2 (de) * 1991-03-12 1999-08-19 Kuraray Co Spiroorthocarbonat-Verbindung und daraus erhaltene Polymere
US5278438A (en) * 1991-12-19 1994-01-11 North American Philips Corporation Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure
FR2686837B1 (fr) 1992-01-31 1995-05-24 Valeo Thermique Habitacle Dispositif de chauffage-ventilation de l'habitacle d'un vehicule automobile a moteur a faibles rejets thermiques.
JP3065164B2 (ja) * 1992-03-18 2000-07-12 富士通株式会社 半導体装置及びその製造方法
US20040111159A1 (en) * 2000-01-30 2004-06-10 Diamicron, Inc. Modular bearing surfaces in prosthetic joints
US5570314A (en) * 1994-12-28 1996-10-29 National Semiconductor Corporation EEPROM devices with smaller cell size
US6001687A (en) * 1999-04-01 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming self-aligned source in flash cell using SiN spacer as hard mask
WO2001017022A1 (en) * 1999-08-27 2001-03-08 Infineon Technologies North America Corp. Semiconductor device with buried bitlines
US6214741B1 (en) * 1999-11-05 2001-04-10 United Silicon Incorporated Method of fabricating a bit line of flash memory
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20020045304A1 (en) * 1999-12-30 2002-04-18 Chien-Hsing Lee Fabrication method and structure of flash memory device
JP2001244349A (ja) * 2000-02-29 2001-09-07 Nec Corp 半導体装置とその製造方法
US6355524B1 (en) * 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
DE10122364B4 (de) * 2001-05-09 2006-10-19 Infineon Technologies Ag Kompensationsbauelement, Schaltungsanordnung und Verfahren
JP2003023113A (ja) * 2001-07-05 2003-01-24 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20060024889A1 (en) 2006-02-02
CN1745473B (zh) 2010-04-14
WO2004068578A3 (de) 2004-10-28
US7485542B2 (en) 2009-02-03
WO2004068578A2 (de) 2004-08-12
EP1588417A2 (de) 2005-10-26

Similar Documents

Publication Publication Date Title
CN1877810A (zh) 多层半导体器件及其制造方法
CN1519917A (zh) 具有在位线方向延伸以接触存储节点的接触体的半导体器件的制造方法
CN101034721A (zh) 分离栅极式存储单元及其形成方法
US20220093467A1 (en) Integrated Circuitry, Memory Arrays Comprising Strings Of Memory Cells, Methods Used In Forming Integrated Circuitry, And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11302712B2 (en) Integrated circuitry, memory arrays comprising strings of memory cells, methods used in forming integrated circuitry, and methods used in forming a memory array comprising strings of memory cells
US11404436B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN1167112C (zh) 集成电路芯片及其制造方法
CN1832134A (zh) 于半导体装置中形成栅电极图案的方法
US11961801B2 (en) Integrated circuitry, memory circuitry comprising strings of memory cells, and method of forming integrated circuitry
CN1210369A (zh) 半导体器件及其制造方法
CN1745473A (zh) 统一信道程序闪存位线制造方法
CN1286163C (zh) 半导体存储器件及其制造方法
CN1182583C (zh) 具有增大栅耦合电容的集成电路
US20210202515A1 (en) Memory arrays and methods used in forming a memory array
CN1291491C (zh) 半导体元件及其制作方法
US6776622B2 (en) Conductive contact structure and process for producing the same
CN1215565C (zh) 形成浮动栅存储单元的存储器阵列自对准法和存储器阵列
CN1788343A (zh) 位线结构及其制造方法
US20230395494A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US20240074182A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US20230207469A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20240074183A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US20240074202A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US20240071932A1 (en) Memory Circuitry And Method Used In Forming Memory Circuitry
US20230255030A1 (en) Integrated Circuitry, Memory Arrays Comprising Strings Of Memory Cells, Methods Used In Forming Integrated Circuitry, And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100414

Termination date: 20220115