CN1745473B - 统一信道程序闪存位线制造方法 - Google Patents

Abstract

本发明涉及一种制造包括排列于基材的浮动栅极装置及排列于在浮动栅极装置下的基材的绝缘的UCP闪存位线的制造方法。起初，该浮动栅极在光微影后由蚀刻沉积于整个基材表面的分开多晶硅层而产生。本发明目的在于提供一种方法，其中单元尺寸可减少且不显著增加制造成本，且其中该位线耐受后续方法的温度安排且无任何损伤。因此，该位线(13)，具体化为由耐温材料所制造的埋入式位线，其乃与硅基材一起藉(2)自动调整的方式排列于该浮动栅极(1)下方的硅基材(2)或在主动区域的该绝缘(3)内。使用已结构化的该浮动栅极(1)做为蚀刻屏蔽，以藉由蚀刻该绝缘(3)，产生沟渠(6)，接着以低阻抗材料填充该沟渠(6)。

Description

统一信道程序闪存位线制造方法

技术领域

本发明关于一种具排列于衬底的浮动栅极装置及在浮动栅极装置下的绝缘的UCP闪存位线的制造方法，该浮动栅极起初在先前光显影后由蚀刻沉积于整个区域及位于该衬底的多晶硅层而产生。

背景技术

在UCP(统一信道程序)闪存的情况下，两个位线为内存晶体管的源极及汲极的连接所必需。结果，在垂直于该位线的方向的单元数组的间距尺寸无法变得较金属连接间的最小间距的两倍为小，路由在不同布线平面的位线亦不改变关于此的任何事情，原则上，因为在连接不同布线平面的中间连接点及接触孔(贯孔)间的距离相当普遍地具与两个中间连接点间的距离基本上相同的大小。

在平行于该位线的方向，间距尺寸大体上已以对应于该技艺状态的最小方式构形。所以UCP内存的目前观念使用特别活泼金属设计原则以使得单元尺寸尽可能小。虽然如此，与其它观念相较竞争性缺点仍存在，特别是在大及非常大内存的情况下。

仅在若可能埋入该两个位线的其中一个，亦即基本上在衬底表面下方路由之，可达到单元尺寸的相当减少。此种埋入式位线必须满足关于其电阻及电容每单位长度的进一步要求及必须不基本上增加制造成本。而且，用于该埋入式位线的传导材料必须耐后续方法的温度预算且无任何损伤。

发明内容

本发明系基于提供一种UCP闪存位线制造方法的目的，通过此达到单元尺寸的减少，不显著影响制造成本且该位线耐受后续方法的温度预算且无任何损伤。

在于简介中所提及形式的方法的情况下，本发明所基于的以形式说明的目的系凭借该位线于浮动栅极下方的硅衬底或在有源区域绝缘内以相关于其的自对准方式排列为以耐温材料所制造的埋入式位线而达到。

在本发明继续，使用已图样化的浮动栅极做为蚀刻屏蔽，沟渠蚀刻成为绝缘及接着以低阻抗材料填充。

根据本发明方法具没有任何额外光显影步骤必须执行的优点，其结果为产生该埋入式位线的额外方法成本被最小化。而且，该埋入式位线相关于浮动栅极的自对准的结果为不需任何进一步容限缓冲器以确保最小距离及关于寄生电容耦合，特别是关于记忆单元的浮动栅极及控制栅极的特别稳定的条件结果。这些可通过该埋入式位线的侧边及上方端点的相对应构造而于广范围内额外适应于技术方法及电气回路要求。

做为实例，使用具高熔点的金属，较佳为钨，以使用低阻抗材料填充沟渠。

该沟渠可通过CVD沉积以简单方式以钨、钨硅化物或高掺杂多晶硅填充。

本发明其它细节特征在于沟渠填充在高于绝缘底部立即停止，使得该埋入式位线在该绝缘内维持完全绝缘。

在本发明进一步有利细节中，沟渠蚀刻穿过该绝缘，其结果为阱接触点通过该埋入式位线形成于该绝缘外。

最后，在位线沉积前一或更多一般称的绝缘或传导内衬沉积为沟渠中该埋入式位线的侧边及/或下方端点。

在此情况下该埋入式位线的侧边及/或下方端点可包括绝缘材料，较佳为二氧化硅、硅氮化物、或钛或氮化钛。

该埋入式位线以相关于浮动栅极的自对准方式放置于单元装置，其结果为不需额外屏蔽层以形成之。

附图说明

本发明使用示例具体实施例更详细解释于下文，在相关图式中：

图1A-图1E：显示产生埋入式自对准位线于该有源区域绝缘的示意方法顺序；

图2A-图2E：显示使用围绕在该蚀刻沟渠的位线的额外氧化物内衬层的根据图1的示意方法顺序；

图3A-图3E：显示根据图1的方法变化，其中多晶硅系用于如在第2图以氧化物内衬层围绕的埋入式位线；

图4：显示公知UCP闪存单元(现有技术)的配置，及

图5：显示具显著减少面积要求的UCP闪存单元的配置，其系通过以自对准方式产生位线的简化方法而为可行。

具体实施方式

三种方法变化叙述于示例具体实施例，在每一个方法变化的该起始点为于硅衬底2上的浮动栅极装置1及在浮动栅极装置1下方由SiO₂于硅衬底2所制造的绝缘3(浅沟隔离)，该浮动栅极1起初在先前光显影后由蚀刻进入位于该硅衬底的多晶硅层4而产生。

在第一变化(图1B)中，该埋入式位线4位于该绝缘3内，或是，在第二变化中，延伸穿过该绝缘3进入位于下方的该井区域(图1C)，故阱接触可在该p-形式衬底2额外实现。

根据图1C的示意区段说明显示该埋入式位线5同时用做阱接触的变化。

为能够实现此，下列方法步骤为必要的(图1A-图1E)：

a)该浮动栅极1的蚀刻。

b)该埋入式位线4(BB)穿过该浮动栅极1的蚀刻及沟渠6的形成。

c)钨7于该蚀刻沟渠6的沉积及后续化学机械抛光(CMP)。

d)该钨7的回蚀。

e)以氧化物填充该蚀刻沟渠6及后续回蚀。

该蚀刻沟渠6可延伸进入该绝缘3或是穿过后者，在后者的情况下，阱接触可通过该埋入式位线5额外实现。

在一个变化中，该埋入式位线5较佳为位于高于该绝缘3的正常高度(图1B)。

第二示例具体实施例(图2A-图2E)包括下列方法步骤：

a)该浮动栅极1的蚀刻。

b)该沟渠6穿过该浮动栅极1的蚀刻及以内衬8涂布该沟渠6。

c)钨7于该沟渠6的沉积及化学机械抛光。

d)钨7的回蚀。

e)以氧化物9结束填充该蚀刻沟渠6及回蚀。

取代钨，亦可使用钨硅化物于填充该沟渠6。

在第三个变化(图3)的情况下，最后，钨由高掺杂多晶硅取代。进行下列方法步骤以用于此目的：

a)该浮动栅极1的蚀刻。

b)为该埋入式位线5该沟渠6穿过该浮动栅极1的蚀刻及以氧化物内衬8填充该沟渠6。

c)多晶硅于该沟渠6的沉积及回蚀。

d)该多晶硅的二次氧化。

e)以氧化物9结束填充该沟渠及结束回蚀。

在所有变化中，该浮动栅极1系用做蚀刻屏蔽。

在图4(先前技艺)及图5间埋入式位线的比较显示面积的显著节省。

公知UCP闪存单元包括汲极10、源极区域11、单元区域12、位线13、14。不同金属化平面经由贯孔15接触连接，在可由图5了解的UCP闪存单元的情况下面积的显著节省可清楚地辨别。

组件符号说明

1         浮动栅极

2         硅衬底

3         绝缘

4         多晶硅

5         埋入式位线

6         沟渠

7         钨

8         内衬

9         氧化物

10        汲极

11        源极区域

12        单元区域

13        位线

14        位线

15        贯孔

Claims (9)

1.一种用于制造统一信道程序闪存的位线的方法，所述统一信道程序闪存具有排列在硅衬底(2)上的浮动栅级(1)以及在硅衬底(2)中并在该浮动栅级(1)下的绝缘结构(3)，该浮动栅极(1)先在预先的光显影后通过沉积一多晶硅层(4)于整个该硅衬底(2)及该绝缘结构(3)上而产生，并通过蚀刻进入该多晶硅层(4)而图样化该浮动栅级(1)，其特征在于一位线在该浮动栅极(1)下方，或一有源区域的该硅衬底(2)上而由耐温材料所制造的该绝缘结构(3)内，以自对准方式排列为一埋入式位线(5)，所述的自对准方式通过使用该已图样化浮动栅极(1)做为蚀刻屏蔽，由此一沟渠(6)蚀刻进入该绝缘结构(3)，接着以低阻抗材料填充该沟渠(6)以形成该埋入式位线(5)，最后，该沟渠(6)在该低阻抗材料已回蚀后以氧化物(9)填充。

2.根据权利要求1所述的方法，其特征在于以钨作为填充该沟渠(6)的阻抗材料进以形成该埋入式位线(5、13)。

3.根据权利要求1所述的方法，其特征在于以硅化物或高掺杂多晶硅做为填充该沟渠(6)的低阻抗材料进以形成该埋入式位线(5、13)。

4.根据权利要求1所述的方法，其特征在于用于形成该埋入式位线(5)的该沟渠(6)是通过化学气相沉积法而以钨或钨硅化物作为阻抗材料来填充。

5.根据权利要求1所述的方法，其特征在于该沟渠(6)的蚀刻在高于该绝缘结构(3)底部即停止。

6.根据权利要求1所述的方法，其特征在于该沟渠(6)蚀刻进入该绝缘结构(3)，且一井接触点通过形成于该沟渠(6)的该埋入式位线(5)而额外地形成在该硅衬底(2)的该绝缘结构(3)下方。

7.根据权利要求1所述的方法，其特征在于在该位线沉积前，一或更多内衬(8)先沉积以形成在该沟渠(6)中的该埋入式位线(5)的侧边端点、下方端点、及侧边与下方端点其中之一。

8.根据权利要求7所述的方法，其特征在于以二氧化硅、硅氮化物、或钛或氮化钛做为内衬。

9.根据权利要求1或6所述的方法，其特征在于该硅衬底(2)为硅p-型。

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