CN1759450B - 可编程阻抗存储器器件 - Google Patents

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Abstract

可编程阻抗存储器器件，包括：半导体衬底；在该半导体衬底上形成的、其中布置了存储器单元的至少一个单元阵列，每个存储器单元具有可编程阻抗元件和存取元件的层叠结构，该可编程阻抗元件以非易失性方式存储由电压应用的极性所确定的高阻抗状态或者低阻抗状态，该存取元件具有这样的在某一电压范围内、在截止状态的阻抗值，该阻抗值是在选择状态的阻抗值的十倍或更多；以及，位于单元阵列下面、在半导体衬底上形成的读/写电路，其用于与单元阵列相联系的数据读取和数据写入。

Description

可编程阻抗存储器器件
技术领域
这个发明涉及用于以非易失性方式把阻抗状态存储为数据的可编程阻抗存储器器件，其具有可编程阻抗元件，该元件可通过反向电压应用的极性在低阻抗状态和高阻抗状态之间切换。
背景技术
近来，已经提出了具有可编程阻抗元件的某些存储器器件。已知一种这样的存储器器件为使用在存储器材料的非晶态和晶态之间的相位变换的相变存储器(例如USP6,314,014B1)。在这样的相变存储器器件中，通过控制硫族化物单元(chalcogenide cell)的电流，可以在晶态(即低阻抗状态)和非晶态(即高阻抗状态)之间执行可逆的切换。向单元施加大的电流以便导致单元的硫族化物被熔化，然后快速地冷却它，而且可以写入低阻抗状态。以这样一个程度退火该硫族化物以便使它结晶而不熔化，并且可以写入高阻抗状态。因此，有可能获得电可重写的非易失性存储器器件。
已经提出了其它可编程阻抗存储器，其包括可通过反向电压应用的极性在低阻抗状态和高阻抗状态之间切换的可编程阻抗。这些可编程阻抗存储器之一具有由包含金属的硫族化物形成的离子导体(例如，USP6,418,049B1)，而且另一个可编程阻抗存储器具有其中散布导电粒子的聚合物(例如USP6,072,716)。在这些存储器中，使用了依据电压应用在固体中的枝状晶体(dendrite)生长和回缩。为了在单元中写入低阻抗状态，以这样的级性在单元的阳极和阴极之间施加电压，以使阳极是正的。因此，枝状晶体从阴极生长以到达阳极，借此该单元变为低阻抗状态。反向的电压应用使枝状晶体缩回以导致该单元处于高阻抗状态。这样的阻抗变化是可逆的，而且可以以非易失性的方式存储低阻抗状态和高阻抗状态。
已经提出了，通过利用这样的可编程阻抗、有可能实现高密度的电可重写非易失性存储器。然而，还没有提出单元阵列的详细配置以及它的读/写电路。为了实现具有高密度和高性能的实用的非易失性存储器，为了构造单元阵列如何把可编程阻抗与什么类型的切换器件组合，如何构造与该单元阵列相联系的读/写电路等，变为重要的技术问题。
发明内容
依据本发明一个方面的可编程阻抗存储器器件包括：
半导体衬底；
其中布置存储器单元的至少一个单元阵列，其在半导体衬底上面形成，每个存储器单元具有可编程阻抗元件和存取元件的层叠(stack)结构，该可编程阻抗元件以非易失性的方式存储由电压应用的极性确定的高阻抗状态或者低阻抗状态、该存取元件具有在某一电压范围中处于截止状态的这样一个阻抗值，其是处于选择状态的阻抗值的十倍或更多；以及
位于单元阵列下面的、在半导体衬底上形成的读/写电路，其用于与单元阵列相联系的数据读取和数据写入。
附图说明
图1为用于说明依据本发明的一个实施例、用于可编程阻抗存储器元件的数据写入原理的图示。
图2示出了依据该实施例用于所选单元的基本单元阵列和它的电压应用模式。
图3示出了用于在基本单元阵列中的所选单元的另一个电压应用模式。
图4示出了用于一个单位单元(unit cell)的读/写电压关系。
图5示出了用于说明写入原理的单元特性。
图6示出了用于说明读取原理的单元特性。
图7示出了依据该实施例的三维单元阵列的布局。
图8是沿着图7所示的三维单元阵列的线I-I′所获得的截面图。
图9为另一个三维单元阵列的截面图。
图10示出了三维单元阵列的等效电路。
图11示出了存储器单元的阻抗分布。
图12示出了依据该实施例的三维单元阵列的阻抗分布。
图13示出了依据该实施例的成对单元(pair cell)配置方法。
图14为示出用于说明依据该实施例的数据读取的操作波形的图示。
图15为示出用于说明依据该实施例的数据写入的操作波形的图示。
图16是显示操作波形的图示，这些操作波形用于说明在相邻两个单元阵列中的两对单元的数据写入。
图17示出了另一种成对单元配置方法。
图18为示出依据该实施例的三维单元阵列以及它的读/写电路的层叠结构的透视图。
图19为示出在单元阵列的位线和读/写电路之间的互连关系的截面图。
图20为示出在字线和读/写电路之间的关系的截面图。
图21是示出读/写电路的布局的图示。
图22是示出读/写电路的字线选择电路部分的图示。
图23是示出读/写电路的位线选择电路部分的图示。
图24示出图22和23所示的晶体管电路的主要部分布局。
图25是在位线形成之后的单元阵列状态的透视图。
图26是在位线上形成存储器单元之后的单元阵列状态的透视图。
图27是在字线形成之后的单元阵列状态的透视图。
图28A到28C是示出字线形成处理的剖面视图。
具体实施方式
图1示出了在本发明中使用的可编程阻抗(可变阻抗)VR的原理配置。可编程阻抗VR由用作存储器材料的阻抗薄膜3、以及把阻抗薄膜3夹在中间的阴极和阳极电极1和2形成。阻抗薄膜3是，例如，由包含诸如银、铜等金属离子的硫族化物形成的离子导体(固体电解质)。例如，Ge-S、Ge-Se等可以用作硫族化物。在阻抗薄膜3由上述硫族化物形成的情况下，通过在其中包含银形成电极1、2。
例如，阻抗薄膜3将高阻抗状态存储为数据“0”，以及将低阻抗状态存储为数据“1”。在这个可编程阻抗VR中，施加超过阈值的正的阳极-阴极电压(VAK＞0)，将写入数据“1”。施加超过阈值的负的阳极-阴极电压(VAK＜0)，将写入数据“0”。当写入数据“1”时，作为VAK＞0的电压应用的结果，如图1所示，在阻抗薄膜3中，从阴极1生长出导电的枝状晶体4并朝向阳极2。当树枝状晶体4到达阳极2时，就获得了低阻抗状态(数据“1”)。应用反向电压，则树枝状晶体4缩回或者折断(broken)，借此获得高阻抗状态(数据“0”)。只要不应用超过阈值的电压，就可以静态地保持这样的低阻抗状态和高阻抗状态。
应当理解，阻抗薄膜3可以由其中散布导电粒子的聚合物(例如，其中散布炭黑粒子的碳聚合物)形成。在这种情况下，基于与上述相同的原理可逆地写入低阻抗状态和高阻抗状态。
上述存储器操作的原理基于如下所述的机理。离子导体或者聚合物是非晶态的，而且在其中随机和静态地形成势垒。此外，在势垒分布中，从阴极到阳极连续不断地形成势谷。在这样的固体材料中散布某些种类的金属，而且有可能由于电场的应用而沿着势谷移动金属离子。当以使阳极侧为正这样的级性施加电压时，金属离子移向阴极，然后从阴极电极中生长出金属树枝状晶体。使电场的极性反向，并且对树枝状晶体中的金属进行充电，而且将该金属与树枝状晶体分离，然后沿着势谷移向阴极。因此，可以使树枝状晶体缩回。
当用不出现树枝状晶体生长和回缩这样的程度向可编程阻抗VR施加电压时，可以通过电流监控来执行这样的可编程阻抗VR的数据读取。做为选择，在电压具有这样的级性以便促进数据“0”、“1”状态的条件下，有可能使用大的读取电压而没有数据干扰。
图2根据3×3单元矩阵，示出了依据实施例的可编程阻抗存储器的基本单元系列。并行提供了多条第一布线(在下文中，位线BL)，而且提供了与位线BL交叉的多条第二布线(在下文中，字线WL)。存储器单元MC放置在这些字线WL和位线BL的相应交叉点处。存储器单元MC是可编程阻抗VR和齐纳(Zener)二极管ZD的串联连接电路。齐纳二极管ZD的阳极连接到字线WL。
在未选择(non-select)状态下，位线BL保持在高电平电压VH，而且字线WL保持在低电平电压VL。在这种状态下，齐纳二极管ZD处于反向偏置状态并且因此处于截止状态。图2示出了通过利用齐纳二极管ZD的正向偏置特性执行单元选择的这样一种情况。详细地说，为了选择由虚线围绕的单元MC，使所选择的字线WL处于高电平电压VH，而且使所选择的位线BL处于低电平电压VL；借此在所选择单元处，它的二极管ZD变为正向偏置以处于导通状态，并且向一个可编程阻抗VR施加电压。
图3示出了这样一种情况，其中向在与图2所示相同的单元阵列中的可编程阻抗VR应用反向偏置。在这种情况下，使用齐纳二极管ZD的击穿。通过二极管结的波段到波段(band to band)隧道效应生成齐纳击穿，而且可以由二极管的杂质浓度控制击穿启动电压(齐纳电压)Vz。类似于图2，在未选择状态下，位线BL保持在高电平电压VH，而且字线WL保持在低电平电压VL。为了选择由虚线围绕的单元MC，使所选择的字线WL处于低于VL的低电平电压VLL，并且使所选择的位线BL处于高于VH的高低电平电压VHH(例如，VLL＝VL-Δ、VHH＝VH+Δ，其中Δ是电压电平变化量)；借此，在所选单元处，向二极管ZD应用大的反向偏置，由此导致它被击穿。因此，可以向一个可编程阻抗VR施加具有与图2中的那个相反极性的电压。
上述电平关系是个示例。例如，在图2中，虽然未被选择的位线和所选择的字线都被设置为处于相同的高电平电压VH，而且未被选择的字线和所选择的位线都被设置为处于相同的低电平电压VL，但是在这些情况下不必使用相同的电平。对于在图3的选择模式中使用的电压变化量Δ，不必为位线和字线使用相同的值。
在这个实施例中，其中如图2所示使用二极管的正向偏置特性的单元选择方法用于“0”数据写入和数据读取；而且其中如图3所示使用二极管的反向击穿的单元选择方法用于“1”数据写入。对于一个存储器单元，将参考图4和5详细描述读和写特性。
图4示出在读取电压Vr、写入电压Vw和齐纳二极管ZD的电压之间的关系。可编程阻抗VR用它的阳极(A)连接到位线BL这样的极性进行连接。读取电压Vr和写入电压Vw是在字线WL和位线BL之间应用的电压。
图5通过利用二极管ZD的电压(V)-电流(I)特性和可编程阻抗VR的V-I特性(即，负荷线)、示出了依据写入操作的可编程阻抗VR的特性改变。在第一象限，示出了二极管ZD的正向偏置特性曲线50。这可以表示为：I＝I0{exp(qV/kT)-l}。在第三象限，示出了二极管ZD的反向偏置特性曲线51a、51b。在未选择状态，施加到单元的电压是VL-VH，因此二极管ZD保持在曲线51a上的高阻抗截止状态。
在图5的第一象限中，如下所述执行“0”写入操作。在齐纳二极管ZD变为导通状态的这样一个条件下施加写入电压Vw(0)＝VH-VL，并且把保持“1”数据状态(即，低阻抗状态)53的单元写为“0”数据状态(即，高阻抗状态)54。原则上，有可能使用第一象限特性用于“0”写入或者“1”写入。然而，因为需要使用这个象限用于稍后描述的单元数据读取，因此在第一象限中执行“0”写入操作。换句话说，在图2到4所示的单元阵列配置中，利用可编程阻抗VR的阳极(A)连接到位线BL这样的级性连接该可编程阻抗。对应于该写入电压应用，作为可编程阻抗的树枝状晶体缩回的结果，如箭头所示，“1”数据状态的负荷线53改变为“0”数据状态的负荷线54，而且可编程阻抗的阻抗值变为高。
为了使数据“1”的可编程阻抗发生这样的改变，需要向可编程阻抗应用比某一电平高的电压。这样的电平被显示为图5中的“0”写入阈值VT。作为应用于可编程阻抗VR的电压，VT表示在参考Vw(0)的方向。如果在齐纳二极管ZD的正向偏置特性曲线50和可编程阻抗的“1”数据状态的负荷线53之间的交叉点B1位于原点和Vw(0)-VT之间，则可以把“0”写入到可编程阻抗中。如上所述，使用第一象限用于“0”写入，在读取模式很难出现到可编程阻抗的错误写入。将在稍后详细地描述其理由。
在第三象限中，执行“1”写入。在这种情况下，应用大的反向偏置，而且它可以导致齐纳二极管被击穿，并且它允许用大致恒定的电压流过电流。在该图中，“1”写入操作如下所示；当应用超过击穿电压(齐纳电压)Vz的写入电压Vw(1)＝VLL-VHH时，可编程阻抗VR从“0”数据的高阻抗状态56改变到“1”数据的低阻抗状态55。分别表示“0”、“1”的负荷线56、55具有与阻抗值一致的斜度。因此，它们处于分别与第一象限中的负荷线53、54平行的状态。在这种情况下，为了成功地写入到可编程阻抗还需要向该可编程阻抗应用高于阈值VT的电压。这个阈值VT以参考Vw(1)的正向表示。如果在齐纳二极管ZD的击穿特性曲线51b和可编程阻抗的“0”数据状态的负荷线56之间的交叉点B2位于原点和Vw(1)+VT之间，则可以把“1”写入到可编程阻抗中。在有足够高的电压应用于可编程阻抗这样的条件下选择电压VLL、VHH等。
如果写入“1”数据的可编程阻抗的阻抗值太低，则将有大的电流流过齐纳二极管ZD，由此导致它被热击穿。因此，需要注意电流值。对应于某些情况，需要设置限流器。
如果第三象限用于“0”写入，则不用担心热击穿，这是由于因写入导致的负荷线变化量处于电流值减少的这样一个方向。然而，在这种情况下，因为需要使用第一象限用于“1”写入，所以在读取操作中错误写入的可能性是不可避免的。
在图5中，示出了在用于图2和图3所示的单元阵列的选择性写入操作期间、应用于未被选择单元的电压变化量C1到C3。C1是在图2所示的“0”数据写入期间、沿着所选择位线和所选择字线的未被选择单元的电压变化量；C2是在图3所示的“1”数据写入期间、沿着所选择位线和所选择字线的未被选择单元的电压变化量；而且C3是在这样的情况下，即用于图3所示的单元的“1”写入操作期间、为图2所示的另一个单元执行“0”写入的情况下，沿着所选择字线和所选择字线的未被选择单元的电压变化量。在上述写入操作中不使用这样的情况。要求这些电压变化量C1到C3不足以破坏未被选择单元的数据。因此，必须在电压变化量不会导致未被选择单元的要被正向偏置的齐纳二极管导通、或者不会导致在反向偏置方向击穿这些二级管的条件下，选择VH、VHH、VL和VLL的值。
图6示出了在具有“0”写入特性的第一象限中执行的读取操作的特性(由虚线所示)。因为必须用防止单元被错误地写入所必需的低电压执行读取操作，所以类似于“0”写入、在第一象限中执行依据这个实施例的读取操作。例如，在读取模式中，向所选择的字线应用高电平电压VH，并且向所选择的位线应用比VL高的低电平电压VLr。在这时候，由读出放大器检测在齐纳二极管的正向偏置特性曲线50和“0”、“1”数据的负荷线58、57的交叉点S0和S1之间的电流差或者电压差，并且可以确定所读取的数据。
在上述读取操作中，需要防止单元由于读取电压应用而被错误地写入。如图6所示，在“1”数据读取操作中，只要应用于可编程阻抗的电压被设置为小于阈值VT，就不会出现错误的写入。在图6中，在“0”数据读取操作中，向可编程阻抗应用比阈值VT稍高的电压。然而，这变为“0”写入模式。也就是说，“0”读取操作变为“0”重写操作，由此与错误的写入无关。
如先前所述，在原则上有可能使用第一象限用于“1”数据写入。然而，在这样的情况下，“0”读取操作变为弱的“1”写入模式。为了避免这样的模式，优选是使用第一象限用于“0”写入操作。
如上所述，在图6的读取方案中，只要用于“1”数据读取的交叉点S1处于Vr和Vr-VT的电压范围之间，就不会出现错误的写入。换句话说，有可能设置读取电压Vr而不用考虑用于“0”数据读取的交叉点S0。因此，可以提高读出界限和读出速度。假定第三象限用于数据读取操作，因为齐纳电压Vz大致为常数，所以难以获得防止错误写入所必需的读出界限。
如上所述，在这个实施例中，齐纳二极管用作用于以相反的极性向可编程阻抗应用电压的存取元件，而且使用了它的正向偏置特性和反向偏置击穿特性。在反向偏置特性中，存在一个在齐纳电压Vz之下、其中阻抗值被认为是大致无穷大的电压区域。这是可编程阻抗的存取元件所需要的重要特性。通常，需要存取元件在某个电压范围内具有这样的处于截止状态的阻抗值，其是处于选择状态的阻抗值的十倍或更多。考虑到这个，应该理解可以使用其他的存取元件，例如P-N结二极管、Shottky二极管等，只要它们在某一电压范围内保持高阻抗截止状态即可。此外，应当理解：可编程阻抗元件不仅可以由上述材料形成，而且也可以由这样的材料形成，其以对应于电压应用极性的不同方向流过电流，以具有对应于电流方向的不同的阻抗值。
迄今为止，已经说明了基本单元阵列的配置和数据读/写操作的原理。在这个实施例中，使用了其中多个单元阵列层叠在半导体衬底上的三维单元阵列结构。将在下面说明这样的三维单元阵列。
图7和8示出了包括四层层叠单元阵列MA0到MA3的三维(3D)单元阵列的布局以及沿着它的I-I′线的剖面图。在这些图中，在相应的单元阵列的相同部分或部件处使用相同的参考数字，其中通过向其添加后缀“a”、“b”、“c”和“d”在单元阵列之间进行区分，并且通过添加后缀“ab”、“bc”和“cd”区分每两个单元阵列的共享部分。
硅衬底10覆盖有诸如二氧化硅薄膜之类的绝缘薄膜。在该衬底上面，彼此平行地布置多条位线(BL)12a。以某个间距在每条位线12a上布置柱型(pillar-type)存储器单元MC，其中每个存储器单元具有层叠在其上的可编程阻抗元件VR和齐纳二极管ZD。形成字线(WL)18ab以便以垂直于位线12a的方向共同地连接存储器单元MC的上端，由此形成第一单元阵列MA0。
如上所述，通过向字线WL应用高电平电压并且向位线BL应用低电平电压以导致可编程阻抗元件VR被正向偏置，来把该可编程阻抗元件VR写为“0”状态。因此，可编程阻抗元件VR被设置为具有这样的级性，其中它的阴极和阳极分别连接到字线WL和位线BL。这对于每个层叠的单元阵列都是一样的。
详细地说，存储器单元MC通过图案化(pattern)具有可编程阻抗元件层13a、欧姆电极14a、n+型硅层15a和p+型硅层16a的层压(laminated)层形成。如图1所示，可编程阻抗元件层13a由被阳极和阴极电极夹在中间的、包含指定金属的离子导体或者聚合物形成。在存储器单元MC周围掩埋层间介电薄膜17以使单元阵列MA0平面化。
形成第二单元阵列MA1以便与第一单元阵列MA0共享字线(WL0)18ab。详细地说，以某个间距在每条字线18ab上布置柱型存储器单元MC，其中每个存储器单元MC通过图案化包含p+型硅薄膜16b、n+型硅薄膜15b、欧姆电极14b和可编程阻抗元件薄膜13b的层压薄膜形成，以具有齐纳二极管ZD和可编程阻抗元件VR的层叠结构。单元布局与第一个单元阵列MA0的单元布局相同。图案化位线(BL1)12ab以沿着垂直于字线18ab的方向共同连接所布置的可编程阻抗元件层13b。在存储器单元MC周围掩埋层间介电薄膜19以使单元阵列MA1平面化。
如类似于第一和第二单元阵列MA0和MA1那样，周期性地形成第三和第四单元阵列MA2和MA3的层叠结构。第二单元阵列MA1和第三单元阵列MA2共享位线(BL1)12bc。第三单元阵列MA2和第四单元阵列MA3彼此共享字线(WL1)18cd。分别单独地准备最低的单元阵列MA0的位线(BL0)12a和最高的单元阵列MA3的位线(BL3)12d。虽然没有显示沿着图7中的线II-II′的剖面图，但是在这个剖面图上，以与在位线上相同的间距、在连续不断形成的字线WL上布置存储器单元MC。
如图7所示，以位线BL和字线WL彼此旋转90°的这样一个模式形成每个单元阵列的位线BL和字线WL，而且在相应的交叉点处将存储器单元MC夹在它们之间。例如，利用线/间隔＝1F/1F形成字线WL和位线BL，其中F是最小的器件特征尺寸，由此实现4F2的单位单元面积。为了形成这样的结构，有可能在存储器单元MC的图案化处理中利用一个曝光掩膜(mask)使用两次曝光，用于图案化字线或者位线。详细地说，在用于存储器单元的层压层的光刻处理中，以这样的方式利用曝光掩膜执行曝光两次，以便该掩膜在相应的曝光步骤之间旋转90°。然后，蚀刻层压层以便保持在两次曝光步骤处的重叠部分，然后能够在位线BL和字线WL的相应交叉部分处布置存储器单元MC。
在图8中，仅仅在位线BL和字线WL的交叉部分布置可编程阻抗元件层13。与此相反，在可编程阻抗元件层13的漏电流小得可忽略不计的情况下，如图9所示，可以保持可编程阻抗元件层13而不用图案化。在这种情况下，在二极管ZD和可编程阻抗元件层13内的位线或者字线之间的夹在中间的部分实质上起可编程阻抗元件VR的作用。
图10示出了如上所述形成的3D单元阵列的三维等效电路。为了防止位线互相干扰，每两条位线构成一对，而且在这对位线之间布置另一条位线。BL00、/BL00、BL01、/BL01、…是第一单元降列MA0的位线对；BL10、/BL10、BL11、/BL11、…是在第二和第三单元阵列MA1和MA2之间的共享位线对；以及BL20、/BL20、BL21、/BL21、…是第四单元阵列MA3的位线对。此外，WL0(WL00、WL01、…)是在第一和第二单元阵列MA0和MA1之间共享的字线；以及WL1(WL10、WL11、…)是在第三和第四单元阵列MA2和MA3之间共享的字线。
在其中集成多个存储器单元的上述3D单元阵列中，单元特性的变化成为问题。详细地说，因为由可编程阻抗元件VR的树枝状晶体生长和回缩确定可编程阻抗元件VR的阻抗值，所以该阻抗值由于它的历史记录、环境等发生改变。图11示意地示出数据“0”、“1”的阻抗值的分布。如图11所示，如果在“0”和“1”的阻抗值之间没有重叠区域，则能够通过利用参考阻抗Rref区别“0”和“1”。然而，在具有许多单元的3D单元阵列中，变得难以设置这样的参考阻抗Rref。图12示意地示出如上所述的这样一个情况。组A、B、C和D分别包括接近布置的多个单元。对于每个组，能够设置参考阻抗Rref。然而，对于单元阵列的整体，就变得很难或者不可能。
考虑到上述观点，在这个实施例中，接近布置的两个单元构成一对单元，用于以其中在一个单元中存储数据“0”并且在另一个单元中存储数据“1”这样的方式存储互补数据。通过检测在构成一对的两个单元的单元电流之间的差来进行读取操作。通过利用这个方案，即使在整体3D单元阵列中、在高阻抗状态分布和低阻抗状态分布之间有局部重叠，也有可能精确地读/写单元数据。
在图10中，两个单元对一般如下所示：分别连接到位线对BL00和/BL00、并且共享单元阵列MA0中的字线WL00的两个单元构成一对单元，其中的一个是真单元(true cell)，T-cell0，而另一个是互补单元，C cell0；以及分别连接到一对位线BL10和/BL10、并且共享单元阵列MA1中的字线WL10的两个单元构成另一对单元，其中的一个是真单元，T-cell1，而另一个是互补单元，C-cell1。在每个单元对中，二进制数据的正逻辑值存储在真单元中，而且负逻辑值存储在互补单元中。在单元阵列MA2和MA3中选择类似的成对单元。在图10中，用箭头示出在相应读取选择时间处的单元电流。
将在下面详细描述在两个存储器单元构成一对单元的情况下的数据读/写方法。图13示出了在两个单元阵列中的两对单元，它们上下相邻布置以具有共享的字线WL。用于这两对单元的数据读取操作可以通过利用图14所示的操作波形同时执行。在未选择模式中，在位线和字线之间的VH-VL是保持电压，其把存储器单元保持在其中它的二极管被反向偏置到处于高阻抗截止状态这样的未选择状态。
在图14所示的读取选择模式中，向字线WL应用高电平电压VH，其中字线WL在未选择时间保持在低电平电压VL。同时，向位线BL0、/BL0、BL1和/BL1应用低电平电压VLr(＞VL)，这些位线在未选择时间保持在高电平电压VH。换句话说，在所选择的字线WL和所选择的位线对BL0、/BL0和BL1、/BL1之间，应用了读取电压Vr＝VH-VLr以正向偏置所选择的单元。因此，如上面参考图6所述，在相应的单元中有单元电流流动。由读出放大器检测在位线对BL0、/BL0之间的单元电流差，以及在位线对BL1、/BL1之间的单元电流差，并且可以确定相应的成对单元的单元数据。因为通过使两个单元邻近而构成每对电压，以存储互补数据，所以有可能精确地读出单元数据。
接下来，将描述在成对单元中的数据写入操作。虽然一对单元在一个单元中存储数据“0”并且在另一个单元中存储数据“1”，但是如上所述，在字线和位线之间应用的“0”和“1”写入电压必须彼此相反。这意味着不可能同时在共享字线的真单元T-cell和互补单元C-cell中同时写入数据。因此，需要为一对单元执行数据写入操作两次。
图15示出了到一对单元中的“0”数据写入(即，T-cell＝“0”、C-cell＝“1”)和“1”数据写入(即，T-cell＝“1”、C-cell＝“0”)的波形。为了写入“0”数据，相对于在未选择模式中保持高电平电压VH的位线，向位线对中的一个、即BL0(或者BL1)应用低电平脉冲电压VL，并且向另一个、即/BL0(或者/BL1)应用比VH更高的高电平脉冲电压VHH。在上述位线选择时段的前半部分T1中向字线WL应用高电平电压VH，而且在后半部分T2中向相同的字线应用低于VL的低电平电压VLL。
因此，在前半部分T1中，由于字线WL的高电平电压VH和位线BL0(或者BL1)的低电平电压VL，所以向成对单元中的一个单元T-cell应用“0”写入电压、Vw(0)＝VH-VL，以正向偏置它的二极管，借此将T-cell写入到“0”数据状态。在这时候，因为应用于另一个单元C-cell的电压是VH-VHH，所以在这个条件下C-cell的二极管保持在截止状态。因此，没有把错误的数据写入到C-cell中。在后半部分T2中，由于字线WL的低电平电压VLL和位线/BL0(或者/BL1)的高电平电压VHH，所以向成对单元中的另一个单元C-cell应用“1”写入电压、Vw(1)＝VLL-VHH，以导致它的二极管被击穿，借此将C-cell写入到“1”数据状态。在这时候，应用于其中已经写入数据的单元T-cell的电压是VLL-VL。因为在这个条件下T-cell的二极管保持在截止状态，所以没有把错误数据写入到T-cell中。
为了写入“1”数据，位线对中的一个、即BL0(或者BL1)从高电平电压VH提高到更高的电平电压VHH，并且另一个位线、即/BL0(或者/BL1)从高电平电压VH拉低到低电平电压VL。而且，类似于“0”写入模式，在上述位线选择时段的前半部分T1中向字线WL应用高电平电压VH，然后在后半部分T2中向相同的字线应用低电平电压VLL。
因此，在前半部分T1中，因为由于字线WL的高电平电压VH以及位线/BL0(或者/BL1)的低电平电压VL而使单元二极管被正向偏置，所以成对单元中的一个、即C-cell被写入到“0”数据状态。在后半部分T2中，因为字线WL的低电平电压VLL和位线BL0(或者BL1)的高电平电压VHH导致单元二极管被击穿，所以另一个单元T-cell被写入到“1”数据状态。如同类似于上述“0”写入模式那样，在用于“0”写入的前半部分和用于“1”写入的后半部分中，都没有出现错误的写入。
从图15中显然可知，可以通过反向应用到位线的电压，同时将相同的电压应用于字线，选择到成对单元中的“0”、“1”写入。因此，能够执行同时到具有共享字线的两对单元的数据写入。
图16详细地示出了到两对单元(T-cell0、C-cell0)和(T-cell1、C-cell1)的同时数据写入的波形，这两对单元上下相邻，且具有共享的字线WL00。这两对单元的数据组合表示为四个值“00”、“01”、“10”和“11”。在图16中，与这四个值的数据相对应，在相应波形的上部示出T-cell1、C-cell1、T-cell0和C-cell0的位数据。与要被写入的数据相一致地，向相应的位线对(BL00、/BL00)、(BL10、/BL10)应用高电平电压VHH和低电平电压VL。对于这四个数据、应用于字线WL00的电压全部相同地改变，以便如同类似于图15所示的那样，在位线选择时段的前半部分和后半部分中分别应用高电平电压VH和低电平电压VL。通过利用这样的波形，可以同时写入两对单元。
如从上述写入操作中显然可知，应当理解：有可能同时存取在具有共享字线的第一和第二单元阵列MA0和MA1中的相应的多对单元。类似地，有可能同时对在具有共享字线的第三和第四单元阵列MA2和MA3中的相应的多对单元进行存取。与此相反，要注意到，不允许同时对具有共享位线的第二和第三单元阵列MA1和MA2进行存取。
到目前为止，已经说明了这样的成对单元配置，其中在三维单元阵列的每个单元阵列层中，横向相邻的两个存储器单元构成一对单元。然而，成对单元配置方法不限于此。如图17所示，有可能选择具有共享字线WL的、纵向相邻的两个存储器单元MC，以便构成一对单元(即，真单元T-cell、和互补单元C-cell)。在这种情况下，属于不同单元阵列的位线BL0、BL1变为一对要连接到该对单元的位线。
图18是示出单元块100和读/写电路200的层叠状态以及它们之间的互连关系的示意透视图。每个单元块100对应于上述具有四层的3D单元阵列。必要时，3D单元阵列被分为具有预定容量的多个单元块100。在图18中，以沿着位线的方向布置两个单元块100。
如图18所示，用于与单元块100相联系的数据读出和写入的读/写电路200在单元块100的下面。以读/写电路200的主要部分布置在长方形单元布局区域210内这样的状态形成该电路，其中长方形单元布局区域210限定在衬底10上，而且单元块100层叠在该衬底10的上面。由在位线方向的两个边界A1和A2以及在字线方向的两个边界B1和B2限定单元布局区域210。
第一单元阵列MA0的一组位线BL0和第四单元阵列MA3的一组位线BL2被拉到第一边界A1侧，以通过沿着边界A1布置的垂直布线(即，垂直延伸(run)到衬底的通道)101连接到位线选择电路201，该电路201在读/写电路200中沿着边界A1布置。由第二和第三单元阵列MA1和MA2共享的一组位线BL1被拉到第二边界A2侧，以通过沿着第二边界A2布置的垂直布线102连接到另一位线选择电路202，该电路202在读/写电路200中沿边界A2布置。
位线BL0和BL2被拉到相同侧以通过垂直布线101共同连接到位线选择电路201的原因是这样的事实，即这些位线组不会被同时激活。详细地说，因为单元阵列MA0和MA1具有共享的字线WL0，所以它们被同时激活。与此类似，因为单元阵列MA2和MA3具有共享字线WL1，所以同时激活单元阵列MA2和MA3。然而，因为单元阵列MA1和MA2共享位线BL1，所以较低单元阵列(MA0、MA1)和较高单元阵列(MA2、MA3)不会被同时激活。位线选择电路201、202包括位线解码器/多路复用器(BL-DEC/MUX)。
字线WL0和WL1被拉到第三边界B1侧，以分别通过沿着边界B1布置的垂直布线103和104，连接到字线选择电路208，该电路208在读/写电路200中沿边界B1布置。字线选择电路208具有字线解码器/多路复用器(WL-DEC/MUX)。
读/写电路200的中心部分用作全局总线区域207，其中I/O数据线和脉冲信号线沿字线方向穿过这个区域布置。在这个全局总线区域207与位线选择电路201和202之间，分别布置了读出放大器阵列203和204。由读出放大器阵列203和204共享在全局总线区域207处形成的信号线。在读出放大器阵列203和204中的读出放大器分别通过布置在本地总线区域205和206处的信号线连接到位线选择电路201和202。因此，由位线选择电路201从位线BL0或者BL2中选择出来的某些位线连接到读出放大器阵列203。类似地，由位线选择电路202从位线BL1中选择的某些位线连接到读出放大器阵列204。
布置在全局总线区域207处的I/O数据线和脉冲信号线被拉到单元布局区域210的第四边界B2侧。沿着这个边界B2，布置了用于向所选择的位线应用写入脉冲信号的写入电路(即，写入脉冲发生器电路)209。
如以上参考图18所述，单元阵列的位线和字线通过垂直布线101到104连接到在衬底10上形成的读/写电路200。实际上，这些布线101到104由接触插头形成，其掩埋在围绕单元阵列形成的层间介电薄膜中。图19和20示出了互连的结构示例。图19示出了在沿着单元阵列的位线的横截面上、在位线和读/写电路200之间的连接状态。图20示出了在沿着单元阵列的字线的横截面上、在字线和读/写电路200之间的连接状态。
如图19和20所示，读/写电路200具有在覆盖晶体管的层间介电薄膜11a上形成的必要的晶体管和金属互连。读/写电路200由层间介电薄膜11b覆盖，并且在其上形成四层的单元阵列。因此，层间介电薄膜11a和11b构成了图8和9所示的绝缘薄膜11。
如图19所示，用于将拉向单元布局区域210的边界A1的位线BL0、BL2连接到位线选择电路201的垂直布线101，由掩埋在层间介电薄膜17、19、20和21中的接触插头101a到101e组成。类似地，用于将拉向单元布局区域的边界A2的位线BL1连接到位线选择电路202的垂直布线102，由掩埋在层间介电薄膜11、17和19中的接触插头102a到102c组成。
如图20所示，用于把拉向单元布局区域的边界B1的字线WL0连接到字线选择电路208的垂直布线103，由掩埋在层间介电薄膜11和17中的接触插头103a和103b组成。用于将拉向与字线WL0相同侧的字线WL1连接到字线选择电路208的垂直布线104，由掩埋在层间介电薄膜11、17和20中的接触插头104a到104d组成。
虽然在图19和20中层压的单元阵列的最低接触插头101a、102a、103a和104a连接到读/写电路200的金属布线，但是这些接触插头有可能直接连接到晶体管的源/漏极扩散层。图19和20示出了其中接触插头由用于位线和字线的金属薄膜形成的示例。稍后将描述制造步骤。另外，要理解，接触插头可以由不同于位线和字线的其它金属薄膜形成，或者由多晶硅薄膜形成。
图18所示的一个单元块100包括，例如，512条位线(BL)和128条字线(WL)，用于一个单元阵列。如上所述，在这个实施例中两个存储器单元存储一位数据。在这种情况下，一个单元块具有256列(Col)×128行(Row)的存储空间。能够通过增加所布置的单元块的数目增加存储器容量。为了在这样的一个大容理存储器中实现高速的存取，必须执行用于多个位数据的并行访问。例如，为了执行32位并行访问，一个单元块在字线方向被分成两个部分，而且在位线方向被分成32个部分，借此获得64个单位单元(cell unit)。因此，每个单位单元变得具有32IO×4Col×4Row×4的容量。在全局总线区域207上，布置数据线和脉冲信号线用于64IO数据输入/输出。
图21示出了在其中使用了上述单元块结构的情况下，相对于图18所示的一个单元块100的读/写电路200的示意布局。在布置在图21右侧的字线选择电路(WL-DEC/MUX)208上，布置有行地址(RA)信号线301，其垂直地延伸，以用于从单元块100的128×2条字线中选择相应的字线(即，上面和下面的一条)。布置在图21左侧的写入电路209输出具有高电平电压VHH和低电平电压VL的脉冲信号，其在写入模式中被提供给所选择的字线(参见图15)。传输写入脉冲信号的写入脉冲信号线(WP)305这样布置，以便在全局总线区域207上横向延伸。与全局总线区域207上的写入脉冲信号线305平行地布置主数据线304，在该线路上传输所读取的数据。
在一个单元块中选择一个单位单元，并且同时激活每个单位单元中下面两个单元层或者上面两个单元阵列中的单元数据。因此，为32IO×2＝64IO准备数据线304。写入脉冲信号线是同样的。详细地说，在读取模式中，由读出放大器阵列203和204同时读出在多条位线上的读取数据，这些位线分别由位线选择电路201和202从下面两个单元阵列(MA0、MA1)或者上面两个单元阵列(MA2、MA3)中选出，然后这些数据被同时传送到数据线304。在写入模式中，要提供给分别从下面两个单元阵列(MA0、MA1)或者上面两个单元阵列(MA2、MA3)中选择的多条位线的写入脉冲信号，从写入电路209输出到写入脉冲信号线304，然后传送到分别由位线选择电路201和202所选择的多条位线。
在读/写电路200的下端和上端分别布置了位线选择电路201和202，而且将列地址(CA)信号线302和303布置为在相应的区域上横向延伸。位线选择电路之一，即电路201，从上面两个单元阵列中的512个位线对(＝64I0×4Col)中选择32个位线对，而且另一个电路从下面的两个单元阵列中的512个位线对中选择32个位线对。因此，在相应的本地总线区域205和206上布置了用于共同的4列(＝8条位线)数据的四对电流通过线BP、/BP，以便穿过读出放大器阵列203和204的区域，用于向由相应的位线选择电路201和202选择的位线应用脉冲信号线305的脉冲信号。另外，在相应的本地总线区域205和207上布置64对用于4列数据的本地数据线DL、/DL，而且这些线路连接到读出放大器阵列203和204中的相应的读出放大器。
分别在图22和23中详细地示出了图21中由虚线围绕的、连接到4行×2(＝8条字线)的一个电路部分310、以及连接到4列(＝8条位线)的另一个电路部分312。
两个多路复用器MUX0和MUX1具有用于分别选择由单元阵列MA0和MA1共享的下面的字线WL0以及由单元阵列MA2和MA3共享的上面的字线WL1的选择门电路。在图22中输入到多路复用器MUX0的八条字线对应于图18中、下面两个单元阵列的字线WL0。解码器DEC包括用于选择32个单位单元之一的解码门G(G1、G2、…)。多路复用器MUX0具有由NMOS晶体管QN(QN21到QN24、QN25到QN28、…)组成的选择门电路401，这些晶体管由选择信号S10到S13驱动以便选择四条字线中的一条。这些NMOS晶体管QN21到QN24和QN25到QN28分别共同连接到节点N11和N12。将从字线驱动电路403通过自我升压(self-boost)晶体管QN81和QN82输出的字线驱动信号Vwdrv应用到这些节点N11和N12，其中自我升压晶体管QN81和QN82由解码门G1和G2选择性地驱动。字线驱动信号Vwdrv在读取模式中保持在高电平电压VH(参见图14)，或者在写入模式中、在前半部分保持在高电平电压VH，并且在后半部分保持在低电平电压VLL(参见图15)。晶体管QN81、QN82的栅级通过NMOS晶体管QN83、QN84连接到解码门G1、G2的输出节点，以便由解码门G1、G2的输出在高电平时有选择地充电。字线驱动信号Vwdrv通过导通的NMOS晶体管QN81、QN82应用到字线WL。因为NMOS晶体管QN81、QN82被配置为通过在它的栅级和源级之间的电容耦合自我升压的传输门，所以向字线WL传送在VH和VLL之间改变的字线驱动信号Vwdrv，而没有电压下降。
多路复用器MUX0具有由NMOS晶体管QN(QN11到QN14、QN15到QN18、…)组成的复位电路402，用于把未被选择的字线保持在低电平电压VL＝VSS。以类似于多路复用器MUX0的方式构成多路复用器MUX1。
图23所示的读出放大器SA是在图21所示的读出放大器阵列205中的32个读出放大器之一。连接到读出放大器SA的四对八条位线BL0、/BL0到BL3、/BL3，是从图10所示的位线组BL0或者BL2中选择的。如先前所述，因为下面两个单元阵列MA0和MA1以及上面两个单元阵列MA2和MA3不会同时被激活，所以读出放大器SA共同用于下面的单元阵列MA0、MA1和上面的单元阵列MA2、MA3。
读出放大器SA是具有激活的PMOS晶体管QP30的CMOS触发型电流读出放大器。它的两个节点N1和N2分别直接连接到全局数据线304中的一对数据线GBi、/GBi。读出NMOS晶体管QN61和QN62的漏极分别通过NMOS晶体管QN31和QN32有选择地连接到数据线DL和/DL，其中NMOS晶体管QN31和QN32由读取控制信号R控制，以在读取操作期间导通。除在数据读取时间导通之外，节点N1和N2由均衡晶体管QN73互相短路。数据线DL、/DL连接到由位线解码器/多路复用器BL-DEC/MUX所选择的一对位线。
读出晶体管QN61、QN62的漏极可以由NMOS晶体管QN71、QN72有选择地设置为Vss或者设置在浮动状态，这些NMOS晶体管QN71、QN72由时钟CLK所控制。基于晶体管QN71、QN72的操作，有可能当在数据读出时间中将单元数据传送到NMOS晶体管QN61、QN62时，把图14的波形中所示的低电平电压VLr(＝Vss)应用到所选择的位线，并且执行读出放大器SA的正反馈操作。
位线解码器/多路复用器BL-DEC/MUX具有由解码信号S20到S23所控制的NMOS晶体管QN51到QN54、和Q55到Q58组成的选择门403，用于从四对位线中选择一对，以将这些位线分别连接到数据线DL和/DL。另外，位线解码器/多路复用器BL-DEC/MUX具有由PMOS晶体管QP51到QP54、和QP55到QP58组成的复位电路404，用于把未被选择的位线保持在高电平Vdd。
数据线对DL、/DL通过由写入控制信号W驱动为导通的NMOS晶体管QN41、QN42、以及通过信号线BP、/BP连接到脉冲信号线305中的一对信号线WPi、/WPi。
在上述配置中，当执行数据读取操作时，由选择门电路403所选择的字线变为“H”，而且由选择门电路403所选择的位线对变为“L”。在这时候，来自所选择位线对上的所选择互补单元的单元电流，通过数据线DL、/DL以及通过NMOS晶体管QN31、QN32传送到读出放大器SA的NMOS晶体管QN61、QN62的漏极。在这个操作期间，NMOS晶体管QN71、QN72保持在截止状态。此后，时钟CLK变为“H”，以导通NMOS晶体管QN71、QN72，借此把读出NMOS晶体管QN61、QN62的漏极固定在Vss。因此，由于单元电流的差而生成的、节点N1和N2之间的差分电压被正反馈以被放大，以致节点N1、N2之一变为Vdd，而另一个变为Vss。如上所述放大的单元数据被输出到主数据线GBi、/GBi。
在数据写入模式中，向所选择的字线应用在前半部分处于高电平电压VH并且在后半部分处于低电平电压VL的驱动信号Vwdrv。同时，通过写入脉冲信号线WPi、/WPi向所选择的单元对应用被设置为在对应于要被写入数据的VHH、VH、VL和VLL当中的组合的写入脉冲信号，借此执行数据写入操作。
因为一条字线共同连接到多对单元，所以需要字线向成对单元提供大的电流。考虑到这样的电流值，需要设计字线解码器的可驱动性、字线本身的阻抗、晶体管尺寸等。应当理解，图22所示、用于八条字线的字线多路复用器MUX0和图23所示、用于八条位线的位线解码器/多路复用器DEC/MUX具有相同的电路配置。因此，可以实现这些电路区域，以具有与图24所示相同的布局。在图24中，示出了在图22的电路中的晶体管QN21到QN28、QN11到QN18、选择信号S10到S13、/S10到/S13以及低电平电源(Vss)线，而且与这些所对应，用圆括号括起的形式示出了图12的电路中的晶体管QN51到QN58、QP51到QP58、选择信号S20到S23以及高电平电源(Vdd)线。虽然有彼此相对应的相应晶体管是不同传导率类型这样的情况，但是有可能使用相同的布局用于这些电路。
图24中垂直延伸的布线410是用作Vdd、Vss的选择线和电源线的晶体管的栅级线路。这些可以通过图案化多晶硅薄膜同时形成。因为为了保持未被选择的位线和字线不浮动，仅仅需要电源线Vss、Vdd是电势固定的，所以不需要这些线路具有非常低的阻抗。因此，能够为这些线路使用与用于栅电极的多晶硅薄膜相同的多晶硅薄膜。虽然用示意的直线示出了横向延伸的布线411，但是这些布线是与晶体管的源级和漏级接触的金属布线。接触部分412用于把金属布线411连接到位线和字线，图18所示的垂直互连线(即，接触插头)101到104连接到这些位线和字线。
在上述单元阵列中的位线和字线优选地利用1F/1F的线路/间隔形成(F：最小器件特性尺寸)。如图18所示，连接这些位线和字线，同时在衬底上保持到读/写电路200的线路间距。在这种情况下，形成图24所示的金属布线411，以便具有相同的1F/1F的线路/间隔。与此相反，在金属布线411的路径上布置的晶体管必需具有用于提供所需要的电流所必需的大面积。考虑到这个观点，在图13中，这样形成每个晶体管以便具有三个金属布线411间距的栅级宽度。
当如上所述确定晶体管尺寸和金属线间距时，为了有效地布置晶体管，以(S10，/S10)(S20)、(S12，/S12)(S22)、(S11、/S11)(S21)和(S13，/S13)(S23)这样一个次序，布置按照0、1、2和3的地址次序加上后缀的选择信号线(S10，/S10)(S20)、(S11，/S11)(S21)、(S12，/S12)(S22)和(S13，/S13)(S23)。因此，在由选择信号线S10(S20)所选择的QN21(QN51)、QN23(QN53)的晶体管阵列和由选择信号线S11(S21)选择的QN23(QN52)、QN24(QN54)的晶体管阵列之间，布置由选择信号线S12(S22)选择的QN25(QN55)、QN27(QN57)的晶体管阵列。通过使用这样的晶体管布置，有可能在其中以小的间距、而没有无效空间地布置布线的金属布线区域内布置具有大尺寸的晶体管。
接下来，将参考图25到27，说明通过使用双波纹(dualdamascene)方法同时形成的位线、字线以及它们到读/写电路200的接触部分。图25示出了在层间介电薄膜11上形成位线BL0的这样一个状态，其中层间介电薄膜11覆盖在其上已经形成了读/写电路200的衬底10。与这些位线BL0的形成同时地，通过双波纹工艺形成接触插头103a、104a。这些插头用于将要在其上层叠的字线WL0、WL1连接到读/写电路200。虽然未在图25中示出，但是与接触插头103a、104a同时地形成用于把位线BL0的末端部分连接到读/写电路200的其它接触插头。
然后，如图26所示，以预定间距在位线BL0上形成每个都由彼此层叠的可编程阻抗元件和二极管构成的存储器单元。接下来，如图27所示，沉积层间介电薄膜17以覆盖存储器单元MC，然后通过双波纹工艺在薄膜17上形成字线WL0。在这个工艺中，埋入分别连接到要在接下来形成的接触插头103a和字线WL1的接触插头103b和104b。
图28A到28C在沿着字线WL0方向的横断面视图中，详细地示出了字线WL0和接触插头103b、104b的掩埋工艺。图28A示出了沉积层间介电薄膜17以覆盖存储器单元MC然后对其进行平面化的这样一个状态。此后，如图28B所示，通过用于字线掩埋的RIE(活性离子刻蚀)工艺在层间介电薄膜17中形成布线掩埋沟501，以便暴露存储器单元MC的上端。此外，在其中已经掩埋了接触插头103a、104a的位置处形成接触孔502，以使其比沟501更深。然后，沉积布线材料金属层，并且由CMP(化学制品机械抛光)方法进行处理。因此，如图28C所示，同时掩埋和形成字线WL0和接触插头103b、104b。
不断地，周期性地执行通过利用波纹方法的存储器单元形成、层间介电薄膜沉积、布线与接触插头形成。通过利用这样的处理，如图19和20所示，可以以这样的方式层叠四层的单元阵列，其中每层的位线和字线连接到衬底上的读/写电路。
工业实用性
依据这个发明，有可能提供其中单元阵列和读/写电路整体地形成在小的基片区域中的可编程阻抗存储器器件。

Claims (24)

1.一种可编程电阻存储器器件，包含：
半导体衬底；
在所述半导体衬底上形成的、其中布置了存储器单元的至少一个单元阵列，每个所述存储器单元具有可编程电阻元件和存取元件的层叠结构，所述可编程电阻元件以非易失性方式存储由电压施加的极性所确定的高电阻状态或者低电阻状态，所述存取元件具有这样的在某一电压范围内、在截止状态的电阻值：该电阻值是在选择状态的电阻值的十倍或更多；以及
位于所述单元阵列下面、在所述半导体衬底上形成的读取/写入电路，其用于与所述单元阵列相联系的数据读取和数据写入。
2.如权利要求1所述的可编程电阻存储器器件，其特征在于：
所述可编程电阻元件包括包含金属离子的离子导体，其具有将所述离子导体夹在中间的阳极和阴极电极。
3.如权利要求1所述的可编程电阻存储器器件，其特征在于：
所述可编程电阻元件包含其中散布有导电粒子的聚合物，其具有将所述聚合物夹在中间的阳极和阴极电极。
4.如权利要求1所述的可编程电阻存储器器件，其特征在于：
所述存取元件是从齐纳二极管、PN结二极管和肖特基二极管中选择出来的二极管。
5.如权利要求4所述的可编程电阻存储器器件，其特征在于：
所述单元阵列包含：
多条彼此平行布置的位线；
以某个间距布置在相应位线上的存储器单元；
多条字线，每条字线形成为使得在与所述位线交叉的方向共同连接所述存储器单元的上端。
6.如权利要求5所述的可编程电阻存储器器件，其特征在于：
所述可编程电阻元件与用作每个所述存储器单元的所述存取元件的所述二极管以这样的方式层叠：以便所述可编程电阻元件和所述二极管的相应阳极分别连接到所述位线和字线。
7.如权利要求6所述的可编程电阻存储器器件，其特征在于：
多个单元阵列以这样的方式层叠：以便相邻的两个单元阵列共享所述位线和字线中的至少一个。
8.如权利要求7所述的可编程电阻存储器器件，还包含：
在所述位线方向、布置在限定所述单元阵列的单元布局区域的第一和第二边界外面的第一和第二垂直布线，用以将相应的单元阵列的所述位线连接到所述读/写电路；以及
在所述字线方向、布置在限定所述单元布局区域的第三和第四边界之一的外面的第三垂直布线，用以将相应的单元阵列的所述字线连接到所述读/写电路。
9.如权利要求8所述的可编程电阻存储器器件，其特征在于：
所述第一到第三布线由掩埋在绝缘层中的接触插头形成，其中围绕所述单元阵列形成该绝缘层。
10.如权利要求4所述的可编程电阻存储器器件，其特征在于：
所述读/写电路被配置为，向所述存储器单元中的选择的一个单元施加这样的第一写入电压，以便使它的用作所述存取元件的二极管被正向偏置，由此将它的可编程电阻元件设置为处于低电阻状态，以及向所述存储器单元中的选择的一个单元施加与所述第一写入电压相反极性的第二写入电压，以便使它的用作所述存取元件的二极管被击穿，由此将它的可编程电阻元件设置为处于高电阻状态。
11.如权利要求10所述的可编程电阻存储器器件，其特征在于：
所述读/写电路被配置为，向所述存储器单元中选择的一个单元施加比所述第一写入电压低的这样一个读取电压，以便使它的用作所述存取元件的二极管被正向偏置，由此检测它的可编程电阻元件的数据状态。
12.如权利要求6所述的可编程电阻存储器器件，其特征在于：
所述读/写电路被配置为，通过选择的位线和选择的字线向所述存储器单元中选择的一个单元施加这样的第一写入电压，以便使它的用作所述存取元件的二极管被正向偏置，由此将它的可编程电阻元件设置为处于低电阻状态，以及通过选择的位线和选择的字线向所述存储器单元中选择的一个单元施加与所述第一写入电压相反极性的第二写入电压，以便使它的用作所述存取元件的二极管被击穿，由此将它的可编程电阻元件设置为处于高电阻状态。
13.如权利要求12所述的可编程电阻存储器器件，其特征在于：
所述读/写电路被配置为，通过选择的位线和选择的字线向所述存储器单元中选择的一个单元施加比所述第一写入电压低的这样一个读取电压，以便使它的用作所述存取元件的二极管被正向偏置，由此检测它的可编程电阻元件的数据状态。
14.如权利要求13所述的可编程电阻存储器器件，其特征在于：
所述读/写电路被配置为，在未选择状态下在所述位线和字线之间施加这样一个保持电压，以便利用反向偏置把所述存储器单元的所述二极管保持在高电阻截止状态。
15.如权利要求7所述的可编程电阻存储器器件，其特征在于：
在每个所述多个单元阵列中的相邻两个存储器单元构成用于存储互补数据的单元对，其中的一个单元处于高电阻状态，而另一个单元处于低电阻状态，并且
将所述单元对的所述互补数据作为一位数据读取到位线对。
16.如权利要求15所述的可编程电阻存储器器件，其特征在于：
构成所述单元对的两个存储器单元以这样的方式在所述多个单元阵列的每一个中横向相邻：以便它们的二极管的阳极共同连接到所述字线之一，而且它们的可编程电阻元件的阳极连接到一对位线。
17.如权利要求16所述的可编程电阻存储器器件，其特征在于：
以这样的条件选择所述单元对：以便在将所述互补数据读取到其之上的所述对位线之间布置另一条位线。
18.如权利要求15所述的可编程电阻存储器器件，其特征在于：
构成所述单元对的两个存储器单元以这样的方式在所述多个单元阵列中的相邻两个单元阵列之间在垂直方向上相邻：以便它们的二极管的阳极共同连接到由所述两个单元阵列共享的所述字线之一，而且它们的可编程电阻元件的阳极分别连接到布置在所述两个单元阵列处的位线。
19.如权利要求8所述的可编程电阻存储器器件，其特征在于：
所述读/写电路包含：
全局总线区域，具有向其传送读取数据的多条数据线，以及用于向所述位线传送写入脉冲信号的多条写入脉冲信号线，所述数据线和所述写入脉冲信号线这样布置：以便沿所述位线的方向穿过所述单元布局区域的中心部分；
分别沿着所述单元布局区域的所述第一和第二边界布置的第一和第二位线选择电路，相邻两个单元阵列的相应位线连接到这些选择电路；
用于分别读出由所述第一和第二位线选择电路所选择的位线的数据的第一和第二读出放大器阵列，所述第一和第二读出放大器阵列分别布置在所述第一、第二位线选择电路和所述全局总线区域之间；
沿着所述单元布局区域的所述第三和第四边界之一布置的字线选择电路，所述相邻两个单元阵列的共享字线连接到该字线选择电路；以及
沿着所述单元布局区域的所述第三和第四边界的另一个布置的写入电路，用于生成提供给所述写入脉冲信号线的所述写入脉冲信号。
20.如权利要求19所述的可编程电阻存储器器件，其特征在于：
所述共享字线在由所述字线选择电路所选择的某一范围内被同时激活，而且所述相邻两个单元阵列的相应位线在分别由所述第一和第二位线选择电路所选择的相应某个范围内被同时选择，由此同时对在所述相邻两个单元阵列中的相应的多个存储器单元进行存取。
21.如权利要求20所述的可编程电阻存储器器件，其特征在于：
所述第一和第二读出放大器阵列具有读出放大器，用于同时读出在所述相邻两个单元阵列中同时选择的相应多个存储器单元的数据，其中读出的数据被同时传送到所述全局总线区域中的所述数据线。
22.如权利要求20所述的可编程电阻存储器器件，其特征在于：
所述写电路被配置为向所述全局总线区域中的所述写入脉冲信号线同时输出写入脉冲信号，该写入脉冲信号将被传送到在所述相邻两个单元阵列中同时选择的相应多条位线。
23.如权利要求19所述的可编程电阻存储器器件，其特征在于：
在每个所述单元阵列中的相邻两个存储器单元构成用于存储互补数据的单元对，其中的一个单元处于高电阻状态，而另一个单元处于低电阻状态，并且
所述第一和第二读出放大器阵列中的每一个都包含布置在其中的差分型电流读出放大器，所述电流读出放大器中的每一个都连接到一个位线对，所述单元对连接到该位线对，所述电流读出放大器用于读出由于所述互补数据导致的电流差。
24.如权利要求1所述的可编程电阻存储器器件，其中：
所述至少一个单元阵列包含层叠于该半导体衬底上的多个单元阵列。
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