CN1761156A - 时钟发生装置 - Google Patents

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薗部浩之
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Abstract

现有的时钟发生电路只能发生1种时钟，无法与许多时钟对应。另外，无法根据同步信号和时钟的相位关系抽出电视机等的视频终端的性能。本发明设置频率相位误差计算电路(120)，不仅可以在DTO(10)中发生与色同步锁定同步的时钟，而且可以根据DTO(10)的频率信息和来自相位比较器(7)、数字LPF(8)的相位误差信息在DTO(121)中同时发生行锁定的时钟，从而可以与需要多时钟的系统对应，通过在频率扩散信息发生电路(90)中制作扩散信息，在DTO(121)中进行加法运算，可以容易进行频率扩散，降低时钟对视频终端的干扰，还可以抽出电视机等的视频终端的性能。

Description

时钟发生装置
技术领域
本发明涉及产生使电视机的信号处理电路动作的时钟的时钟发生装置，涉及发生与视频输入信号同步的时钟的时钟发生装置。
背景技术
近年，随着视频信号处理的数字化、电视机的输入源的多样化的进步，在视频信号处理中利用使在视频信号处理中使用的时钟与视频信号的水平同步信号等的基准信号同步的时钟发生装置。
以下说明现有的时钟发生装置。
图28是表示在专利文献1(特开平5-90958号公报)中提出的作为时钟发生装置的PLL电路的方框图。在图28中，301是水平同步信号输入端子，302是模拟数字变换器(ADC)，303是主时钟(MCK)输入端子，304是数字相位比较器，305是分频电路，306是数字LPF(低通滤波器)，307是数字定时振荡器(DTO)，308是数字模拟变换器(DAC)，309是模拟相位比较器，310是参比(REF)信号输入端子，311是模拟LPF，312是模拟VCO，313是时钟输出端子。
在该PLL电路中，除了设计用数字相位比较器304将从水平同步信号输入端子301输入的水平同步信号的相位和基于DTO307的输出信号的信号的相位进行比较，并用该比较输出控制DTO307的第1环路(loop)外，还通过设计用模拟相位比较器309将DTO307的输出信号的相位和从REF信号输入端子310输入的REF信号的相位进行比较，根据该比较输出把模拟VCO309的输出提供给DTO307的时钟的第2环路(loop)，使其整体作为数字PLL动作并生成与从水平同步信号输入端子301输入的水平同步信号同步的时钟。
但是，在上述现有的结构中，只能使PLL电路的输出与单一的同步信号同步，象近年的电视机那样，在输入多个种类中的某一种视频信号的电视机中使用了上述现有结构的时钟发生电路的情况下，无法应对对视频信号等的混合(composite)信号发生色同步锁定时钟(burst lock clock)，对分量(component)信号发生行锁定时钟(LineLock Clock)等的现象。
另外，当接收了个人电脑信号输入的情况下，需要使输入ADC的时钟相位偏移，而在上述现有的时钟发生电路的结构中，当接收到这样的个人电脑信号输入的情况下，无法进行使输入ADC的时钟相位偏移这种对应。
另外，在该个人电脑信号输入中，视频信号和同步信号是分开的，但在上述现有的时钟发生电路的结构中，对于该视频信号和同步信号分开这一点无法对应。
而且，在近年的系统中，为了抑制由所使用的频率产生的干扰，有意识地进行扩散频率等的应对，但当使用了上述现有结构的时钟发生电路的情况下，还不能进行该有意识地扩散频率等的应对。
而且，在液晶电视机等的信号处理中，需要生成色同步锁定和行锁定的时钟的双方，而在上述现有结构的时钟发生电路中，不能产生该双方的时钟，也不能够与上述的液晶电视等的用途对应。
发明内容
本发明就是为了解决上述现有的问题而提出的，其目的在于得到一种时钟发生装置，它在如输入许多种类中的某种视频信号的情况下，也可以不增加PLL的个数地产生在各个信号中的色同步锁定时钟或者行锁定时钟。
另外，其目的在于得到即使在如个人电脑信号输入那样需要使输入ADC的时钟相位偏移的情况下，也可以进行这样的使输入ADC的时钟相位偏移的应对，并且即使在如该个人电脑信号输入那样把视频信号和同步信号分开的情况下，也可以与之对应的时钟发生装置。
进而，其目的在于得到一种即使在为了抑制由系统使用的高的频率带来的干扰需要有意识地扩散频率的情况下，也可以与之对应的时钟发生装置。
另外，其目的在于得到一种即使在需要生成色同步锁定时钟和行锁定时钟双方的情况下，也可以与之对应地同时生成2个同步时钟的时钟发生装置。
为了解决上述课题，本发明(权利要求1)的时钟发生装置具备：把重叠了从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的模拟数字变换器(以后称为ADC)；把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第1相位比较器；把该第1相位比较器的输出作为输入，在平滑该第1相位比较器的输出后输出相位误差信息的第1数字低通滤波器(以后称为数字LPF)；把在上述ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；把上述第1数字LPF的输出和上述第2数字LPF的输出作为输入切换其中之一的切换电路；把从该切换电路输出的作为上述第1数字LPF或者上述第2数字LPF的之一的输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的数字定时振荡器(以后称为DTO)；把从该DTO输出的数字定时信号变换为模拟信号输出的数字模拟变换器(以后称为DAC)；把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的PLL。
另外，本发明(权利要求2)的时钟发生装置具备：把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；把来自该数字LPF的相位误差信息作为输入在上述相位误差信息上附加恒定相位误差的恒定相位误差附加电路；把从该恒定相位误差附加电路输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的PLL。
另外，本发明(权利要求3)的时钟发生装置具备：把重叠了从第1视频输入端子输入的同步信号的视频信号或者同步信号变换为数字信号并输出的第1ADC；把从第2视频信号输入端子输入的视频信号变换为数字信号输出的第2ADC；把在上述第1ADC中数字化的视频信号或者同步作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；把来自该数字LPF的相位误差信息作为输入在上述相位误差信息上附加恒定相位误差的恒定相位误差附加电路；把从该恒定相位误差附加电路输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出对应的PLL时钟给予上述第1ADC和上述第2ADC的PLL。
另外，本发明(权利要求4)的时钟发生装置具备：把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；在从该相位比较器输出的相位误差信息上附加恒定相位误差的恒定相位误差附加电路；平滑化该恒定相位误差附加电路的输出的数字LPF；把从该LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的PLL。
另外，本发明(权利要求5)的时钟发生装置具备：把重叠了从第1视频信号输入端子输入的同步信号的视频信号或者同步信号变换为数字信号输出的第1ADC；把从第2视频信号输入端子输入的视频信号变换为数字信号输出的第2ADC；把在该第1ADC中数字化的视频信号或者同步信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；在从该相位比较器输出的相位误差信息上附加恒定相位误差的恒定相位误差附加电路；平滑化该恒定相位误差附加电路的输出的数字LPF；把从该数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出相应的PLL时钟给予上述第1ADC和上述第2ADC的PLL。
另外，本发明(权利要求6)的时钟发生装置具备：把重叠了从第1视频信号输入端子输入的同步信号的视频信号或者同步信号变换为数字信号输出的第1ADC；把从第2视频信号输入端子输入的视频信号变换为数字信号并输出的第2ADC；把在该第1ADC中数字化的视频信号或者同步信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；把从该LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出对应的PLL时钟给予上述第1ADC的PLL；把从该PLL输出的时钟作为输入使该时钟延迟并输出多相的时钟的延迟锁定环(以后称为DLL)；从由该DLL输出的多相时钟中选择某个时钟并把它提供给上述第2ADC的时钟选择电路。
另外，本发明(权利要求7)的时钟发生装置在权利要求6所述的时钟发生装置中，上述DLL具备：时钟输入端子；使从该时钟输入端子输入的时钟延迟的N段可变延迟元件；将从该可变延迟元件的输出和上述时钟输入端子输入的时钟进行相位比较的相位比较器；平滑化该相位比较器的输出的LPF；把该LPF的输出作为输入，控制上述可变延迟元件的延迟值的偏置电路；输出上述N段可变延迟元件的输出的输出端子。
另外，本发明(权利要求8)的时钟发生装置具备：把重叠了从第1视频信号输入端子输入的同步信号的视频信号或者同步信号变换为数字信号输出的第1ADC；把从第2视频信号输入端子输入的视频信号变换为数字信号输出的第2ADC；把在该第1ADC中数字化的视频信号或者同步信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中被分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入，在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；把从该LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；在把该DAC的输出作为输入倍增后向上述第1ADC提供时钟，并且输出多相的中间相位的多相输出PLL；从该多相输出PLL输出的多相的时钟中选择某一时钟，把它提供给上述第2ADC的时钟选择电路。
另外，本发明(权利要求9)的时钟发生装置在权利要求8所述的时钟发生装置中，上述多相输出PLL具备：由M段可变延迟元件组成的环形振荡器；1/K分频该环形振荡器的输出的分频器；将该分频器的输出和从REF信号输入端子输入的REF信号的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入的LPF；把该LPF的输出作为输入，控制上述可变延迟元件的延迟值的偏置电路；输出上述M段可变延迟元件的输出的输出端子。
另外，本发明(权利要求10)的时钟发生装置具备：把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入，在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；把从该数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的第1DTO；把从该第1DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出对应的PLL时钟给予上述第1ADC的第1PLL；生成频率扩散信息的频率扩散信息生成电路；把从上述数字LPF输出的相位误差信息和在上述频率扩散信息生成电路中生成的频率扩散信息作为输入，输出数字定时信号的第2DTO；把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；输出与从该第2DAC的模拟信号输出对应的PLL时钟的PLL。
另外，本发明(权利要求11)的时钟发生装置在权利要求10所述的时钟发生装置中，上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把由该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
另外，本发明(权利要求12)的时钟发生装置具备：把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入，在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；把从该数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的第1PLL；把上述DAC的输出作为输入的第2PLL；生成频率扩散信息的频率扩散信息生成电路；把该频率扩散信息生成电路的输出变换为模拟值的PWM电路；把该PWM电路的输出作为输入的模拟LPF；把该模拟LPF的输出相加在构成上述第2PLL的VCO的控制电压上的电阻。
另外，本发明(权利要求13)的时钟发生装置在权利要求12所述的时钟发生装置中，上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把由该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
另外，本发明(权利要求14)的时钟发生装置具备：把重叠了从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第1相位比较器；把该第1相位比较器的输出作为输入，在平滑化该第1相位比较器的输出后输出相位误差信息的第1数字LPF；把从该第1数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的第1DTO；把从该第1DTO输出的数字定时信号变换为模拟信号输出的第1DAC；把与来自该第1DAC的模拟信号输出对应的PLL时钟给予上述ADC的第1PLL；把在上述ADC中数字化的视频信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；把上述第1DTO的输出的频率信息以及相位信息和上述第2数字LPF的相位误差信息作为输入，输出为了生成与水平同步信号同步的时钟所需要的频率信息和相位信息的频率相位计算电路；把该频率相位计算电路的输出作为输入，输出在与之对应的定时发生的数字定时信号的第2DTO；把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；输出与来自该第2DAC的模拟信号输出对应的PLL时钟的第2PLL。
另外，本发明(权利要求15)的时钟发生装置在权利要求14所述的时钟发生装置中，上述频率相位计算电路具备：把作为上述第2数字LPF的输出的色同步锁定时钟和水平同步信号的相位误差信息与上述第1DTO的色同步锁定时钟的频率信息作为输入的行锁定时钟频率信息发生电路；把作为该行锁定时钟频率信息发生电路的输出的行锁定时钟的频率信息、上述第1DTO的色同步锁定时钟的相位信息、上述色同步锁定时钟的频率信息和上述色同步锁定时钟与水平同步信号的相位误差信息作为输入的行锁定时钟相位信息生成电路。
另外，本发明(权利要求16)的时钟发生装置在权利要求15所述的时钟发生装置中，上述行锁定时钟信息发生电路具备：把色同步锁定时钟与标准动作时的水平同步信号的分频比和行锁定时钟与水平同步信号的分频比、分频色同步锁定时钟标准动作时的时钟的信号和实际的水平同步信号的相位差作为输入，计算上述色同步锁定时钟和上述行锁定时钟的频率的比的频率比计算电路；把在该频率比计算电路中计算出的频率比乘到色同步锁定时钟的频率信息上，并输出行锁定时钟的频率信息的乘法器。
另外，本发明(权利要求17)的时钟发生装置在权利要求15所述的时钟发生装置中，上述行锁定相位信息生成电路具备：生成设定生成行锁定时钟的上述第2DTO的初始值的定时以及取入色同步锁定时钟的相位信息的定时的定时生成电路；根据上述色同步锁定的频率信息和上述行锁定的频率信息计算频率的比的行锁定/色同步锁定频率比计算电路；根据分频色同步锁定时钟标准动作时的时钟得到的信号与实际的水平同步信号的相位差和色同步锁定时钟的相位信息和由上述行锁定/色同步锁定频率比计算电路得到的频率比，计算生成行锁定时钟的上述第2DTO的初始值的初始值计算电路。
另外，本发明(权利要求18)的时钟发生装置具备：把重叠了从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟进行相位比较的相位的第1相位比较器；把该第1相位比较器的输出作为输入，在平滑化该第1相位比较器的输出后输出相位误差信息的第1数字LPF；把从该第1数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的第1DTO；把从该第1DTO输出的数字定时信号变换为模拟信号输出的第1DAC；把与来自该第1DAC的模拟信号输出对应的PLL时钟给予上述ADC的第1PLL；把在上述ADC中数字化的视频信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；生成频率扩散信息的频率扩散信息生成电路；把上述第1DTO的输出的频率信息以及相位信息和上述第2数字LPF的相位误差信息作为输入，输出用于生成与水平同步信号同步的时钟所需要的频率信息和相位信息的频率相位计算电路；把该频率相位计算电路的输出和上述频率扩散信息生成电路的输出作为输入，输出数字定时信号的第2DTO；把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；输出与来自该第2DAC的模拟信号输出对应的PLL时钟的第2PLL。
另外，本发明(权利要求19)的时钟发生装置在权利要求18所述的时钟发生装置中，上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把从该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
另外，本发明(权利要求20)的时钟发生装置具备：把重叠从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的ADC；把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第1相位比较器；把该第1相位比较器的输出作为输入，在平滑化该第1相位比较器的输出后输出相位误差信息的第1数字LPF；把从该第1数字LPF输出的相位误差信息作为输入，输出在与之相应的定时发生的数字定时信号的第1DTO；把从该第1DTO输出的数字定时信号变换为模拟信号输出的第1DAC；把与来自该第1DAC的模拟信号输出对应的PLL时钟给予上述ADC的第1PLL；把在上述ADC中数字化后的视频信号作为输入，从中分离视水平同步信号并输出的水平同步信号分离电路；将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；把上述第1DTO的输出的频率信息以及相位信息和上述第2数字LPF的相位误差信息作为输入，输出用于生成与水平同步信号同步的时钟所需要的频率信息和相位信息的频率相位计算电路；把该频率相位计算电路的输出作为输入，输出在与之对应的定时发生的数字定时信号的第2DTO；把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；把该第2DAC的输出作为输入的第2PLL；生成频率扩散信息的频率扩散信息生成电路；把该频率扩散信息生成电路的输出变换为模拟值的PWM电路；把该PWM电路的输出作为输入的模拟LPF；把该模拟LPF的输出相加在构成上述第2PLL的VCO的控制电压上的电阻。
另外，本发明(权利要求21)的时钟发生装置在权利要求20所述的时钟发生装置中，上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把从该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
如果采用本发明(权利要求1)的时钟发生装置，则由该结构可以实现用1个PLL可与色同步锁定所需要的视频信号的信号处理的时钟发生对应，还可以与行锁定需要的分量信号的信号处理的时钟发生对应的时钟发生装置。
另外，如果采用本发明(权利要求2)的时钟发生装置，则由上述结构可以实现能够使时钟的相位相对水平同步信号偏移，在采样个人电脑信号等的情况下，可以得到更鲜明的视频的时钟发生装置。
另外，如果采用本发明(权利要求3)的时钟发生装置，则由上述结构可以实现使时钟相位相对水平同步信号偏移，并且通过向第1ADC输入同步信号，向第2ADC输入视频信号，还可以应对如个人电脑信号那样同步信号和视频信号分开的情况的时钟发生装置。
另外，如果采用本发明(权利要求4)的时钟发生装置，则由上述结构可以实现使时钟的相位相对水平同步信号偏移，在采样个人电脑信号等的情况下，可以得到更鲜明的视频的时钟发生装置。
另外，如果采用本发明(权利要求5)的时钟发生装置，则由上述结构可以实现使时钟的相位相对水平同步信号偏移，并且通过向第1ADC输入同步信号，向第2ADC输入视频信号，在如个人电脑信号那样地将同步信号和视频信号分开的情况下也能够应对的时钟发生装置。
另外，如果采用本发明(权利要求6)的时钟发生装置，则由上述结构可以实现能够仅使提供给上述第2ADC的时钟的相位偏移，能够仅使同步信号、视频信号分开输入时的视频信号的采样相位偏移的时钟发生装置。
另外，如果采用本发明(权利要求8)的时钟发生装置，则由上述结构可以实现能够仅使提供给上述第2ADC的时钟的相位偏移，能够仅使同步信号、视频信号分开输入时的视频信号的采样相位偏移的时钟发生装置。
另外，如果采用本发明(权利要求10)的时钟发生装置，则由上述结构可以实现能够扩散时钟的频率降低在装置内产生的干扰的时钟发生装置。
另外，如果采用本发明(权利要求12)的时钟发生装置，则由上述结构可以实现能够扩散时钟的频率降低在装置内产生的干扰的时钟发生装置。
另外，如果采用本发明(权利要求14)的时钟发生装置，则由上述结构可以实现同时生成在液晶电视等的系统中所需要的，与色同步信号同步的时钟、与水平同步信号同步的时钟的时钟发生装置。
另外，如果采用本发明(权利要求15)的时钟发生装置，则由上述结构能够只用数字数据就能计算在行锁定中需要的频率信息、相位信息，组成稳定的系统。
另外，如果采用本发明(权利要求16)的时钟发生装置，则由上述结构通过比计算和乘以用该比计算求得的系数这样的计算，可以生成频率信息，所以可容易地组装到数字电路中。
另外，如果采用本发明(权利要求17)的时钟发生装置，则由上述结构，因为通过四则运算计算DTO的频率信息、色同步锁定、行锁定的DTO的相位信息来求得，所以容易组装到数字电路中。
另外，如果采用本发明(权利要求18)的时钟发生装置，则由上述结构可以实现在生成色同步锁定的时钟的同时，还生成行锁定的时钟，并且通过扩散时钟的频率可以减少在装置内发生的干扰的时钟发生装置。
另外，如果采用本发明(权利要求20)的时钟发生装置，则由上述结构可以实现在生成色同步锁定的时钟同时，还生成行锁定的时钟，并且通过扩散时钟的频率可以减少在装置内发生的干扰的时钟发生装置。
附图说明
图1是表示本发明的实施方式1的时钟发生装置的结构的方框图。
图2是表示图1中的DTO10的结构的方框图。
图3是表示在图1中的水平同步信号分离电路6和数字相位比较器7的结构的方框图。
图4是用于说明图1中的水平同步信号分离电路6和数字相位比较器7的动作的定时图。
图5是表示本发明的实施方式2的时钟发生装置的结构的方框图。
图6是用于说明视频信号的采样动作的定时图。
图7是表示图5中的水平同步信号分离电路6、相位比较器7、恒定相位误差附加电路45的结构的一个例子的图。
图8是表示图5中的水平同步信号分离电路6、相位比较器7、恒定相位误差附加电路45的结构的另一例子的图。
图9是表示本发明的实施方式3的时钟发生装置的结构的方框图。
图10是表示本发明的实施方式4的时钟发生装置的结构的方框图。
图11是表示图10中的DLL50的结构的方框图。
图12是用于说明图10中的DLL50的动作的定时波形图。
图13是表示本发明的实施方式5的时钟发生装置的结构的方框图。
图14是表示图13中的多相输出模拟PLL65的结构的方框图。
图15是表示本发明的实施方式6的时钟发生装置的结构的方框图。
图16是表示图15中的DTO91的结构的方框图。
图17是表示图15的频率扩散信息发生电路90的结构的方框图。
图18是用于说明频率扩散信息发送电路90的动作的定时图。
图19是表示本发明的实施方式7的时钟发生装置的结构的方框图。
图20是表示图19中的模拟PLL103的结构的方框图。
图21是表示本发明的实施方式8的时钟发生装置的结构的方框图。
图22是表示图21中的频率相位计算电路120和DTO121的结构的简单的方框图。
图23是详细表示还包含DTO10的图21中的频率相位计算电路120和DTO121的结构的方框图。
图24是用于说明在实施方式8的时钟发生装置中的频率计算方法的概念的波形图。
图25是用于说明实施方式8的时钟发生装置中的相位信息的计算方法的波形图。
图26是表示本发明的实施方式9的时钟发生装置的结构的方框图。
图27是表示本发明的实施方式10的时钟发生装置的结构的方框图。
图28是现有的时钟发生电路的方框图。
具体实施方式
以下，参照附图说明本发明的实施方式的时钟发生装置。
(实施方式1)
图1是表示本发明的实施方式1的时钟发生装置的结构的方框图。
在图1中，1是视频信号输入端子，2是模拟数字变换器(ADC)，3是色同步抽取电路，4是数字相位比较器，5是数字LPF，6是水平同步信号分离电路，7是数字相位比较器，8是数字LPF，9是切换器，10是数字定时振荡器(DTO)，11是数字模拟变换器(DAC)，12是模拟PLL，13是主时钟(MCK)输入端子，14是时钟输出端子，21是中心频率信息输入端子。
另外，图2是表示图1中的DTO10的结构的方框图，图3是表示图1中的水平同步信号分离电路6和数字相位比较器7的结构的方框图，图4是图3的水平同步信号分离电路的波形图。在图2中，20是相位误差信息输入端子，21是中心频率信息输入端子，22、26是加法器，23是触发器，24是SIN-ROM，25是波形输出端子。另外，在图3中，30是视频信号或者水平同步信号、同步信号的输入端子，31是时钟输入端子，32是限幅器(slicer)，33是分频电路，34是数据加减法器，35是同步信号电平检测器，36是除法器，37是相位误差信息输出端子。
以下，参照附图说明本实施方式1的时钟发生装置的动作。
从视频信号输入端子1中输入在视频(video)信号中有代表性的混合信号，或者作为来自DVD的信号的分量信号的视频信号。被输入的视频信号用ADC2进行模拟数字变换。用ADC2进行数字化的信号在输入信号是混合信号的情况下，需要用被色同步锁定的时钟进行视频信号处理，另外，当输入信号是分量信号的情况下，需要用被行锁定的时钟进行视频信号处理。在本实施方式1中，当输入信号是混合信号的情况下，在色同步信号抽取电路3中抽取被重叠在混合信号上的色同步信号，通过在数字相位比较器4中和时钟进行相位比较，在数字LPF5中平滑化该结果，输出色同步信号和时钟的相位误差信息。切换器9例如是用与被输入到视频信号输入端子1的视频信号的切换相应的控制信号进行切换控制的，当输入信号是混合信号的情况下，如在数字LPF5的输出、数字LPF8的输出中，使数字LPF5的输出通过那样进行切换控制。由此，把数字LPF5的输出输入到DTO10，通过向DTO10和DAC11中输出位于相位误差信息中的正弦波，通过用模拟PLL12倍增该正弦波，在从时钟输出端子14输出在系统中需要的时钟，并且通过设置成ADC2的采样时钟而施加反馈，可以生成与重叠在混合信号上的色同步信号同步的时钟。在此，被输入到MCK时钟输入端子13的时钟是稳定的时钟，可以是比色同步信号频率还高的时钟。
另外，在输入是分量信号的视频信号处理的情况下，需要生成与水平同步信号同步的行锁定时钟，这种情况下，被输入的信号在ADC2中被数字化后，通过在水平同步信号分离电路6中只分离水平同步信号，用数字相位比较器7只和时钟进行相位比较，用数字LPF8进行平滑化，输出水平同步信号和时钟的相位误差信息。切换器9在输入信号是分量信号的情况下，进行切换控制，使得在数字LPF5的输出和数字LPF8的输出中，使数字LPF8的输出通过。由此，数字LPF8的输出被输入DTO10，通过向DTO10、DTO11输出在相位误差信息中的正弦波，通过用模拟PLL12倍增该正弦波，从时钟输出端子14输出在系统中需要的时钟，并且通过设置成ADC2的采样时钟而施加反馈，可以生成与水平同步信号同步的时钟。
在此参照图2说明DTO10。DTO10从相位误差信息输入端子20输入从在LPF5中生成的相位误差信息和在LPF8中生成的相位误差信息中用切换器9选择的一方的信号，另外，从中心频率信息输入端子21输入原本想使之发生的频率的中心频率信息。上述中心频率信息由于用在系统中需要的频率确定，所以可以是固定值。这2个信息用加法器26被加法运算后，在加法器22、触发器23中累计相加，把所希望的频率的锯齿波作为触发器23的输出而输出。触发器23的输出被输入到正弦波波形信息被写入的SIN-ROM24中，通过译码作为正弦波从正弦波输出端子25输出，使正弦波作为DTO起振。
另外，使用图3以及图4说明水平同步信号分离电路6和数字相位比较器7的动作。从信号输入端子30输入数字化后的视频信号、同步信号。图4的视频信号A是放大了重叠在上述视频信号或者同步信号上的水平同步信号的部分的信号。从信号输入端子30输入的这些信号用限幅器32以适当的电平(图4的电平a)限幅，抽取水平同步信号。被抽出的信号与把从时钟输入端子31输入的时钟(模拟PLL12输出的时钟)用分频器33进行1/N分频后的输出进行相位比较。图4的分频输出B是扩大了该分频输出B的相位比较部分的输出。相位比较的处理，在数据加减法器34中，在分频输出B是逻辑值“0”时，加上同步信号的振幅。在图4中，加上从限幅电平a减去同步信号的电平b所得的差c。并且在分频输出B是逻辑值“1”时，减去同步信号的振幅。其结果，数据加减法器的输出如C所示，结果的d成为相位误差。在本电路中，在同步信号电平检测器35中检测以信号误差信息的权重不因信号振幅的电平而变化那样的作为与同步信号的电平b的差c的最大值，通过用该值用除法器36除作为数据加减法器的最终输出的d，从相位误差信息输出端子37得到相位误差信息。
这样在本实施方式1中，由于具备：将从用ADC2数字化后的视频信号中抽取的色同步信号的相位和使ADC2动作的时钟的相位进行相位比较的第1相位比较器4；平滑化第1相位比较器4的输出后输出相位误差信息的第1数字LPF5；将从用ADC2数字化后的视频信号分离的水平同步信号的相位和使ADC2动作的时钟的相位进行相位比较的第2相位比较器7；在平滑化第2相位比较器7的输出后输出相位误差信息的第2数字LPF8；把第1数字LPF5的输出和第2数字LPF8的输出作为输入的切换电路9，因而可以用1个PLL实现既能与在色同步锁定所需要的视频信号的信号处理的时钟发生对应，也能与行锁定所需要的分量信号的信号处理的时钟发生对应的时钟发生装置。特别是在微细化后的半导体装置等中，DAC和模拟PLL是占大面积的电路，而在本实施方式1中，这些DAC和模拟PLL可以使用共用的电路谋求半导体装置的小面积化。
(实施方式2)
图5是表示本发明的实施方式2的时钟发生装置的结构的方框图。在图5中，40是信号输入端子，2是ADC，6是水平同步信号分离电路，7是相位比较器，45是恒定相位误差附加电路，8是数字LPF，10是DTO，11是DAC，12是模拟PLL，13是MCK输入端子，14是时钟输出端子，42是视频信号输入端子，43是ADC。另外，图6是ADC2、ADC43中的视频的采样的波形图。
以下，参照附图说明本实施方式2的时钟发生装置的动作。从信号输入端子40输入重叠有水平同步信号的视频信号。被输入的视频信号在ADC2、水平同步信号分离电路6、相位比较器7中，进行和上述实施方式1中同样的处理，把水平同步信号和时钟的相位差作为相位误差信息输出。在恒定相位误差附加电路45中在该相位误差信息上加上恒定相位误差信息，用数字LPF8平滑化，用DTO10、DAC11、模拟PLL12发生时钟，通过把该时钟作为ADC2的采样时钟而施加反馈，可以在保持恒定相位误差的状态下生成与水平同步信号同步的时钟。在本实施方式2的时钟发生装置中，通过设置恒定相位误差附加电路45，可以对水平同步信号取得同步的同时用使相位偏移的时钟采样ADC。如来自个人电脑的视频信号那样，当从数字模拟变换器(DAC)采样与时钟同步输出的视频信号时，在来自DAC的视频信号是图6所示的视频信号D那样的波形的情况下，如果采样的时钟的定时是采样时钟E的定时，则将取入变化过程中的数据，不能得到鲜明的视频，而通过使相位偏移在采样时钟F的定时采样，可以得到鲜明的视频。另外，通过设置ADC43，从信号输入端子40输入同步信号，从视频信号输入端子42输入视频信号，在第2ADC43中采样该视频信号，还可以与视频信号和水平同步信号分开的个人电脑信号对应。
图7是表示在本实施方式2中的时钟发生装置中的，水平同步信号分离电路6、相位比较器7以及恒定相位误差附加电路45的结构的方框图。
在图7中，30是信号输入端子，31是时钟输入端子，32是限幅器，33是分频器，34是数据加减法器，35是同步信号电平检测器，36是除法器，37是相位误差信息输出端子。这些结构和上述实施方式1的时钟发生装置的水平同步信号分离电路6以及相位比较器7相同。另外，46是加法器，47是恒定相位误差信息输入端子。有关信号输入端子30、时钟输入端子31、限幅器32、分频器33、数据加减法器34、同步信号电平检测器35、除法器36，和上述实施方式1的时钟发生装置的相同部分进行一样的动作。从恒定相位误差信息输入端子47中输入恒定相位误差信息，通过用加法器46相加到从除法器36输出的相位误差信息上，可以从相位误差信息输出端子37输出包含恒定相位误差的相位误差信息。另外，通过用加法器46相加任意的恒定相位误差信息，制作出包含恒定相位误差的相位误差信息，因而可以容易用数字电路实现，可以容易组装到LSI等中。
这样在本实施方式2中，由于具备在相位误差信息上附加了恒定相位误差的恒定相位误差附加电路45，因而可以实现能够使时钟的相位相对水平同步信号偏移，在采样个人电脑信号等的情况下，能够得到更鲜明的视频的时钟发生装置。
而且，在图7中，是把将恒定相位差相加的加法器46配备在除法器36的后面，但如图8所示，也可以把将恒定相位误差相加的加法器46配备在除法器36之前，可以得到同样的效果。
(实施方式3)
图9是表示本发明的实施方式3的时钟发生装置的结构的方框图。在图9中，和图5一样的符号是相同或者相应部分，41是恒定相位误差附加电路。
以下，说明本实施方式3的时钟发生装置的动作。从信号输入端子40输入重叠有水平同步信号的视频信号。被输入的视频信号在ADC2、水平同步信号分离电路6、相位比较器7中进行和上述实施方式1中一样的处理，把水平同步信号和时钟的相位差作为相位误差信息输出。把该相位误差信息在数字LPF8中平滑化，其后，在恒定相位误差附加电路41中加上恒定相位误差信息，使用DTO10、DAC11、模拟PLL12，发生时钟，通过把该时钟作为ADC2的采样时钟而施加反馈，在具有恒定相位误差的状态下可以生成与水平同步信号同步的时钟。
在上述实施方式2中的时钟发生装置中，在数字LPF8的前段上配备了恒定相位误差附加电路，而本实施方式3的时钟发生装置是在数字LPF8的后段上配备恒定相位误差附加电路41，即使在这样的结构中，也可以得到和上述实施方式2一样的效果。
(实施方式4)
图10是表示本发明的实施方式4的时钟发生装置的结构的方框图。在图10中，和图5一样的符号是相同或者相应部分，50是延迟锁定环(DLL)，63是时钟选择电路，15、16是时钟输出端子，17是控制输入端子。
以下，参照附图说明本实施方式4的时钟发生装置的动作。对于由ADC2、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、模拟PLL12、MCK输入端子13、信号输入端子40、视频信号输入端子42、ADC43构成的电路部分的动作，和上述实施方式2的时钟发生装置的对应部分的动作相同。把在模拟PLL12中发生的时钟从时钟输出端子15输出，并且通过设置成ADC2的采样而施加反馈，可以生成与水平同步信号同步的时钟。另外，在本实施方式4的时钟发生装置中，对于在模拟PLL12中发生的时钟在DLL50中发生多相时钟。图11是表示在本实施方式4的时钟发生装置中的DLL50的结构的一个例子的方框图，在图中，51是时钟输入端子，52～55是延迟元件，56是相位比较器，57是LPF，58是BIAS电路。在图11中表示延迟元件是4段。图12是DLL50的输出波形。如果从时钟输入端子51输入在模拟PLL12中发生的时钟，则所输入的时钟在延迟元件52～55中被延迟，在相位比较器56中和从时钟输入端子51输入的时钟的1时钟后的时钟进行相位比较。相位比较结果在LPF58中平滑化。被平滑化后的值在BAIS电路中产生可以改变延迟元件52～56的延迟值的电压，通过改变延迟元件52～55的延迟值，可以发生各依次延迟1/4时钟后的时钟，可从多相时钟输出端子59～62输出。而且采用根据从控制输入端子17输入的控制输入进行动作的时钟选择电路63，选择在DLL50中发生的多相时钟中的某一个，在使时钟的相位相对于在模拟PLL12中产生的时钟偏移，并从时钟输出端子16输出的同时，把该时钟作为ADC43的采样时钟使用。
这样本实施方式4的时钟发生装置通过设置DLL50而产生多相时钟，通过用时钟选择电路63选择该时钟，可以使时钟相位偏移，和上述实施方式2一样，当采样个人电脑等的情况下，可以得到更鲜明的视频，并且可以仅使ADC43D的采样时钟，即采样视频信号的时钟相位偏移，可以抑制相位变化时的混乱。
(实施方式5)
图13是表示本发明的实施方式5的时钟发生装置的结构的方框图。在图13中，和图10相同的符号是相同或者相应部分，64是时钟选择电路，65是多相输出模拟PLL。
以下，参照附图说明本实施方式5的时钟发生装置的动作。对于由ADC2、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、MCK输入端子13、信号输入端子40、视频信号输入端子42、ADC43构成的电路部分的动作，和上述实施方式2的时钟发生装置对应的部分的动作相同。在本实施方式5的时钟发生装置中，作为倍增在DTO10和DAC11中发生的正弦波的模拟PLL使用多相输出模拟PLL65，把在PLL中可以发生的时钟的中间相位的时钟作为多相时钟输出。
图14是表示在本实施方式5的时钟发生装置中的多相输出模拟PLL65的结构的方框图，在图中，70～74是反转延迟元件，75是分频电路，76是相位比较器，77是LPF，78是偏置电路，79是REF信号输入端子，80～84是多相时钟输出端子。在多相输出模拟PLL65中使用采用了反转延迟元件70～74的环形发振器发生时钟，发生的时钟在分频电路75中被分频，在相位比较器76中和从REF信号输入端子输入的REF信号相位比较，相位比较结果在LPF77中被平滑化。被平滑化的信号在BAIS电路78中被变换为控制反转延迟元件70～74的延迟值的电压。通过用该控制电压控制反转延迟元件70～74的延迟值，与REF信号(DAC11的输出信号)相位一致，可以产生经倍增后的时钟，从时钟输出端子15输出该时钟信号，并通过设置成ADC2的采样时钟而施加反馈，可以生成与水平同步信号同步的时钟。这时，通过把反转延迟元件70～74的输出各自输出到多相时钟输出端子80～84，可以输出多相的中间相位的时钟。而且采用根据从控制输入端子17输入的控制输入进行动作的时钟选择电路64，在从多相输出模拟PLL65发生的多相时钟中选择某一个，使时钟的相位相对于水平同步信号同步的时钟偏移并从时钟输出端子16输出，并且把该时钟设置成ADC43的采样时钟。
这样在本实施方式5的时钟发生装置中，通过使用多相输出模拟PLL65，发生多相时钟，通过在时钟选择电路64中选择该时钟，可以使时钟的相位偏移，和上述实施方式2一样，当采样个人电脑信号等的情况下，可以得到更鲜明的视频，并且可以只使ADC43的采样时钟，即采样视频信号的时钟相位偏移，可以抑制相位变化时的混乱。另外，本电路通过把原本使用的模拟PLL替换为多相输出模拟PLL来实现，可以在组装到半导体装置等中时抑制面积的增大。
(实施方式6)
图15是表示本发明的实施方式6的时钟发生装置的结构的方框图。在图15中，和图5相同的符号表示相同或者相应部分，90是频率扩散信息发生电路，91是DTO，92是DAC，93是模拟PLL，94是时钟输出端子。
以下，参照附图说明本实施方式6的时钟发生装置的动作。首先，关于由ADC2、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、模拟PLL12、MCK输入端子13、信号输入端子40构成的电路部分的动作，和上述实施方式2的时钟发生装置对应的部分的动作相同。在本实施方式6的时钟发生装置中，设置频率扩散信息发生电路90，发生频率扩散信息，在第2DTO91、第2DAC92中，根据从数字LPF8输出的相位误差信息和频率扩散信息发生正弦波，通过在模拟PLL93中倍增，可以从时钟输出端子94输出被频率扩散后的时钟。
图16是表示在本实施方式6的时钟发生装置中使用的DTO91的结构的方框图，在图中，20是相位误差信息输入端子，21是中心频率信息输入端子，22是加法器，23是触发器，24是SIN-ROM，25是波形输出端子。这些和在上述实施方式1的时钟发生装置中的DTO是一样的结构。另外，95是频率扩散信息输入端子。以下，说明DTO91的动作。对于相位误差信息输入端子20、中心频率信息输入端子21、加法器22、触发器23、SIN-ROM24以及波形输出端子25，和上述实施方式1的时钟发生装置中的DTO10进行同样的动作。从频率扩散信息输入端子95输入频率扩散信息，通过在加法器22中加上中心频率信息和相位误差信息，可以加上频率扩散信息。另外，通过在加法器22中相加，能够容易使电路数字化，能够容易组装到半导体装置等中。
图17是表示在本实施方式6的时钟发生装置中的频率扩散信息发生电路90的结构的方框图，图18是频率扩散信息发生电路90的定时波形图。在图17中，96是时钟输入端子，97是定时发生电路，98是增减(Up/Down)计数器，99是频率扩散信息输出端子。
以下，说明在本实施方式6中的频率扩散信息发生电路90的动作。从时钟输入端子96输入时钟，在定时发生电路97中生成用于制作频率扩散信息的定时。在此，如增减(Up/Down)切换信号N那样发生进行时钟分频的分频时钟。与该分频时钟的逻辑值“1”、“0”一致，在增减(Up/Down)计数器98中进行加、减运算，由此可以发生频率扩散信息P。从频率扩散信息输出端子99输出该波形，以在频率扩散信息P上升时提高频率在下降时降低频率的方式扩散频率。这样，通过只用分频电路和增减(Up/Down)计数器构成，就可以容易组装到半导体装置等中。
这样在本实施方式6的时钟发生装置中，设置频率扩散信息发生电路90，发生包含频率扩散信息的时钟，通过把经该频率扩散的时钟用于系统，可将以往发生的时钟频率的干扰也频率扩散，可以降低在特定频率下的干扰。另外，作为DTO91的输入通过加入在定时发生电路97、增减(Up/Down)计数器98中生成的数字式的频率扩散信息，可以以数字数据控制，可以容易加入任意的扩散信息。
(实施方式7)
图19是表示本发明的实施方式7的时钟发生装置的结构的方框图。在图19中，和图15相同的符号是相同或者相应部分，101是PWM，102是模拟LPF，103是模拟PLL，104是时钟输出端子。
以下，参照附图说明本实施方式7的时钟发生装置的动作。首先，关于由ADC2、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、MCK输入端子13、信号输入端子40、时钟输出端子14、频率扩散信息发生电路90构成的电路部分的动作，和上述实施方式6的时钟发生装置对应的部分的动作相同。在本实施方式7的时钟发生装置中，在频率扩散信息发生电路90中发生的频率扩散信息在PWM101和模拟LPF102中被设置成模拟值。通过把该模拟值加在模拟PLL103上，可以发生用模拟PLL103进行了频率扩散的时钟，可以从时钟输出端子104输出经频率扩散的时钟。
图20是在本实施方式7的时钟发生装置中的模拟PLL103的方框图，在图中，70～74是反转延迟元件，75是分频电路，76是相位比较器，77是LPF，78是偏置电路，79是REF信号输入端子。这些和在上述实施方式5的时钟发生装置中的多相输出模拟PLL65的结构相同。另外，110是模拟频率扩散信息输入端子，111是阻抗，112是时钟输出端子。
以下，说明模拟PLL103的动作。对于反转延迟元件70～74、分频电路75、相位比较器76、LPF77、偏置电路78、REF信号输入端子79，和上述实施方式5的时钟发生装置的多相输出模拟PLL65的动作一样。
在本实施方式7中，从模拟频率扩散信息输入端子110接收作为模拟LPF102的输出的模拟频率扩散信息，经由阻抗111加在LPF77的输出上来控制反转延迟元件70～74的电压发生微秒变化，可以从时钟输出端子112输出被频率扩散后的时钟。
这样在本实施方式7的时钟发生装置中，通过设置频率扩散信息发生电路90、PWM101、模拟LPF102可以制作模拟值的频率扩散信息，通过把使用该频率扩散信息频率扩散的时钟用于系统，还可以频率扩散以往产生的时钟频率的干扰。另外，通过设置PWM101、模拟LPF102制作模拟值的频率扩散信息，可以削减在上述实施方式6的时钟发生装置中使用的第2DTO中的第2DAC。
(实施方式8)
图21是表示本发明的实施方式8的时钟发生装置的结构的方框图。在图21中，和图1相同的符号是相同或者相应部分，120是频率相位计算电路，121是DTO，122是DAC，123是模拟PLL，124是时钟输出端子。
以下，参照附图说明本实施方式8的时钟发生装置的动作。
有关由视频信号输入端子1、ADC2、色同步抽取电路3、相位比较器4、数字LPF5、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、模拟PLL12、MKC输入端子13以及时钟输出端子14构成的电路部分的动作，和上述实施方式1的时钟发生装置中相对应的部分的动作相同。
在本实施方式8的时钟发生装置中，把DTO10的频率信息(色同步锁定时钟频率信息)和从数字LPF8输出的时钟相对于水平同步信号的相位误差信息在频率相位计算电路120中计算，输出在DTO121中生成与水平同步信号同步的时钟所需要的频率信息和相位信息，在DTO121和DAC122中生成正弦波。通过用模拟PLL123倍增上述正弦波，可以从时钟输出端子124输出所希望的行锁定时钟。通过该结构可以只使用一个ADC，就能同时在稳定的数字PLL中发生色同步锁定时钟和行锁定时钟，即使在如液晶电视机等那样的，在输入系统中需要色同步锁定时钟，在显示系统中需要行锁定时钟的情况下，也可不使用抗干扰弱的高倍增的模拟PLL，可以同时生成与色同步信号同步的时钟和与水平同步信号同步的时钟。
图22是本实施方式8的时钟发生装置中的频率相位计算电路120以及DTO121的简单的方框图。另外，图23是在频率相位计算电路120以及DTO121中包含DTO10的详细的方框图。图24是说明频率计算方法的概念的波形图。图25是说明相位信息的计算方法的波形图。在此，130是相位误差信息输入端子，131是色同步锁定时钟频率信息输入端子，132是频率信息计算电路，133是加法器，134是色同步锁定时钟相位信息输入端子，135是相位信息计算电路，136是选择器，137是触发器，138是定时脉冲输入端子，139是输出端子。
以下，参照附图说明频率相位计算电路120的动作。在此，以在日本和北美使用的NTSC方式的电视信号为例子说明。以色同步锁定时钟是色同步的4倍增，行锁定时钟是水平同步信号的1280倍增，在模拟PLL12以及模拟PLL123中，分别以4倍增的情况为例子。用加法器133、选择器136、触发器137构成的DTO121的频率由用基于色同步锁定时钟的频率、1水平同步期间的色同步锁定时钟的时钟数以及1时钟内的相位误差信息求得的水平同步信号的周期和在数字PLL中振荡的倍增数确定。在本实施方式8中，把色同步锁定时钟的频率、1水平同步期间的色同步锁定时钟的时钟数以及1时钟内的相位误差信息输入到频率信息计算电路132中。因为从这些数值中用{水平同步信号的周期＝(1水平同步期间的色同步锁定时钟的时钟数+1时钟内的相位误差信息)×色同步锁定时钟的周期}求得，所以行锁定时钟的周期用(行锁定时钟的周期＝水平同步信号的周期/行锁定时钟的倍增数)求得。因而，通过在频率信息计算电路132中进行这些计算，设置成对DTO121的频率信息，可以振荡出所希望的频率的时钟。另外，在相位信息计算电路135中，计算在进行使行锁定所需要的相位一致而需要的相位信息。使用色同步锁定时钟频率信息、色同步锁定时钟相位信息、色同步锁定和水平同步信号的相位误差信息以及在上述频率信息计算电路132中计算出的行锁定时钟频率信息，进行使与水平同步信号的相位一致的操作。可以计算色同步锁定时钟频率信息和在根据色同步锁定时钟相位信息发生色同步锁定时钟的DTO10中使用的时钟(主时钟)的相位误差。使用该计算出的相位误差和在上述频率信息计算电路132中计算出的行锁定时钟频率信息、色同步锁定时钟和水平同步信号的相位误差信息(数字LPF8的输出)计算发生行锁定时钟的DTO121的相位误差，以在水平期间在从定时脉冲输入电路中一次发来的定时脉冲时切换选择器136，用在上述相位信息计算电路135中计算的结果，通过输入初始值可以使相位一致。
进一步参照图23、图24、图25说明本实施方式8中的频率相位计算电路120的动作。在图23中10是色同步锁定DTO，121是行锁定DTO，130是色同步锁定时钟和水平同步信号的相位误差信息的输入端子，131是色同步锁定时钟频率信息输入端子，132是频率信息计算电路，135是相位信息计算电路，141以及142是加法器，143是触发器，144是色同步锁定分频比输入端子，145是行锁定分频比输入端子，146是行锁定/色同步锁定频率比计算电路，149是乘法器，151是水平同步信号输入端子，152是定时发生电路，153是触发器，155是相位误差计算电路，156是初始值计算电路，157是加法器，158是切换器，159是触发器，160是色同步锁定用锯齿波输出端子，161使行锁定用锯齿波输出端子，162是行锁定时钟频率信息。在图24中Q是MCK时钟，R是DTO10的加法器的输出锯齿波，S是把DTO10的输出用模拟PLL12倍增后的4fsc时钟，W是水平同步信号，T是DTO121的加法器的输出的锯齿波，U是把DTO121的输出用模拟PLL123倍增后的行锁定时钟的波形图。在图25中，Q、R、S、W、T和图24一样，V是作为DTO10的输出的正弦波，X是倍增前的行锁定时钟。
向频率信息计算电路132从色同步锁定分频比输入端子144输入1水平同步期间的色同步锁定时钟的时钟数，从色同步锁定频率信息输入端子131输入色同步锁定时钟的频率，从相位误差信息输入端子130输入1时钟内的相位误差信息，从行锁定分频比输入端子145输入想输出的行锁定时钟的分频比。在此，从色同步锁定分频比输入端子144输入的1水平同步期间的色同步锁定时钟的时钟数根据用水平同步信号分离电路6抽出的水平同步信号和作为固定值的色同步锁定时钟的中心频率信息求得。另外，从色同步锁定频率信息输入端子131输入的色同步锁定时钟的频率是在加法器141中相加数字LPF5的输出和色同步锁定时钟的中心频率信息得到的。色同步锁定时钟的周期因为和DTO10的计数器(触发器143)的输出的锯齿波的周期相同，所以在图24中，作为DTO10的锯齿波表示色同步锁定时钟。如图24所示，采用水平同步信号的1周期间的锯齿波的个数、与水平同步信号的相位误差、想输出的行锁定时钟的分频比，通过k倍色同步锁定时钟得到行锁定时钟的频率的系数k用k＝{(1水平同步期间的色同步锁定时钟的时钟数+1时钟内的相位误差信息)/想输出的行锁定时钟的分频比}得到。通过在乘法器149中计算系数k和从色同步锁定频率信息输入端子131输入的色同步锁定时钟频率信息，可以得到作为乘法器149的输出的行锁定时钟频率信息162。采用这些结构可以只在计算中使频率一致，可以构成稳定的PLL。另外，可以只用四则运算的运算元件、锁存器和简单的逻辑电路就能构成，能容易安装到集成电路中。
另外，用图25说明相位信息计算电路135的动作。可以从由相位误差信息输入端子130输入的相位误差信息和在水平同步信号的变化点之后的MCK时钟的边缘(点a)上的DTO10的计数器的输出值中求色同步锁定时钟和MCK时钟的相位差。fsc时钟的0点(点b)和DTO10的计数器输出的0点因为同步所以一致。因而，DTO10的计数器的锯齿波的斜率因为可以从色同步锁定时钟信息中得到，所以根据从信息输入端子130输入的相位误差信息和在点a上的DTO10的计数器的输出值，用{色同步锁定时钟和MCK时钟的相位差}＝{(在点a上的DTO10的计数器的输出值/色同步锁定时钟频率信息)-从信息输入端子130输入的相位误差信息}这样的式子得到。
而且，行锁定时钟频率信息162因为可以用上述频率信息计算电路132求得，所以在DTO102的计数器输出的点d上的值，即初始化DTO121的值可以用{在DTO102的计数器输出的点d的值}＝{行锁定时钟频率信息162×(色同步锁定时钟和MCK时钟的相位差)}求得。
因而，在相位信息计算电路135中，向相位误差计算电路155输入从相位误差信息输入端子130输入的色同步锁定时钟和水平同步信号的相位误差信息，输入从色同步锁定时钟频率信息输入端子131输入的色同步锁定时钟频率信息，从水平同步信号输入端子151输入水平信号，并在定时生成电路152中抽出上升沿，由上升沿之后的MCK输入从色同步锁定DTO10输出的色同步锁定时钟的相位信息，由此计算MCK时钟和色同步锁定的相位差。通过把上述相位误差计算电路155的输出、上述行锁定时钟频率信息162输入到初始值计算电路156进行计算，可以计算初始化行锁定时钟DTO121的初始值，根据上述计算值，通过用在与在上述定时生成电路152中生成的水平同步信号同步的定时初始化行锁定DTO121，可以使从行锁定DTO121发生的行锁定时钟的相位与水平同步信号同步。采用这些结构可以只在计算中使相位一致，可以构成稳定的PLL。另外，在本实施方式中使用的电路能够只用四则运算的计算元件、锁存器和简单的逻辑电路构成，能容易装载到集成电路中。
这样在本实施方式8的时钟发生装置中，由于具备：用色同步抽取电路3、第1相位比较器4、第1数字LPF5、第1DTO10、DAC11以及第1PLL12构成的生成与色同步信号同步的时钟的电路部分，用水平同步信号分离电路6、第2相位比较器7、第2数字LPF8、频率相位计算电路120、第2DTO121、第2DAC122以及第2PLL123构成的生成与水平同步信号同步的时钟的电路部分，因而可以实现同时生成在液晶电视等的系统中需要的与色同步信号同步的时钟，和与水平同步信号同步的时钟的时钟发生装置。
另外，在本实施方式8的时钟发生装置中，由于频率相位计算电路120具备把作为第2数字LPF8的输出的色同步锁定时钟的相位误差信息和第1DTO10的色同步锁定时钟的频率信息作为输入的行锁定时钟频率信息发生电路132；把作为行锁定时钟频率信息发生电路132的输出的行锁定时钟的频率信息和第1DTO10的色同步锁定时钟的相位信息和色同步锁定时钟的频率信息和色同步锁定时钟的相位误差信息作为输入的行锁定时钟相位信息生成电路135，因而可以只用数字数据计算在行锁定中需要的频率信息和相位信息，可以组成稳定的系统。
另外，在本实施方式8的时钟发生装置中，行锁定时钟频率信息发生电路132由于具备把和色同步锁定时钟的标准动作时的水平同步信号的分频比与和行锁定时钟的水平同步信号的分频比、分频色同步锁定时钟标准动作时的时钟的信号和实际的水平同步信号的相位差作为输入，计算分频了上述时钟的信号和上述实际的水平同步信号的频率之比的行锁定/色同步锁定频率比计算电路146；把在该行锁定/色同步锁定频率比计算电路146中计算出的频率比乘到在色同步锁定的频率信息上并输出行锁定的频率信息的乘法器149，所以通过比计算和乘以在该比计算中求得的系数的这样的计算可以生成频率信息，所以能容易组装到数字电路中。
而且，在本实施方式8的时钟发生装置中，行锁定时钟相位信息生成电路135由于具备生成设定生成行锁定时钟的上述第2DTO的初始值的定时，或者生成取入色同步锁定时钟的相位信息的定时的定时生成电路152；根据上述色同步锁定的频率信息和根据上述行锁定的频率信息计算频率的比的行锁定/色同步锁定频率比计算电路155；计算根据分频色同步锁定时钟标准动作时的时钟的信号和实际的水平同步信号的相位差、色同步锁定时钟的相位信息和从上述行锁定/色同步锁定频率比计算电路得到的频率比生成行锁定时钟的上述第2DTO的初始值的初始值计算电路156，因而，可以通过四则运算求得DTO周期信息或者色同步锁定和行锁定的DTO的相位信息，能容易组装到数字电路中。
(实施方式9)
图26是表示本发明的实施方式9的时钟发生装置的结构的方框图。在图26中，和图15或者图21相同的符号是相同或者相应部分。
以下，参照附图说明本实施方式9的时钟发生装置的动作。有关由视频信号输入端子1、ADC2、色同步抽取电路3、相位比较器4、数字LPF5、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、模拟PLL12、MCK时钟输入端子13、时钟输出端子14、频率相位计算电路120、DAC122、模拟PLL123、时钟输出端子124构成的电路部分的动作和上述实施方式8的时钟发生装置对应的部分的动作相同。另外，频率扩散信息发生电路90的结构和动作和上述实施方式6的时钟发生装置的频率扩散信息发生电路90的结构和动作相同。
在本实施方式9中，由于把从频率扩散信息发生电路90输出的频率扩散信息输入到DTO121，因而只扩散行锁定时钟频率的频率，通过把该频率扩散后的时钟用于系统，还可以频率扩散以往产生的时钟频率的干扰，可以降低特定频率的干扰，另外，还可以减轻行锁定特有的竖条纹干扰。
(实施方式10)
图27是表示本发明的实施方式10的时钟发生装置的结构的方框图。在图27中，和图19或者图21相同的符号是相同或者相应部分。
以下，参照附图说明本实施方式10的时钟发生装置的动作。有关由视频信号输入端子1、ADC2、色同步抽取电路3、相位比较器4、数字LPF5、水平同步信号分离电路6、相位比较器7、数字LPF8、DTO10、DAC11、模拟PLL12、MCK时钟输入端子13、时钟输出端子14、频率相位计算电路120、DAC122、模拟PLL123、时钟输出端子124构成的电路部分的动作和上述实施方式8的时钟发生装置对应的部分的动作相同。另外，频率扩散信息发生电路90、PWM101、模拟LPF102的结构和动作和上述实施方式7的时钟发生装置中的频率扩散信息发生电路90、PWM101、模拟LPF102的结构和动作相同。
在本实施方式10中，把从频率扩散信息发生电路90输出的频率扩散信息在PWM101和模拟LPF中作为模拟值，通过输入到模拟PLL的电压控制端子，可只扩散行锁定时钟频率的频率，通过把该频率扩散后的时钟用于系统，还可以频率扩散以往产生的时钟频率的干扰，可以减轻在特定频率中的干扰，另外，还可以减轻行锁定特有的竖条纹的干扰。
本发明的时钟发生装置通过设置相位比较色同步信号和ADC的时钟的第1相位比较器、LPF和相位比较水平同步信号和时钟的第2相位比较器、LPF进行切换，可以生成与多种多样的视频信号同步的时钟，在电视机等的视频信号处理中有用。另外，通过设置生成恒定相位误差的恒定相位误差附加电路，可以使在信号处理中使用的时钟的相位偏移，通过使在ADC中采样的时钟和水平同步信号的相位关系偏移，可以采样视频信号数据稳定的部分，可以得到鲜明的视频，在电视机和个人电脑等的视频接收机中有用。另外，通过使用DLL和多相位输出PLL使输出的时钟的相位变化，使在ADC中采样的时钟和水平同步信号的相位关系偏移，可以采样视频信号数据稳定的部分，可以得到鲜明的视频，在电视机和个人电脑监视器等的视频接收机中有用。另外，通过设置频率扩散信息生成电路可以有意识地扩散输出的时钟的频率。可以减轻由时钟产生的电磁干扰的峰值，可以在减轻电视机和个人电脑监视器视频接收机中的时钟对视频的影响方面有用。而且，通过使用第1相位比较器的相位误差信息、第1DTO的频率信息、来自第2相位比较器的相位误差信息使第2DTO动作，可以在一个ADC中分别产生如色同步信号和水平同步信号那样与2个信号同步的时钟，在构成近年来液晶电视机那样需要2个时钟的系统方面有用。进而通过组合它们可以同时得到各自的效果，在处理视频信号的电视机、个人电脑监视器等的高画质方面有用。

Claims (21)

1.一种时钟发生装置，其特征在于，包括：
把重叠了从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的模拟数字变换器(以后称为ADC)；
把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；
将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第1相位比较器；
把该第1相位比较器的输出作为输入，在平滑该第1相位比较器的输出后输出相位误差信息的第1数字低通滤波器(以后称为数字LPF)；
把在上述ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；
把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；
把上述第1数字LPF的输出和上述第2数字LPF的输出作为输入切换其中之一的切换电路；
把从该切换电路输出的作为上述第1数字LPF或者上述第2数字LPF的之一的输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的数字定时振荡器(以后称为DTO)；
把从该DTO输出的数字定时信号变换为模拟信号输出的数字模拟变换器(以后称为DAC)；
把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的PLL。
2.一种时钟发生装置，其特征在于，具备：
把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；
把该相位比较器的输出作为输入在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；
把来自该数字LPF的相位误差信息作为输入在上述相位误差信息上附加恒定相位误差的恒定相位误差附加电路；
把从该恒定相位误差附加电路输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的PLL。
3.一种时钟发生装置，其特征在于，具备：
把重叠了从第1视频输入端子输入的同步信号的视频信号或者同步信号变换为数字信号并输出的第1ADC；
把从第2视频信号输入端子输入的视频信号变换为数字信号输出的第2ADC；
把在上述第1ADC中数字化的视频信号或者同步作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；
把该相位比较器的输出作为输入在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；
把来自该数字LPF的相位误差信息作为输入在上述相位误差信息上附加恒定相位误差的恒定相位误差附加电路；
把从该恒定相位误差附加电路输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出对应的PLL时钟给予上述第1ADC和上述第2ADC的PLL。
4.一种时钟发生装置，其特征在于，具备：
把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；
在从该相位比较器输出的相位误差信息上附加恒定相位误差的恒定相位误差附加电路；
平滑化该恒定相位误差附加电路的输出的数字LPF；
把从该LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的PLL。
5.一种时钟发生装置，其特征在于，具备：
把重叠了从第1视频信号输入端子输入的同步信号的视频信号或者同步信号变换为数字信号输出的第1ADC；
把从第2视频信号输入端子输入的视频信号变换为数字信号输出的第2ADC；
把在该第1ADC中数字化的视频信号或者同步信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；
在从该相位比较器输出的相位误差信息上附加恒定相位误差的恒定相位误差附加电路；
平滑化该恒定相位误差附加电路的输出的数字LPF；
把从该数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出相应的PLL时钟给予上述第1ADC和上述第2ADC的PLL。
6.一种时钟发生装置，其特征在于，具备：
把重叠了从第1视频信号输入端子输入的同步信号的视频信号或者同步信号变换为数字信号输出的第1ADC；
把从第2视频信号输入端子输入的视频信号变换为数字信号并输出的第2ADC；
把在该第1ADC中数字化的视频信号或者同步信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；
把该相位比较器的输出作为输入在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；
把从该LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出对应的PLL时钟给予上述第1ADC的PLL；
把从该PLL输出的时钟作为输入使该时钟延迟并输出多相的时钟的延迟锁定环(以后称为DLL)；
从由该DLL输出的多相时钟中选择某个时钟并把它提供给上述第2ADC的时钟选择电路。
7.权利要求6所述的时钟发生装置，其特征在于：
上述DLL具备：时钟输入端子；使从该时钟输入端子输入的时钟延迟的N段可变延迟元件；将从该可变延迟元件的输出和上述时钟输入端子输入的时钟进行相位比较的相位比较器；平滑化该相位比较器的输出的LPF；把该LPF的输出作为输入，控制上述可变延迟元件的延迟值的偏置电路；输出上述N段可变延迟元件的输出的输出端子。
8.一种时钟发生装置，其特征在于，具备：
把重叠了从第1视频信号输入端子输入的同步信号的视频信号或者同步信号变换为数字信号输出的第1ADC；
把从第2视频信号输入端子输入的视频信号变换为数字信号输出的第2ADC；
把在该第1ADC中数字化的视频信号或者同步信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中被分离的水平同步信号的相位和使上述第1ADC动作的时钟的相位进行相位比较的相位比较器；
把该相位比较器的输出作为输入，在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；
把从该LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
在把该DAC的输出作为输入倍增后向上述第1ADC提供时钟，并且输出多相的中间相位的多相输出PLL；
从该多相输出PLL输出的多相的时钟中选择某一时钟，把它提供给上述第2ADC的时钟选择电路。
9.权利要求8所述的时钟发生装置，其特征在于：
上述多相输出PLL具备：由M段可变延迟元件组成的环形振荡器；1/K分频该环形振荡器的输出的分频器；将该分频器的输出和从REF信号输入端子输入的REF信号的相位进行相位比较的相位比较器；把该相位比较器的输出作为输入的LPF；把该LPF的输出作为输入，控制上述可变延迟元件的延迟值的偏置电路；输出上述M段可变延迟元件的输出的输出端子。
10.一种时钟发生装置，其特征在于，具备：
把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；
把该相位比较器的输出作为输入，在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；
把从该数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的第1DTO；
把从该第1DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出对应的PLL时钟给予上述第1ADC的第1PLL；
生成频率扩散信息的频率扩散信息生成电路；
把从上述数字LPF输出的相位误差信息和在上述频率扩散信息生成电路中生成的频率扩散信息作为输入，输出数字定时信号的第2DTO；
把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；
输出与从该第2DAC的模拟信号输出对应的PLL时钟的PLL。
11.权利要求10所述的时钟发生装置，其特征在于：
上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把由该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
12.一种时钟发生装置，其特征在于，具备：
把重叠了从视频输入端子输入的同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的相位比较器；
把该相位比较器的输出作为输入，在平滑化该相位比较器的输出后输出相位误差信息的数字LPF；
把从该数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的DTO；
把从该DTO输出的数字定时信号变换为模拟信号输出的DAC；
把与来自该DAC的模拟信号输出相应的PLL时钟给予上述ADC的第1PLL；
把上述DAC的输出作为输入的第2PLL；
生成频率扩散信息的频率扩散信息生成电路；
把该频率扩散信息生成电路的输出变换为模拟值的PWM电路；
把该PWM电路的输出作为输入的模拟LPF；
把该模拟LPF的输出相加在构成上述第2PLL的VCO的控制电压上的电阻。
13.权利要求12所述的时钟发生装置，其特征在于：
上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把由该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
14.一种时钟发生装置，其特征在于，具备：
把重叠了从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；
将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第1相位比较器；
把该第1相位比较器的输出作为输入，在平滑化该第1相位比较器的输出后输出相位误差信息的第1数字LPF；
把从该第1数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的第1DTO；
把从该第1DTO输出的数字定时信号变换为模拟信号输出的第1DAC；
把与来自该第1DAC的模拟信号输出对应的PLL时钟给予上述ADC的第1PLL；
把在上述ADC中数字化的视频信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；
把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；
把上述第1DTO的输出的频率信息以及相位信息和上述第2数字LPF的相位误差信息作为输入，输出为了生成与水平同步信号同步的时钟所需要的频率信息和相位信息的频率相位计算电路；
把该频率相位计算电路的输出作为输入，输出在与之对应的定时发生的数字定时信号的第2DTO；
把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；
输出与来自该第2DAC的模拟信号输出对应的PLL时钟的第2PLL。
15.权利要求14所述的时钟发生装置，其特征在于：
上述频率相位计算电路具备：把作为上述第2数字LPF的输出的色同步锁定时钟和水平同步信号的相位误差信息与上述第1DTO的色同步锁定时钟的频率信息作为输入的行锁定时钟频率信息发生电路；把作为该行锁定时钟频率信息发生电路的输出的行锁定时钟的频率信息、上述第1DTO的色同步锁定时钟的相位信息、上述色同步锁定时钟的频率信息和上述色同步锁定时钟与水平同步信号的相位误差信息作为输入的行锁定时钟相位信息生成电路。
16.权利要求15所述的时钟发生装置，其特征在于：
上述行锁定时钟频率信息发生电路具备：把色同步锁定时钟与标准动作时的水平同步信号的分频比和行锁定时钟与水平同步信号的分频比、分频色同步锁定时钟标准动作时的时钟的信号和实际的水平同步信号的相位差作为输入，计算上述色同步锁定时钟和上述行锁定时钟的频率的比的频率比计算电路；把在该频率比计算电路中计算出的频率比乘到色同步锁定时钟的频率信息上，并输出行锁定时钟的频率信息的乘法器。
17.权利要求15所述的时钟发生装置，其特征在于：
上述行锁定相位信息生成电路具备：生成设定生成行锁定时钟的上述第2DTO的初始值的定时以及取入色同步锁定时钟的相位信息的定时的定时生成电路；根据上述色同步锁定的频率信息和上述行锁定的频率信息计算频率的比的行锁定/色同步锁定频率比计算电路；根据分频色同步锁定时钟标准动作时的时钟得到的信号与实际的水平同步信号的相位差和色同步锁定时钟的相位信息和由上述行锁定/色同步锁定频率比计算电路得到的频率比，计算生成行锁定时钟的上述第2DTO的初始值的初始值计算电路。
18.一种时钟发生装置，其特征在于，具备：
把重叠了从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；
将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟进行相位比较的相位的第1相位比较器；
把该第1相位比较器的输出作为输入，在平滑化该第1相位比较器的输出后输出相位误差信息的第1数字LPF；
把从该第1数字LPF输出的相位误差信息作为输入，输出在与之对应的定时发生的数字定时信号的第1DTO；
把从该第1DTO输出的数字定时信号变换为模拟信号输出的第1DAC；
把与来自该第1DAC的模拟信号输出对应的PLL时钟给予上述ADC的第1PLL；
把在上述ADC中数字化的视频信号作为输入，从中分离水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；
把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；
生成频率扩散信息的频率扩散信息生成电路；
把上述第1DTO的输出的频率信息以及相位信息和上述第2数字LPF的相位误差信息作为输入，输出用于生成与水平同步信号同步的时钟所需要的频率信息和相位信息的频率相位计算电路；
把该频率相位计算电路的输出和上述频率扩散信息生成电路的输出作为输入，输出数字定时信号的第2DTO；
把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；
输出与来自该第2DAC的模拟信号输出对应的PLL时钟的第2PLL。
19.权利要求18所述的时钟发生装置，其特征在于：
上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把从该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
20.一种时钟发生装置，其特征在于，具备：
把重叠从视频输入端子输入的色同步信号或者同步信号的视频信号变换为数字信号输出的ADC；
把在该ADC中数字化的视频信号作为输入，从该视频信号输入中抽取色同步信号的色同步信号抽取电路；
将在该色同步信号抽取电路中抽取的色同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第1相位比较器；
把该第1相位比较器的输出作为输入，在平滑化该第1相位比较器的输出后输出相位误差信息的第1数字LPF；
把从该第1数字LPF输出的相位误差信息作为输入，输出在与之相应的定时发生的数字定时信号的第1DTO；
把从该第1DTO输出的数字定时信号变换为模拟信号输出的第1DAC；
把与来自该第1DAC的模拟信号输出对应的PLL时钟给予上述ADC的第1PLL；
把在上述ADC中数字化后的视频信号作为输入，从中分离视水平同步信号并输出的水平同步信号分离电路；
将在该水平同步信号分离电路中分离的水平同步信号的相位和使上述ADC动作的时钟的相位进行相位比较的第2相位比较器；
把该第2相位比较器的输出作为输入，在平滑化该第2相位比较器的输出后输出相位误差信息的第2数字LPF；
把上述第1DTO的输出的频率信息以及相位信息和上述第2数字LPF的相位误差信息作为输入，输出用于生成与水平同步信号同步的时钟所需要的频率信息和相位信息的频率相位计算电路；
把该频率相位计算电路的输出作为输入，输出在与之对应的定时发生的数字定时信号的第2DTO；
把从该第2DTO输出的数字定时信号变换为模拟信号输出的第2DAC；
把该第2DAC的输出作为输入的第2PLL；
生成频率扩散信息的频率扩散信息生成电路；
把该频率扩散信息生成电路的输出变换为模拟值的PWM电路；
把该PWM电路的输出作为输入的模拟LPF；
把该模拟LPF的输出相加在构成上述第2PLL的VCO的控制电压上的电阻。
21.权利要求20所述的时钟发生装置，其特征在于：
上述频率扩散信息生成电路具备：具有时钟输入端子，计数从该时钟输入端子输入的时钟并生成定时的定时生成电路；把从该定时发生电路发生的定时波形作为输入切换增减的增减计数器。
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