CN1783446A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1783446A
CN1783446A CNA200510065235XA CN200510065235A CN1783446A CN 1783446 A CN1783446 A CN 1783446A CN A200510065235X A CNA200510065235X A CN A200510065235XA CN 200510065235 A CN200510065235 A CN 200510065235A CN 1783446 A CN1783446 A CN 1783446A
Authority
CN
China
Prior art keywords
conductor wiring
projected electrode
electrode
manufacture method
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200510065235XA
Other languages
English (en)
Other versions
CN100437956C (zh
Inventor
今村博之
幸谷信之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1783446A publication Critical patent/CN1783446A/zh
Application granted granted Critical
Publication of CN100437956C publication Critical patent/CN100437956C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J47/00—Kitchen containers, stands or the like, not provided for in other groups of this subclass; Cutting-boards, e.g. for bread
    • A47J47/02—Closed containers for foodstuffs
    • A47J47/04—Closed containers for foodstuffs for granulated foodstuffs
    • A47J47/06—Closed containers for foodstuffs for granulated foodstuffs with arrangements for keeping fresh
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F25—REFRIGERATION OR COOLING; COMBINED HEATING AND REFRIGERATION SYSTEMS; HEAT PUMP SYSTEMS; MANUFACTURE OR STORAGE OF ICE; LIQUEFACTION SOLIDIFICATION OF GASES
    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
    • F25D23/00—General constructional features
    • F25D23/12—Arrangements of compartments additional to cooling compartments; Combinations of refrigerators with other equipment, e.g. stove
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F25—REFRIGERATION OR COOLING; COMBINED HEATING AND REFRIGERATION SYSTEMS; HEAT PUMP SYSTEMS; MANUFACTURE OR STORAGE OF ICE; LIQUEFACTION SOLIDIFICATION OF GASES
    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
    • F25D2317/00—Details or arrangements for circulating cooling fluids; Details or arrangements for circulating gas, e.g. air, within refrigerated spaces, not provided for in other groups of this subclass
    • F25D2317/04—Treating air flowing to refrigeration compartments
    • F25D2317/041—Treating air flowing to refrigeration compartments by purification
    • F25D2317/0411—Treating air flowing to refrigeration compartments by purification by dehumidification
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F25—REFRIGERATION OR COOLING; COMBINED HEATING AND REFRIGERATION SYSTEMS; HEAT PUMP SYSTEMS; MANUFACTURE OR STORAGE OF ICE; LIQUEFACTION SOLIDIFICATION OF GASES
    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
    • F25D2700/00—Means for sensing or measuring; Sensors therefor
    • F25D2700/12—Sensors measuring the inside temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

本发明提供半导体器件的制造方法。该方法包括在一布线基板上搭载半导体元件，其中该布线基板包括绝缘性基材、在所述绝缘性基材上排列设置的多个导体布线、以及分别在所述导体布线上形成的突起电极，其中所述突起电极跨越所述导体布线中的对应一个导体布线的长度方向设置以延伸跨过在所述绝缘性基材上的所述导体布线两侧的区域，所述突起电极在所述导体布线的宽度方向上所取的剖面形状为，中央部分高于两侧的部分；以及将所述半导体元件的电极焊盘连接至所述突起电极，从而形成在所述半导体元件的所述电极焊盘和所述导体布线之间通过所述突起电极的连接。导体布线上形成的突起电极对于横方向上施加的力保持实用上足够的强度。

Description

半导体器件的制造方法
本申请是2004年4月28日提交的、申请号为200410038465.2、名称为“布线基板及其制造方法和半导体器件及其制造方法”的中国专利申请的分案申请。
技术领域
本发明涉及薄膜上芯片(COF)中使用的载带基板那样的布线基板，特别涉及布线基板的导体布线上形成的突起电极的结构及其制造方法。
背景技术
作为一种使用了薄膜基材的封装模块，已知COF(Chip On Film)。图14是表示COF一例的局部剖面图。COF具有在柔软的绝缘性的载带基板20上搭载半导体元件21，通过密封树脂22来保护的结构，主要用作平板显示器的驱动用驱动器。载带基板20包含的主要的元件有绝缘性的薄膜基材23和在其表面上形成的导体布线24。根据需要，在导体布线24上，形成金属镀敷覆盖膜25和作为绝缘树脂的阻焊剂26的层。薄膜基材23一般使用聚酰亚胺，导体布线24一般使用铜。
此外，载带基板20上的导体布线24和半导体元件21上的电极焊盘(垫：pad)27通过突起电极28来连接。通过预先形成载带基板20上的导体布线24的方法和预先形成半导体元件21上的电极焊盘27的方法之一，来设置这种突起电极28。
为了对载带基板20上的导体布线24形成突起电极28，例如采用在(日本)特开2001-168129号公报中公开的方法。关于该制造方法的工序，参照图15A1～图15F1、图15A2～图15F2来说明。图15A1～图15F1是表示现有例的制造工序中的一部分薄膜基材的平面图。图15A2～图15F2是对应于图15A1～图15F1的剖面图。各剖面图表示对应于图15A1的C-C的位置。该制造工序是通过金属镀敷来形成突起电极的情况的例子。
首先，如图15A1所示，对于形成了导体布线24的薄膜基材23，如图15B1所示，在整个表面上形成光致抗蚀剂29。接着，如图15C1所示，使用突起电极形成用的曝光掩模30，通过其透光区域30a对光致抗蚀剂29进行曝光。接着，如图15D1所示，对光致抗蚀剂29进行显像并形成开口图形29a，如图15E1所示，通过开口图形29a实施金属镀敷。如果将光致抗蚀剂29剥离，则如图15F1所示，获得在导体布线24上形成了突起电极28的载带基板20。如图15F1所示，突起电极28一般沿长方形的薄膜基材23的四边配置，但也有对于各边不是一列，而排列多列的情况。
如以上那样，在载带基板20的导体布线24上形成突起电极28的情况下，在薄膜基材23的特性上，难以进行曝光掩模30的定位(位置配合)。在曝光掩模30的定位上有偏移时不能形成良好的突起电极28，所以一般来说，在半导体元件21上的电极焊盘27上形成突起电极28。另一方面，在载带基板20上的导体布线24上形成突起电极28的方法与在半导体元件21上的电极焊盘27上形成突起电极28的方法相比，具有降低工序数并可降低制造成本的优点。
但是，通过上述现有例的方法形成的突起电极28的形状不好。图16A、图16B表示通过上述制造工序制作的载带基板的剖面图。图16A是导体布线24的纵向方向(长度方向)的剖面图，是与图15F2相同的图。图16B表示图16A的D-D剖面，即横切导体布线24方向的剖面。
如图16A、图16B所示，突起电极28以接合于导体布线24的上表面的状态而形成。因此，突起电极28仅通过导体布线24上表面的微小面积的接合来保持。因此，如果施加横方向的力，则突起电极28容易从导体布线24的上表面剥离。例如，在与半导体元件21上的电极焊盘27(参照图14)连接的状态下，如果在半导体元件21和载带基板20之间施加横方向的力，则有突起电极28从导体布线24中剥离的危险，在半导体元件的安装后的连接状态的稳定性上有问题。
此外，通过图15D1所示的微小面积的开口图形29a，仅在导体布线24的上表面上通过镀敷而形成突起电极28，所以突起电极28的上表面平坦。如果突起电极28的上表面平坦，则如下那样，在与半导体元件21上的电极焊盘27连接时产生妨碍。
第1，如果突起电极28和电极焊盘27的定位上有偏移，则平坦的突起电极28容易与要连接的电极焊盘27相邻的电极焊盘27产生位置重叠。其结果，有与不合适的电极焊盘27连接的危险。
第2，在与电极焊盘27连接时，难以破碎在电极焊盘27的表面上形成的自然氧化膜。通常，通过与突起电极28的接触来破碎电极焊盘27的氧化膜，获得与没有被氧化的金属部分的电连接，而如果突起电极28的上表面平坦，则难以破碎氧化膜。
第3，如图17所示，在半导体元件21和载带基板20之间存在树脂层22的状态下，难以进行连接突起电极28和电极焊盘27的处理。即，在安装半导体元件21时，从突起电极28的顶面排除树脂层22，使突起电极28和电极焊盘27接触，但如果突起电极28的上表面平坦，则排除树脂层22的作用不充分。
而且，在图15所示的根据现有例的方法形成突起电极28的情况下，如果突起电极形成用的曝光掩模30和导体布线24的定位精度差，则光致抗蚀剂29上形成的开口图形29a与导体布线24重合的面积小。其结果，如图18所示，对于导体布线24上形成的突起电极28，不能确保设计的尺寸。这样的突起电极28的尺寸不合格，随着今后COF的多输出化，因电极焊盘27的窄节距化而成为深刻的问题。
再有，以上说明的问题在载带基板的情况下是明显的，但它是各种布线基板共有的问题。
发明内容
本发明的目的在于提供一种半导体器件的制造方法。根据本发明一个方面的半导体器件的制造方法包括：在一布线基板上搭载半导体元件，其中该布线基板包括绝缘性基材、在所述绝缘性基材上排列设置的多个导体布线、以及分别在所述导体布线上形成的突起电极，其中所述突起电极跨越所述导体布线中的对应一个导体布线的长度方向设置以延伸跨过在所述绝缘性基材上的所述导体布线两侧的区域，所述突起电极在所述导体布线的宽度方向上所取的剖面形状为，中央部分高于两侧的部分；以及将所述半导体元件的电极焊盘连接至所述突起电极，从而形成在所述半导体元件的所述电极焊盘和所述导体布线之间通过所述突起电极的连接。
根据本发明另一方面的半导体器件的制造方法包括：在一布线基板上搭载半导体元件，其中该布线基板包括绝缘性基材、在所述绝缘性基材上排列设置的多个导体布线、以及分别在所述导体布线上形成的突起电极，其中所述突起电极跨越所述导体布线中的对应一个导体布线的长度方向设置以延伸跨过在所述绝缘性基材上的所述导体布线两侧的区域，所述突起电极的上表面的至少一部分是平坦的；以及将所述半导体元件的电极焊盘连接至所述突起电极，从而形成在所述半导体元件的所述电极焊盘和所述导体布线之间通过所述突起电极的连接。
附图说明
图1是表示实施方式1的载带基板的一部分的斜视图；
图2A是表示该载带基板的一部分的平面图，图2B是同剖面图所示的正面图，图2C是图2B的A-A剖面图；
图3A1～图3F1是表示实施方式2的载带基板的制造方法的工序中的一部分薄膜基材的平面图，图3A2～图3F2是分别对应图3A1～图3F1的放大剖面图；
图4是表示一例半导体元件的平面图；
图5是表示用于载带基板制造的形成了导体布线的薄膜基材的平面图；
图6是表示根据实施方式2的制造方法制造的载带基板的一例半导体搭载部的平面图；
图7是表示根据实施方式2的制造方法制造的载带基板的另一例半导体搭载部的平面图；
图8是表示实施方式2的一例曝光掩模的平面图；
图9是表示实施方式2的变形例的设置了导体布线的载带基板的平面图；
图10A是表示使用实施方式2的另一例的曝光掩模的曝光工序的平面图，图10B是其放大剖面图；
图11是表示实施方式3的载带基板的平面图；
图12是表示实施方式4的半导体器件的剖面图；
图13A、图13B是表示实施方式4的半导体器件的制造方法的另一例的剖面图；
图14是表示现有例的COF的局部剖面图；
图15A1～图15F1是表示现有例的载带基板的制造工序中的薄膜基材局部平面图，图15A2～图15F2是分别对应图15A1～图15F1的剖面图；
图16A、图16B是表示通过图15的制造工序制作的载带基板的局部剖面图；
图17是表示在图16的载带基板上安装半导体元件状况的剖面图；
图18是表示用于说明图15的制造工序的课题的载带基板的局部平面图。
具体实施方式
所述突起电极横切所述导体布线的长度方向并跨过在所述绝缘性基材上的所述导体布线的两侧的区域，在所述导体布线的宽度方向上，具有中央部分高于该中央部分的两侧的剖面形状。
本发明的布线基板，在导体布线上形成的突起电极横切导体布线的长度方向并跨过在所述绝缘性基材上的导体布线两侧的区域，在导体布线的宽度方向上，具有中央部分高于该中央部分的两侧的剖面形状。若采用该结构，则由于突起电极不仅与导体布线的上表面接合，而且与两侧面结合，所以可以相对加在突起电极横方向上的力得到足够的稳定性。
优选突起电极在导体布线的两侧部与绝缘性基材面相接。此外，优选突起电极在导体布线的长度方向上具有实质上长方形的剖面形状。优选导体布线和突起电极用与形成它们的金属不同的金属来进行镀敷。优选突起电极横切导体布线的方向垂直于导体布线的纵向方向。优选导体布线在前端部有比其他区域宽度窄的区域，在该宽度窄的区域中形成突起电极。
在本发明的布线基板的制造方法中，在所述光致抗蚀剂上形成所述开口部的工序中，使用具有包括在所述多个导体布线的排列方向上延伸的部分的透光区域的曝光掩模，或使用具有包括在所述多个导体布线的排列方向上延伸的部分的遮光区域的曝光掩模，进行所述光致抗蚀剂的曝光。在该长孔状图形中露出的一部分导体布线上实施金属镀敷而形成突起电极。
根据该方法，可容易地形成上述良好状态的突起电极，此外，即使光致抗蚀剂上形成的开口图形和导体布线的定位精度低，也可以将突起电极以足够的面积可靠地形成在导体布线上。
在上述制造方法中，所述开口部也可以形成为跨越多个所述导体布线此外，在光致抗蚀剂上形成长孔状图形的工序中，可以使用透过光的区域在多个导体布线的排列方向上有连续部分的曝光掩模，或使用遮挡光的区域在多个导体布线的排列方向上有连续部分的曝光掩模，进行光致抗蚀剂的曝光。优选所述曝光掩模的所述透光区域或所述曝光掩模的所述遮光区域的长度方向，垂直于所述导体布线的长度方向。优选金属镀敷透过电解电镀来实施。
在上述制造方法中，优选沿半导体元件搭载部的短边方向排列的所述导体布线的宽度比沿该半导体元件搭载部的长边方向排列的所述导体布线的宽度还宽，并且，在所述光致抗蚀剂上形成的开口部形成为，沿所述半导体元件搭载部的长边的部分为连续的形状，沿所述半导体元件搭载部的短边的部分为包括单独的开口的离散形状。由此，即使曝光掩模的定位精度低，也可以将绝缘性基材的短边方向上排列的导体布线上形成的突起电极和长边方向上排列的导体布线上形成的突起电极以一定的位置关系来形成。
此外，优选在绝缘性基材上的导体布线的前端部设置比其他区域宽度窄的区域，在宽度窄的区域形成突起电极。
配有上述任何一种布线基板和布线基板上搭载的半导体元件，间隔着突起电极，可以构成将半导体元件的电极焊盘和导体布线进行连接的半导体器件。此外，所述半导体元件的电极焊盘形成为，所述半导体元件的表面上形成的绝缘膜位于所述电极焊盘的被开口的底部。
此外，通过使用上述任何一个布线基板，在布线基板上配置半导体元件，连接半导体元件的电极焊盘和所述突起电极，从而间隔着突起电极，可以连接半导体元件的电极焊盘和导体布线来制造半导体器件。另外，当将所述突起电极连接至所述电极焊盘时，在所述半导体元件的所述电极焊盘上形成的氧化膜因所述突起电极而破碎，从而在所述突起电极和所述电极焊盘的未被氧化的内部之间形成电连接。这种情况下，优选在形成密封树脂以覆盖形成了导体布线上的突起电极的区域后，在布线基板上搭载半导体元件，连接半导体元件的电极焊盘和突起电极。此外，在连接半导体元件的电极焊盘和突起电极时，优选将两者相互接触按压，同时在接触部施加超声波。
以下，参照附图具体说明本发明的实施方式。再有，在以下的实施方式中，举例说明载带基板的情况，但在其他布线基板的情况下，同样可采用各实施方式的思想。
(实施方式1)
参照图1和图2A～图2C，说明实施方式1的载带基板的结构。图1是表示载带基板的局部斜视图。图2A是表示载带基板的局部平面图，图2B是以剖面方式所示的正面图，图2C是图2B的A-A剖面图。
如图1所示，在薄膜基材1上，排列设置多个导体布线2，在各导体布线2上形成突起电极3。如图2A所示，突起电极3的平面形状横切导体布线2并跨过导体布线2两侧的区域。将导体布线2的宽度方向的突起电极3的剖面形状如图2C所示，与导体布线2的上表面和两侧面相接合，有中央部比两侧高的隆起形状。而且，突起电极3形成为在导体布线2的两侧部与薄膜基材1的表面相接。如图2B所示，导体布线2的长度方向的突起电极3的剖面实质上为长方形。
通过将突起电极3形成为上述形状，将突起电极3以实用上足够的强度保持在导体布线2上。即，突起电极3不仅与导体布线2的上表面接合，而且与两侧面接合，所以对于横方向上施加的力有足够的稳定性。
此外，通过突起电极3的上表面不是平坦的而是隆起的，从而适合与半导体元件的电极焊盘的连接。第1，即使在突起电极3和电极焊盘的定位上有偏移，与上表面为平坦的情况相比，突起电极3也难以与相邻的不合适的电极焊盘接触。第2，在与电极焊盘连接时，与突起电极3的凸状的上表面相比，可以容易地破碎电极焊盘表面上形成的氧化膜，获得与没有被氧化的内部良好的电连接。第3，在半导体元件和载带基板之间存在树脂层的状态下，在连接突起电极3和电极焊盘时，可以从突起电极3的顶面容易地排除树脂层。
再有，由于可获得以上效果，所以将突起电极3形成为在导体布线2的两侧部与薄膜基材1的表面相接不是必须的。但是，在有这样的结构时，对于横方向上施加的力，可最稳定地保持在导体布线2上。此外，导体布线2的长度方向的突起电极3的剖面实质上为长方形不是必须的，但这样的结构与半导体元件的电极焊盘的连接性能最好，而且制造容易。
如图2C所示，突起电极3的距导体布线2的上表面的厚度比距导体布线2侧面的横方向的厚度大。这样的形状不是必需的，但具有抑制载带基板6的弯曲等造成的导体布线2和半导体元件21之间的短路，并且避免与相邻的导体布线2上的突起电极3的短路的效果。这种形状通过使用后述的镀敷的制造方法来形成。
作为薄膜基材1，可以使用普通材料的聚酰亚胺。根据其他条件，也可以使用PET、PEI等的绝缘膜材料。导体布线2的厚度通常在3～20μm的范围内，用铜形成。根据需要，在薄膜基材1和导体布线2之间，也可以插入环氧类的粘结剂。
突起电极3的厚度通常在3～20μm的范围内。作为突起电极3的材料，例如可以使用铜。在使用铜的情况下，优选在突起电极3和导体布线2上实施金属镀敷。例如以镀镍为内层，镀金为外层来实施。或者，也有仅镀锡、(镍+钯)、镍，仅镀金的情况。在突起电极3和导体布线2上实施金属镀敷的情况下，在突起电极3和导体布线2之间不实施镀敷。在突起电极3上不实施金属镀敷的情况下，作为突起电极3，例如使用金或者镍，在突起电极3和导体布线2之间实施镀镍。
(实施方式2)
下面参照图3A1～图3F1、图3A2～图3F2来说明实施方式2的载带基板的制造方法。图3A1～图3F1表示形成载带基板中的突起电极的制造工序，是半导体元件搭载部的平面图。图3A2～图3F2是分别对应图3A1～图3F1的放大剖面图。各剖面图表示对应图3A1中的B-B位置的剖面。
首先，如图3A1所示，制备将多个导体布线2排列形成在表面上的薄膜基材1。如图3B1所示，在该薄膜基材1的整个面上，形成光致抗蚀剂4。接着，如图3C1所示，使突起电极形成用的曝光掩模5，与在薄膜基材1上形成的光致抗蚀剂4的上部相对。曝光掩模5的透光区域5a在多个导体布线2的排列方向上，有可横切多个导体布线2的连续的长孔形状。
通过曝光掩模5的透光区域5a进行曝光、显像，如图3D1所示，在光致抗蚀剂4上，形成横切导体布线2的长孔状图形4a的开口。由此，在长孔状图形4a中，露出导体布线2的一部分。接着，通过光致抗蚀剂4的长孔状图形4a，在导体布线2的露出部分上实施金属镀敷，如图3E1所示，形成突起电极3。接着，如果除去光致抗蚀剂4，则如图3F1所示，获得在导体布线2上形成了突起电极3的载带基板6。
如以上那样，通过光致抗蚀剂4上形成的长孔状图形4a，在导体布线2的露出部分上实施金属镀敷，从而可以容易地形成图2A～图2C所示形状的突起电极3。这是因为在图3E1的工序中，不仅露出导体布线2的上表面，而且还露出侧面，跨过导体布线2的整个露出面形成镀敷。
光致抗蚀剂4的长孔状图形4a也可以如图3D1所示那样不是跨越多个导体布线2的连续形状。即，如果是至少包含导体布线2两侧的规定范围的区域的形状，则也可以使用离散配置分别与多个导体布线2对应的长孔的图形。但是，如果是跨越多个导体布线2的连续的长孔状图形，则可以将曝光掩模5的透光区域5a形成为图3C1所示的连续的长孔，所以形成容易。只要将长孔状图形4a形成在跨过各个导体布线2两侧的范围内，即使其纵向方向相对于导体布线2多少有些角度也没有问题，但垂直于导体布线2的纵向方向是最合理的。
此外，通过在光致抗蚀剂4上形成长孔状图形4a并实施金属镀敷，可以容易地确保突起电极3相对于导体布线2的位置精度。即，如果长孔状图形4a相对于导体布线2的位置偏移在容许范围内，则导体布线2和长孔状图形4a必然相交，将导体布线2露出。由于金属镀敷在导体布线2的上表面和侧面上生长，所以尽管有长孔状图形4a的位置偏移，但以一定的形状、尺寸形成，可以满足设计的条件。因此，在曝光掩模5的定位上不需要严密的精度，调整是容易的。
在用铜形成突起电极3时，作为金属镀敷的一例，使用硫酸铜作为镀敷液，在0.3～5A/dm2的条件下进行电解电镀。电解电镀适合于以图2C所示的剖面形状按足够的厚度来形成突起电极3。
下面，说明解决在实施本实施方式的制造方法时产生的曝光掩模5的位置偏移引起的问题的方法。首先，参照图4～图6来说明半导体元件的电极焊盘和载带基板6的导体布线2的相互配置关系。
图4是表示一例半导体元件的平面图，表示半导体元件7的表面上形成的电极焊盘的配置。用8a表示半导体元件7的长边方向上排列的电极焊盘，用8b表示短边方向上排列的电极焊盘。电极焊盘8a与电极焊盘8b相比，数量多、密度高地配置。C1表示半导体元件7的中心(记为半导体元件中心)。D是电极焊盘8a的端边缘和C1之间的距离。S1是电极焊盘8a的端边缘和电极焊盘8b的侧边缘之间的间隔。L1是电极焊盘8a的长度，W1是电极焊盘8a的宽度。
图5是表示用于载带基板制造的形成了导体布线2的薄膜基材1的局部平面图。C2表示要搭载半导体元件7的区域的中心(记为半导体元件搭载部中心)。D是导体布线2的端边缘和半导体元件搭载部中心C2之间的距离。
图6是表示根据本实施方式的制造方法，在导体布线2上形成了突起电极3的载带基板6的半导体搭载部的平面图。该图表示图3C1的曝光掩模5相对导体布线2没有位置偏移的状态下形成突起电极3的情况。L2是突起电极3的长度，W2是突起电极3的宽度。
如果考虑对导体布线2的长度方向上的曝光掩模5的位置偏移，与从半导体元件中心C1到电极焊盘8a的距离D相比，优选缩短从半导体元件搭载部中心C2到导体布线2的距离d。此外，与电极焊盘8a的长度L1相比，优选增长突起电极3的长度L2。这样的话，即使因曝光掩模5的位置偏移引起的、所形成的突起电极3的位置偏移导体布线2的长度方向，也可以确保电极焊盘8a和突起电极3相对置的面积足够大。
此外，图7与图6同样，是表示根据本实施方式的制造方法，在导体布线2上形成了突起电极3的、载带基板6的半导体搭载部的平面图。该图表示图3C1中的曝光掩模5相对于导体布线2在薄膜基材1的短边方向上位置偏移状态下形成该图中的突起电极3的情况。S2是薄膜基材1的长边方向上排列的导体布线2上的突起电极3的端边缘和短边方向上排列的导体布线2的侧边缘之间的间隔。
图7中所示状态的情况下，突起电极3的大小完全可以满足设计的尺寸，但因导体布线2和曝光掩模5的位置偏移方向上的原因，在图4所示的间隔S1和图7所示的间隔S2上产生差异。即，在曝光掩模5在薄膜基材1的短边方向上位置偏移时，在薄膜基材1的长边方向上配置的导体布线2上，相对于突起电极3的位置向导体布线2的纵向方向上的移动，在薄膜基材1的短边方向上配置的导体布线2上，突起电极3的位置没有移动。图8和图9表示解决该问题的方法。
图8表示变更图3C1的工序中使用的曝光掩模5的图形后的曝光掩模9。该曝光掩模9与薄膜基材1的长边相对应的部分的透光区域9a有连续的长孔形状，与短边相对应的部分的透光区域9b有配置了单独开口的离散形状。而且，如图9所示，使用形成了导体布线10a、10b的薄膜基材1。在本方式中，与薄膜基材1的长边方向上排列的导体布线10a相比，短边方向上排列的导体布线10b的宽度宽。
如果使用上述曝光掩模9，在上述导体布线10a、10b上形成光致抗蚀剂的开口图形并实施金属镀敷，则可获得设计尺寸的突起电极3，并且可以使图4所示的间隔S1和图7所示的间隔S2相同。即，在图8的曝光掩模9在薄膜基材1的短边方向上位置偏移时，在图9的薄膜基材1的短边方向上配置的导体布线10b上，曝光掩模9的透光区域9b在宽度方向上移动，将形成突起电极3的位置如图9所示移动。而且，由于以大宽度形成导体布线10b，所以如果移动量在容许范围内，则按规定的尺寸形成突起电极3。在薄膜基材1的长边方向上配置的导体布线10a上，该移动量与突起电极3的位置向导体布线10a的纵向方向移动的量相等。其结果，S1和S2相同。
图10A、图10B对应图3C1所示的工序，表示使用另一方式的曝光掩模11的情况。在该方式中，在图3C1的曝光掩模5的透光区域5a所对应的位置上，形成光遮挡区域11a。该曝光掩模11适用于光致抗蚀剂4为负型的情况。有关曝光掩模11的其他条件，与图3C1的曝光掩模5相同。
(实施方式3)
下面，参照图11来说明实施方式3的载带基板的结构及其制造方法。在本实施方式中，薄膜基材1上形成的导体布线12有前端部12a比其他基端部12b细的形状。这是基于以下的理由。
即，在图3E1所示的通过电解金属镀敷来形成突起电极3时，铜镀敷层也在导体布线2的宽度方向上生长。因此，有从相邻的导体布线2向宽度方向生长的铜镀敷层彼此产生短路的危险。为了避免这种短路，如果扩宽导体布线2的相互间隔，则导体布线2的密度下降，成为半导体器件小型化的障碍。
因此，如本实施方式那样，如果使导体布线12的前端部12a细小，在该细小的部分上形成突起电极3，则在导体布线12的宽度方向上生长铜镀敷层时，可减轻在相邻的铜镀敷层间产生短路的危险。
(实施方式4)
下面参照图12说明实施方式4的半导体器件及其制造方法。载带基板6如上述实施方式中记述的那样，在薄膜基材1之上配置的多个导体布线2上分别形成突起电极3，突起电极3有图2A～图2C所示的形状。即，横切导体布线2并跨过导体布线2两侧的区域，导体布线2的宽度方向的剖面形状是与导体布线2的上表面和两侧面接合的形状。此外，导体布线2的宽度方向的剖面形状是中央部比两侧高的隆起的形状。载带基板6上安装的半导体元件21在其电极焊盘27上连接突起电极3，在载带基板6和半导体元件21之间，填充密封树脂22。
在制造这种半导体器件时，在根据上述实施方式的制造方法制作的载带基板6上搭载半导体元件21，通过接合工具(bonding tool)13进行按压。此时，优选通过接合工具13施加超声波。由此，突起电极3的形成凸状的前端接触振动电极焊盘27的表面层的氧化膜并进行振动，故将氧化膜破碎的效果显著。
此外，根据图13A、图13B所示的方法，也可以将半导体元件21安装在载带基板6上。即，如图13A所示，覆盖载带基板6的形成了突起电极3的区域并填充密封树脂14。接着，使半导体元件21和载带基板6对置，将两者相互面对来按压，如图13B所示，使突起电极3接触电极焊盘27。此时，通过隆起的凸状的突起电极3的上表面，在两侧有效地排除密封树脂14，可以使突起电极3和电极焊盘27容易地接触。

Claims (18)

1.一种半导体器件的制造方法，包括以下步骤：
在一布线基板上搭载半导体元件，其中该布线基板包括绝缘性基材、在所述绝缘性基材上排列设置的多个导体布线、以及分别在所述导体布线上形成的突起电极，其中所述突起电极跨越所述导体布线中的对应一个导体布线的长度方向设置以延伸跨过在所述绝缘性基材上的所述导体布线两侧的区域，所述突起电极在所述导体布线的宽度方向上所取的剖面形状为，中央部分高于两侧的部分；以及
将所述半导体元件的电极焊盘连接至所述突起电极，从而形成在所述半导体元件的所述电极焊盘和所述导体布线之间通过所述突起电极的连接。
2.如权利要求1所述的半导体器件的制造方法，其中，当将所述突起电极连接至所述电极焊盘时，在所述半导体元件的所述电极焊盘上形成的氧化膜因所述突起电极而破碎，从而形成在所述突起电极和所述电极焊盘之间的电连接。
3.如权利要求1所述的半导体器件的制造方法，其中，在执行所述在布线基板上搭载半导体元件的步骤和所述将半导体元件的电极焊盘连接至突起电极的步骤之前，在所述导体布线上的所述突起电极所形成的区域中设置密封树脂。
4.如权利要求1所述的半导体器件的制造方法，其中，在将所述半导体元件的所述电极焊盘连接至所述突起电极时，在将所述电极焊盘和所述突起电极相互接触按压的同时，对所述电极焊盘机与所述突起电极相接触的部分施加超声波。
5.如权利要求1所述的半导体器件的制造方法，其中，所述突起电极在所述导体布线的所述两侧与所述绝缘基材的表面接触。
6.如权利要求1所述的半导体器件的制造方法，其中，所述突起电极在所述导体布线的长度方向上所取的剖面形状基本上为矩形。
7.如权利要求1所述的半导体器件的制造方法，其中，所述导体布线和所述突起电极被利用一不同于所述导体布线和所述突起电极的材料的金属而镀敷。
8.如权利要求1所述的半导体器件的制造方法，其中，所述突起电极在垂直于所述导体布线的所述长度方向的方向上延伸跨越所述导体布线。
9.如权利要求1所述的半导体器件的制造方法，其中，所述导体布线中的每一个具有一狭窄区域，并且所述突起电极形成在所述狭窄区域中。
10.一种半导体器件的制造方法，包括：
在一布线基板上搭载半导体元件，其中该布线基板包括绝缘性基材、在所述绝缘性基材上排列设置的多个导体布线、以及分别在所述导体布线上形成的突起电极，其中所述突起电极跨越所述导体布线中的对应一个导体布线的长度方向设置以延伸跨过在所述绝缘性基材上的所述导体布线两侧的区域，所述突起电极的上表面的至少一部分是平坦的；以及
将所述半导体元件的电极焊盘连接至所述突起电极，从而形成在所述半导体元件的所述电极焊盘和所述导体布线之间通过所述突起电极的连接。
11.如权利要求10所述的半导体器件的制造方法，其中，当将所述突起电极连接至所述电极焊盘时，在所述半导体元件的所述电极焊盘上形成的氧化膜因所述突起电极而破碎，从而形成在所述突起电极和所述电极焊盘之间的电连接。
12.如权利要求10所述的半导体器件的制造方法，其中，在执行所述在布线基板上搭载半导体元件的步骤和所述将半导体元件的电极焊盘连接至突起电极的步骤之前，在所述导体布线上的所述突起电极所形成的区域中设置密封树脂。
13.如权利要求10所述的半导体器件的制造方法，其中，在将所述半导体元件的所述电极焊盘连接至所述突起电极时，在将所述电极焊盘和所述突起电极相互接触按压的同时，对所述电极焊盘与所述突起电极相接触的部分施加超声波。
14.如权利要求10所述的半导体器件的制造方法，其中，所述突起电极在所述导体布线的所述两侧与所述绝缘基材的表面接触。
15.如权利要求10所述的半导体器件的制造方法，其中，所述突起电极在所述导体布线的长度方向上所取的剖面形状基本上为矩形。
16.如权利要求10所述的半导体器件的制造方法，其中，所述导体布线和所述突起电极被利用一不同于所述导体布线和所述突起电极的材料的金属而镀敷。
17.如权利要求10所述的半导体器件的制造方法，其中，所述突起电极在垂直于所述导体布线的所述长度方向的方向上延伸跨越所述导体布线。
18.如权利要求10所述的半导体器件的制造方法，其中，所述导体布线中的每一个具有一狭窄区域，并且所述突起电极形成在所述狭窄区域中。
CNB200510065235XA 2003-04-28 2004-04-28 半导体器件的制造方法 Expired - Fee Related CN100437956C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP124281/2003 2003-04-28
JP2003124281A JP3565835B1 (ja) 2003-04-28 2003-04-28 配線基板およびその製造方法ならびに半導体装置およびその製造方法

Related Parent Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100003843A Division CN100417654C (zh) 2004-01-09 2004-01-09 2-苯羧酸酯青霉烯类化合物及其制备方法和应用
CNB2004100384652A Division CN100456444C (zh) 2003-04-28 2004-04-28 布线基板及其制造方法和半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN1783446A true CN1783446A (zh) 2006-06-07
CN100437956C CN100437956C (zh) 2008-11-26

Family

ID=33028300

Family Applications (4)

Application Number Title Priority Date Filing Date
CNA2005100652345A Pending CN1707767A (zh) 2003-04-28 2004-04-28 布线基板及其制造方法
CNB2004100384652A Expired - Fee Related CN100456444C (zh) 2003-04-28 2004-04-28 布线基板及其制造方法和半导体器件及其制造方法
CNB200510065235XA Expired - Fee Related CN100437956C (zh) 2003-04-28 2004-04-28 半导体器件的制造方法
CNA2008101902271A Pending CN101494211A (zh) 2003-04-28 2004-04-28 半导体器件和布线基板

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CNA2005100652345A Pending CN1707767A (zh) 2003-04-28 2004-04-28 布线基板及其制造方法
CNB2004100384652A Expired - Fee Related CN100456444C (zh) 2003-04-28 2004-04-28 布线基板及其制造方法和半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA2008101902271A Pending CN101494211A (zh) 2003-04-28 2004-04-28 半导体器件和布线基板

Country Status (5)

Country Link
US (4) US7285734B2 (zh)
JP (1) JP3565835B1 (zh)
KR (4) KR100499902B1 (zh)
CN (4) CN1707767A (zh)
TW (4) TWI246133B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4268434B2 (ja) * 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法
US20060157534A1 (en) * 2004-08-06 2006-07-20 Tessera, Inc. Components with solder masks
TWI246383B (en) * 2004-09-21 2005-12-21 Advanced Semiconductor Eng A manufacturing method of a multi-layer circuit board with embedded passive components
JP4171492B2 (ja) 2005-04-22 2008-10-22 松下電器産業株式会社 半導体装置およびその製造方法
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
JP4071782B2 (ja) * 2005-05-30 2008-04-02 松下電器産業株式会社 半導体装置
DE112006001506T5 (de) * 2005-06-16 2008-04-30 Imbera Electronics Oy Platinenstruktur und Verfahren zu ihrer Herstellung
US8643163B2 (en) * 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
JP4786976B2 (ja) 2005-09-13 2011-10-05 パナソニック株式会社 配線基板及びその製造方法、並びに半導体装置
JP4740708B2 (ja) 2005-09-30 2011-08-03 パナソニック株式会社 配線基板、及び半導体装置
JP4068635B2 (ja) 2005-09-30 2008-03-26 松下電器産業株式会社 配線基板
JP4305667B2 (ja) * 2005-11-07 2009-07-29 セイコーエプソン株式会社 半導体装置
JP4728782B2 (ja) 2005-11-15 2011-07-20 パナソニック株式会社 半導体装置およびその製造方法
JP4717604B2 (ja) 2005-11-17 2011-07-06 パナソニック株式会社 配線基板およびそれを用いた半導体装置
JP2007150088A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法
JP4728828B2 (ja) * 2006-02-09 2011-07-20 パナソニック株式会社 配線基板の製造方法
JP4773864B2 (ja) 2006-04-12 2011-09-14 パナソニック株式会社 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法
JP4813255B2 (ja) * 2006-05-23 2011-11-09 パナソニック株式会社 配線基板及びその製造方法ならびに半導体装置
JP2009117721A (ja) * 2007-11-08 2009-05-28 Mitsui Mining & Smelting Co Ltd 配線基板、回路基板、これらの製造方法
JP2009147019A (ja) * 2007-12-12 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
JP5154271B2 (ja) * 2008-03-17 2013-02-27 日本特殊陶業株式会社 はんだバンプを有する配線基板及びその製造方法
US9118324B2 (en) * 2008-06-16 2015-08-25 Silicon Works Co., Ltd. Driver IC chip and pad layout method thereof
JP5513417B2 (ja) * 2010-01-20 2014-06-04 コネクテックジャパン株式会社 実装基板、その製造方法、電子部品およびその製造方法
US8441127B2 (en) * 2011-06-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace structures with wide and narrow portions
KR102051122B1 (ko) * 2013-06-18 2019-12-02 삼성전자주식회사 표시 장치
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
JP7140481B2 (ja) * 2017-09-25 2022-09-21 日東電工株式会社 インダクタおよびその製造方法
KR20210074609A (ko) * 2019-12-12 2021-06-22 삼성전기주식회사 인쇄회로기판

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59130434A (ja) 1983-12-20 1984-07-27 Matsushita Electric Ind Co Ltd 半導体装置
JPH0642500B2 (ja) 1986-12-24 1994-06-01 株式会社精工舎 Ｉｃチップのボンディング構造
JPS63193536A (ja) 1987-02-06 1988-08-10 Sony Corp 部品実装時の位置決め方法
JPH05206204A (ja) 1991-04-17 1993-08-13 Oki Electric Ind Co Ltd 導電粒子を用いた基板への電子部品の実装方法
US5660177A (en) * 1991-11-04 1997-08-26 Biofield Corp. D.C. biopotential sensing electrode assemblies for apparatus for disease, injury and bodily condition screening or sensing
US6568073B1 (en) * 1991-11-29 2003-05-27 Hitachi Chemical Company, Ltd. Process for the fabrication of wiring board for electrical tests
US6133534A (en) * 1991-11-29 2000-10-17 Hitachi Chemical Company, Ltd. Wiring board for electrical tests with bumps having polymeric coating
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH05243332A (ja) 1992-03-03 1993-09-21 Ricoh Co Ltd 電極接続構造およびその製造方法
JPH065778A (ja) 1992-06-19 1994-01-14 Fujitsu Ltd 半導体装置
JPH0893701A (ja) 1994-09-28 1996-04-09 Sunstar Eng Inc 乾燥圧縮空気供給装置
JPH0897301A (ja) 1994-09-29 1996-04-12 Nkk Corp 半導体装置の製造方法
KR0138305B1 (ko) * 1994-11-30 1998-06-01 김광호 반도체소자 배선형성방법
JP3270278B2 (ja) 1994-12-15 2002-04-02 東芝電子エンジニアリング株式会社 半導体装置及びその製造方法
WO1996042107A1 (en) * 1995-06-13 1996-12-27 Hitachi Chemical Company, Ltd. Semiconductor device, wiring board for mounting semiconductor and method of production of semiconductor device
JPH0982747A (ja) 1995-09-12 1997-03-28 Seiko Epson Corp 半導体装置のパッド電極構造及びその製造方法
US5768300A (en) * 1996-02-22 1998-06-16 Fujitsu Limited Interconnect fault detection and localization method and apparatus
JP3409957B2 (ja) * 1996-03-06 2003-05-26 松下電器産業株式会社 半導体ユニット及びその形成方法
US6225569B1 (en) * 1996-11-15 2001-05-01 Ngk Spark Plug Co., Ltd. Wiring substrate and method of manufacturing the same
WO1998026641A1 (fr) * 1996-12-13 1998-06-18 Matsushita Electric Industrial Co., Ltd. Composant electronique et son procede et son dispositif de montage
JPH10233571A (ja) 1997-02-18 1998-09-02 Sony Corp 配線基板の製造方法及び製造装置
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
US6043429A (en) * 1997-05-08 2000-03-28 Advanced Micro Devices, Inc. Method of making flip chip packages
JP3794792B2 (ja) * 1997-07-22 2006-07-12 Ｔｄｋ株式会社 回路基板
TW453137B (en) * 1997-08-25 2001-09-01 Showa Denko Kk Electrode structure of silicon semiconductor device and the manufacturing method of silicon device using it
FR2767674B1 (fr) * 1997-08-29 1999-12-31 Vecteur Orthopedic Prothese de l'extremite superieure de l'humerus
US6042999A (en) * 1998-05-07 2000-03-28 Taiwan Semiconductor Manufacturing Company Robust dual damascene process
JP3351402B2 (ja) * 1999-04-28 2002-11-25 株式会社村田製作所 電子素子、弾性表面波素子、それらの実装方法、電子部品または弾性表面波装置の製造方法、および、弾性表面波装置
JP3216130B2 (ja) 1999-12-10 2001-10-09 ソニーケミカル株式会社 接続構造体の製造方法
JP3822040B2 (ja) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
JP3842548B2 (ja) 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
TW492051B (en) 2000-12-20 2002-06-21 Lg Chemical Ltd Magazine for semiconductor package
JP2002222823A (ja) * 2001-01-29 2002-08-09 Sharp Corp 半導体集積回路およびその製造方法
JP4811756B2 (ja) * 2001-09-28 2011-11-09 Ｄｏｗａメタルテック株式会社 金属−セラミックス接合回路基板の製造方法

Also Published As

Publication number Publication date
KR100527565B1 (ko) 2005-11-09
TWI327347B (en) 2010-07-11
US20050218496A1 (en) 2005-10-06
US20080173477A1 (en) 2008-07-24
KR100608938B1 (ko) 2006-08-03
TW200503132A (en) 2005-01-16
CN1707767A (zh) 2005-12-14
TWI279865B (en) 2007-04-21
US7288729B2 (en) 2007-10-30
KR20040093454A (ko) 2004-11-05
US7285734B2 (en) 2007-10-23
TWI320212B (en) 2010-02-01
KR100499899B1 (ko) 2005-07-07
CN100437956C (zh) 2008-11-26
KR20050040896A (ko) 2005-05-03
JP2004327936A (ja) 2004-11-18
KR20050083059A (ko) 2005-08-24
TW200524058A (en) 2005-07-16
TW200746329A (en) 2007-12-16
US20050218485A1 (en) 2005-10-06
CN1542935A (zh) 2004-11-03
CN100456444C (zh) 2009-01-28
CN101494211A (zh) 2009-07-29
JP3565835B1 (ja) 2004-09-15
TWI246133B (en) 2005-12-21
US20040212969A1 (en) 2004-10-28
KR100499902B1 (ko) 2005-07-05
US7294532B2 (en) 2007-11-13
KR20050040897A (ko) 2005-05-03
TW200527568A (en) 2005-08-16

Similar Documents

Publication Publication Date Title
CN1783446A (zh) 半导体器件的制造方法
CN1246899C (zh) 半导体装置
CN1052340C (zh) 塑料模制的具有小平直度偏差引线的集成电路组件
CN1198335C (zh) 半导体装置
CN1604312A (zh) 倒装芯片安装电路板、其制造方法和集成电路装置
CN1459855A (zh) 半导体器件及其制造方法
CN1812084A (zh) 半导体封装和引导框架
CN1471802A (zh) 一种集成电路载体的制作方法
CN1104415A (zh) 半导体器件
CN1835221A (zh) 电子部件搭载用封装及封装组合基板
CN1319890A (zh) 半导体器件和使用该半导体器件的半导体组件
CN1591841A (zh) 带式电路基板及使用该带式电路基板的半导体芯片封装
CN1933139A (zh) 布线基板及其制造方法、以及半导体器件
CN1812692A (zh) 带有接头端子的印刷基板、电子仪器及其制造方法
CN1309071C (zh) 引线框架以及制造该引线框架的方法
US20070096271A1 (en) Substrate frame
CN1174487C (zh) 电子元件
CN1725462A (zh) 半导体器件及半导体器件的制造方法
CN100352319C (zh) 由树脂制成的带有插脚的电路板
CN1139984C (zh) 半导体装置、装配方法、电路基板和柔软基板及制造方法
CN1314119C (zh) 半导体装置及其制造方法、电路板和电子仪器
US8283779B2 (en) Peel-resistant semiconductor device with improved connector density, and method of manufacturing the same
CN1139983C (zh) 集成电路封装基板上的倒装芯片焊垫
JP4108641B2 (ja) 配線基板の製造方法、及び半導体装置の製造方法
CN113748510B (zh) 电子模块

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081126

Termination date: 20150428

EXPY Termination of patent right or utility model