CN1784775A - 在集成电路基板上选择性地形成凸起的方法及相关的结构 - Google Patents

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CN1784775A
CN1784775A CNA2004800104255A CN200480010425A CN1784775A CN 1784775 A CN1784775 A CN 1784775A CN A2004800104255 A CNA2004800104255 A CN A2004800104255A CN 200480010425 A CN200480010425 A CN 200480010425A CN 1784775 A CN1784775 A CN 1784775A
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conductive bumps
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substrate
metal level
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詹忠荣
鲁才华
邱绍玲
孔令臣
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Unitive Internat Ltd.
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UNITIVE SEMICONDUCTOR TAIWAN C
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Abstract

在上面有金属层(23)的基板上形成凸起可能包括在此基板上形成阻挡层(27)和在此阻挡层上形成导电凸起(35)。此外，该阻挡层可能处于导电凸起和基板之间，且导电凸起(35)可与金属层(23)横向偏移。在形成导电凸起之后，可从金属层除掉阻挡层，以使金属层(23)外露，而同时保持处于导电凸起和基板之间的一部分阻挡层。另外还讨论了一些相关的结构。

Description

在集成电路基板上选择性地形成凸起的方法及相关的结构
相关申请
本申请要求2003年2月18日提交的美国临时专利申请No.60/448096的权益，我们把它整体引用过来作参考。
发明领域
本发明与集成电路领域有关，更具体地说是关于在集成电基板上形成凸起的方法。
发明背景
高性能微电子器件往往利用焊料球或焊料凸起与其它微电子器件作电互连，例如，超大规模集成电路(VLSI)芯片可以利用焊料球或焊料凸起电连接至电路板或其它下一级封装基板。这种连接技术也叫做“受控崩塌芯片连接-C4”或“倒装片”技术，这儿我们称之为焊料凸起。
根据IBM公司研发的焊料凸起技术，焊料凸起是通过荫罩中的开孔蒸发而形成的，此荫罩被夹持在集成电路晶片上。例如，Katz在题为“不可解开的金属连接方法”的美国专利5,234,149中披露了一种带芯片接线端子和金属化层的电子器件。接线端子通常基本是铝，而金属化层可包括钛或铬的局部粘合层、共淀积的局部铬铜层，可浸湿的局部铜层，和局部金或锡保护层。一层蒸发的局部铅-锡焊料层处于该保护层上。
人们还在积极探究基于电镀方法的焊料凸起技术。电镀方法对于较大的基板和较小的凸起特别有用。在这种方法中，通常用蒸发或溅射法在带接触焊盘的微电子基板上淀积一个“凸起下金属”(UBM)层。一般连续的凸起下金属层是提供在焊盘上和各焊盘之间的基板上，以使电流在镀覆焊料过程中流动。
Yung在美国专利5,162,257“焊料凸起加工方法”中讨论了一种带凸起下金属层的电镀方法，此专利已转让给本申请的代理人。在该专利中，凸起下金属层包含一个邻接基板和焊盘的铬层，一个用作可焊接金属的铜层，和一个处在铬和铜层间的定相铬/铜层。通过将焊料凸起和焊盘间的凸起下金属层转变为焊料和凸起下金属层的可焊元件的一种中间金属来保护焊料凸起的基底。
发明内容
按照本发明的一些实施例，集成电路基板上面包含金属层，在该包含金属层的集成电路基板上形成阻挡层，在此阻挡层上形成导电凸起。更具体地说，阻挡层处于导电凸起和基板之间，且导电凸起与金属层有偏移。在形成导电凸起后至少有一部分阻挡层从金属层中被清除，从而暴露出金属层，而一部分阻挡层保持在导电凸起和基板之间。金属层可以是一个铝层，和/或阻挡层可以是一层TiW。此外，金属层、阻挡层、和导电凸起可以是不同材料的层。
在形成导电凸起之前也可以在阻挡层上形成导电凸起下金属层。在除掉阻挡层之前，可以从与金属层相对的阻挡层中把导电凸起下金属层除掉，而在导电凸起和基板之间保持一部分导电凸起下金属层。此导电凸起下金属层可能包含一层铜，且导电凸起下金属层和阻挡层是不同材料的层。
在形成导电凸起之前，还可以在凸起下金属层上形成第二阻挡层，且此第二阻挡层和凸起下金属层为不同材料的层。此外，第二阻挡层可以处在导电凸起和导电凸起下金属层之间。第二阻挡层可以是一层镍，凸起下金属层可以是一层铜。
第二阻挡层可以选择性地形成在一部分凸起下金属层上，而第二阻挡层与金属层有偏移。此外，导电凸起可以选择性地形成在与金属层偏移的第二阻挡层上。除此而外，第二阻挡层和导电凸起可使用相同掩模选择性地形成。导电凸起可以是焊料凸起、金凸起、和/或铜凸起中的至少一个。另外，导电凸起可以有选择地镀覆在与金属层偏移的阻挡层上。
集成电路基板上面还可以包含输入/输出焊盘。阻挡层可以形成在包含金属层和输入/输出焊盘的基板上，而导电凸起可以形成在与输入/输出焊盘相对的阻挡层上，更具体地说，金属层和凸起焊盘两者都可以是铝层。
集成电路基板上面还可以包含输入/输出焊盘。阻挡层可以形成在包含金属层和输入/输出焊盘的基板上，且导电凸起在从金属层将阻挡层清除后可以与输入/输出焊盘电连接。此外，金属层和输入/输出焊盘两者都可以是铝层。除此之外，导电凸起可以形成在与输入/输出焊盘相对的阻挡层上，或者导电凸起可以与输入/输出焊盘有偏移。在从金属层清除此阻挡层后，也可以把第二基板焊到导电凸起上。
根据本发明的另一些实施例，在集成电路器件上形成凸起的方法包括在集成电路基板上形成阻挡层，它与集成电路基板上的外露金属层有偏移。在阻挡层上形成导电凸起，而阻挡层是处于导电凸起和基板之间。另外，导电凸起与金属层有偏移，而且阻挡层，导电凸起，和金属层可以是不同导电材料的层。
阻挡层可以是钛钨层，而外露的金属层可以是一层铝。除此而外，导电凸起可以是焊料凸起、金凸起，和/或铜凸起中的至少一个。在阻挡层和导电凸起之间还可提供导电凸起下金属层，而且可以把第二基板焊到导电凸起上。
集成电路基板上还可包含在集成电路基板上的输入/输出焊盘，其中阻挡层和导电凸起与该输入/输出焊盘电气相连。此外，输入/输出焊盘和金属层都可以是一层铝。除此而外，导电凸起可以是在与输入/输出焊盘相对的阻挡层上，且导电凸起可以与输入/输出焊盘有偏移。在阻挡层和导电凸起之间还可以有凸起下金属层，且凸起下金属层和阻挡层可以是不同材料的层。
按照本发明还有一些实施例，集成电路器件包含上面有外露金属层的集成电路基板。在与外露金属层偏移的集成电路基板上是阻挡层，且阻挡层上是导电凸起。更具体地说，阻挡层是在导电凸起和基板之间，导电凸起与金属层偏移，且阻挡层、导电凸起、和金属层都由不同的导电材料构成。
附图说明
图1-4是按本发明的第一组实施例的集成电路器件在中间加工步骤的剖视图。
图5-8是按本发明的第二组实施例的集成电路器件在中间加工步骤的剖视图。
图9-12是按本发明的第三组实施例的集成电路器件在中间加工步骤的剖视图。
图13-14是按本发明的第四组实施例的集成电路器件在中间加工步骤的剖视图。
图15-17是按本发明各实施例的电子器件组件透视图。
详细说明
下面参照各附图(它们展示本发明的一些优选实施例)对本发明作较全面的说明。然而，本发明可以按许多不同的形式实施，故不应把这儿所列举的实施例看作是一种限制；相反，提供这些实施例是为了能完整地说明本发明，并把本发明的范畴全部传达给本专业技术人员。为清楚起见，将附图中各层和各区域的厚度夸大了。相似的数字表示相似的单元。
应该指出，当说到一个单元(如一层，一个区域、或基板)是在另一个单元“上面”，它可以是直接在另一个单元上面，也可以是有中间单元存在。反之，当说到一个单元是“直接在”另一个单元上面，则不存在中间的单元。同样，当说到一个单元“接合”到另一个单元，它可以是直接接合到另一个单元，也可以是有中间单元存在。反之，当说到一个单元是“直接接合”到另一个单元，则不存在中间单元。还应指出，当说到一个单元“连接”或“耦合”到另一个单元，它可以是直接连接或耦合到另一个单元，也可以是存在中间单元。最后，“直接”一词表明不存在任何中间单元。
按照本发明各实施例，所提供的方法可以在基板上有暴露的金属层(如外露的铝层)下让集成电路基板(如集成电路晶片)产生凸起。可以采用铝层等金属层来提供丝焊触点，外露的输入/输出焊盘，熔丝和/或反射器。另外，在基板上可提供焊料凸起等导电凸起，以便与其它基板作电气和机械连接。在基板上形成凸起后提供外露金属层，则金属层的输入/输出焊盘可以在形成凸起后提供丝焊焊盘，且/或金属层的激光熔丝可以在形成凸起后用激光断开。
下面参照图1-4来讨论本发明的第一组实施例。如图1所示，集成电路基板21上可能有一个金属层23和一个钝化层25。集成电路基板21可以包括半导体基板(如硅、砷化镓、氮化镓、和/或碳化硅基板)，上面有电子器件(如晶体管、二极管、电阻、电容、和/或电感)。这里用到的基板一词可以是指上面包含许多集成电路器件的晶片，也可以是指上面包含单个集成电路器件的集成电路芯片。典型情况是，在单个晶片上加工一些集成电路器件后，从单个晶片切出许多芯片。在另一些场合下，基板一词可用来指印刷电路板等组装基板的另一层。
举例来说，金属层23可以用来把基板21的电子器件输入/输出焊盘用作后续丝焊的输入/输出焊盘。在另一种可能的场合，金属层23可提供一个熔丝(它可以通过机械方法或用激光切割)，为基板21上的多余电路提供耦合/去耦合。在另一种可能的方案中，金属层23可以提供一个用来电检测基板上的电路的焊盘。
钝化层25可以包含无机材料(如二氧化硅和/或氮化硅)和/或有机材料(如聚酰亚胺)。如图所示，钝化层25中的小孔可以让金属层23部分外露。更具体地说，可以把钝化层25做在金属层23上，然后有选择地除掉部分钝化层25以暴露部分金属层23。通过让部分金属层23外露，此金属层可以在以后被检测、切割、和/或用作丝焊焊盘。
如图2所示，采用溅射、蒸发、和/或化学气相淀积(CVD)等方法可以在钝化层25和金属层23的外露部分上形成第一阻挡层27(例如TiW、TiN和/或其组合)。在形成凸起下金属层29的后续步骤之前，可利用湿法和/或干法清洗操作清洗第一阻挡层27的外露部分。可以选择第一阻挡层27来提供凸起下金属层29和钝化层25之间的粘接；提供凸起下金属层29和基板21之间的信号电传输；及/或提供相对于金属层23的刻蚀选择。这样就可以把第一阻挡层27从金属层23上除掉而不会显著损坏金属层23。
接着在与基板21的金属层23相对的阻挡层27上形成导电凸起下金属层29。更具体地说，此导电凸起下金属层29可以是铜。可以在导电凸起下金属层29上形成一个掩模层31(如一层光致抗蚀剂和/或聚合物)，并在掩模层31内形成一个孔33来提供镀覆模板。更具体地说，掩模层31可以是一层光致抗蚀剂，后者利用光刻技术进行选择性曝光和显影以形成孔33。
然后，可以在被孔33暴露的部分导电凸起下金属层29上选择性地形成第二阻挡层32(如一层镍)和一种凸起材料35(如以锡为基础的焊料、金，和/或铜)。例如，可以让第二阻挡层32和凸起材料35与凸起下金属层29一起电镀，以提供镀覆电极和掩模31下面的电流通道。在另一种方案中，可以采用无电镀覆，这样在镀覆过程中就不需要掩模下面的电流通道。也可以采用其它的淀积技术。在形成第二阻挡层32和凸起材料35之后，可以利用干式和/或湿式化学处理等方法将掩模31剥离。
如图3所示，没有被凸起材料35和/或第二阻挡层32覆盖的部分导电凸起下金属层29可以除掉。更详细地说，部分导电凸起下金属层29可以采用刻蚀化学处理来清除，这时更多的是相对于第一阻挡层27来清除此导电凸起下金属层29。因而在清除这部分凸起下金属层29的同时，第一阻挡层27可以保护金属层23。当导电凸起下金属层29为铜和第一阻挡层27为钛钨(TiW)时，可以采用氢氧化铵来选择性地清除导电凸起下金属层29，而同时保存金属层23。
接下来可以采用刻蚀化学处理来清除未被凸起材料35、第二阻挡层32和/或剩余的凸起下金属层29部分覆盖的第一阻挡层27的部分，相对于金属层23来说该化学蚀刻处理优先清除第一阻挡层27。因而可以在不严重损害金属层23的同时将第一阻挡层27清除。当第一阻挡层27为钛钨和金属层23为铝时，可利用下面的混合物来清除第一阻挡层27的部分：
过氧化氢       10-20％；
硫代水杨酸     2-30   克/升；
硫酸钾         25-200 克/升；
苯并三唑       1-10   克/升；
水配料；
温度：         30-70  摄氏度；及
PH＜7。
然后将图3的结构加热，使得金属层(如铝层)暴露的同时凸起 材料35形成一个球(见图4)。例如。对于以锡为基础的焊料凸起材料，可以将凸起材料35熔化、回流和清洗，以提供如图4的凸起材料球35。对于金凸起材料，凸起材料35可以退火。在一种方案中，部分凸起下金属层29和阻挡层27可以在将凸起材料加热形成球之后被清除。在另一种方案中，可以把凸起材料35接合到相应的基板上而不首先形成球。
虽然图4没有表示出来，凸起材料35，第二阻挡层32，剩余的导电凸起下金属层29部分，和剩余的第一阻挡层27部分可以通过钝化层25内的孔和/或一条重新分配路径的导线与基板电气连接。利用一条重新分配路径的导线可将凸起材料35与远方的触点电气连接，这在美国专利5,892,179，6,329,608，和6,389,691等中已有讨论。这些专利都被整体引用于此作参考。
因而可以在金属层23暴露的同时，利用凸起材料35提供与另一个基板(例如另一个集成电路半导体器件和/或一块印刷电路板)的电气和/或机械连接。这样，在形成凸起材料35和/或将凸起材料35焊到另一基板之后，可以将金属层23燃烧、切割、检测、和/或丝焊。
下面参照图5-8讨论本发明的第二组实施例。如图5所示，集成电路基板121上可以有一个金属层123和一个互连层119，而且在金属层123，互连层119，和基板121上可提供一个钝化层125。金属层123和互连层119的图形可以从同一个金属层(如同一个铝层)作出。集成电路基板121可包括一个半导体基板(如硅、砷化镓、氮化镓、和/或碳化硅基板)，上面有一些电子器件(如晶体管、二极管、电阻、电容、和/或电感)。这里用到的基板一词可以是指上面包含许多集成电路器件的晶片，也可以是指上面包含单个集成电路器件的集成电路芯片。典型情况是，在单个晶片上加工一些集成电路器件后，从单个晶片切出许多芯片。在另一些场合下，基板一词可用来指印刷电路板等组装基板的另一层。
举例来说，金属层123可以用来把基板121的电子器件输入/输出焊盘用作后续丝焊的输入/输出焊盘。在一种可能的场合，金属层123可提供一个熔丝(它可以通过机械方法或用激光切割)，为基板121上的多余电路提供耦合/去耦合。在另一种可能的方案中，金属层123可以提供一个用来电检测基板上的电路的焊盘。
互联层119可通过一种凸起材料提供至下一级基板(如印刷电路板或集成电路器件)的电气和机械连接，下面将会对此作更详细的说明。金属层123和互联层119两者都可以包括铝。
钝化层125可以包含无机材料(如二氧化硅和/或氮化硅)和/或有机材料(如聚酰亚胺)。如图所示，钝化层125中的小孔可以让金属层123和互联层119部分外露。更具体地说，可以把钝化层125做在金属层123和互联层119上，然后有选择地除掉部分钝化层125以暴露部分金属层123和互联层119。通过让部分金属层123外露，此金属层可以在以后被检测、切割、和/或用作丝焊焊盘。
如图6所示，例如，采用溅射、蒸发、和/或化学气相淀积(CVD)等方法可以在钝化层125，金属层123的外露部分，和互联层119的外露部分上形成第一阻挡层127(例如TiW、TiN和/或其组合)。在形成凸起下金属层129的后续步骤之前，可利用湿法和/或干法清洗操作清洗第一阻挡层127的外露表面。可以选择第一阻挡层127来提供凸起下金属层129和钝化层125之间的粘接；提供凸起下金属层129和互联层119之间的粘接；提供凸起下金属层129和基板121之间的信号电传输；及/或提供相对于金属层123的刻蚀选择。这样就可以把第一阻挡层127从金属层123上除掉而不会显著损坏金属层123。
接着在与基板121相对的阻挡层127，金属层123，和互联层119上形成导电凸起下金属层129。更具体地说，此导电凸起下金属层129可以是铜。可以在导电凸起下金属层129上形成一个掩模层131(如一层光致抗蚀剂和/或聚合物)，并在掩模层131内形成一个孔133来提供镀覆模板，以暴露与互联层119相对的部分凸起下金属层129。掩模层131可以是一层光致抗蚀剂，后者利用光刻技术进行选择性曝光和显影以形成孔133。
然后，可以在被孔133暴露的部分导电凸起下金属层129上选择性地形成第二阻挡层132(如一层镍)和一种凸起材料135(如以锡为基础的焊料、金，和/或铜)。例如，可以让第二阻挡层132和凸起材料135与凸起下金属层129一起电镀，以提供镀覆电极和掩模131下面的电流通道。在一种方案中，可以采用无电镀覆，这样在镀覆过程中就不需要掩模下面的电流通道。也可以采用其它的淀积技术。在形成第二阻挡层132和凸起材料135之后，可以利用干式和/或湿式化学处理等方法将掩模131剥离。
如图7所示，没有被凸起材料135和/或第二阻挡层132覆盖的部分导电凸起下金属层129可以除掉。更详细地说，部分导电凸起下金属层129可以采用刻蚀化学处理来清除，这时更多的是相对于第一阻挡层127来清除此导电凸起下金属层129。因而在清除这部分凸起下金属层129的同时，第一阻挡层127可以保护金属层123。当导电凸起下金属层129为铜和第一阻挡层127为钛钨(TiW)时，可以采用氢氧化铵来选择性地清除导电凸起下金属层129，而同时保存金属层123。
接下来可以采用刻蚀化学处理来清除未被凸起材料135、第二阻挡层132和/或剩余的凸起下金属层129部分覆盖的第一阻挡层127的部分，相对于金属层123来说，该蚀刻化学处理优先清除第一阻挡层127。因而可以在不严重损害金属层123的同时将第一阻挡层127清除。当第一阻挡层127为钛钨和金属层123为铝时，可利用下面的混合物来清除第一阻挡层127：
过氧化氢    10-20％；
硫代水杨酸  2-30    克/升；
硫酸钾      25-200  克/升；
苯并三唑    1-10    克/升；
水配料；
温度：      30-70   摄氏度；及
PH＜7。
然后可将图7的结构加热，使得金属层(如铝层)暴露的同时凸起材料135形成一个球(见图8)。例如。对于以锡为基础的焊料凸起材料，可以将凸起材料135熔化，回流和清洗，以提供如图8的凸起材料球135。对于金凸起材料，凸起材料135可以退火。在一种方案中，部分凸起下金属层129和阻挡层127可以在将凸起材料加热形成球之后被清除。在另一种方案中，可以把凸起材料135焊到相应的基板上而不首先形成球。
虽然图8没有表示出来，凸起材料135，第二阻挡层132，剩余的导电凸起下金属层129部分，和剩余的第一阻挡层127部分，可以通过一条重新分配路径的导线与互联层119电气耦合，使得凸起材料135与互联层119偏移。
因而可以在金属层123暴露的同时，利用凸起材料135提供与另一个基板(例如另一个集成电路半导体器件和/或一块印刷电路板)的电气和/或机械耦合。这样，在形成凸起材料135和/或将凸起材料135焊到另一基板之后，可以将金属层123燃烧、切割、检测、和/或丝焊。
下面参照图9-12讨论本发明的第三组实施例。如图9所示，集成电路基板321的上面可以有一个金属层323和一个互连层319，而且在金属层323，互连层319，和基板321上可提供一个钝化层325。金属层323和互连层319的图形可以从同一个金属层(如同一个铝层)作出。集成电路基板321可包括一个半导体基板(如硅、砷化镓、氮化镓、和/或碳化硅基板)，上面有一些电子器件(如晶体管、二极管、电阻、电容、和/或电感)。这里用到的基板一词可以是指上面包含许多集成电路器件的晶片，也可以是指上面包含单个集成电路器件的集成电路芯片。典型情况是，在单个晶片上加工一些集成电路器件后，从单个晶片切出许多芯片。在另一些场合下，基板一词可用来指印刷电路板等组装基板的另一层。
举例来说，金属层323可以用来把基板321的电子器件输入/输出焊盘用作后续丝焊的输入/输出焊盘。在一种可能的场合，金属层323可提供一个熔丝(它可以通过机械方法或用激光切割)，为基板321上的多余电路提供耦合/去耦合。在另一种可能的方案中，金属层323可以提供一个用来电检测基板上的电路的焊盘。
互联层319可通过一种凸起材料提供至下一级基板(如印刷电路板或集成电路器件)的电气和机械连接，这在下面会详细讨论。金属层323和互联层319两者都可以包括铝。
钝化层325可以包含无机材料(如二氧化硅和/或氮化硅)和/或有机材料(如聚酰亚胺)。如图所示，钝化层325中的小孔可以让金属层323和互联层319部分外露。更具体地说，可以把钝化层325做在金属层323和互联层319上，然后有选择地除掉部分钝化层325以暴露部分金属层323和互联层319。通过让部分金属层323外露，金属层可以在以后被检测、切割、和/或用作丝焊焊盘。
如图10所示，采用溅射、蒸发、和/或化学气相淀积(CVD)等方法可以在钝化层125，金属层123，和互联层319的外露部分上形成第一阻挡层327(例如TiW、TiN和/或其合)。在形成凸起下金属层329的后续步骤之前，可利用湿法和/或干法清洗操作清洗第一阻挡层327的外露部分。可以选择第一阻挡层327来提供凸起下金属层329和钝化层325之间的粘接；提供凸起下金属层329和互联层319之间的粘接；提供凸起下金属层329和基板321之间的信号电传输；及/或提供相对于金属层323的刻蚀选择。这样就可以把第一阻挡层327从金属层323上除掉而不会显著损坏金属层323。
接着在与基板321的金属层323相对的阻挡层327上形成导电凸起下金属层329。更具体地说，此导电凸起下金属层329可以是铜。除此而外，可以在对着基板的凸起下金属层329上形成一个屏障层330。此屏障层330可以用铬一类的材料来做，它不会在回流过程中被后来形成的凸起材料打湿。
可以在导电凸起下金属层329上形成一个掩模层331(如一层光致抗蚀剂和/或聚合物)，并在掩模层331内形成一个孔333来提供镀覆模板，使与互连层319相对的那部分凸起下金属层329外露。掩模层331可以是一层光致抗蚀剂，后者利用光刻技术进行选择性曝光和显影以形成孔333。在形成孔333后，透过孔333暴露的部分屏障层330可以除掉，以暴露部分凸起下金属层329。
当从基板321垂直看去(也就是从图10所示方向内基板321的上方看去)，穿过掩模层331的孔333可能有一个拉长部分和一个比较宽的部分。更详细地说，孔333的较宽部分可以与互连层319偏移，而孔333的拉长部分可以从较宽部分伸至与互连层319相邻。举例来说，孔333可以是一个钥匙孔形状，其较宽(即圆形)部分与互连层319偏移，而拉长部分伸至与互连层319相邻。
然后，可以在被孔333暴露的部分导电凸起下金属层329上选择性地形成第二阻挡层332(如一层镍)和一种凸起材料335(如以锡为基础的焊料、金，和/或铜)。例如，可以让第二阻挡层332和凸起材料335与凸起下金属层329一起电镀，以提供镀覆电极和掩模331下面的电流通道。在一种方案中，可以采用无电镀覆，这样在镀覆过程中就不需要掩模下面的电流通道。也可以采用其它的淀积技术。在形成第二阻挡层332和凸起材料335之后，可以利用干式和/或湿式化学处理等方法将掩模331剥离。因而，第二阻挡层332和凸起材料335可以有一些增宽部分，它们与互连层319及位于增宽部分和互连层319之间的拉长部分隔开。如图11所示，掩模331可以取出。
如图12所示，凸起材料335可能要经受一次回流过程。由于凸起材料335的增宽和拉长部分在曲率半径上的差别，内部压力可能将凸起材料从拉长部分推到增宽部分。因此，比较薄的部分335b可能保持在拉长部分，而比较厚的部分335a可能形成在增宽部分处。另外，屏障层330在回流过程中可能把凸起材料335限定在增宽和拉长部分。
没有被凸起材料335(包括比较厚和薄的部分335a-b)和/或第二阻挡层332覆盖的部分导电凸起下金属层329可以除掉。更详细地说，部分导电凸起下金属层329可以采用干式化学处理来清除，这时更多的是相对于第一阻挡层327来清除此导电凸起下金属层329。因而在清除这部分凸起下金属层329的同时，第一阻挡层327可以保护金属层323。当导电凸起下金属层329为铜和第一阻挡层327为钛钨(TiW)时，可以采用氢氧化铵来选择性地清除导电凸起下金属层329，而同时保存金属层323。
接下来可以采用刻蚀化学处理清除未被凸起材料335、第二阻挡层332和/或剩余的凸起下金属层329部分覆盖的第一阻挡层327的部分，相对于金属层323来说，该蚀刻化学处理优选清除第一阻挡层327。因而可以在不严重损害金属层323的同时将第一阻挡层327清除。当第一阻挡层327为钛钨和金属层323为铝时，可利用下面的混合物来清除第一阻挡层327：
过氧化氢    10-20％；
硫代水杨酸  2-30    克/升；
硫酸钾      25-200  克/升；
苯并三唑    1-10    克/升；
水配料；
温度：      30-70   摄氏度；及
PH＜7。
重新分配路径的导线在例如美国专利5,892,179，6,329,608，6,389,691等中已有讨论。它们都被整体引用于此作参考。
在一种替代方案中，未被图11中第二阻挡层332和/或凸起材料335覆盖的凸起下金属层327和第一阻挡层329在回流凸起材料335之前可以清除。因而，可以不用屏障层330，且可利用不被凸起材料打湿的钝化层325来限定凸起材料335的流动。在清除了凸起下金属层329和第一阻挡层327部分之后，可以回流凸起材料335，使得在拉长部分形成较薄的层335b，而在增宽部分上形成较厚的层335a，如图12所示。
例如，对于以锡为基础的凸起材料，可以将凸起材料335熔化、回流和清洗，以提供如图12的凸起材料球335。对于金凸起材料，凸起材料335可以退火。
如图12所示，可以形成一个凸起材料球335，且凸起材料335的球(即较厚的部分335a)可以通过一条再分配路径的导线(由第一阻挡层327的拉长部分，凸起下金属层329，和/或凸起材料335的较薄部分335b组成)与互连层319电气相连。此外，金属层323(如铝层)可以外露，如图12所示。
因而，可以在金属层323暴露的同时，利用凸起材料335提供与另一个基板(例如另一个集成电路半导体器件和/或一块印刷电路板)的电气和/或机械耦合。这样，在形成凸起材料335和/或将凸起材料335焊到另一基板之后，可以将金属层323燃烧、切割、检测、和/或丝焊。
下面参照图13-14讨论本发明的第四组实施例。如图13所示，集成电路基板421的上面可以有一个第一和第二金属层423a-b，而且在金属层423a-b和基板421上可提供一个第一钝化层425a。金属层423a-b的图形可以从同一个金属层(如同一个铝层)作出。集成电路基板421可包括一个半导体基板(如硅、砷化镓、氮化镓、和/或碳化硅基板)，上面有一些电子器件(如晶体管、二极管、电阻、电容、和/或电感)。这里用到的基板一词可以是指上面包含许多集成电路器件的晶片，也可以是指上面包含单个集成电路器件的集成电路芯片。典型情况是，在单个晶片上加工一些集成电路器件后，从单个晶片切出许多芯片。在另一些场合下，基板一词可用来指印刷电路板等组装基板的另一层。
举例来说，金属层423a可以为基板421的电子器件提供输入/输出焊盘，将来用作后续丝焊的输入/输出焊盘。在一种可能的场合，金属层423可提供一个熔丝(它可以通过机械方法或用激光切割)，为基板421上的多余电路提供耦合/去耦合。在另一种可能的方案中，金属层423可以提供一个用来电检测基板上的电路的焊盘。金属层423b可以为基板421的电子器件提供输入/输出焊盘。
两个金属层423a-b都可以包括铝。
第一钝化层425a可以包含无机材料(如二氧化硅和/或氮化硅)和/或有机材料(如聚酰亚胺)。如图所示，第一钝化层425a中的小孔可以让金属层423a-b部分外露。更具体地说，可以把第一钝化层425a做在金属层423a-b上，然后有选择地除掉部分第一钝化层425a以暴露部分金属层423a-b。通过让部分金属层423a外露，金属层423a可以在以后被检测、切割、和/或用作丝焊焊盘。
然后可以把一个互连层419形成在第一钝化层425a和部分第二金属层423b上。更详细地说，互连层419可以从第二金属层423b的外露部分延伸，为以后形成的与金属层423b偏移的凸起材料提供电连接。金属层423a-b和互连层419两者都可能包括铝。
此外，第二钝化层425b可以形成在互连层419上、第一钝化层425a上，第一金属层423a的暴露部分上。然后在第二钝化层425b内形成一些孔，以暴露互连层419和第一金属层423a的一部分。第二钝化层425b可包含一种无机材料(如二氧化硅和/或氮化硅)及/或一种有机材料(如聚酰亚胺)。互连层419可通过凸起材料提供至下一级基板(如印刷电路板或集成电路器件)的电气和机械连接，下面将会对此作更详细的说明。
采用溅射、蒸发、和/或化学气相淀积(CVD)等方法可以在第二钝化层425b，和互连层419的外露部分，第一钝化层425a，及第一金属层423a上形成第一阻挡层427(例如TiW、TiN和/或其组合)。在形成凸起下金属层429的后续步骤之前，可利用湿法和/或干法清洗操作清洗第一阻挡层427的外露表面。可以选择第一阻挡层427来提供凸起下金属层429和钝化层425a及/或425b之间的粘接；提供凸起下金属层429和互连层419之间的粘接；提供凸起下金属层429和基板421之间的信号电传输；及/或提供相对于第一金属层423a的刻蚀选择。这样就可以把第一阻挡层427从第一金属层423a上除掉而不会显著损坏金属层423a。
接着在与基板421的金属层423相对的阻挡层427，第一金属层423a，和互连层419上形成导电凸起下金属层429。更具体地说，此导电凸起下金属层429可以是铜。可以在导电凸起下金属层429上形成一个掩模层431(如一层光致抗蚀剂和/或聚合物)，并在掩模层431内形成一个孔433来提供镀覆模板，使偏移互连层419的凸起下金属层429部分外露。更具体地说，掩模层431可以是一层光致抗蚀剂，后者利用光刻技术进行选择性曝光和显影以形成孔433。
然后，可以在被孔433暴露的部分导电凸起下金属层429上选择性地形成第二阻挡层432(如一层镍)和一种凸起材料435(如以锡为基础的焊料、金，和/或铜)。例如，可以让第二阻挡层432和凸起材料435与凸起下金属层429一起电镀，以提供镀覆电极和掩模431下面的电流通道。在一种方案中，可以采用无电镀覆，这样在镀覆过程中就不需要掩模下面的电流通道。也可以采用其它的淀积技术。
在形成第二阻挡层432和凸起材料435之后，可以利用干式和/或湿式化学处理等方法将掩模431剥离。如图14所示，没有被凸起材料435和/或第二阻挡层432覆盖的部分导电凸起下金属层429可以除掉。更详细地说，部分导电凸起下金属层429可以采用刻蚀化学处理来清除，这时更多的是相对于第一阻挡层427来清除此导电凸起下金属层429。因而在清除这部分凸起下金属层429的同时，第一阻挡层427可以保护第一金属层423a。当导电凸起下金属层429为铜和第一阻挡层427为钛钨(TiW)时，可以采用氢氧化铵来选择性地清除导电凸起下金属层429，而同时保存第一金属层423a。
接下来可以采用刻蚀化学处理清除未被凸起材料435、第二阻挡层432和/或剩余的凸起下金属层429部分覆盖的第一阻挡层427的部分，相对于第一金属层423a，该蚀刻化学处理优先清除第一阻挡层427。因而可以在不严重损害第一金属层423a的同时将第一阻挡层427清除。当第一阻挡层427为钛钨和第一金属层423a为铝时，可利用下面的混合物来清除第一阻挡层427：
过氧化氢    10-20％；
硫代水杨酸  2-30   克/升；
硫酸钾      25-200 克/升；
苯并三唑    1-10   克/升；
水配料；
温度：      30-70  摄氏度；及
PH＜7。
然后将图14的结构加热，使得第一金属层(如铝层)423a暴露的同时凸起材料435形成一个球。对于以锡为基础的凸起材料，可以将凸起材料435熔化、回流和清洗，以提供凸起材料球435。对于金凸起材料，该凸起材料435可以退火。在一种方案中，可以把凸起材料435接合到相应的基板上而不首先形成球。
因而可以在金属层423a暴露的同时，利用凸起材料435提供与另一个基板(例如另一个集成电路半导体器件和/或一块印刷电路板)的电气和/或机械耦合。这样，在形成凸起材料435和/或将凸起材料435接合到另一基板之后，可以将第一金属层423a燃烧、切割、检测和/或丝焊。
图15-17表示按本发明另一些实施例的集成电路器件组件。图15的集成电路器件可包含一个基板和一个钝化层625，钝化层内有一些孔633，每个孔暴露一部分相应的金属层623(如铝层)。图15的器件在各支持结构651上还包含一些凸起635。这样我们就能按本发明的各实施例提供图15的集成电路器件，这些实施例已在上面参照图1-4，图5-8，图9-12，及/或图13-14讨论过。
举例来说，每个支持结构651可包含一个第一阻挡层(如一层TiW、TiN，及/或其组合)，一个在第一阻挡层上的凸起下金属层(如一层铜)，和一个第二阻挡层(如一层镍)。每个凸起可以是一个以锡为基础的焊料凸起，一个金凸起，和/或一个铜凸起。另外，一个或几个凸起635可以处在与基板621的输入/输出焊盘相对的支持结构651上，如上面对图5-8所述。在一种替代方案中，一个或几个凸起635可以与基板621的相应输入/输出焊盘电气连接且与它偏移，如上面对图9-12和图13-14所述。此外，穿过钝化层625内的孔633外露的每个金属层623可以按上面对图1-4，图5-8，图9-12，和/或图13-14所述那样来提供。例如，钝化层625可以包含一种无机材料(二氧化硅和/或氮化硅)和/或有机材料(如聚酯亚胺)。
如图16所示，可提供一个包含基板711和焊接焊盘715的第二电子器件与图15中的器件相耦合。图16的器件可以是一个半导体集成电路器件，其中包含一些电子电路。此外，焊接焊盘715可与图15中各凸起635相对应以便与之相焊接。在一种替代方案中，除了图15的凸起635或者代替它，可以在焊接焊盘715上提供一些凸起。
如图17所示，基板711的焊接焊盘715可与相应的凸起635相焊接，使基板621和711在电气和机械上相连。另外，在提供凸起635和用它焊接基板711之后金属层723(如铝层)可以外露。这样在形成凸起635和/或将它焊接到第二基板711之后，就可以将金属层623燃烧、切割、检测、和/或丝焊。例如，可利用激光燃烧和/或机械切割一个或几个金属层633，以提供基板621内的多余和/或出错电路的耦合和/或去耦合。在一种替代方案中，可以检测一个或几个金属层635以测试基板621内的电路。在另一种替代方案中，可以将一个或几个金属层635丝焊，以便为基板621和另一个电子基板和/或器件内的电路提供电气耦合。
以上各附图和说明涉及到本发明的一些典型的优选实施例，虽然采用了一些专门术语，但只是用于一般的描述而并不表明对本发明的限制，本发明的范围将由下面的权利要求书设定。

Claims (49)

1.一种在上面有金属层的基板上形成凸起的方法，包括：
在包含金属层的基板上形成阻挡层；
在阻挡层上形成导电凸起，其中阻挡层处在导电凸起和基板之间，且导电凸起与金属层有偏移；及
在形成导电凸起之后，从金属层上去除至少一些阻挡层，从而使金属层外露，同时保留导电凸起和基板之间的一部分阻挡层。
2.如权利要求1所述的方法，其中基板包括集成电路基板。
3.如权利要求1所述的方法，其中金属层包括铝层。
4.如权利要求1所述的方法，其中阻挡层包括TiW层。
5.如权利要求1所述的方法，其中金属层、阻挡层和导电凸起都包括不同的材料。
6.如权利要求1所述的方法，还包括：
在形成导电凸起之前，在阻挡层上形成导电凸起下金属层；及
在清除阻挡层之前，从与金属层相对的阻挡层清除导电凸起下金属层，同时保留导电凸起和基板之间的一部分导电凸起下金属层。
7.如权利要求6所述的方法，其中导电凸起下金属层包括铜。
8.如权利要求6所述的方法，其中导电凸起下金属层和阻挡层包括不同的材料。
9.如权利要求1所述的方法，还包括：
在形成导电凸起之前，在凸起下金属层上形成第二阻挡层，其中第二阻挡层和凸起下金属层包括不同的材料，且其中第二阻挡层处在导电凸起和导电凸起下金属层之间。
10.如权利要求9所述的方法，其中第二阻挡层包括镍。
11.如权利要求10所述的方法，其中凸起下金属层包括铜。
12.如权利要求9所述的方法，其中形成第二阻挡层包括选择性地在一部分凸起下金属层上形成第二阻挡层，其中第二阻挡层与金属层偏移。
13.如权利要求12所述的方法，其中形成导电凸起包括在与金属层偏移的第二阻挡层上选择性地形成导电凸起。
14.如权利要求13所述的方法，其中选择性地形成第二阻挡层和选择性地形成导电凸起，包括利用相同掩模选择性地形成第二阻挡层和导电凸起。
15.如权利要求1所述的方法，其中导电凸起包括焊料、金、和/或铜中的至少一种。
16.如权利要求1所述的方法，其中形成导电凸起包括在与金属层偏移的阻挡层上选择性地镀覆凸起。
17.如权利要求1所述的方法，其中集成电路基板上包含输入/输出焊盘，阻挡层是形成在包含金属层和输入/输出焊盘的基板上，且导电凸起形成在与输入/输出焊盘相对的阻挡层上。
18.如权利要求17所述的方法，其中金属层和凸起两者都包括铝。
19.如权利要求1所述的方法，其中基板上包含输入/输出焊盘，阻挡层是形成在包含金属层和输入/输出焊盘的基板上，且从金属层清除阻挡层之后导电凸起与输入/输出焊盘电连接。
20.如权利要求19所述的方法，其中金属层和输入/输出焊盘两者都包括铝。
21.如权利要求19所述的方法，其中导电凸起是形成在与输入/输出焊盘相反的阻挡层上。
22.如权利要求19所述的方法，其中导电凸起与输入/输出焊盘有偏移。
23.如权利要求1所述的方法，还包括：
在从金属层清除阻挡层之后，将第二基板接合到导电凸起上。
24.一种电子器件，包括：
上面有外露金属层的基板；
在基板上的阻挡层，它与该外露金属层有偏移；及
处在阻挡层上的导电凸起，其中阻挡层处在导电凸起和基板之间，导电凸起与金属层有偏移，且阻挡层、导电凸起和金属层都包含不同的导电材料。
25.如权利要求24所述的电子器件，其中该电子器件包括集成电路器件，且基板包括集成电路基板。
26.如权利要求24所述的电子器件，其中阻挡层包含钛钨。
27.如权利要求25所述的电子器件，其中外露的金属层包含铝。
28.如权利要求25所述的电子器件，其中导电凸起包括焊料、金和/或铜中的至少一种。
29.如权利要求24所述的电子器件，还包括导电凸起下金属层，它处在阻挡层和导电凸起之间。
30.如权利要求24所述的电子器件，还包括与导电凸起接合的第二基板。
31.如权利要求24所述的电子器件，还包括处在集成电路基板上的输入/输出焊盘，其中阻挡层和导电凸起与输入/输出焊盘电连接。
32.如权利要求31所述的电子器件，其中输入/输出焊盘和金属层都包含铝。
33.如权利要求31所述的电子器件，其中导电凸起处在与输入/输出焊盘相对的阻挡层上。
34.如权利要求31所述的电子器件，其中导电凸起与输入/输出焊盘有偏移。
35.如权利要求25所述的电子器件，还包括：处在阻挡层和导电凸起之间的凸起下金属层，其中该凸起下金属层和阻挡层包含不同的材料。
36.一种在电子器件上形成凸起的方法，所述电子器件包含基板，基板上面具有外露金属层，该方法包括：
在基板上形成与外露金属层偏移的阻挡层；及
在阻挡层上形成导电凸起，其中阻挡层处在导电凸起和基板之间，导电凸起与金属层有偏移，且阻挡层，导电凸起，和金属层都包含不同的导电材料。
37.如权利要求36所述的方法，其中电子器件包括集成电路器件，且基板包括集成电路基板。
38.如权利要求36所述的方法，其中阻挡层包含钛钨。
39.如权利要求38所述的方法，其中外露金属层包含铝。
40.如权利要求38所述的方法，其中导电凸起包括焊料、金和/或铜中的至少一种。
41.如权利要求36所述的方法，还包括：
在阻挡层和导电凸起之间形成导电凸起下金属层。
42.如权利要求36所述的方法，还包括：
将第二基板接合到导电凸起上。
43.如权利要求36所述的方法，其中集成电路基板上面包括输入/输出焊盘，且阻挡层和导电凸起电连接至输入/输出焊盘。
44.如权利要求43所述的方法，其中输入/输出焊盘和金属层都包括铝。
45.如权利要求43所述的方法，其中导电凸起处在与输入/输出焊盘相对的阻挡层上。
46.如权利要求43所述的方法，其中导电凸起与输入/输出焊盘有偏移。
47.如权利要求36所述的方法，还包括：
处在阻挡层和导电凸起之间的凸起下金属层，其中该凸起下金属层和阻挡层包含不同的材料。
48.一种在上面有金属层的集成电路基板上形成凸起的方法，包括：
在包含金属层的基板上形成阻挡层；
在该阻挡层上形成导电凸起，其中阻挡层处在此导电凸起和基板之间，且导电凸起与金属层有横向偏移；及
在形成导电凸起后，从金属层清除该阻挡层，从而使金属层外露，而同时保持导电凸起和基板之间的一部分阻挡层。
49.一种集成电路器件，包括：
集成电路基板；
处在该集成电路基板上的外露金属层；
处在该集成电路基板上的阻挡层，它与外露金属层有偏移；及
处在该阻挡层上的导电凸起，其中阻挡层处于导电凸起和基板之间，且导电凸起远离金属层。
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Application Number Title Priority Date Filing Date
CNA2004800104255A Pending CN1784775A (zh) 2003-02-18 2004-02-17 在集成电路基板上选择性地形成凸起的方法及相关的结构

Country Status (7)

Country Link
US (2) US7081404B2 (zh)
EP (1) EP1595283A2 (zh)
JP (1) JP2006518115A (zh)
KR (1) KR20050105223A (zh)
CN (1) CN1784775A (zh)
TW (2) TWI225899B (zh)
WO (1) WO2004075265A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101796622B (zh) * 2007-09-04 2011-12-28 京瓷株式会社 半导体元件、其制造方法及实装其的实装构造体
US8164188B2 (en) 2006-06-08 2012-04-24 International Business Machines Corporation Methods of forming solder connections and structure thereof
CN102903690A (zh) * 2011-07-29 2013-01-30 台湾积体电路制造股份有限公司 在半导体器件和封装组件中的凸块结构
CN106409798A (zh) * 2015-07-27 2017-02-15 英飞凌科技股份有限公司 半导体器件和用于制造半导体器件的方法
CN108710011A (zh) * 2018-08-02 2018-10-26 上海泽丰半导体科技有限公司 一种探针卡

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244671B2 (en) * 2003-07-25 2007-07-17 Unitive International Limited Methods of forming conductive structures including titanium-tungsten base layers and related structures
TWI223425B (en) * 2003-09-23 2004-11-01 Advanced Semiconductor Eng Method for mounting passive component on wafer
KR20060063778A (ko) * 2003-10-03 2006-06-12 신꼬오덴기 고교 가부시키가이샤 배선 기판의 패드 구조 및 배선 기판
US20050085062A1 (en) * 2003-10-15 2005-04-21 Semitool, Inc. Processes and tools for forming lead-free alloy solder precursors
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
US7005370B2 (en) * 2004-05-13 2006-02-28 St Assembly Test Services Ltd. Method of manufacturing different bond pads on the same substrate of an integrated circuit package
JP2005350911A (ja) 2004-06-09 2005-12-22 Komatsu Ltd 作業車両
DE102004047730B4 (de) * 2004-09-30 2017-06-22 Advanced Micro Devices, Inc. Ein Verfahren zum Dünnen von Halbleitersubstraten zur Herstellung von dünnen Halbleiterplättchen
US7410824B2 (en) * 2004-12-09 2008-08-12 Stats Chippac Ltd. Method for solder bumping, and solder-bumping structures produced thereby
US20060147683A1 (en) * 2004-12-30 2006-07-06 Harima Chemicals, Inc. Flux for soldering and circuit board
US7241678B2 (en) 2005-01-06 2007-07-10 United Microelectronics Corp. Integrated die bumping process
US7381634B2 (en) * 2005-04-13 2008-06-03 Stats Chippac Ltd. Integrated circuit system for bonding
DE102005035772A1 (de) * 2005-07-29 2007-02-01 Advanced Micro Devices, Inc., Sunnyvale Technik zum effizienten Strukturieren einer Höckerunterseitenmetallisierungsschicht unter Anwendung eines Trockenätzprozesses
US7705385B2 (en) * 2005-09-12 2010-04-27 International Business Machines Corporation Selective deposition of germanium spacers on nitride
KR100742376B1 (ko) * 2005-09-30 2007-07-24 삼성에스디아이 주식회사 패드부 및 그 제조 방법
TW200733270A (en) * 2005-10-19 2007-09-01 Koninkl Philips Electronics Nv Redistribution layer for wafer-level chip scale package and method therefor
JP2007115957A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置及びその製造方法
JP2007115958A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
US8076779B2 (en) * 2005-11-08 2011-12-13 Lsi Corporation Reduction of macro level stresses in copper/low-K wafers
US7378339B2 (en) * 2006-03-30 2008-05-27 Freescale Semiconductor, Inc. Barrier for use in 3-D integration of circuits
US8440272B2 (en) * 2006-12-04 2013-05-14 Megica Corporation Method for forming post passivation Au layer with clean surface
US8124490B2 (en) * 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
TWI337386B (en) * 2007-02-16 2011-02-11 Chipmos Technologies Inc Semiconductor device and method for forming packaging conductive structure of the semiconductor device
US7682959B2 (en) 2007-03-21 2010-03-23 Stats Chippac, Ltd. Method of forming solder bump on high topography plated Cu
US8293587B2 (en) * 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US7935408B2 (en) * 2007-10-26 2011-05-03 International Business Machines Corporation Substrate anchor structure and method
DE102007057689A1 (de) 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Chipgebiet, das für eine aluminiumfreie Lothöckerverbindung gestaltet ist, und eine Teststruktur, die für eine aluminiumfreie Drahtverbindung gestaltet ist
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
DE102008026839A1 (de) * 2007-12-20 2009-07-02 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Bauelements in Dünnschichttechnik
KR101479512B1 (ko) * 2008-01-22 2015-01-08 삼성전자주식회사 반도체 패키지의 제조방법
FR2931586B1 (fr) 2008-05-22 2010-08-13 St Microelectronics Grenoble Procede de fabrication et de test d'un circuit electronique integre
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
TWI478303B (zh) 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
JP5962522B2 (ja) * 2012-03-22 2016-08-03 日亜化学工業株式会社 半導体レーザ装置
US8710656B2 (en) 2012-07-20 2014-04-29 International Business Machines Corporation Redistribution layer (RDL) with variable offset bumps
US9706655B2 (en) * 2013-07-09 2017-07-11 Oleson Convergent Solutions Llc Packaging for high power integrated circuits and infrared emitter arrays
US10236265B2 (en) 2014-07-28 2019-03-19 Infineon Technologies Ag Semiconductor chip and method for forming a chip pad
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
DE102016104788B4 (de) * 2016-03-15 2019-06-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Metalladhäsions- und Barrierestruktur und Verfahren zum Herstellen einer Halbleitervorrichtung
US9799618B1 (en) * 2016-10-12 2017-10-24 International Business Machines Corporation Mixed UBM and mixed pitch on a single die
US10515874B2 (en) 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11508704B2 (en) * 2019-12-17 2022-11-22 Seoul Viosys Co., Ltd. Method of repairing light emitting device and display panel having repaired light emitting device
US11545453B2 (en) * 2021-04-19 2023-01-03 Nanya Technology Corporation Semiconductor device with barrier layer and method for fabricating the same

Family Cites Families (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2739053A (en) * 1951-05-07 1956-03-20 Monsanto Chemicals Dust-free herbicidal composition and method of making same
US3259814A (en) * 1955-05-20 1966-07-05 Rca Corp Power semiconductor assembly including heat dispersing means
DE1182353C2 (de) * 1961-03-29 1973-01-11 Siemens Ag Verfahren zum Herstellen eines Halbleiter-bauelements, wie Halbleiterstromtor oder Flaechentransistor, mit einer hochohmigen n-Zone zwischen zwei p-Zonen im Halbleiter-koerper
US3105869A (en) 1962-03-23 1963-10-01 Hughes Aircraft Co Electrical connection of microminiature circuit wafers
US3244947A (en) * 1962-06-15 1966-04-05 Slater Electric Inc Semi-conductor diode and manufacture thereof
US3274458A (en) 1964-04-02 1966-09-20 Int Rectifier Corp Extremely high voltage silicon device
US3458925A (en) 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
DE1614928A1 (de) * 1966-07-19 1970-12-23 Solitron Devices Verfahren zur Kontaktierung von Halbleiter-Bauelementen
DE1764096A1 (de) * 1967-04-04 1971-05-27 Marconi Co Ltd Oberflaechen-Feldeffekt-Transistor
US3461357A (en) 1967-09-15 1969-08-12 Ibm Multilevel terminal metallurgy for semiconductor devices
FR1580815A (zh) * 1967-10-27 1969-09-12
NL159822B (nl) * 1969-01-02 1979-03-15 Philips Nv Halfgeleiderinrichting.
US3871015A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform connector joints
US3625837A (en) 1969-09-18 1971-12-07 Singer Co Electroplating solder-bump connectors on microcircuits
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
DE2044494B2 (de) 1970-09-08 1972-01-13 Siemens AG, 1000 Berlin u 8000 München Anschlussflaechen zum anloeten von halbleiterbausteinen in flip chip technik
US3760238A (en) 1972-02-28 1973-09-18 Microsystems Int Ltd Fabrication of beam leads
JPS49135749U (zh) 1973-03-24 1974-11-21
US4113578A (en) 1973-05-31 1978-09-12 Honeywell Inc. Microcircuit device metallization
US3839727A (en) 1973-06-25 1974-10-01 Ibm Semiconductor chip to substrate solder bond using a locally dispersed, ternary intermetallic compound
US3897871A (en) 1973-07-26 1975-08-05 Lilly Co Eli Print album storage case insert
US3959577A (en) * 1974-06-10 1976-05-25 Westinghouse Electric Corporation Hermetic seals for insulating-casing structures
US4113587A (en) 1974-08-05 1978-09-12 Agency Of Industrial Science And Technology Method for electrochemical machining
US3986255A (en) 1974-11-29 1976-10-19 Itek Corporation Process for electrically interconnecting chips with substrates employing gold alloy bumps and magnetic materials therein
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US3993123A (en) 1975-10-28 1976-11-23 International Business Machines Corporation Gas encapsulated cooling module
US4257905A (en) * 1977-09-06 1981-03-24 The United States Of America As Represented By The United States Department Of Energy Gaseous insulators for high voltage electrical equipment
JPS5459080A (en) * 1977-10-19 1979-05-12 Nec Corp Semiconductor device
US4168480A (en) 1978-02-13 1979-09-18 Torr Laboratories, Inc. Relay assembly
US4266282A (en) 1979-03-12 1981-05-05 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4268282A (en) * 1979-11-19 1981-05-19 Riverwood Enterprises & Manufacturing, Ltd. Work bench with self-contained air cleaner
US4273859A (en) * 1979-12-31 1981-06-16 Honeywell Information Systems Inc. Method of forming solder bump terminals on semiconductor elements
US4473263A (en) 1981-01-21 1984-09-25 Sunstein Drew E Circuit board mounting device and associated components
US4382517A (en) * 1981-02-20 1983-05-10 Metropolitan Wire Corporation Panels for holding printed circuit boards
US4505029A (en) * 1981-03-23 1985-03-19 General Electric Company Semiconductor device with built-up low resistance contact
US4449580A (en) * 1981-06-30 1984-05-22 International Business Machines Corporation Vertical wall elevated pressure heat dissipation system
JPS58146827A (ja) * 1982-02-25 1983-09-01 Fuji Electric Co Ltd 半導体式圧力センサ
CH664040A5 (de) * 1982-07-19 1988-01-29 Bbc Brown Boveri & Cie Druckgasisolierter stromwandler.
JPS602011A (ja) * 1983-06-14 1985-01-08 三菱電機株式会社 ガス絶縁電気装置
US4532576A (en) * 1983-08-29 1985-07-30 Gte Automatic Electric Incorporated Printed wiring board file and method of utilizing the same
US4545610A (en) 1983-11-25 1985-10-08 International Business Machines Corporation Method for forming elongated solder connections between a semiconductor device and a supporting substrate
JPS6187396A (ja) * 1984-10-05 1986-05-02 株式会社日立製作所 電子回路装置とその製造方法
US4661375A (en) * 1985-04-22 1987-04-28 At&T Technologies, Inc. Method for increasing the height of solder bumps
US4783722A (en) 1985-07-16 1988-11-08 Nippon Telegraph And Telephone Corporation Interboard connection terminal and method of manufacturing the same
FR2588121B1 (fr) * 1985-10-02 1990-02-23 Bull Sa Procede et dispositif de soudage d'elements sur les plots correspondants d'une plaquette telle que notamment une plaquette de circuits integres de haute densite
US4657146A (en) * 1985-11-06 1987-04-14 Richard Walters Adjustable printed circuit board rack for supporting printed circuit boards in a horizontal or a vertical position
US4878611A (en) 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US4763829A (en) 1986-06-04 1988-08-16 American Telephone And Telegraph Company, At&T Bell Laboratories Soldering of electronic components
DE3684602D1 (de) * 1986-10-08 1992-04-30 Ibm Verfahren zum herstellen von loetkontakten fuer ein keramisches modul ohne steckerstifte.
US4752027A (en) * 1987-02-20 1988-06-21 Hewlett-Packard Company Method and apparatus for solder bumping of printed circuit boards
JP2544396B2 (ja) * 1987-08-25 1996-10-16 株式会社日立製作所 半導体集積回路装置の製造方法
JPS6461934A (en) 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
US4855809A (en) 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
US4897508A (en) * 1988-02-10 1990-01-30 Olin Corporation Metal electronic package
JPH01214141A (ja) 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
US5227664A (en) * 1988-02-26 1993-07-13 Hitachi, Ltd. Semiconductor device having particular mounting arrangement
US5022580A (en) * 1988-03-16 1991-06-11 Plessey Overseas Limited Vernier structure for flip chip bonded devices
US4817850A (en) * 1988-03-28 1989-04-04 Hughes Aircraft Company Repairable flip-chip bumping
US4840302A (en) * 1988-04-15 1989-06-20 International Business Machines Corporation Chromium-titanium alloy
US4893403A (en) * 1988-04-15 1990-01-16 Hewlett-Packard Company Chip alignment method
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
US4950623A (en) 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps
CA2002213C (en) * 1988-11-10 1999-03-30 Iwona Turlik High performance integrated circuit chip package and method of making same
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
US4940181A (en) * 1989-04-06 1990-07-10 Motorola, Inc. Pad grid array for receiving a solder bumped chip carrier
US4962058A (en) 1989-04-14 1990-10-09 International Business Machines Corporation Process for fabricating multi-level integrated circuit wiring structure from a single metal deposit
US5048747A (en) 1989-06-27 1991-09-17 At&T Bell Laboratories Solder assembly of components
JPH0357230A (ja) 1989-07-25 1991-03-12 Mitsubishi Electric Corp 半導体基板と支持板とのロウ付け方法
US5135155A (en) 1989-08-25 1992-08-04 International Business Machines Corporation Thermocompression bonding in integrated circuit packaging
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
US5019943A (en) * 1990-02-14 1991-05-28 Unisys Corporation High density chip stack having a zigzag-shaped face which accommodates connections between chips
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
US5251806A (en) 1990-06-19 1993-10-12 International Business Machines Corporation Method of forming dual height solder interconnections
FR2663784B1 (fr) 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
US5147084A (en) 1990-07-18 1992-09-15 International Business Machines Corporation Interconnection structure and test method
JP2897368B2 (ja) * 1990-08-10 1999-05-31 富士ゼロックス株式会社 半導体装置のバンプ構造体の形成方法
JPH04155835A (ja) 1990-10-18 1992-05-28 Mitsubishi Electric Corp 集積回路装置の製造方法
US5154341A (en) 1990-12-06 1992-10-13 Motorola Inc. Noncollapsing multisolder interconnection
US5113314A (en) * 1991-01-24 1992-05-12 Hewlett-Packard Company High-speed, high-density chip mounting
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5152451A (en) 1991-04-01 1992-10-06 Motorola, Inc. Controlled solder oxidation process
US5211807A (en) * 1991-07-02 1993-05-18 Microelectronics Computer & Technology Titanium-tungsten etching solutions
FR2678773B1 (fr) 1991-07-05 1997-03-14 Thomson Csf Procede de cablage entre des sorties de boitier et des elements d'hybride.
US5160409A (en) 1991-08-05 1992-11-03 Motorola, Inc. Solder plate reflow method for forming a solder bump on a circuit trace intersection
US5194137A (en) * 1991-08-05 1993-03-16 Motorola Inc. Solder plate reflow method for forming solder-bumped terminals
CA2050174A1 (en) 1991-08-28 1993-03-01 Dwight Chizen Storage rack for cassettes and compact discs
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US5239447A (en) 1991-09-13 1993-08-24 International Business Machines Corporation Stepped electronic device package
US5372295A (en) * 1991-10-04 1994-12-13 Ryoden Semiconductor System Engineering Corporation Solder material, junctioning method, junction material, and semiconductor device
JPH05129305A (ja) * 1991-11-08 1993-05-25 Fuji Electric Co Ltd 集積回路装置用バンプ電極
JP2575566B2 (ja) * 1992-01-24 1997-01-29 株式会社東芝 半導体装置
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
US5289925A (en) * 1992-03-16 1994-03-01 Martin Newmark Organizational display for compact disc jewel boxes
JP3332456B2 (ja) * 1992-03-24 2002-10-07 株式会社東芝 半導体装置の製造方法及び半導体装置
US5281684A (en) * 1992-04-30 1994-01-25 Motorola, Inc. Solder bumping of integrated circuit die
US5646439A (en) * 1992-05-13 1997-07-08 Matsushita Electric Industrial Co., Ltd. Electronic chip component with passivation film and organic protective film
JP3544974B2 (ja) * 1992-05-15 2004-07-21 イルビン センサーズ コーポレーション 一体化積層体
JP2718854B2 (ja) * 1992-06-10 1998-02-25 株式会社東芝 半導体装置
US5234149A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5406701A (en) * 1992-10-02 1995-04-18 Irvine Sensors Corporation Fabrication of dense parallel solder bump connections
US5739053A (en) * 1992-10-27 1998-04-14 Matsushita Electric Industrial Co., Ltd. Process for bonding a semiconductor to a circuit substrate including a solder bump transferring step
US5327327A (en) * 1992-10-30 1994-07-05 Texas Instruments Incorporated Three dimensional assembly of integrated circuit chips
US5859470A (en) * 1992-11-12 1999-01-12 International Business Machines Corporation Interconnection of a carrier substrate and a semiconductor device
US5347428A (en) 1992-12-03 1994-09-13 Irvine Sensors Corporation Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip
US5479042A (en) * 1993-02-01 1995-12-26 Brooktree Corporation Micromachined relay and method of forming the relay
EP0695494B1 (en) 1993-04-23 2001-02-14 Irvine Sensors Corporation Electronic module comprising a stack of ic chips
FR2705832B1 (fr) * 1993-05-28 1995-06-30 Commissariat Energie Atomique Procédé de réalisation d'un cordon d'étanchéité et de tenue mécanique entre un substrat et une puce hybridée par billes sur le substrat.
JPH07201865A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置
US5391514A (en) * 1994-04-19 1995-02-21 International Business Machines Corporation Low temperature ternary C4 flip chip bonding method
US5492235A (en) * 1995-12-18 1996-02-20 Intel Corporation Process for single mask C4 solder bump fabrication
DE4442960C1 (de) * 1994-12-02 1995-12-21 Fraunhofer Ges Forschung Lothöcker für die Flip-Chip-Montage und Verfahren zu dessen Herstellung
AU6376796A (en) * 1995-03-20 1996-10-16 Mcnc Solder bump fabrication methods and structure including a ti tanium barrier layer
US6388203B1 (en) * 1995-04-04 2002-05-14 Unitive International Limited Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby
WO1996031905A1 (en) * 1995-04-05 1996-10-10 Mcnc A solder bump structure for a microelectronic substrate
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
US6224690B1 (en) * 1995-12-22 2001-05-01 International Business Machines Corporation Flip-Chip interconnections using lead-free solders
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5751556A (en) * 1996-03-29 1998-05-12 Intel Corporation Method and apparatus for reducing warpage of an assembly substrate
FI962277A0 (fi) * 1996-05-31 1996-05-31 Elcoteq Network Oy Loed- eller tennknoelstruktur foer oinkapslade mikrokretsar
US6027957A (en) * 1996-06-27 2000-02-22 University Of Maryland Controlled solder interdiffusion for high power semiconductor laser diode die bonding
US5759437A (en) * 1996-10-31 1998-06-02 International Business Machines Corporation Etching of Ti-W for C4 rework
US5902686A (en) * 1996-11-21 1999-05-11 Mcnc Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US6208018B1 (en) * 1997-05-29 2001-03-27 Micron Technology, Inc. Piggyback multiple dice assembly
US5891756A (en) * 1997-06-27 1999-04-06 Delco Electronics Corporation Process for converting a wire bond pad to a flip chip solder bump pad and pad formed thereby
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
US5898574A (en) * 1997-09-02 1999-04-27 Tan; Wiling Self aligning electrical component
US6015505A (en) * 1997-10-30 2000-01-18 International Business Machines Corporation Process improvements for titanium-tungsten etching in the presence of electroplated C4's
US5886393A (en) * 1997-11-07 1999-03-23 National Semiconductor Corporation Bonding wire inductor for use in an integrated circuit package and method
JP3718039B2 (ja) * 1997-12-17 2005-11-16 株式会社日立製作所 半導体装置およびそれを用いた電子装置
US6436816B1 (en) * 1998-07-31 2002-08-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6221682B1 (en) * 1999-05-28 2001-04-24 Lockheed Martin Corporation Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects
JP2001118994A (ja) * 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置
US6511901B1 (en) * 1999-11-05 2003-01-28 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads
US6380555B1 (en) * 1999-12-24 2002-04-30 Micron Technology, Inc. Bumped semiconductor component having test pads, and method and system for testing bumped semiconductor components
US6346469B1 (en) * 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
US6231743B1 (en) * 2000-01-03 2001-05-15 Motorola, Inc. Method for forming a semiconductor device
US6335104B1 (en) * 2000-02-22 2002-01-01 International Business Machines Corporation Method for preparing a conductive pad for electrical connection and conductive pad formed
US6521996B1 (en) * 2000-06-30 2003-02-18 Intel Corporation Ball limiting metallurgy for input/outputs and methods of fabrication
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US20020056742A1 (en) * 2000-11-10 2002-05-16 Rinne Glenn A. Methods and systems for attaching substrates to one another using solder structures having portions with different melting points
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
US6667195B2 (en) * 2001-08-06 2003-12-23 United Microelectronics Corp. Laser repair operation
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US20030107137A1 (en) * 2001-09-24 2003-06-12 Stierman Roger J. Micromechanical device contact terminals free of particle generation
US6762122B2 (en) * 2001-09-27 2004-07-13 Unitivie International Limited Methods of forming metallurgy structures for wire and solder bonding
US6749760B2 (en) * 2001-10-26 2004-06-15 Intel Corporation Etchant formulation for selectively removing thin films in the presence of copper, tin, and lead
US6743660B2 (en) * 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
EP1351298B1 (de) * 2002-03-28 2007-12-26 Infineon Technologies AG Method for producing a semiconductor wafer
US6960828B2 (en) * 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8164188B2 (en) 2006-06-08 2012-04-24 International Business Machines Corporation Methods of forming solder connections and structure thereof
CN101796622B (zh) * 2007-09-04 2011-12-28 京瓷株式会社 半导体元件、其制造方法及实装其的实装构造体
CN102903690A (zh) * 2011-07-29 2013-01-30 台湾积体电路制造股份有限公司 在半导体器件和封装组件中的凸块结构
CN102903690B (zh) * 2011-07-29 2016-01-20 台湾积体电路制造股份有限公司 在半导体器件和封装组件中的凸块结构
CN106409798A (zh) * 2015-07-27 2017-02-15 英飞凌科技股份有限公司 半导体器件和用于制造半导体器件的方法
CN108710011A (zh) * 2018-08-02 2018-10-26 上海泽丰半导体科技有限公司 一种探针卡

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