CN1788321A - 在高速dram中建立并保持理想的读取等待时间的方法与装置 - Google Patents

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Abstract

为了实现并规定读取等待时间，开发了一种用于管理源自外部时钟信号的内部时钟信号的可变定时的方法与装置，以补偿相对于数据流的读时钟倒计时量的不确定性和变化。在DRAM初始化阶段产生一个复位信号并启动为外部时钟周期计数的第一计数器，该复位信号还通过延迟锁定环的从延时线来启动一个第二计数器。这些计数器一旦启动便连续运行，而其计数值之间的差异便代表了作为外部时钟信号的内部延时。一个内部读取等待时间值被用来补偿两个计数器中的任一计数器的计数值，来应对DRAM电路的内部读取等待时间。一旦未补偿的计数器之值与经补偿的计数器之值相等，读入的数据便以规定的读取等待时间放到输出线上，与外部读时钟同步。

Description

在高速DRAM中建立并保持理想的读取等待时间的方法与装置
发明领域
本发明与DRAM电路相关，更确切地说，与用于在高速DRAM中保持理想的读取等待时间的电路和方法有关。
发明背景
一个典型的DRAM存储系统具有向DRAM装置发出读和写请求的外部DRAM控制器。当发出一个读请求时，该控制器期望在一个预先确定的读取等待时间内能从数据总线上得到存储装置内的数据，而该读取等待时间通常是一个预先确定的系统时钟周期数，在控制器发出读请求后，在DRAM装置外部进行该系统时钟周期计数，如8个外部时钟周期。
在高速DRAM中保持理想的读数据等待时间的问题来源于使用内部延迟锁定环(DLL)将数据与外部时钟同步的需要，而该延迟锁定环为DRAM种种操作产生包括读时钟信号在内的计时信号。用于产生读时钟信号的外部DRAM时钟、内部命令/地址捕捉时钟以及DLL输出时钟之间的相位关系是完全随机的，取决于频率与进程、电压、温度(PVT)的变化。通过时钟接收器和其他时钟分配延时，命令捕捉时钟相对于外部时钟的延时。通过数据输出电路的延时，DLL被相对于外部时钟倒计时(back timed)，但它从一内部时钟接收器处接收其输入，并对其与外部时钟不同步的输出信号进行调整。相位差接近或超过一个完整的时钟周期时，便会给控制命令/地址捕捉时钟域和DLL时钟域之间的定时造成困难。
如前所述，DRAM存储装置内部具有其自身的DLL驱动时钟系统，该系统接收外部时钟信号，并从外部时钟处得到的信号中衍生出用于存储装置内部操作的包括读时钟信号在内的几种不同的内部时钟信号。一种已知的高速存储装置的内部时钟系统产生至少两个时钟域。第一时钟域代表用于逻辑电路部分并驱动存储阵列核心的计时。第一时钟域的定时从内部时钟接收器产生，后者被从外部自运行系统时钟缓冲。第一时钟域中的时钟信号相对于外部时钟的相位取决于接收外部时钟信号的时钟接收器中的延时。同样得自于外部系统时钟的第二时钟域，代表经倒计时的读时钟信号的定时。该时钟域由延迟锁定环DLL和相关的时钟树(clock tree)产生。该第二时钟域产生一个读时钟，以操作数据读取锁存器。该读时钟被以一种与外部系统时钟成理想相位对应关系的方式提供给读取锁存器。该第二时钟域补偿数据输出通道中的延时，以产生读时钟信号，该信号操作输出数据锁存器以实现一种相对于外部系统时钟的特定相位校准关系。
这两个时钟域均不能准确地反映外部系统时钟的定时，特别是在高频运行的情况下，由于进程、电压和温度(PVT)的变化，存储装置运行期间两种时钟信号的定时有可能发生相互交叉。
因此，会发生这样的问题：负责将读取数据发送至输出锁存器的一个时钟域会造成该数据在不同于用于锁存上述数据的经倒计时的读时钟出现于锁存器时或是数据实际上需要被驱动到外部总线时的时刻发出。
为了符合规定的读取等待时间，存储装置在接收到一条读命令后，必须能对时钟信号进行计数，并且启动输出锁存器和数据驱动器，以利用经倒计时的读时钟锁存输出数据，并在精确的时刻驱动总线，来实现规定的读取等待时间。
由于在高速工作期间，读时钟倒计时数相对于数据可获得性变得不确定，因而难以做到：控制读时钟并确保正确的数据输出和以外部时钟周期数计量的明确的读取等待时间。
发明概述
为保持规定的读取等待时间，本发明提供了对相对于数据流的读时钟倒计时数中存在的不确定性和变化进行了补偿的方法和装置。本发明是一种将DLL环路延时作为基准来保持规定的读取等待时间的DRAM电路。DLL的环路延时代表了一个时钟脉冲边缘从DLL的相位检测器的基准输入至相位检测器的反馈输入所耗用的时钟周期数。在理想情况下，两种时钟信号之间的相位差是0度。因而，DLL的延时分量可被用来保持高速DRAM的规定读取等待时间。
此外，本发明在DLL主延时线外，还使用了一条从延时线，以跟踪对主延时线作出的、用于DLL输出时钟调节的调整。该从延时线可用来传送与DLL输入时钟域同步的信号，这样，该信号到达从延时线的输出端时，与DLL输出时钟域同步，从而经历了相同的延时。结果，该延时的信号承受了与DLL主延时线所经历的相同的PVT或其他定时改变，并且因输出路径延时而被倒计时与DLL主信号相同的量。
在本发明中，DRAM初始化时产生了一个复位信号，该信号启动一只对外部时钟周期进行计数的上游计数器，该信号也通过从延时线启动一下游计数器，该计数器对对应于由DLL和相关的时钟树提供的读时钟信号的时钟信号进行计数。一旦启动，计数器便连续运行，且其计数值之差代表了当一个外部时钟信号通过DLL而产生一内部读时钟信号时的内部延时。
在一实施例中，当从外部控制器接收到一条读命令时，上游计数器的内容被载入到一个FIFO/加法器中。该计数值通过加上或减去由一等待时间补偿量计算器产生的内部读取等待时间值IRLVAL而被改变，根据不同参数计算DRAM电路的内部读取等待时间。对IRLVAL与上游计数器值求和便得到了一个补偿后的计数值CCVAL。该补偿后的计数值被与下游计数器值在一比较器中进行比较。
一旦下游计数器值与该补偿后的计数值相等，比较器便发送一个信号到线路驱动器使能计数器，后者转而传送一个输出信号到输出电路，以将读取数据放在一条输出线上，而该输出线通过由DLL以规定的读取等待时间产生的读时钟被锁定到一个输出锁存器。在脉冲串方式下，上述线路驱动器使计数器对于每一脉冲串的数据信号传送多个输出信号至输出电路。
从而，即使读时钟输出的倒计时彼此不同，输出数据仍然能与外部读时钟同步地放置在输出线上。
在第二个实施例中，内部读取等待时间值被用来补偿下游计数器而不是上游计数器的值。
以下参照附图对本发明示范性实施例进行详细描述，从而本发明的前述的和其他方面的特性将更为明确。
附图的简要说明
图1是说明本发明一示范性实施例的框图；
图2是说明本发明的第二个示例性实施例的框图；
图3是说明计算值N时的DLL动作过程的框图；
图4是描绘在一个处理器系统内部实现的图1和图2中所述的存储装置的框图。
本发明的详细说明
本发明将数据发送至一个相对于经倒计时的读时钟作了正确定时的且与一个外部时钟同步的总线输出，以确保正确的数据以规定的读取等待时间传送到数据总线，从而补偿DRAM存储装置中读时钟倒计时量值中存在的不确定性和变化。
图1示出了用于存储装置200中的本发明的第一实施例的操作部分。一个外部的存储器控制器100通过外部时钟线110为存储装置200提供外部系统时钟XWCLK，通过命令/地址总线112为存储装置200提供命令和地址信号C/A。控制器100和存储装置装置200之间的存储装置阵列数据通过一条多位数据总线进行交换，图1中用该总线的一数据线300作为代表表示。由于本发明特别着眼于对发生在存储装置200内部的读操作进行的定时，数据线300被表示为从存储装置阵列226中取出选定的读入数据，并将它们通过一条数据管道(datapipe)228发送到读取锁存器230、线路驱动器232、数据线300，并进入存储器控制器100。数据管道228包含一个将并行传送的阵列数据转化为发送到输出DQ通道300的串行数据的串行化器。
存储装置200还包含：用于接收和缓冲外部系统时钟XWCLK的时钟缓存器210，用于接收和缓冲出现在命令和地址总线112上的命令和地址信号的命令/地址缓存器112，以及用于锁存和解码来自存储器控制器100的命令的命令CMD锁存/解码器220。一条经命令解码器220解码的读命令被用来在存储装置阵列226上引发一个读操作。读操作通过存储装置200的控制逻辑电路来引发，在图1中示为读取逻辑电路222，该读取逻辑操作存储阵列226，以从一个或更多的由控制器100规定的存储地址处读出数据，这些存储地址通过地址解码器进行解码。读取逻辑电路由经缓存的外部系统时钟信号XWCLK110驱动。
该经缓存的外部时钟也被施加到DLL250上，后者与时钟树256一起为存储装置装置200产生了额外的内部时钟信号，其中一个信号是线路257上的用来锁存来自存储装置阵列的输出数据的读时钟信号。如上所述，由DLL250和时钟树256产生的读时钟信号被输出路径中的延时倒计时。读时钟信号的一个特定边缘被选，以驱动输出读取锁存器230，为从阵列226中读出的数据实现一个规定的读取等待时间。
命令/地址总线信号通过命令/地址缓存器212，并被输入到命令CMD锁存/解码器220和地址锁存/解码器224，以从存储器控制器100适当地读取命令和地址数据。
尽管存在PVT或其他定时变化，为了确保发送到总线线路300的读出数据具有正确的定时关系，本发明采用了上游计数器260、先进先出寄存器/加法器262、比较器264、计数器266、下游计数器258、转发延时寄存器242、等待时间补偿量计算器246、DLL环路计时器244以及作为DLL250一部分的从延时路径。这些电路相配合为输出总线驱动器232提供一个使能信号，以确保读输出数据以用外部系统时钟周期计量的合适的等待时间发送到总线300。
为了保证读取数据和用于输出驱动器232的使能信号能以正确的定时关系到达输出驱动器232，内部读取等待时间计算器246需要下述的数值。
数值N，代表一个信号穿越整个延迟锁定环250、时钟树模块254和I/O模块252而所需周期数，被供给等待时间补偿量计算器246。该数值N也代表由延迟锁定环时钟域定时的场合，一个信号从输入时钟区至输出数据区穿越芯片所需的外部时钟周期数。数值N由DLL环路计时器244确定，该计时器在装置初始化阶段测量DLL250环路延时、时钟树模块254延时和I/O模块252延时。
在装置初始化期间，如图3所示，DLL250闭锁，促使DLL环路计时器244开始对从缓存接收器210接收的外部时钟周期进行计数。DLL环路计时器244发一个停止信号给DLL250，以由DLL相位检测器280阻止继续改变延时线内容。然后，DLL环路计时器244发出一个抑制脉冲，通过DLL250的相位检测器280的基准输入端，产生一个对时钟信号的扰动。例如，只要该脉冲不影响DLL支持电路的运行，该扰动可以是一个漏时钟脉冲。该抑制脉冲随后被输出到读时钟树256。当读时钟树256从DLL250接收一个输入信号时，它输出一个反馈信号给I/O模块252，该信号随后又被输入至DLL250，反馈输入到相位检测器280，从而形成了一个反馈环路。I/O模块252允许DLL250对到来的反馈信号定时进行检测和补偿，以应对预期的装置的I/O电路的PVT变化。
由I/O模块252提供给DLL250的相位检测器280的反馈信号也被提供给DLL环路计时器244，并通知环路计时器244在收到时钟扰动时停止对时钟周期进行计数。DLL环路计时器244转而将计数值传送回DLL250的相位检测器280，以对相位检测器280的采样和调整速率进行设定。抑制信号穿越DLL环所需时钟周期数即为数值N。在计算N的过程中，上游的复位信号和下游计数器的经DLL250的从延时电路延时的复位信号，处于阻止两个计数器对时钟周期进行计数的逻辑状态。
除了使用来自DLL定时器244的数值N，等待时间补偿量计算器被供给一个来自模式寄存器的数值L，该数值代表读命令被发出时与读取数据将要被发送至数据总线300时之间的外部时钟周期数。在图1的电路中，数值L或是由模式寄存器240传送给等待时间补偿量计算器246，或是在等待时间补偿量计算器246初始化期间被编入程序。
当DLL环路计时器244计算数值N时，一个复位信号被由DLL定时器244与漏时钟脉冲在线路245上同时发出。该复位信号被送至一个上游计数器260，后者通过一个循环计数器开始对通过时钟缓存器210的外部系统时钟周期进行计数。该复位信号也被送至DLL250内的一条从延时线，该从延时线从动于延迟锁定环250的定时。DLL250内的该从延时线输出被送至一个时钟树模块254，该模块重复读时钟经过读时钟树256时经历的延时。从而，由DLL250产生的给予线路257的读时钟信号的任何定时变化也同样被给予了经过读时钟树模块254的复位信号245。因而，该复位信号承受了与线路257上的读时钟信号同样的PVT或其他定时变化，且因输出路径延时而被倒计时与线路257上的读时钟信号相同的量。该复位信号作为线路255上的经延时的复位信号被时钟树模块254输出。该复位信号与漏脉冲同时发出，因为下游计数器258中的漏脉冲提供较大的用于启动下游计数器258的定时容限。这防范了DLL250的从延时线与真实延时线之间的失配。
来自读时钟树256的时钟信号被送至一个下游循环计数器258，后者对当经延时的复位信号出现在线路255上时开始的读时钟树256的时钟输出进行计数。因而，上游和下游计数器均对对外部时钟信号进行计数，但是下游计数器值较上游计数器值落后一个DLL250和时钟树256中固有的延时。
经延时的复位信号255也被用来在经延时复位信号被输入到下游计数器258的复位输入时将出现于上游计数器260的计数值D锁存至一个转发延时寄存器(forward delay register)242。通过将转发延时寄存器242定时在DLL250输入时钟脉冲的(相对于时钟脉冲边缘由上游计数器计数的时钟脉冲边缘)对侧边缘，在转发延时寄存器242内的数值D被化整到最接近的半个周期。
一旦转发延时寄存器242被锁存于计数值D(该数值与时钟信号经过DLL250内的从延时线、读时钟树256和复位(启动)下游计数器258所需的外部周期数接近)，数值D就被送至等待时间补偿量计算器246。
当等待时间补偿量计算器246接收到来自模式寄存器240的数值L时，CMP计算器248便计算了一个数值CMP并交给等待时间补偿量计算器246。CMP值代表由于内部信号分配延时和读选通脉冲前置码(read strobe preamble)的原因而产生的整数时钟周期的读取等待时间定时进行的以外部周期数计量的必要补偿。
最后，一个防护带(GB)值通过硬接线接入到等待时间补偿量计算器246中，它代表可被从内部读取等待时间的计算中安全地去除而仍在可接受的定时内的周期数，该可接受的定时要满足对于规定的外部读取等待时间在输出缓存器232的输出端上有数据。一旦读取等待时间计算器246接收了所有这些数值，就在初始化阶段进行下列计算，用来确定理想的内部读取等待时间：
如果(L-N)＞＝CMP，则
将(L-N)-CMP的周期数加到上游计数器值
或者如果CMP-(L-N)＜＝D-防护带值，则
从该上游计数器值中减去CMP-(L-N)的周期数
否则就
从该上游计数器值中减去D-防护带的周期数。
内部读取等待时间计算产生了一个被送至FIFO/加法器262的内部读取等待时间值。
一旦在FIFO/加法器262的REQ输入端接到一条读命令，FIFO/加法器262就接收来自运行中的上游计数器260的计数输入。取决于前面由等待时间补偿量计算器进行的计算，内部读取等待时间值(IRLVAL)或为正值或为负值，并在FIFO/加法器262内与上游计数器260给出的计数值相加。由FIFO/加法器262提供的相加之和便是经补偿后的计数器值CCVAL。
一旦FIFO/加法器262计算CCVAL，来自FIFO/加法器262的REQOUT信号就启动比较器264。而后者一旦被启动，补偿后的计数器值(CCVAL)便被读入比较器264。同样被送至比较器264的还有下游计数器258的运行计数值。当下游计数器258的计数值与补偿后的计数器值(CCVAL)相等时，比较器264就将一个启动信号送至计数器266，该信号也被用作送至FIFO/加法器262的ACK输入端的一种确认信号。
如果存储装置未运行在成组方式下，且只有一个周期的数据需要被送至存储器控制器100时，则计数器266发一个单脉冲至多路复用器27，该单脉冲被同时传到读取锁存器230，并由后者转而同步地启动输出缓存器232以允许读数据，数据被放置在读取锁存器230中，并通过内部读时钟被放到总线线路300上。计数器266的输出也被送至一个触发器268，该触发器具有将计数器266的输出延时一个时钟周期的作用，以补偿额外的未计入的延时。触发器268的输出作为另一路输入被传送给多路复用器270。多路复用器270的控制信号是CMP，而该值由等待时间补偿量计算器246传送给多路复用器270。相应地，如果需要，可以由等待时间补偿量计算器246提供一个额外的延时。
由多路复用器270产生的输出信号267在读取锁存器230处同步，选通使能输出缓存器232，并允许将数据放置在总线线路300上。
如果存储器控制器100请求多个数据项，即存储装置运行于成组方式。计数器266从读时钟树256接收并计数时钟输出CNT，对于每个时钟脉冲施加一个脉冲到位于触发器268处的多路复用器270的输入端，直到达到一个位组计数。随后的来自计数器266的输出被用来对成组方式下每一个数据输出进行同步。
图2说明了本发明的第二个示范性实施例。该实施例实施例与图1中的实施例类似，但去掉了FIFO262中的加法器，并对下游计数器258的计数值作了修改，修改量为与由等待时间补偿量计算器246提供的内部读取等待时间值(IRLVAL)相等的周期数。下游计数器258含有允许在计数器载入补偿值的逻辑电路。从而，在下游计数器258的计数值被送至比较器264之前，内部读取等待时间值(IRLVAL)被从由该计数器计得的时钟周期数中加入或减去。
如果为将来自存储装置200的输出数据与存储器控制器300同步而需要在延迟锁定环中加入X个周期，则载入到下游计数器258中的补偿量值为-X。如果为同步来自存储装置200的输出数据与存储器控制器300而需要在延迟锁定环中减去X个周期，则载入到下游计数器258中的补偿量值为+X。
从而，来自上游计数器260并被传送至FIFO262的值不被等待时间补偿量计算器246修改，因此，不需要一个加法器。在收到一条读命令后，当下游计数器258的值达到与上游计数器260相等的值时，比较器264仍然会发出信号。
图4说明了采用根据以上图1至3中披露的本发明实施例的DRAM存储装置200的一种示例性处理系统500。图4描绘了一种示例性的个人计算机或工作站的结构。处理系统500包括一个或多个连接到局域总线504上的处理器501。在局域总线504上还连接了存储器控制器100和主总线桥503。处理系统500可以包括多个存储器控制器100和/或多个主总线桥503。存储器控制器100和主总线桥503可以被集成为单一的装置506。
存储器控制器100也被连接到一条或多条存储器总线507上。每条存储器总线接受包括至少一个存储装置200的存储部件508。存储部件508可以是存储卡或是存储模块。存储模块的例子包括单直插存储模块SIMM和双直插存储模块DIMM。存储部件508可以包括一个或多个附加装置509。例如，在SIMM或DIMM中，附加装置509可以是配置存储装置，如串行存在检测(SPD)存储装置。存储器控制器502还可以被连接到高速缓存器505。高速缓存器505可以是处理系统中唯一的高速缓存。另外，其他装置，如处理器501也可以包括高速缓存，而这与高速缓存器505一起可以形成一种高速缓存分层结构。如果处理系统505包括外围设备或控制器，它们是总线主控器或者是支持直接存储装置存储DMA的设备，存储器控制器100可以实施一种超高速缓存相关性协议。如果存储器控制器100连接到多条存储器总线516上，则各存储器总线可以并行工作，或者不同的地址范围可以被映射到不同的存储器总线507上。
主总线桥503连接到至少一条外围总线510。不同装置，如外围设备或额外的总线桥可以连接到外围总线510。这些装置可以包括存储控制器511，混合型的I/O设备514，副总线桥，多媒体处理器518和遗留设备接口520。主总线桥503还可以连接到一个或多个专用高速端口522。在个人计算机中，例如，该专用端口可以是加速图形端口AGP，用来将一块高性能的显示卡连接到处理系统500。
存储控制器511通过一条存储器总线将一个或多个存储设备513连接到外围总线510。例如，存储控制器511可以是一种SCSI控制器，储存装置513可以是SCSI盘片。I/O设备514可以是任何类型的外围设备。例如，I/O设备514可以是一种局域网接口，如以太网卡。副总线桥可用来将附加设备通过另外一条总线与处理系统接口。例如，副总线桥可以是用来将USB装置517连接到处理系统500的通用串行总线USB端口控制器。多媒体处理器518可以是声卡、视频捕捉卡或任何其他类型媒体的接口装置，它也可连接到附加设备如扬声器519。遗留设备接口520用来将遗留设备，如老式的键盘和鼠标，连接到处理系统500。
图4中说明的处理系统500仅是一种可采用本发明的示例性处理系统。尽管图4说明了一种特别适用于通用计算机如个人计算机或工作站的处理结构，应知可对处理系统500的配置进行一些众所周知的修改，以使得它变得更适用于一些不同场合。例如，许多需要处理的电子装置可以用依赖于连接到存储部件508和/或存储缓冲装置504的一种更为简单的结构来实现。这些电子装置可以包括(但不限于)音频/视频处理器和记录器、游戏机、数字电视机、有线或无线电话、导航装置(包括基于全球定位系统GPS和/或惯性导航的系统)、数字照相机和/或记录器。修改可以包括，去掉不必要的部件，加入专门的装置或电路，和/或集成一些其他装置。
尽管使用明确的示范性实施例对本发明进行了描述和说明，但仍应明白，在不偏离本发明的精神和范围的前提下，可以对提出的实施例进行多种修改和替代。因此，我们不应认为本发明被局限于前述内容，实际上，它仅由附带的权利要求所规定的范围加以限定。

Claims (57)

1.一种操作存储装置的方法，包括：
对外部时钟信号计数；
对源于所述外部时钟信号的内部读时钟信号计数；
响应读命令而保持所述外部时钟信号的计数值；
确定在所述外部时钟信号的保持计数值与所述内部读时钟信号的计数值之间是否存在预定关系；以及
响应所述预定关系之存在，将读出数据放到一输出线上。
2.权利要求1中的方法，还包括在进行所述确定操作之前对所述保持计数值和所述内部读时钟的所述计数值这二者中至少其一进行调整。
3.权利要求2中的方法，其中：所述保持计数值被调整。
4.权利要求2中的方法，其中：所述内部读时钟信号计数值被调整。
5.权利要求3中的方法，其中：所述确定操作包含将经调整的保持计数值与所述内部读时钟计数值进行比较，并在所述的被比较值相等时发出命令，以将读出数据放到所述输出线上。
6.权利要求4中的方法，其中：所述确定操作包含将所述保持计数值与一经调整的内部读时钟计数值进行比较，并在所述的被比较值相等时发出命令，以将读出数据放到所述输出线上。
7.权利要求5中的方法，其中：所述发出命令的动作在所述读命令发出后的外部时钟信号的预定周期数内发生。
8.权利要求6中的方法，其中：所述发出命令的动作在所述读命令发出后的外部时钟信号的预定周期数内发生。
9.权利要求5中的方法，其中：所述经调整的保持计数值至少部分地根据存储的读取等待时间值来确定。
10.权利要求5中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表一信号通过用以产生所述内部读时钟信号的处理路径所需的周期数的存储值来确定。
11.权利要求5中的方法，其中：所述处理路径包含一延迟锁定环。
12.权利要求5中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表从所述外部时钟信号得出所述读时钟信号大致所需的外部周期数的存储值来确定。
13.权利要求5中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表由于信号分配延时和读选通脉冲前置码的原因而对读取等待时间定时生成所需的补偿的外部周期数的存储值来确定。
14.权利要求5中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表可安全地从所述经调整的保持计数值中去除且仍在预定的读取等待时间内将读出数据放到所述输出线上的周期数的存储值来确定。
15.权利要求6中的方法，其中：所述经调整的保持计数值至少部分地根据一个存储的读取等待时间值来确定。
16.权利要求6中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表一信号通过用以产生所述内部读时钟信号的处理路径所需的周期数的存储值来确定。
17.权利要求6中的方法，其中：所述处理路径包含一延迟锁定环。
18.权利要求6中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表从所述外部时钟信号得出所述读时钟信号大致所需的外部周期数的存储值来确定。
19.权利要求6中的方法，其中：所述经调整的保持计数值至少部分根据一个代表由于信号分配延时和读选通脉冲前置码的原因而对读取等待时间定时生成所需的补偿的外部周期数的存储值来确定。
20.权利要求6中的方法，其中：所述经调整的保持计数值至少部分地根据一个代表可安全地从所述经调整的保持计数值中去除且仍在预定的读取等待时间内将读出数据放到所述输出线上的周期数的存储值来确定。
21.权利要求1中的方法，还包含：
锁存读出数据以与所述内部读时钟信号一起输出；以及
响应所述预定关系之存在，将所述被锁存读出数据放到所述输出线上。
22.一种操作存储装置的方法，包括：
在一上游计数器中对外部时钟信号计数；
在一下游计数器中对源自所述外部时钟信号的内部读时钟信号计数；
响应读命令，存储所述上游计数器的计数值；
确定在所述外部时钟信号的存储计数值与所述下游计数器的计数值之间是否存在预定关系；以及
响应所述预定关系之存在，将读出数据放到一输出线上。
23.权利要求22中的方法，还包括：在进行所述确定操作之前对所述保持计数值和所述下游计数器的计数值这二者之一进行调整。
24.权利要求23中的方法，其中：所述存储的计数值被调整。
25.权利要求23中的方法，其中：所述下游计数器的计数值被调整。
26.权利要求24中的方法，其中：所述确定操作包含将经调整的存储计数值与所述下游计数器的所述计数值比较，并在所述被比较值相等时发出命令，以将读出数据放到所述输出线上。
27.权利要求24中的方法，其中：所述确定操作包含将所述存储的计数值与所述下游计数器的经调整计数值比较，并在所述被比较值相等时发出命令，以将读出数据放到所述输出线上。
28.权利要求26中的方法，其中：所述发出命令的动作在所述读命令发出后的外部时钟信号的预定周期数内发生。
29.权利要求27中的方法，其中：所述发出命令的动作在所述读命令发出后的外部时钟信号的预定周期数内发生。
30.权利要求26中的方法，其中：所述经调整的存储计数值至少部分地根据一读取等待时间值来确定。
31.权利要求26中的方法，其中：所述经调整的存储计数值至少部分地根据代表一个信号通过用以产生所述内部读时钟信号处理的路径所需的周期数的存储值来确定。
32.权利要求26中的方法，其中：所述经调整的存储计数值至少部分地根据一个代表从所述下游计数器的计数值中分离出所述上游计数器的计数值大致所需的时钟周期数的存储值来确定。
33.权利要求26中的方法，其中：所述经调整的存储计数值至少部分地根据一个代表由于信号分配延时和读选通脉冲前置码的原因而需要的补偿的外部周期数的值来确定。
34.权利要求26中的方法，其中：所述经调整的存储计数值至少部分地根据代表可被安全地从所述经调整的存储计数值中去除而仍能在预定的读取等待时间内将读出数据放到所述输出线上的周期数的值来确定。
35.权利要求27中的方法，其中：所述经调整的计数值至少部分地根据一读取等待时间值来确定。
36.权利要求27中的方法，其中：所述经调整的计数值至少部分地根据一个代表一信号通过用以产生所述读时钟信号的处理路径所需的周期数的值来确定。
37.权利要求27中的方法，其中：所述经调整的计数值至少部分地根据代表从所述下游计数器的计数中分离出所述上游计数器的计数大致所需的时钟周期数的值来确定。
38.权利要求27中的方法，其中，所述经调整的计数值至少部分地根据一个代表由于信号分配延时和读选通脉冲前置码的原因而需要的补偿的外部周期数的值来确定。
39.权利要求26中的方法，其中：所述经调整的计数值至少部分地根据一个代表可被安全地从所述经调整计数值中去除且仍能在预定的读取等待时间内将读出数据放到所述输出线上的周期数的值来确定。
40.权利要求22中的方法，还包含：响应所述存储装置的初始化顺序，使所述上游计数器对所述外部时钟信号开始计数并使所述下游计数器对所述内部读时钟信号开始计数。
41.权利要求40中的方法，其中，所述初始化顺序包含：
产生启动所述上游计数器的信号；
使所述信号通过具有与第二信号处理路径相同的信号定时特征的第一处理路径，从所述外部时钟信号产生所述内部读时钟信号；以及
当所述信号通过所述第一处理路径时启动所述下游计数器。
42.权利要求22中的方法，还包含：跟踪所述外部时钟信号和所述内部读时钟信号之间的定时差异，以保持所述信号之间的读取等待时间。
43.一种操作存储装置的方法，包括：
在所述存储装置处接收外部时钟信号；
由所述外部时钟信号形成一内部时钟信号，以及
跟踪所述外部时钟信号和内部时钟信号之间的定时差异，以保持所述时钟信号之间的预定定时关系。
44.权利要求43中的方法，其中：所述预定的关系保持为时钟信号之间的预定等待时间。
45.权利要求43中的方法，其中：所述内部信号被用于数据读出。
46.一种存储装置，包括：
对外部时钟信号计数的第一计数器；
对从所述外部时钟信号产生的内部读时钟信号计数的第二计数器；
响应读命令，在所述第一计数器中存储计数值的存储电路；以及
响应对所述存储的计数值和所述第二计数器的计数值之间存在预定关系之确定而使读出数据放到一输出线上的电路。
47.权利要求46中的存储装置，还包含用以调整存储的计数值和所述第二计数器中的计数值这二者至少其一的计数值调整电路。
48.权利要求47中的存储装置，其中：所述计数值调整电路调整所述存储的计数值。
49.权利要求47中的存储装置，其中：所述计数值调整电路调整所述第二计数器中的所述计数值。
50.权利要求48中的存储装置，其中，所述调整电路至少部分地响应一读取等待时间值而进行所述调整。
51.权利要求46中的存储装置，还包含用以启动所述上游计数器和所述下游计数器的初始化电路。
52.一种处理器系统，包括：
处理器；以及
用于与所述处理器交换数据的存储装置，所述存储装置包含：
用于对外部时钟信号计数的第一计数器；
用于对从所述外部时钟信号产生的内部读时钟信号计数的第二计数器；
响应一读命令而存储所述第一计数器中的计数值的存储电路；以及
响应所述存储的计数值和所述第二计数器中的计数值之间存在预定关系之确定而使读出数据放到一输出线上的电路。
53.权利要求52中的存储装置，还包含用以在所述确定操作中调整存储的计数值和所述第二计数器中的计数值这二者至少其一的计数值调整电路。
54.权利要求53中的存储装置，其中：所述计数值调整电路调整所述存储的计数值。
55.权利要求53中的存储装置，其中：所述计数值调整电路调整所述第二计数器中的所述计数值。
56.权利要求54中的存储装置，其中：所述调整电路至少部分地根据一读取等待时间值进行所述调整。
57.权利要求52中的存储装置，还包含用于启动所述上游计数器和所述下游计数器的初始化电路。
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