CN1791120B - 用于有效对准并行数据信道上的数据比特的系统和方法 - Google Patents

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    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver

Abstract

提供了用于在可编程逻辑集成电路上实现HIP块中数据传送接口的信道对准的技术。该HIP块信道对准逻辑可使用减少数量的并行数据路径来运行，它消耗少得多的逻辑资源。此外，HIP块信道对准逻辑电路可串行地在较高HIP内核时钟速率上进行处理，从而减少了锁定等待延迟时间。提供了用于以可编程逻辑电路实现所传送数据的出错处理的技术。可编程逻辑电路可被配置成实现适用于任何应用程序的错误产生和出错监视功能。或者，逻辑元件可被配置成执行用于不需要出错处理的应用程序的其它功能。集成电路上数据和时钟信号之间的相位偏差通过将时钟信号连同数据信号路由到每个电路块而减少。

Description

用于有效对准并行数据信道上的数据比特的系统和方法
技术领域
本发明涉及优化用于数据传送的硬知识产权块的设计的一些技术，尤其涉及用于将数据传送块的各个部分放置到硬知识产权块内或可编程逻辑中以优化设计的一些技术。
背景技术
在LAN、WAN、MAN和SAN网段中使用的各种系统的相互渗透需要新的可互操作的通信技术。模块化装置必须具有能支持多种协议的灵活体系结构，这些协议包括LAN的以太网、MAN/WAN的SONET/SDH、以及SAN的光纤信道。
系统分组接口层4，阶段2(SPI4-2)是用于复杂通信系统的电接口规范。SPI4-2使通信系统能使用可变的、高速的、高达每秒10千兆字节的数据速率来传送多个通信协议，包括SONET/SDH(PoS)上的分组、OC-192、以太网、快速以太网、千兆比特以太网、10GbE和10G SAN。SPI4-2使开发者能够从板到板地重新使用硬件和软件接口方案，而避免对每种通信协议建立适当专门的应用专用集成电路(ASIC)的需要。
SPI4-2接口规范约定16比特宽的发送器和接收器数据路径。SPI4-2接口规范还约定2比特宽的FIFO状态信息独立于相应的数据路径收发。该状态信息可以SPI4.2数据速率的1/8或以SPI4.2数据速率(称为‘全速率’)收发。
可编程逻辑器件(PLD)是一种可编程逻辑集成电路。可编程逻辑集成电路可被配置成执行各种逻辑用户功能。可编程逻辑集成电路还包括现场可编程门阵列(FPGA)、可编程逻辑阵列、可配置逻辑阵列等等。许多当今的FGPA具有芯片内不可编程的专用集成电路(ASIC)块，它也可称为硬知识产权(HIP)块。
SPI4-2接口电路对准在17个信道上(16个数据和1个控制)接收的数据。SPI4-2接口电路可在FPGA的可编程逻辑电路中实现。SPI4-2信道对准功能通常消耗FPGA上数百个标准可编程逻辑元件；信道对准通常在需要许多逻辑元件的128比特或64比特宽的数据路径上的可编程逻辑中执行。因此，需要减少用来实现SPI4-2信道对准的电路数量。
此外，大多数逻辑元件的有意设计执行串行的通道对准，一次一个通道。该串行的通道对准方法在对准信道之前添加增大的等待延迟时间，且SPI4-2接收器可声明同步。因此，需要减少执行SPI4-2接口的信道对准所需的等待延迟时间。
FPGA设计者要面对的另一个问题是时钟脉冲相位偏差。过去，电路板设计者通常使驱动板上多个集成电路降低时钟脉冲相位偏差的时钟信号同步。
另一个问题是FPGA客户取决于他们的特定应用程序的系统要求而不同地处理出错情况。因此，还需要提供用于实现FPGA上出错检测和出错处理的灵活技术。
在单个集成电路中，时钟信号通常通过时钟网络路由到集成电路的电路块上。时钟网络的每个节点通常由不同长度的互联接线以及在不同节点上各时钟信号之间引入时钟脉冲相位偏差的驱动缓冲器驱动。因此，需要在可编程集成电路上减少时钟脉冲相位偏差。
发明内容
本发明涉及优化对用于数据传输的硬知识产权块的设计的各种技术。这些优化技术涉及信道对准、出错处理和时钟路由。
根据本发明第一个实施例，PLD上HIP块中的逻辑执行数据传送接口的信道对准。该HIP块中的信道对准逻辑与在PLD的可编程逻辑中实现的标准方案相比，降低了RX锁定等待延迟时间。该HIP块信道对准逻辑与在PLD的可编程逻辑中实现的标准方案相比，还减少了实现信道对准所需的逻辑电路的数量。
根据本发明第二个实施例，用于传送数据的出错处理在可编程逻辑电路中实现。PLD上的可编程逻辑元件可被配置成实现适用于任何应用的出错检测和出错监视功能。或者，逻辑元件就被配置成执行应用程序的不需要出错处理的其它功能。
根据本发明第三个实施例，数据和集成电路上时钟信号之间的相位偏差通过将时钟信号连同数据信号路由到每个电路时钟或电路元件而减小。
根据本发明第四个实施例，与数据传送接口HIP块通过接口相连的FIFO缓冲器用可编程逻辑实现。FIFO的可编程逻辑实现提供了在ASIC芯片上不能实现的灵活性。
本发明的其他目的、特点和优点基于以下的具体描述和附图会显而易见，各图中相同标号表示相同特征。
附图说明
图1示出在根据本发明一实施例的包括信道对准块的可编程逻辑装置中作为HIP块的SPI4-2接口的框图；
图2示出在根据本发明一实施例的带有SPI4-2接口HIP块的可编程逻辑集成电路和实现出错处理特性的可编程逻辑电路的框图；
图3A示出现有技术的时钟网络；
图3B示出用于根据本发明另一实施例的用于减少集成电路上数据和时钟信号之间相位偏差的技术。
图4A-4B示出本发明的其它实施例，其中FIFO缓冲器用带有HIP块的可编程逻辑接口实现。
图5是可使用本发明技术的可编程逻辑器件的简化框图；
图6是可实现本发明各实施例的电子系统的框图。
具体实施方式
图1示出可编程逻辑器件(PLD)100的框图，其中包括硬知识产权(HIP)块110和芯片输入/输出接口125。来自外部源的输入数据被传送到PLD 100上的输入/输出接口125。HIP块110是用于输入和输出数据的SPI4-2兼容接口。根据本发明，输入数据的信道对准在HIP块110内的硬接线、应用专用电路中执行。HIP块110包括过采样器块101和111、降频转换器108和118、DPA信道对准块102和112、发送器处理器103、接收器处理器113、以及先入先出(FIFO)缓冲器104和114。
I/O接口125包括可作为串行器或解串行器操作的电路146和147。在作为解串行器操作时，电路146和147将输入的串行数据流转换成并行数据流，并被发送到过采样器块101和111，其中过采样器块101处理全速状态的信道通信量，而块111处理SPI4.2数据通信量。电路146和147还可用作串行器。当作为串行器操作时，电路146和147将来自SPI4.2发送器和SPI4.2接收器块(分别为103和113)的并行数据流转换成串行数据流，该串行数据流可通过I/O接口125传送到芯片外。
电路146和147可被配置成用4:1解串行模式或8:1解串行模式操作。例如，如果在8:1模式中，16个并行信道的数据路径加上1个控制路径以500MHz的双倍数据速率输入到接口125中，则接口125可以125MHz的单倍数据速率在并行的136比特宽度的数据路径上输出数据(解串行)。作为另一示例，接口电路146和147可将136比特宽度的输入数据总线串行化成16比特宽度的数据总线加上1个控制路径。
过采样器101和111消除从块125接收的时钟信号边沿与从电路146和147接收的输入数据的边沿之间的时钟脉冲相位偏差。来自块125的时钟脉冲可不同于来自该块的数据而被路由，使得对过采样器块的需要成为必要。HIP块100还包括降频转换器108和118。过采样器块101和111的数据输出路径与降频转换器108和118的输入相耦合。
FPGA上的HIP块通常在比可编程逻辑高的时钟频率上操作，因为可编程路由资源比HIP块中的连接线有更长的路由延迟。HIP块110使用有比从块125接收的时钟信号频率(例如125MHz)更快的时钟频率(例如500MHz)的时钟信号。接口块125以较慢的时钟频率输出数据。降频转换器108和118在较少量的并行数据路径上以HIP块110的较快时钟频率对输入数据重新发出时钟脉冲。
例如，降频转换器118可将128比特宽的并行输入状态数据总线转换成32比特宽的并行数据总线。其它降频转换器(108)用于全速率状态信道实施例，它将16比特宽并行输入状态数据总线转换成4比特宽的并行状态数据总线。在这些示例中，降频转换器108和118将并行数据路径的数量减少四倍。降频转换器108和118的输出数据总线被分别耦合到DPA信道对准块102和112。
信道对准块102和112包含对每个并行数据路径或全速率状态数据路径信道执行字节和信道对准的逻辑电路。信道对准是遵从SPI4-2接口协议规范所需的一种功能。
信道对准块102和112处理由降频转换器108和118产生的数量减少的并行数据路径。结果，与可编程逻辑中64比特或128比特宽度的数据路径上的可比方案相比，信道对准块102/112使用较少的逻辑资源来执行信道对准功能。例如，信道对准块可接收32比特宽度的数据路径加上2比特的控制路径，与标准可编程逻辑电路实现的128比特数据路径加上8比特控制路径相比，少消耗至少四倍的逻辑资源。
一般而言，HIP/ASIC块能使用比可编程逻辑电路更少的逻辑电路资源来更有效地实现逻辑功能。因为信道对准块102和112是硬接线到HIP块110中的，所以不需要用可编程逻辑元件来实现信道对准块。在HIP块技术中实现信道对准还释放了通常实现信道对准功能所需的IC上的大量可编程逻辑电路。多余的可编程逻辑资源就用作它途。
信道对准块102和112分别分析来自降频转换器108和118的输入数据流，以定位称为训练模式的特定数据字节模式。一般而言，训练模式用来确保跃变发生(从逻辑1到0或从0到1)从而在系统包含非跃变数据时PLL不会丢失时钟脉冲。训练模式还用于消除数据总线的相位偏差，用于字节或字对准。训练模式还可表示输入数据流中数据帧的起始处。信道对准块102和112使用众所周知的比特滑动技术来在不同输入数据信道之间对准相应的数据比特。
由于板上布局的跟踪长度差异、温度变化、噪音、或其它现象，并行数据输入信道上的相应比特可在不同时间接收。例如，信道1上的一个比特可在信道2上相应比特的前一个比特处接收。信道对准块102和112确定数据信道上的相应比特是否在相同的比特位置上。
如果相应比特不在相同比特位置上，则信道对准块102和112使用来自电路146和147的DPA宏来执行比特滑动技术，以将各数据比特对准到相同的比特位置。块102/112可移动在一个或多个信道中接收的数据比特，直到并行信道上的所有相应比特出现在相同的比特位置上。信道对准块102和112分别将并行数据信道上的对准数据发送到处理器103和113。
本发明的各种技术主要减少在并行数据传送路径上实现信道对准所需的逻辑电路数量。HIP块信道对准逻辑电路可在比HIP块高的时钟频率上运行，从而并行地处理每个信道并减少锁定等待延迟时间。HIP块的信道对准块采用较小的数据路径宽度来使用并行算法对准信道。这与用可编程逻辑实现的方案相反，这是因为静态定时结果因为需要较宽的数据路径宽度而需要更多的逻辑资源。可编程逻辑方案还需要一种方案来串行地一次对准一个信道，从而增大对准锁定时间。
本发明的各种技术并不限于SPI4-2接口的HIP块。本发明还应用于在设计成作为数据传送接口块操作的任何HIP块内执行信道对准。
图2是示出集成电路(IC)100的进一步细节的框图。具体地，IC 100包括错误发生器106、出错监视器16、以及Atlantic接口105和115。
发送器处理器103通过Atlantic接口接收来自发送器FIFO 104的数据分组。Atlantic接口是用于任意长度的面向分组数据的灵活接口协议。Atlantic接口提供知识产权(IP)核心之间的相容接口，以便于集成到可编程芯片上系统(SOPC)中。Atlantic接口提供具有灵活控制的同步点对点连接和高吞吐量。Atlantic接口还提供可缩放的时钟频率和可缩放的数据路径宽度。
Atlantic接口仅仅是根据本发明的各种技术可用于在HIP块和出错处理块之间传送数据的一类接口。也可使用其它类型的接口，以允许HIP块和出错处理块之间彼此通信。
发送器103将从FIFO 104接收的数据分组编码为遵从SPI4-2兼容数据协议，并在并行数据信道上传送编码后的数据，用于芯片外的传送。
接收器处理器113在并行数据信道上接收来自信道对准块112的SPI4-2兼容数据块。接收器113从数据流中提取数据块，并通过Atlantic接口将所提取的数据传送给FIFO缓冲器114。
根据一特定实施例，FIFO 114解串行从处理器113输出的数据，以提供以低频时钟定时的大量并行数据输出流。例如，FIFO114可将时钟频率为500MHz的由处理器113输出的32个并行数据流转换成128个并行数据流，这128个并行数据流可在较低频率(例如125MHz)上由用户逻辑读出。FIFO 104可串行化从接口105接收的数据流。例如，FIFO 104可将时钟频率为125MHz的128个并行数据流转换成提供给处理器103的时钟频率为500MHz的32个并行数据流。因而，FIFO块104和114分别临时存储在处理器103和113以及接口105和15之间传送的数据字节。FIFO块104和114可用于总线宽度自适应调节，并用于跨越HIP块110与耦合到Atlantic接口105和115的用户逻辑之间的时(钟)域，因为对于用户逻辑而言，在内部HIP Atlantic数据总线宽度和频率上操作通常是不切实际的。
图2还示出通过Atlantic接口(105和115)连接到HIP块10的错误发生器块106、出错监视器块116。Atlantic接口105和115包含作为HIP块110与出错处理块106和116之间接口的电路。Atlantic接口还出现在FIFO 104和处理器103之间，以及FIFO114和处理器113之间。
出错监视器块116对从HIP块110收发的数据字节执行各种出错处理功能。出错监视器块116使用检错方案，来检测从接口115输出的数据字节中的出错。出错监视器块116还可响应于出错对数据执行校正。出错监视器块116可运行，以在用户模式中以及IC测试模式期间检测出错。用户模式在IC 100根据用户配置的设计来操作时出现。通常，错误发生器块仅出现在IC测试模式中，而出错监视器块则可在任何模式中出现。
出于测试和调试目的，错误发生器块106可产生错误字节(例如极性错误)。发送器103可将块106产生的错误字节注入SPI4-2输出数据流。为了不同的测试和调试目的(例如测试各种电路的功能)，可依次提取并分析被注入数据流的错误字节。一般而言，块106中产生的错误字节仅在IC测试模式期间才会被有目的地注入输出数据流。
错误发生器块106和出错监视器块116在集成电路100上FPGA结构的可编程门阵列内的可编程逻辑电路中实现。因而，通用的可编程逻辑电路被配置成执行错误发生器块106和出错监视器块116的功能。错误发生器块106和出错监视器块116可使用存储器来存储每个端口的环境。
通过用可编程逻辑电路来实现错误发生器块106和出错监视器块116，IC100的用户可自由配置IC 100来实现用户所需的任何出错处理或错误产生功能。IC 100的不同用户常常对处理从诸如HIP块110的SPI4-2接口收发的数据中的出错有不同的要求。例如，IC 100的某些应用并不需要数据流中的出错在IC 100上的电路中得到校正。作为另一示例，不同的应用使用不同的错误校正方法来校正不同类型的出错。使用又一示例，不同的用户对处理迷失数据分组终点(MEOP)和迷失数据分组起点(MSOP)出错有不同的要求。
因此，将错误发生器106和出错监视器116编程为诸如HIP块110的硬接线ASIC电路块将浪费逻辑电路。图2的技术向IC 100的用户提供更多的灵活性。如果出错块106和116是HIP块110的一部分，则它们必须设计成执行可能未在IC100的特定用户设计中使用的特定出错处理功能。
本发明的技术还可应用于其它类型的不是SPI4-2接口的硬知识产权(HIP)块。出错处理功能可用可编程逻辑来实现，而不用硬接线到ASIC块上的电路。该技术向用户提供出错处理功能(诸如错误产生和出错监视)的更多灵活性。本发明还包括用于在可编程逻辑内实现错误校正的技术。
本发明的另一实施例减少了在集成电路上路由的时钟信号和数据信号之间的相位偏差。本发明的该实施例应用于任何类型的集成电路(例如PLD、FPGA、或者ASIC)。
时钟信号通常从锁相回路(PLL)中产生，并通过时钟网络路由到集成电路上的各个电路元件。图3A示出现有技术时钟网络的一个示例和PLL 303。宏301和302相耦合以在时钟网络的不同节点上接收一时钟信号。时钟网络的每个节点由不同长度的互联线以及在时钟网络的不同节点上接收的时钟信号之间引入相位偏差的驱动缓冲器来驱动。
图3B示出本发明的一个实施例，宏311-314是电路块的示例。宏311驱动数据输出信号从其Q输出到宏312的D输入。宏312驱动其数据输出到宏313，且宏313驱动其数据输出到宏314。
PLL 315产生通过第一时钟网络驱动到宏311和312的时钟输入的时钟信号。宏312包含将输入时钟信号从第一时钟网络驱动到宏313的时钟输入的输出缓冲器。宏313还包含将输入时钟信号从其时钟输出驱动到第二个时钟网络的缓冲器。宏314的时钟输入被耦合，以接收第二个时钟网络上的时钟信号。
图3B的实施例减少了数据信号和时钟信号之间的相位偏差，因为时钟信号连同数据信号从宏312被驱动到宏313。因为数据信号和时钟信号行进路径的长度相等或近似，数据和时钟信号之间的相位偏差被大大减小。
根据另一实施例，时钟信号连同数据信号从诸如在标准单元或门阵列体系结构中实现的诸如HIP块的宏转发到FPGA中的逻辑元件阵列。所转发的时钟脉冲与时钟网络链接，以在将数据从HIP宏传送到逻辑元件阵列时使相位偏差最小化。根据其它的实施例，两个、三个、四个、五个或任何数量的时钟信号连同数据信号可在各宏之间驱动以降低相位偏差。
因为时钟信号是从HIP块驱动的，所以数据信号可用最小化的硅区来无缝传输。展宽数据信号以补偿负荷循环失真和抖动的工作得以减少。将时钟脉冲从HIP块驱动到时钟网络的能力解决了相位偏差的某些问题。
对于各HIP块公用的调试/状态信息，时钟脉冲可用导出时钟以半速发向HIP块以外；该HIP块利用比PLD高得多的频率来运行其逻辑。HIP和PLD之间的通信应在PLD容易支持的频率上进行。通常，HIP块以PLD时钟频率的两倍运行，因为HIP逻辑功能可用较小的电池几何形状来为较少的延迟进行优化。该实施例还可在HIP块的设计中去除对相位补偿FIFO和额外等待延迟时间的需要。
图4A示出本发明的另一个实施例。FPGA 400包括兼容于低电压差分信令(LVDS)并具有动态相位对准(DPA)的I/O接口。FPGA 400还包括HIP块401、出错标记逻辑块(EML)402和FIFO缓冲器403。HIP块401是SPI4.2数据接口。
EML 402执行出错处理功能，诸如出错监视和错误产生。EML 402还可在每个端口的基础上标记出错。EML 402由可编程逻辑电路(软逻辑)来实现，如上参照图2所述。
FIFO缓冲器403存储在HIP块401和可编程逻辑内核404之间传送的数据。FIFO缓冲器403也由可编程逻辑电路(软逻辑)来实现。因为FIFO缓冲器403用软逻辑实现，所以客户可在FPGA 400运行时动态地改变FIFO的大小。这在非FPGA实现中是难以做到的。
图4B示出本发明的又一实施例。FPGA 450包括SPI4.2HIP块451和456、缓冲器管理器455和FIFO缓冲器452。FPGA 450包括两个用于收发数据的LVDSI/O端口集。HIP块451和456与I/O端口通过接口相连以从外部装置收发数据。
块452中的FIFO缓冲器是可支持在一个或多个信道中发送的数据的FIFO缓冲器。块452中的每个FIFO缓冲器仅在各数据信道之一存储数据。块452中第一组N个FIFO缓冲器存储N个信道上从HIP块451发送的输入数据。块452中第二组N个FIFO缓冲器存储N个信道上在发送给HIP块451之前通过多路复用器输出的数据。
另一方面，缓冲器管理器455包含单个FIFO缓冲器，它包含足够的存储空间以存储从HIP块456中收发的多个信道数据的数据。例如，缓冲管理器455可存储FIFO中256个独立信道的数据。缓冲器管理器455还包括一个控制块，它控制从FIFO缓冲器的数据读写。该控制块确保当数据存储到FIFO或从中读取时各数据信道保持独立。
因为图4B的FIFO缓冲器用可编程逻辑来实现，FPGA用户可配置FIFO缓冲器来如块452中所示地、如缓冲器管理器455中所示地、或以多种其它方式实现.在如何实现FIFO缓冲器方面，本发明向用户提供了更大的灵活性。这种灵活性在ASIC芯片中并不能随意提供。
图5是包括本发明一些方面的PLD 500的一例子的简化部分结构图。虽然本发明主要在PLD和FPGA的环境内讨论，应理解，本发明可被用于多类可编程集成电路。PLD 500是可实现本发明技术的可编程集成电路的一个示例。PLD 500包括可编程逻辑阵列块(或LAB)502的两维阵列，它通过不同长度和速度的行列互连网络来互连。LAB 502包括多个(例如10个)逻辑元件(或LE)。
LE是提供用户定义逻辑功能的有效实现的可编程逻辑块。PLD有许多逻辑元件，它们可被设置成实现多种组合和序列功能。逻辑元件可进入可编程互联结构。可编程互联结构可被编程为以几乎任何所需配置来互联逻辑元件。
PLD 500还包括分布式存储器结构，包括在阵列上提供的不同尺寸的RAM块。RAM块包括，例如512比特的RAM块504、4K的RAM块506、以及提供512K比特的RAM块508。这些存储器模块还可包括移位寄存器和FIFO缓冲器。
PLD 500还包括数字信号处理(DSP)块510，它可实现例如带有加或减功能的乘法器。在该示例中，I/O元件(IOE)512位于支持许多单端和差动I/O标准的装置周围。应理解，PLD 500在此仅为说明性目的而进行描述，且本发明可用许多不同类型的PLD、FPGA等来实现。
当图5所示的一类PLD提供许多实现系统层方案所需的资源时，本发明还可使其中PLD为若干元件之一的系统受益。图6示出可体现本发明的示例性数字系统600的框图。系统600可以是经编程的数字计算系统、数字信号处理系统、特定数字交换网络或其他处理系统。此外，这些系统可设计用于各种各样的应用，诸如电信系统、汽车系统、控制系统、消费电器、个人计算机、因特网通信和网络等。此外，系统600可装备在单个板、多个板或多个机壳内。
系统600包括处理单元602、存储器单元604和I/O单元606，它们通过一条或多条总线互连在一起。根据本示例性实施例，可编程逻辑器件(PLD)608内嵌于处理单元602中。PLD 608可在图6系统内用于许多不同目的。例如，PLD 608可以是处理单元602的支持其内部和外部操作的逻辑构成块。PLD 608可编程为实现在系统操作中执行特定任务所需的逻辑功能。具体地，PLD 608可通过连接610与存储器604耦合，并通过连接612与I/O单元606耦合。
处理单元602可将数据导向适当系统部件以进行处理或存储，执行存储在存储器604中的程序或通过I/O单元606收发数据，或其他相似功能。处理单元602可以是中央处理器(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、用作控制器的可编程逻辑器件、网络控制器等。另外，在很多实施例中，常常不需要CPU。
例如，一个或多个PLD 608可代替CPU来控制系统的逻辑运行。在一实施例中，PLD 608用作可重新配置的处理器，它可按需重新编程以处理特定的计算任务。或者，可编程逻辑器件608本身可包括一内置微处理器。存储器单元604可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或灵活的盘媒介、PC卡闪存盘存储器、磁带、或任何其他存储装置、或者这些存储装置的任意组合。
尽管本发明在此参照其特定实施例进行描述，但是修改、各种改变以及替代的范围包含于本发明中。在一些情况下，本发明的特点可在未相应使用其他特点时使用，而不背离所阐述的本发明范围。因此，可做出种种改变以调整所揭示的特定配置或方法，而在不背离本发明的本质范围和精神。本发明并不局限于所述特定实施例，而是将包括落在权利要求范围内的所有实施例和等效方案。

Claims (15)

1.一种包括设计成在并行数据信道上传送数据的应用专用集成电路(ASIC)的可编程逻辑集成电路，所述ASIC包括：
过采样器，减少第一个并行数据信道集中时钟信号和数据之间的时钟脉冲相位偏差；
与所述过采样器耦合的降频转换器，将所述数据从第一个并行数据信道集转换到第二个并行数据信道集，所述第二个并行数据信道集具有的并行数据信道比第一个并行数据信道集少；以及
与所述降频转换器耦合的信道对准块，对准所述第二个并行数据信道集上应该在相同比特位置的相应数据比特。
2.如权利要求1所述的可编程逻辑集成电路，其特征在于，所述信道对准块将数据信道之间的数据字节与特定数据字节模式作比较，以对准所述数据信道的相应数据比特。
3.如权利要求1所述的可编程逻辑集成电路，其特征在于，所述降频转换器在所述ASIC的第一时钟频率上将数据传送给所述第二个并行数据信道集，所述第一时钟频率比所述第一个并行数据信道集上数据的第二时钟频率快。
4.如权利要求1所述的可编程逻辑集成电路，其特征在于，所述可编程逻辑集成电路还包括：
输入/输出接口块，从所述可编程逻辑集成电路外部的源接收数据并产生所述第一个并行数据信道集。
5.如权利要求4所述的可编程逻辑集成电路，其特征在于，所述输入/输出接口块包括第一解串行器，它产生所述第一个并行数据信道集。
6.如权利要求4所述的可编程逻辑集成电路，其特征在于，所述ASIC还包括与所述信道对准块耦合的发送器，它将数据分组编码成遵从系统分组接口层4阶段2(SPI4-2)兼容数据协议；以及从SPI4-2兼容数据中提取数据分组的接收器。
7.如权利要求6所述的可编程逻辑集成电路，其特征在于，所述ASIC还包括：
与所述发送器的输入耦合的第一FIFO缓冲器，用于执行数据的速率自适应调节；以及
与所述接收器的输出耦合的第二FIFO缓冲器，用于执行数据的速率自适应调节。
8.如权利要求7所述的可编程逻辑集成电路还包括：
可编程逻辑电路集，配置为向所述第一FIFO缓冲器发送错误字节的错误发生器块；以及
在所述ASIC中的第一FIFO缓冲器和所述错误发生器块之间耦合的数据接口。
9.如权利要求7所述的可编程逻辑集成电路还包括：
可编程逻辑电路集，配置为监视从所述第二FIFO缓冲器输出的数据的出错监视器；以及
在所述ASIC中的第二FIFO缓冲器和所述错误监视器块之间耦合的数据接口。
10.一种在可编程逻辑集成电路的应用专用集成电路(ASIC)上执行信道对准的方法，所述ASIC设计成在并行数据信道上传送数据，所述方法包括：
对时钟信号进行过采样，以减少在第一个并行数据信道集上接收的时钟信号和数据之间的时钟脉冲相位偏差；
将所述第一个并行数据信道集上的所述数据转换到第二个并行数据信道集，所述第二个并行数据信道集具有的并行数据信道比第一个并行数据信道集少；以及
使用所述ASIC中的信道对准电路，对准所述第二个并行数据信道集上应该在相同比特位置的相应数据比特。
11.如权利要求10所述的方法，还包括：
解串行化串行数据以产生所述第一个并行数据信道集。
12.如权利要求10所述的方法，还包括：
将数据分组编码成遵从系统分组接口层4阶段2(SPI4-2)兼容数据协议，用于传送到所述集成电路外部的设备。
13.如权利要求12所述的方法，还包括：
在将数据分组编码成遵从SPI4-2兼容数据协议之前，将从所述可编程逻辑集成电路上的逻辑中接收的数据存储到FIFO中。
14.如权利要求10所述的方法，还包括：
在从信道对准电路中接收的系统分组接口层4阶段2(SPI4-2)兼容数据中提取数据分组。
15.如权利要求13所述的方法，还包括：
将所述数据分组存储到FIFO缓冲器中；以及
将所述数据分组传送到所述可编程逻辑集成电路上的逻辑中。
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