CN1798236A - 用于处理图像的装置和方法 - Google Patents

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    • G06T1/00General purpose image data processing
    • G06T1/60Memory management

Abstract

本发明提供了一种用于处理图像的装置和方法,用于增强图像处理功能,而无需增大电路规模。图像处理装置包括图像分割器、像素处理器和图像耦合器。如果输入图像宽度上的水平像素数大于行缓冲器的大小,则图像分割器沿垂直方向均等地分割输入图像,使得得到的分割区域小于行缓冲器宽度上的水平像素数。然后,图像分割器控制输入数据传送电路,使得对于每个均等分割区域,输入图像的像素数据可被顺序传送到行缓冲器。图像处理器顺序地处理临时存储在行缓冲器中的输入图像的像素数据,然后发送输出像素数据。图像耦合器控制输出数据传送电路,使得一个分割区域的顺序输出的输出像素数据可与另一个分割区域的输出像素相耦合,以生成输出图像。

Description

用于处理图像的装置和方法
技术领域
本发明涉及用于处理图像的装置和方法,更具体地说,涉及被配置来以预定规模读取输入图像、处理图像并生成输出图像的图像处理装置和方法。
背景技术
对于多媒体处理系统,具体地说,针对手持设备的系统,越来越需要增强照相机能力,具体地说,增加静态图像的像素数并提高运动图像的处理性能。另一方面,也越来越需要增强每一个芯片上的功能密度。由于要平衡这两个要求,因此为了改进照相机能力,不能在不考虑增强一个芯片的功能密度的情况下单纯增加电路面积。
在传统的多媒体处理系统的图像处理中,为了对从CCD(电荷耦合器件)或CMOS(互补金属氧化物半导体)传感器发送的Bayer数据执行诸如伽马(gamma)校正、色彩空间转换和像素差值之类的图像处理,需要以块或行的形式读取Bayer数据。
下面将对被配置来以块形式读取数据的图像处理装置给出描述。
图15图示了传统块读取中的数据读取顺序。图16是示出了用于读取块的传统处理电路的框图。当读取块时,一个图像的Bayer数据800被分割为多个块801,每个块801由水平和垂直方向上的预定数目的像素组成,并且被顺序的逐块读取。在图示中,以块序号的顺序来读取数据,即,以从位于左上的块1开始向右的顺序来读取数据,即,块1、块2、块3...,如图15所示。在该数据读取中,为了处理像素形式的图像,数据以确保预定的重叠面积的方式读取。
在逐块读取和处理电路中,以前述的块顺序经由系统总线901a逐块读取Bayer数据,然后将其临时存储在块缓冲器0(902a)或块缓冲器1(902b)中。选择器903用来选择保存在一个缓冲器中的数据,然后将所选择的数据输出到色彩处理器904以处理图像。为了增强处理效率,将数据经由系统总线901a写入到不与色彩处理器904连接的另一个缓冲器中。色彩处理器904对输入像素数据执行图像处理,然后将处理后的数据经由系统总线901b输出。
接着,下面将对被配置来以行形式读取数据的图像处理装置进行描述。图17图示了传统的以行形式读取数据的处理中的数据读取顺序。图18是示出了传统的逐行读取和处理电路的框图。在逐行读取处理中,在一个水平行单元810上顺序地读取Bayer数据800。
逐行读取和处理电路被配置来以从顶部到底部的顺序逐行读取Bayer数据,然后将行数据临时保存在行缓冲器905中。行缓冲器905能够存储色彩处理器904中的图像处理所需数目的行。色彩处理器904对存储在行缓冲器905中的像素数据执行图像处理,然后将处理后的数据经由系统总线901b输出。
关于逐行读取处理,提出了这样一种图像处理装置,该图像处理装置被配置来将超过行存储器的存储容量(可读水平像素)的初始图像数据分割为与行存储器的存储容量相对应的数据和从行存储器溢出的剩余数据。(例如,参考日本未审查专利申请公开No.2002-252749(段落号[0021]到[0029]和图2)。)
然而,传统的逐块或逐行读取处理难以在不增加电路规模的前提下增强图像处理功能。具体地说,逐块读取处理使得可以压缩色彩处理器中所包括的输入缓冲器的大小,从而减小安装面积。然而,其缺点是这种类型的读取处理增加了访问存储输入图像和输出图像的帧缓冲器的次数,因此需要更长的处理时间。因而,随着组成要被处理的图像的像素越来越多,处理时间也会越来越长。例如,从按下照相机快门开始,到处理图像,再到将经处理的图像数据存储在存储介质中的处理过程需要花费很长时间。另一个缺点是这种读取处理不适合于需要快速处理的运动图像。
至于逐行读取处理,该处理所涉及的在从帧缓冲器读取或向帧缓冲器写入数据中所引起的突发效应(burst effect)很大,使得可以缩短处理时间。但是,该处理需要具有一些全行大小的缓冲器作为色彩处理器的输入缓冲器。这不利地导致使得安装面积更大。因而,随着组成要被处理的图像的像素越来越多,安装面积也越来越大。大的安装面积阻碍了最终产品的小型化和轻便化。具体地说,该逐行读取处理实际上不适合于希望更小、更轻便的诸如移动电话或数码照相机之类的手持设备。
另外,在当处理超过行存储器的存储容量的初始图像数据时将初始图像数据分割为与行存储器的存储容量相对应的数据区域和从其存储容量溢出的剩余数据区域的情况中,对应于行存储器容量的区域的大小并不与溢出区域吻合。这带来了使得诸如大小之类的参数交换变得复杂的缺点。另外,由于当处理图像数据时将初始图像数据分割为这两个区域,因此有必要保证行存储器的存储容量最少对应于估计的行的一半。该方法的另一个缺点是不能处理由较大量像素组成的图像。
发明内容
考虑到前述方面,作出了本发明,本发明的一个目的是提供一种处理图像的装置和方法,其被配置以增强图像处理功能,而无需增大电路规模。
为了实现该目的,根据本发明的一个方面,提供了一种图像处理装置,用于在预定单位基础上读取图像,处理该图像,并生成要输出的图像。该图像处理装置包括:临时存储单元,具有在宽度上有预定水平像素数的存储区域,用于在由预定水平像素数组成的存储区域中临时地存储输入图像的像素数据的多个行;图像分割单元,用于在输入图像的水平像素数大于临时存储单元的预定水平像素数时,根据预定水平像素数在沿垂直方向均等地分割输入图像,并控制每个分割区域处将输入图像的像素数据顺序传送到临时存储单元中的操作;输入数据传送单元,用于将输入图像中属于图像分割单元所指向的分割区域的像素数据顺序传送到临时存储单元;像素处理单元,用于对传送到临时存储单元的输入图像的像素数据执行以单个或多个像素为单位的图像处理;图像耦合单元,用于控制每个分割区域处要从像素处理单元顺序输出的输出像素数据的传送,将分割区域的输出像素数据彼此耦合,并生成要输出的结果图像;以及输出数据传送单元,用于将要由像素处理单元输出的输出像素数据传送到所指向的输出图像存储区域。
根据本发明的另一个方面,提供了一种图像处理方法,用于在预定单位基础上读取输入图像,处理图像,并生成要输出的最终图像。在该图像处理方法中,如果输入图像宽度上的水平像素数大于存储在临时存储单元中的预定水平像素数,则图像分割单元根据宽度上的预定水平像素数,沿垂直方向均等地分割输入图像,其中,临时存储单元具有在宽度上有预定水平像素数的存储区域,并用于在宽度上有预定水平像素数的存储区域中临时地存储输入图像的像素数据的多个行;图像分割单元将输入图像中属于每个分割区域的像素数据顺序传送到临时存储单元;像素处理单元对被传送到临时存储单元的输入图像的像素数据执行以单个或多个像素为单位的图像处理;并且图像耦合单元控制输出数据传送单元,使得从分割区域输出的像素处理单元的输出像素数据彼此耦合。该图像处理方法被配置来以每个分割区域的水平像素数为单位,逐行地传送输入图像的像素数据,处理该像素数据,并在像素处理终止后,将从分割区域输出的输出像素数据彼此耦合,以生成要输出的最终图像。
附图说明
从下面结合附图的描述中,将清楚了解本发明以上和其他的目的、特征和优点,其中附图以示例方式图示了本发明的优选实施例。
图1是应用到实施例的本发明的概念图。
图2图示了将图像分割为两份的情况中的数据传送顺序。
图3图示了输入图像和输出图像之间的大小关系。
图4是示出了根据本发明实施例的图像处理装置的示例性硬件配置的框图。
图5是示出了实施例中所包括的垂直2N分割电路的框图。
图6图示了在本发明实施例中无分割情况下的地址计数器的操作。
图7A和图7B图示了在本发明实施例中两份分割处理中的地址计数器的操作。
图8A、图8B、图8C和图8D图示了在本发明实施例中四份分割处理中的地址计数器的操作,其中,图8A示出了第一分割区域中地址计数器的操作,图8B示出了第二分割区域中地址计数器的操作,图8C示出了第三分割区域中地址计数器的操作,图8D示出了第四分割区域中地址计数器的操作。
图9图示了在将水平像素数H为偶数的输入图像分割为两份以处理图像的情况下的耦合图像的操作。
图10图示了在分割水平像素数H为奇数的输入图像以处理图像的情况下的耦合图像的操作。
图11图示了根据本发明实施例,在将水平像素数H为偶数的输入图像分割为两份,并进一步对分割区域中的水平像素数H2(奇数)进行分割以处理输入图像的情况中,耦合图像的操作。
图12是示出了根据本发明实施例的图像处理方法的步骤的流程图。
图13是示出了在根据本发明实施例的图像处理方法中无分割情况下执行的步骤的流程图。
图14是示出了在根据本发明实施例的图像处理方法中垂直分割为四份的情况下执行的步骤的流程图。
图15图示了传统逐块读取处理中的数据读取顺序。
图16是示出了传统的逐块读取和处理电路的框图。
图17图示了传统逐行读取处理中的数据读取顺序。
图18是示出了传统的逐行读取和处理电路的框图。
具体实施方式
下面将参考附图描述本发明的实施例。首先,将对应用到实施例的发明的概念给出描述。然后将描述这些实施例的具体内容。
图1图示了应用到实施例的发明的概念。
根据本发明的图像处理装置1具有这样的功能:输入预定规模的输入图像2a,处理读取的输入图像,并将处理后的图像作为输出图像2b写入到帧缓冲器2的给定区域。该图像处理装置1被配置为具有行缓冲器11、图像分割器12、输入数据传送单元13、像素处理器14、图像耦合器15和输出数据传送单元16。
行缓冲器11是临时存储装置,用于临时存储要在图像处理装置1中处理的像素数据。行缓冲器11能够在由预定数目水平像素组成的宽度上临时存储输入图像2a的多个行的像素数据。例如,由于运动图像的处理大小估计足够达到最大为VGA(视频图形阵列)大小(由640×480像素组成),因此行缓冲器11具有宽度方向上至少大于VGA大小的数量的像素,垂直方向上至少与像素处理器14的单元像素相同数量的像素。例如,在使用5×5像素的图像处理滤波器的情况中,提供了5行或6行。
图像分割器12操作来将输入图像2a垂直地分割为偶数数目(表示为2N)的区域。即,图像分割器12将输入图像2a的水平像素数与行缓冲器11的水平像素数相比较,如果前者大于后者,则在垂直方向均等地分割输入图像2a。在这种分割中,均等分割区域数被调整为2N。图示中的输入图像2a被分割为四个区域1A、2A、3A和4A。然后,通过指向每个分割区域的读取起始点和读取线宽(跨过的水平像素的数目),图像分割器12控制输入数据传送单元13,使得分割区域中输入图像2a的像素数据可被顺序地传送到行缓冲器11。另外,行大小可由分割数目指示。
输入数据传送单元13从位于图像分割器12所指向的分割区域的读取起始点的行开始,顺序逐行将输入图像2a的像素数据传送到行缓冲器11。另外,输入数据传送单元13可由CPU或DMA(直接存储器访问)控制器执行的数据传送程序实现。
像素处理器14执行使用图像滤波器的处理,诸如像素插值和边缘增强,以及进一步的基于像素的操作,诸如伽马校正和色彩空间转换,然后计算输出像素数据。图像耦合器15操作来耦合被图像分割器12分割、然后在每个分割区域处被像素处理器14处理的像素数据。图示中,图像耦合器15与图像分割器12相反地指向到输出数据传送单元16的写入起始点和行大小,使得输入图像2a的分割区域1A的像素数据可被传送到输出图像2b的对应分割区域1B。输出数据传送单元16操作来在图像耦合器15的控制下,将每个分割区域处要被像素处理器14输出的像素数据传送到用于输出图像2b的存储区域的对应区域中。另外,输出数据传送单元16可由CPU或DMA控制器执行的数据传送程序实现。
代替输入数据传送单元13和输出数据传送单元16,可以提供两个DMA通道以独立地读取和写入数据,或者可提供一个DMA通道以独占地读取或写入数据。
接着,将对如上配置的图像处理装置1的操作给出描述。
图像处理装置1包括行缓冲器11以读取行。行缓冲器使得能够以预定数量的水平像素临时存储多个行。如果要被存储在帧缓冲器2中的输入图像2a的水平像素数大于行缓冲器11的行大小,则图像分割器12操作来将输入图像2a垂直分割为2N份,并将输入图像2a划分为多个矩形长条,每个矩形长条的宽度小于行大小。在图1的图示中,输入图像2a被分割为四个区域,即1A、2A、3A和4A分割区域。然后,图像分割器12控制输入数据传送单元13,使得传送单元13可以传送分割区域中的输入图像2a的像素数据。
例如,假定首先传送分割区域1A的数据,将数据传送到行缓冲器11的操作被指示以分割区域1A的任一像素位置(左上)作为读取起始点,并以读取的行的单位作为分割区域宽度方向的水平像素数。输入数据传送单元13以分割区域中水平像素数为读取单元,将分割区域1A的数据从所指向的读取起始点逐行地顺序传送到行缓冲器11。像素处理器14以单个像素或多个像素为单位,处理临时存储在行缓冲器11中的像素,然后输出最终的像素数据。图像耦合器15根据输出像素图像2b的分割区域控制输出数据传送单元16,从而使得输出数据传送单元16可将输出像素数据传送到对应的分割区域。如果数据是从分割区域1A输入的话,则图像耦合器15指示输出数据传送单元16将输出像素数据传送到与分割区域1A相对应的分割区域1B。这些操作导致处理了输入图像2a的分割区域1A的像素数据,并指定了输出图像2b的分割区域1B。接着,处理分割区域2A的像素数据。图像分割器12操作来将读取起始点移动当获得分割区域宽度上的水平像素数时所导出的偏量值,然后执行与分割区域1A类似的处理。图像耦合器15也操作来将写入起始点移动偏量值,然后将输出像素数据存储在分割区域2B中。随后,对其他的分割区域执行类似的处理。
接着,将描述数据传送顺序。图2图示了在将图像分割为两份的情况中的数据传送顺序。
在图2所示的图示中,在Bayer数据21被分割为分割区域A(21a)和分割区域B(21b)后,传送Bayer数据21。在图像分割器12中,如果要被分割的图像的水平像素数为偶数,则当分割数据时,水平像素数的一半加上“m”对应于宽度上的水平像素数。这里,“m”是取决于图像处理滤波器大小的参数。对于5×5的像素矩阵,给定m=2。然而,如果图像的水平像素数为奇数,则水平像素数不能分割为两份。因而,每个分割区域被规定为具有位于水平中心位置的像素数据列,并加上“+m”。在图示中,执行分割使得在分割区域A(21a)和B(21b)中都可以包括重叠部分21c。
在确定分割区域后,将数据以从分割区域A(21a)到B(21b)的顺序传送到行缓冲器。首先,数据传送从分割区域A(21a)的行1的宽度上的水平像素开始,然后以从行1到38的顺序进行。接着,对分割区域B(21b)从顶部(图2中的行39)开始执行数据传送。当数据传送终止时,传送最后一行(图2中的行76)上的像素数据。
另外,像素处理器14以相同顺序输出分割区域A(21a)和B(21b)的输出像素数据。图像耦合器15控制数据传送,使得输出像素数据可被传送到输出图像的对应位置,以耦合图像。在该数据传送过程中,分割区域B(21b)使得包含在两个分割区域中的、位于水平中心位置的像素数据列与分割区域A(21a)重叠。
如上所述,通过提供具有给定行大小的行缓冲器并根据行大小将输入图像在垂直方向上均等地分割以处理像素,可以相对快速地处理包含大量像素的图像,并尽可能地压缩行缓冲器的容量。由于根据行缓冲器的行大小分割输入图像,因此对于要被处理图像的像素数没有给定上限。另外,由于具有少量像素的运动图像可以全行方式读取(在这种方式中,所有行不加分割即可读取),因此允许以高帧率实现数据处理。如上所述,图像处理的功能被尽力增强,而不用必须增加缓冲器容量。另外,输入图像可应用于除了Bayer数据外的诸如YUV的像素数据。
下文中将参考附图详细描述本发明的实施例。该实施例被配置使得对行大小配备有1024+α的行缓冲器,且输入图像可被分割至四份。另外,在5×5像素的图像处理滤波器上执行以多个像素为单位的像素处理。
这里,位于图像处理装置中的行缓冲器的行大小需要小到比输入图像宽度上的水平像素数的一半稍大一点,因为只是需要将输入图像垂直分割为两份,处理每个矩形图像长条,并将这些图像长条恢复为一个图像。例如,广泛可用的图像大小可以是VGA(640×480像素)或SVGA(超级视频图形阵列(1204×768像素))。在这个实施例中,为了至少对应于全行方式下的大小,宽度上的水平像素数假定为1024+α(其中,α表示一些余量)。
如果行缓冲器的大小为1024+α像素且静态图像被分割为四份,则行缓冲器能够处理水平像素数为4096像素的图像。另外,由于估计行缓冲器的大小只需要大到能够覆盖VGA大小,因此1024+α的行缓冲器大小可以以全行方式快速处理像素图像。
下面将描述要被处理的图像。图3示出了输入图像和输出图像之间的大小关系。由于对于输入图像200a的大小(水平方向上H个像素,垂直方向上V个像素),执行了5×5像素的图像处理滤波器以处理像素,因此输出图像200b的大小被使得在垂直和水平方向上变小了两个像素(水平方向上H-4像素,垂直方向上V-4像素)。下文中,输入图像的水平像素数为H,其垂直像素数为V。
接着,将参考图4对图像处理装置的硬件配置给出描述。
图像处理装置被配置为具有图像处理器10、帧缓冲器20、CPU(中央处理单元)30、DMA 40、RAM(随机访问存储器)50和ROM(只读存储器)60,所有这些经由系统总线70连接。CPU 30控制整个装置。
图像处理器10包括具有预定行大小的行缓冲器11,并且操作以预定行为单位,将存储在帧缓冲器20中的输入图像的像素数据传送到行缓冲器11。在像素被处理之后,图像处理器10将数据传送到帧缓冲器20的图像存储区域。要被处理的输入图像的像素数据和处理后的输出图像的像素数据临时存储在帧缓冲器20中。CPU 30控制整个装置,并通过执行程序使得该装置运行为图像分割器、图像耦合器和图像处理器。当指定了传送目的地、传送源地址和传送大小时,DMA 40传送数据,而不经由CPU30。RAM 50存储CPU 30的处理所需的各种数据。ROM 60存储OS(操作系统)和相关的应用程序。
前述硬件配置可以实现本实施例的处理功能。由于前述配置是示例性的,因此DMA 40可以采用两个通道或一个通道,其中,两个通道时数据的读取和写入是独立执行的,一个通道时数据的读取和写入是独占执行的。而且,CPU 30可负责数据的传送。用于分割输入图像的图像分割器可采用由CPU 30执行的程序组成的软件配置,或由图像分割器组成的硬件配置。同样地,图像耦合器也可由软件或硬件配置。
在本实施例中,图像分割器由硬件配置。图5是示出了根据本实施例的垂直2N分割器的框图。
垂直2N分割器被配置为具有输入图像左上原点地址寄存器101、垂直像素数(V)寄存器102、水平像素数(H)寄存器103、二等分水平像素数(称为H2)寄存器104、四等分水平像素数(称为H4)寄存器105、用于对输入值进行二等分的二等分功能106和107、选择器108、用于确定分割部分数目(称为分割数)的判决电路109和用于控制数据传送的地址计数器110。
输入图像左上原点地址寄存器101、V寄存器102和H寄存器103的各个给定值由CPU 30根据输入图像指定。对于地址寄存器101,指定了输入图像在帧缓冲器中所存储的区域的读取原点的左上地址。对于V寄存器102,指定了输入图像的垂直像素数。对于H寄存器103,指定了输入图像的水平像素数。
N表示用于对诸如0、1、2...的数字计数的计数器,并且当判决电路109的输出Hsel达到1(其中,确定了分割数)时停止。
当计数器N的计数值达到相应值且判决电路109的输出Hsel达到0(其中,未确定分割数)时,执行二等分功能106和107,以计算通过对输入的水平像素数二等分得到的值Hsize,然后将值Hsize输出到判决电路109。当N=1且Hsel=0时,二等分功能106将H寄存器103的二等分值存储在H2寄存器104中,而当N=2且Hsel=0时,二等分功能107将H2寄存器104的二等分值存储在H4寄存器105中。
选择器108操作来将与计数器N的值相对应的Hsize值输出到判决电路109。选择器108操作来在N=0时提供存储在全行H寄存器103中的值,在N=1时提供存储在H2寄存器104中的值,在N=2时提供存储在H4寄存器105中的值。
判决电路109将被输入的Hsize与行缓冲器的行大小1024+α相比较,并且当Hsize小于行大小时确定有关的分割数。即,如果关系Hsize<=1024+α成立,则输出Hsel=1(其中,确定了分割数),而如果该关系不成立,则输出Hsel=0(其中,未确定分割数)。
当判决电路109的输出Hsel变为1,从而确定了分割数时,地址计数器110通过利用水平像素Hsize以及地址寄存器101和V寄存器102的值,来计算传送数据的存储地址。
接着,将对垂直2N分割器的操作给出描述。
首先,当N变为0时,存储在H寄存器103中的输入图像的水平像素数(H)被输入到判决电路109。判决电路109将Hsize=H与1024+α相比较,并且在H小于1024+α时输出Hsel=1以确定分割数为0。
此时,如果Hsel=1不成立,则计数器N加1,即,给定N=1。N=1的关系使得二等分功能106计算H2,然后将所计算的H2存储在H2寄存器104中,并将H2输入到判决电路109。判决电路109将Hsize=H2与1024+α相比较,并且在H2小于1024+α时输出Hsel=1以确定分割数为1。
此时,如果Hsel=1不成立,则计数器N加1,即,给定N=2。N=2的关系使得二等分功能107计算H4,然后将所计算的H4存储在H4寄存器105中,并将H4输入到判决电路109。判决电路109将Hsize=H4与1024+α相比较,并且在H4小于1024+α时输出Hsel=1以确定分割数为2。
当给定Hsel=1时,地址计数器110根据所确定的分割数以及地址寄存器101和V寄存器102的值,通过利用Hsize(H、H2或H4),执行数据传送控制。下文中将描述每种分割情况。
首先将参考图6对无分割(分割数=0)情况中地址计数器的操作给出描述。在该实施例中,如果输入图像200的H小于1024+α,则无需任何分割即可处理诸如VGA和SVGA大小的图像。由于考虑到运动图像的最大尺寸为VGA大小,因此无需任何分割也可处理运动图像。
由于没有分割,因此执行地址控制使得可以逐行地传送数据,其中地址寄存器101的值为读取起始点,H为行大小。这允许位于输入图像200水平上从原点地址(0,0)到第H地址的所有像素可作为一行读取,然后传送到行缓冲器中。接着,当指向下一行的读取起始点地址(0,1)时,传送位于从该地址到第H地址的一行的数据。重复前述操作,直到数据到达最终像素(H-1,V-1)。
接着,将参考图7A和图7B对两份分割或二等分(分割数=1)情况中的地址计数器的操作给出描述。图7A图示了在本实施例的二等分处理中的分割区域1的地址计数器的操作。图7B图示了分割区域2的地址计数器的操作。例如,在这个实施例中,如果输入图像的H的范围是从1024+α到2048,则通过二等分过程处理诸如SXGA(1280×1024像素)大小的图像。
二等分情况中的数据传送的执行顺序是从分割区域1(211)到分割区域2(212),其中分割区域1(211)和分割区域2(212)都是对输入图像进行二等分的结果。如图7A所示,对于分割区域1(211),执行地址控制使得数据可逐行地传送,其中原点地址(0,0)为读取起始点,H2为行大小。如上所述,H2由通过将输入图像二等分得到的值加上m(m是取决于图像处理滤波器大小的参数)来指定,且偏量S2根据参数m利用H2来计算。这使得水平上位于从原点地址(0,0)到第H2地址的像素被作为一行读取,然后被传送到行缓冲器中。一旦完成以H2为单位的一行,则顺序地指向下一行的读取起始点,直到传送了分割区域1(211)的最终像素(H2-1,V-1)处的数据为止。然后,如图7B所示,对于分割区域2(212),利用偏量S2指定读取起始地址(S2,0),并且以新指定的地址作为起始点,以H2为单位逐行地传送数据。与分割区域1类似,数据是逐行垂直地传送,直到传送了最终像素(H-1,V-1)。
接着,将参考图8A到图8D对四份分割或四等分处理(分割数=2)情况中的地址计数器的操作给出描述。图8A图示了本实施例的四等分处理的情况中的分割区域1中地址计数器的操作。类似地,图8B图示了分割区域2中地址计数器的操作。图8C图示了分割区域3中地址计数器的操作。图8D图示了分割区域4中地址计数器的操作。在这个实施例中,在输入图像的H的范围是从2048到4096的情况中,通过四等分过程处理图像。
在四等分处理中,数据传送的执行顺序是从分割区域1(221)、分割区域2(222)、分割区域3(223)到分割区域4(224),其中所有四个分割区域都是对输入图像四等分的结果。如图8A所示,对于分割区域1(221),执行地址控制使得数据可逐行地传送,其中原点地址(0,0)为读取起始点,H4为行大小。与H2类似,H4被指定为具有“m”,且根据“m”利用H4计算偏量S4。这使得水平上位于从原点地址(0,0)到第H4地址的像素被作为一行读取,然后被传送到行缓冲器中。然后,在垂直方向上以H4为单位顺序地逐行传送数据,直到传送了分割区域1(221)的所有数据为止。接着,如图8B所示,对于分割区域2(222),执行地址控制使得数据可以以H4为单位逐行地传送,其中由偏量S4指定的读取起始地址(S4,0)作为起始点。与分割区域1(221)类似,在垂直方向上以H4为单位顺序地逐行传送数据,直到传送了分割区域2(222)的所有数据为止。接着,如图8C所示,对于分割区域3(223),执行地址控制使得数据可以以H4为单位逐行地传送,其中由偏量S2指定的起始点地址(S2,0)作为起始点。与分割区域1(221)类似,在垂直方向上以H4为单位顺序地逐行传送数据,直到传送了分割区域3(223)的所有数据为止。接着,如图8D所示,对于分割区域4(224),执行地址控制使得数据可以以H4为单位逐行地传送,其中由偏量S2+S4指定的起始点地址(S2+S4,0)作为起始点。与分割区域1(221)类似,在垂直方向上以H4为单位顺序地逐行传送数据,直到传送了最终像素(H-1,V-1)为止。
如上所述,在垂直2N分割中,输入图像被分割为每个具有相同数目水平像素的多个区域,在这种分割中,当从帧缓冲器中读取输入图像的像素数据时要执行的地址递增方法允许计数器操作通用于任何分割处理,除了水平坐标上的偏量值。即,用于指向地址的参数只由偏量值更新,这使得可以执行快速处理。另外,根据输入图像大小而增加分割区域也可以使得通过有限的资源(行缓冲器)处理任何大小的图像。
接着,将对在前述处理中被垂直2N分割并被处理的输出像素数据的图像耦合给出描述。像素处理器以前述的数据传送顺序输出像素数据。
对于无分割情况,以H为单位逐行地传送像素数据,其中帧缓冲器的输出图像区域的原点地址(0,0)为写入起始点。
对于两个或更多分割的情况,取决于被分割前的水平像素数(在以H2为单位耦合分割区域的情况中为H,在以H4为单位耦合分割区域的情况中为H2),即,像素数是偶数还是奇数,来划分处理。对于偶像素数,直接耦合分割区域。对于奇像素数,耦合分割区域,使得一列的接合处彼此重叠。
首先,将参考图9对在将水平像素数H为偶数的输入图像分割为两份的情况中的图像耦合给出描述。对于耦合由对偶数水平像素数H二等分而形成的区域,这些区域被简单地耦合。即,垂直方向上范围为V-4的分割区域1(301)的输出像素数据与水平方向上范围为H2-4、垂直方向上范围为V-4的分割区域2(302)的输出像素数据相耦合。耦合后的数据成为水平方向上范围为H-4、垂直方向上范围为V-4的输出图像303的像素数据。通过将当数据被传送到帧缓冲器时所指向的输出地址水平地移动偏量H2-4,执行分割区域2(302)的图像耦合。
接着,将参考图10对当将水平像素数H为奇数的输入图像二等分时要执行的图像耦合给出描述。当二等分奇数水平像素数H时,一个分割区域的一列的接合处与另一个分割区域的一列的接合处重叠。即,在分割区域1(311)的输出像素数据被传送到帧缓冲器后,地址被指向使得分割区域1的接合处的一列与分割区域2的接合处的一列重叠,其中偏量值为H2-3,然后分割区域2(312)的输出像素数据被传送到帧缓冲器中。这一处理导致生成了输出图像313,其中接合处314由分割区域1的与分割区域2重叠的一列组成。另外,在前述处理中,位于接合处314的一列的像素数据被指定为具有分割区域2(312)的像素数据。关于接合处314的一列,对于分割区域1(311)和2(312)计算了相同的像素值。因而,可选择任何分割区域的接合处。
然后,将参考图11对将输入图像二等分的处理中要执行的图像耦合给出描述,其中输入图像的水平像素数H为偶数,分割区域中的水平像素数H2为奇数。首先,传送分割区域1(321)的输出像素数据,其中输出图像的原点地址(0,0)为写入起始地址。随后,由于由分割区域2(322)和1(321)组成的水平像素数H2为奇数,因此地址被控制为具有偏量值H4-3,使得当传送数据时分割区域2(322)的一列可以与分割区域1(321)的一列重叠。随后进行到分割区域3(323)和2(322)的耦合,由于当分割图像时水平像素数H为偶数,因此当传送数据到帧缓冲器时所指向的输出地址被水平地移动了偏量(H4-4)×2,并且分割区域3(323)和2(322)无重叠地耦合。另外,由于由分割区域4(324)和3(323)组成的水平像素数H2为奇数,因此当传送数据时分割区域4(324)与分割区域3(323)有一列重叠。这导致生成了输出图像315,其中接合处316与接合处317重叠。
如上所述,数据传送处理通用于任何分割区域,除了通过对于每个分割区域使用偏量值来改变写入起始点地址,这使得可以快速执行处理。另外,仅通过数据传送目的地的偏移,可执行分割区域的耦合。因而,不需要用于临时存储耦合的中间数据的存储区域,这使得可以高效利用存储器。
接着,将对由前述的图像处理装置执行的图像处理方法给出描述。
图12是图示了根据本实施例的图像处理方法的过程的流程图。
在输入图像被设置到帧缓冲器中之后,过程开始。
[步骤S01]输入图像的H与行缓冲器的大小1024+α相比较。如果H小于1024+α,即,允许不加任何分割执行处理,则处理进行到后面将讨论的处理A。如果H超过1024+α,则处理进行到步骤S02。
[步骤S02]如果输入图像的像素H组成了具有1024+α或更多像素的静态图像,则执行处理以通过垂直地二等分输入图像来计算H2。如果H为偶数,则通过下式计算H2:
H2=Int(H/2)+2       (1)如果H为奇数,则通过下式计算H2:
H2=Int(H/2)+1+2     (2)其中,“Int”是取变量的整数部分的函数(对分数部分舍去)。H2由式(1)和(2)计算。
[步骤S03]二等分部分的水平像素数H2与行缓冲器的大小1024+α相比较。如果H2超过1024+α,即,处理不允许二等分,则处理进行到后面将讨论的处理B。如果H2小于1024+α,则处理进行到步骤S04。
[步骤S04]由于允许对输入图像进行垂直地二等分,因此执行下面的垂直二等分处理。首先,用于指示被处理的分割区域的分割次数N的初始值被设为0。N=0指示分割区域1的处理,N=1指示分割区域2的处理。
[步骤S05]输入图像的左上原点(0,0)被设为数据传送源的读取起始点。另外,与读取起始点相对应的输出图像的左上原点被设为对应的输出像素数据的写入起始点。
[步骤S06]以H2为单位逐行地读取与输入图像相关的像素数据,然后将其传送到行缓冲器。即,水平范围上由H2个像素组成的像素数据被垂直地逐行读取,读取量对应于行缓冲器的空区域,然后,读取的像素数据被写入到行缓冲器中。
[步骤S07]对于传送到行缓冲器中的像素数据执行使用图像滤波器的处理,诸如像素插值和边缘增强,并且对于处理后的像素数据执行基于像素的操作,诸如伽马校正和色彩空间转换,以生成要输出的最终像素数据。
[步骤S08]逐行地将输出像素数据写入到帧缓冲器中,并且将由写入的像素数据组成的图像彼此耦合。即,水平范围上由H2-4个像素组成的输出像素数据被逐行地写入到帧缓冲器中。
[步骤S09]确定处理是否到达了最后一行。如果不是,则处理返回到步骤S06,其中对仍未传送的剩余行重复数据传送处理。
[步骤S10]如果处理到达了最后一行,则递增分割次数N。
[步骤S11]确定分割次数N是否为2,即,处理是否到达了表示为N=1的分割区域2。如果N=2,则处理终止。如果N=1,则对于分割区域2执行数据传送处理。
[步骤S12]为了传送分割区域2的数据,将读取起始点被移动偏量S2,并且输入图像的坐标(S2,0)被指定为读取起始点。然后,返回到步骤S06,从以H2为单位逐行读取开始重复处理。通过下式利用H计算S2的值:
S2=Int(H/2)=2          (3)
前述处理导致了垂直地二等分水平像素数范围从1024+α到2048的输入图像,处理分割部分的这些像素,并生成要输出的最终图像。
接着,将对处理A给出描述。处理A涉及到不带任何分割地对由1024+α或更少像素组成的静态图像或运动图像的处理。图13是图示了由根据本实施例的图像处理方法执行的不带任何分割的处理的流程图。
[步骤S21]输入图像的左上原点(0,0)被设为数据传送源的读取起始点。另外,与读取起始点相对应的输出图像的左上原点被设为对应的输出像素数据的写入起始点。
[步骤S22]执行处理来以H为单位逐行地读取数据,然后将相关的输入图像的像素数据传送到行缓冲器。即,水平范围上由H个像素组成的像素数据被垂直地以逐行方式读取,读取量对应于行缓冲器的空区域。读取的像素数据被写入到行缓冲器中。
[步骤S23]对于传送到行缓冲器中的像素数据执行使用图像滤波器的处理,诸如像素插值和边缘增强。另外,对于处理后的像素数据执行基于像素的操作,诸如伽马校正和色彩空间转换,以生成要输出的像素数据。
[步骤S24]逐行地将输出像素数据写入到帧缓冲器中,并且将由写入的像素数据组成的图像彼此耦合。即,水平范围上由H-4个像素组成的输出像素数据被逐行地写入到帧缓冲器中。
[步骤S25]确定处理是否到达了最后一行。如果不是,则处理返回到步骤S22,对仍未传送的剩余行重复数据传送处理。
前述处理导致了不加任何分割就处理了由1024+α或更少水平像素组成的静态图像或运动图像的输入像素数据,并生成了要输出的图像。
接着,将对处理B给出描述。处理B涉及垂直地四等分由2048或更多像素组成的静态图像的处理。图14是图示了由根据本实施例的图像处理方法执行的垂直四等分处理的流程图。
[步骤S31]如果被二等分的H2的像素组成了具有1024+α或更多像素的静态图像,则执行处理以计算垂直四等分图像的H4。如果H2为偶数,则通过下式计算H4:
H4=Int(H2/2)+2        (4)另一方面,如果H2为奇数,则通过下式计算H4:
H4=Int(H2/2)+1+2      (5)
[步骤S32]四等分图像的H4与行缓冲器的大小1024+α相比较。如果H4超过大小1024+α,即,处理不允许四等分,则处理进行到处理C。处理C涉及二等分H4并执行与四等分处理相同的处理。因而,略去关于处理C的描述。如果H4小于1024+α,则处理进行到步骤S33。
[步骤S33]由于可通过垂直四等分处理来处理输入图像,因此执行下面的垂直四等分处理。首先,分割次数N被设为初始值0。次数N=0表示分割区域1的处理,次数N=1表示分割区域2的处理,次数N=2表示分割区域3的处理,次数N=3表示分割区域4的处理。
[步骤S34]输入图像的左上原点(0,0)被设为数据传送源的读取起始点。另外,与读取起始点相对应的输出图像的左上原点被设为对应的输出像素数据的写入起始点。
[步骤S35]以H4为单位逐行地读取数据,使得对应的输入图像的像素数据可被传送到行缓冲器中。即,水平范围上的H4个像素数据被垂直地读取,读取量对应于行缓冲器的空区域,然后读取的像素数据被写入到行缓冲器中。
[步骤S36]对于传送到行缓冲器中的像素数据执行使用图像滤波器的处理,诸如像素插值和边缘增强,然后对于处理后的像素数据执行基于像素的操作,诸如伽马校正和色彩空间转换,以生成要输出的像素数据。
[步骤S37]以逐行方式将输出像素数据写入到帧缓冲器中。然后,将由写入的像素数据组成的图像彼此耦合。即,水平范围上由H4-4个像素组成的输出像素数据被逐行地写入到帧缓冲器中。
[步骤S38]确定处理是否到达了最后一行。如果不是,则处理返回到步骤S35,对仍未传送的剩余行重复数据传送处理。
[步骤S39]如果处理到达了最后一行,则递增分割次数N。
[步骤S40]确定分割次数N是否为4,即,处理是否到达了表示为N=3的分割区域4。如果确定N=4,则处理终止。如果确定N=1,则处理进行到步骤S41。如果确定N=2,则处理进行到步骤S42。如果确定N=3,则处理进行到步骤S43。每种情况中,对于对应的分割区域执行数据传送处理。
[步骤S41]如果N=1,为了传送分割区域2的数据,读取起始点被移动偏量S4,且输入图像的坐标(S4,0)被设为读取起始点。然后,处理返回到步骤S35,执行以H4为单位逐行读取数据的处理。通过下式利用H2计算H4的值:
S4=Int(H2/2)-2            (6)
[步骤S42]如果N=2,为了传送分割区域3的数据,读取起始点被移动偏量S2,且输入图像的坐标(S2,0)被设为读取起始点。然后,处理返回到步骤S35,执行以H4为单位逐行读取数据的处理。S2的值由式(3)计算。
[步骤S43]如果N=3,为了传送分割区域4的数据,读取起始点被移动偏量S2+S4,且输入图像的坐标(S2+S4,0)被设为读取起始点。然后,处理返回到步骤S35,执行以H4为单位逐行读取数据的处理。S2的值由式(3)计算,S4的值由式(6)计算。
前述处理导致了垂直地四等分具有2048到4096水平像素的输入图像,处理四等分像素,并生成要输出的最终图像。
另外,通过对图像区域的2N分割,可通过前述处理来处理任何大小的输入图像。
另外,前述图像处理装置可实现为半导体设备,其中,至少包括垂直2N分割功能的图像处理功能的电路实现为半导体电路。实现为芯片上的半导体设备的图像处理装置可应用于移动电话或数码照相机。因而,该图像处理装置极大地增强了图像处理功能,而不需增大电路规模。
根据本发明,图像处理装置和方法被配置来根据存储在行缓冲器中的宽度上的水平像素数,垂直地均等分割输入图像,将每个分割区域的像素顺序地传送到行缓冲器中,处理这些像素,然后所有分割区域的将处理后的像素数据耦合为输出图像,其中,行缓冲器能够临时存储由预定多个行组成的像素数据,其中每行由预定数目的水平像素组成。如上所述,通过垂直地分割输入图像,处理分割后的矩形图像,并将这些图像耦合为一个图像,这些图像处理装置和方法能够利用宽度上水平像素数有限的行缓冲器快速地以逐行方式处理任意大小的图像。这样可以增强图像处理功能,而不需增大电路规模。
前述内容只能被认为是对本发明原理的示例说明。另外,由于本领域的技术人员很容易进行大量的修改和变化,因此并不希望将本发明限于所示和所描述的确切结构和应用,并且,所有合适的修改和等同物都可被认为落在本发明所附权利要求及其等同物的范围内。

Claims (11)

1.一种用于在预定单位基础上读取输入图像,处理所述图像,并生成输出图像的图像处理装置,包括:
临时存储单元,具有水平分布并且在宽度上提供有预定水平像素数的存储区域,并用于在与所述预定水平像素数相对应的宽度上临时地存储组成所述输入图像的像素数据的多个行;
图像分割单元,用于如果所述输入图像的水平像素数大于所述宽度上的预定水平像素数,则根据所述宽度上的预定水平像素数垂直且均等地分割所述输入图像,并用于控制在每个分割区域处所述输入图像的像素数据向所述临时存储单元中的传送;
输入数据传送单元,用于在所述图像分割单元的控制下,将所述输入图像中属于所指示的分割区域的像素数据顺序地传送到所述临时存储单元;
像素处理单元,用于对被传送到所述临时存储单元的所述输入图像的像素数据执行以单个或多个像素为单位的图像处理;
图像耦合单元,用于控制在每个分割区域处要被顺序输出的所述像素处理单元的像素数据的传送,使得所述分割区域的输出像素数据可以彼此耦合,以生成输出图像;和
输出数据传送单元,用于在所述图像耦合单元的控制下,将来自所述像素处理单元的所述输出像素数据传送到输出图像存储区域中。
2.根据权利要求1所述的图像处理装置,其中,所述图像分割单元将所述输入图像分割为偶数个区域,每个区域在宽度上的水平像素数不超过所述宽度上的预定水平像素数。
3.根据权利要求1所述的图像处理装置,其中,所述输入数据传送单元将每个均等分割区域的宽度上的水平像素数提供作为单位,并且在该单位基础上以逐行方式传送所述输入图像中属于所述分割区域的像素数据。
4.根据权利要求1所述的图像处理装置,其中,所述图像分割单元将每个均等分割区域的宽度上的水平像素数作为偏量值,计算指针,以指向所述输入图像中与所述分割区域相对应的像素数据以所述偏量值被存储的位置,并且将所计算的指针作为读取起始点指示给所述输入数据传送单元。
5.根据权利要求1所述的图像处理装置,其中,所述图像耦合单元将每个均等分割区域的宽度上的水平像素数作为偏量值,计算指针,以指向所述输出图像中与每个分割区域相对应的输出像素数据以所述偏量值被存储的位置,并且将所计算的指针作为写入起始点指示给所述输出数据传送单元。
6.根据权利要求1所述的图像处理装置,其中,如果要被均等分割的所述输入图像或者要被均等分割的分割区域的水平像素数为奇数,则所述图像分割单元分割位于要被均等分割的区域的水平中心处的像素数据列,使得所分割的像素数据列可被包括在分割区域中,并且
如果要被耦合的两个分割区域都包括彼此共同的位于水平中心处的所述像素数据列,则所述图像耦合单元耦合两个分割区域之间位于水平中心处的所述像素数据列。
7.根据权利要求1所述的图像处理装置,其中,所述输入数据传送单元和所述输出数据传送单元中的至少一个是直接存储器访问控制器。
8.根据权利要求7所述的图像处理装置,其中,所述输入数据传送单元和所述输出数据传送单元由通用直接存储器访问控制器组成,使得所述输入数据传送或所述输出数据传送可以通过所述图像分割单元和所述图像耦合单元独占地执行。
9.根据权利要求1所述的图像处理装置,其中,所述临时存储单元中所包括的所述宽度上的预定水平像素数大于视频图形阵列大小的宽度上的水平像素数。
10.一种用于在预定单位基础上读取输入图像,执行图像处理,并生成输出图像的图像处理方法,在所述图像处理方法中
如果所述输入图像的水平像素数大于临时存储单元的宽度上的预定水平像素数,则图像分割单元根据所述宽度上的预定水平像素数,垂直且均等地分割所述输入图像,其中,所述临时存储单元被提供有水平分布并且在宽度上具有预定水平像素数的存储区域,并用于在由所述预定水平像素数组成的宽度上临时地存储所述输入图像的像素数据的多个行;
所述图像分割单元控制输入数据传送单元,使得在每个分割区域处所述输入图像中属于所述分割区域的像素数据可被顺序地传送到所述临时存储单元;
像素处理单元对被传送到所述临时存储单元的所述输入图像的像素数据执行以单个或多个像素为单位的图像处理;并且
图像耦合单元控制输出数据传送单元,使得在每个分割区域处要从所述图像处理单元输出的一个分割区域的像素数据可与另一个分割区域的输出像素数据相耦合,并且
其中,在每个分割区域处,所述输入图像的像素数据以分割区域的宽度上的水平像素数为单位被逐行地传送并被处理,并且当像素数据被处理时在每个分割区域处要输出的一个分割区域的输出像素数据与另一个分割区域的输出像素数据相耦合,以生成所述输出图像。
11.一种用于在预定单位基础上读取输入图像,对所述输入图像执行图像处理,并生成输出图像的半导体设备,包括:
缓冲器,被提供有水平分布并且在宽度上有预定水平像素数的存储区域,并用于在最大由所述预定水平像素数组成的宽度上临时地存储所述输入图像的像素数据的多个行;
图像分割器,用于如果所述输入图像的水平像素数大于所述缓冲器的宽度上的所述预定水平像素数,则根据所述宽度上的预定水平像素数,垂直地分割所述输入图像,然后控制在每个分割区域处所述输入图像的像素数据向所述缓冲器的传送;
输入数据传送电路,用于将所述输入图像中属于由所述图像分割器所指示的分割区域的像素数据顺序地传送到所述缓冲器;
像素处理器,用于对被传送到所述缓冲器的所述输入图像的像素数据执行以单个或多个像素为单位的图像处理;
图像耦合器,用于控制在每个分割区域处要被顺序输出的所述像素处理器的输出像素数据的传送,使得所述分割区域的输出像素数据彼此耦合,以生成输出图像;和
输出数据传送电路,用于根据所述图像耦合器,将要从所述像素处理器输出的输出像素数据传送到所指示的输出图像存储区域。
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