CN1815621B

CN1815621B - 访问存储器单元的系统和方法

Info

Publication number: CN1815621B
Application number: CN2006100066432A
Authority: CN
Inventors: 川澄笃
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-01-31
Filing date: 2006-01-27
Publication date: 2010-05-26
Anticipated expiration: 2026-01-27
Also published as: US7558924B2; CN1815621A; US20060171190A1

Abstract

本发明提供了用于访问存储器中的数据的系统和方法，其中寄存器被提供来临时存储来自写操作的数据，并且使数据对紧随该写操作执行并且被指向相同数据的读操作可用。在一个实施例中，存储器系统包括第一类型的存储器单元的阵列和具有第二类型的单元的寄存器。第二类型的单元被设计为比第一类型更快地使数据变稳定。数据同时被写到存储器阵列和寄存器中。在读操作被指向刚好在前的写操作的位置时，从寄存器读出数据。当读操作被指向与刚好在前的写操作不一致的位置时，从存储器阵列读出数据。

Description

访问存储器单元的系统和方法

技术领域

本发明一般地涉及数据存储，更具体地说，本发明涉及用于减少由于存储器单元不稳定性导致的故障的系统和方法。

背景技术

计算机系统和其他设备一般需要具有存储信息的装置。这些装置可以包括用于大量数据的永久存储设备，以及用于存储计算机或其他设备当前正使用的数据的存储器系统(即，RAM)。

RAM一般用作设备的工作存储器。RAM由设备用来存储需要能够由存储器访问的数据，并且需要能够被修改。计算机和其他电子设备中大量需要RAM，这是因为设备具有的RAM越多，该设备的处理器就可以容易地访问越多的数据。例如，在计算机中，更多RAM可用使计算机能够执行更多(或更大)软件应用，而不必在RAM和永久存储设备(例如，硬盘驱动器)之间交换数据。

存在各种不同类型的RAM。例如，动态RAM或DRAM常被用在计算机中。DRAM的“动态”方面指下述事实：DRAM存储器单元需要周期性地刷新，以维持存储在单元中的数据。如果DRAM单元不被刷新，则数据将丢失。静态RAM或SRAM是常用在计算机中的另一种存储器。SRAM的“静态”方面指下述事实：不必以与DRAM单元相同的方式刷新SRAM单元。

相对于DRAM存储器，SRAM存储器具有许多优点。如上所述，SRAM单元不必被刷新来维护存储在它们中的数据。另外，SRAM一般比DRAM快的多。例如，典型的SRAM单元可以具有大约小于1纳秒的访问时间，而DRAM单元具有近60纳秒的访问时间。此外，SRAM存储器在访问间不要求暂停，所以访问SRAM单元的周期时间一般比访问DRAM单元的时间短的多。

尽管有许多优点，但是SRAM存储器也具有某些缺点。例如，SRAM存储器单元可能在一定程度上是不稳定的。即，当单元被读取时单元中存储的数据实际上可能损坏。该问题是由于下述事实所导致的：SRAM单元通过将单元耦合到经预充电的位线并且允许这些单元拉低这些位线而被读取。就在SRAM单元拉低位线上的电压时，这些位线也将SRAM单元的电压拉高。对应于存储在单元中的“0”的低电压可以被拉到足够高，高到单元中的数据可能不明确，或者可以翻转(flip-flop)，以使“0”变为“1”。

存储器件的变大使SRAM存储器单元的不稳定问题变恶化。随着半导体技术发展，可以使诸如晶体管之类的电路组件变得更小，所以组件的特性可能具有更大的变化。具体来说晶体管所经历的较大的特性变化，所述特性例如是阈值电压。因此，很有可能组成典型的SRAM存储单元的各个晶体管彼此不相同。结果，晶体管(它们在一定程度上是对称配置的)可能不完全相同地工作，从而单元变得不稳定。

SRAM存储器单元的不稳定性还由于存储器单元工作的速率增加而变恶化。由于需要较大的处理功率，所以数据处理器和存储器的工作速率不断增加。这可能在RAM单元中导致问题，这是由于这些单元以更高的速率/频率工作，所以在写操作期间很少的时间可用来将这些单元的电压拉低到适当的电平(即，将数据写到单元)。因此，单元内的电压电平变稳定可能需要较长的时间。在这些电压电平变稳定之前，这些单元可能会遭受由于随后的读操作所导致的数据损坏。

因此，希望提供下述系统和/或方法，这些系统和/或方法减少或消除可能由对存储器单元的读操作所导致的数据损坏，其中在这些单元中对应于存储在其中的数据的电压电平尚未变稳定。

发明内容

上面概括的问题中的一个或多个可以利用本发明的各种实施例而被解决。概括地讲，本发明包括用于访问存储器中的数据的系统和方法，其中寄存器被提供来临时存储来自写操作的数据，并且使数据对紧随该写操作执行并且被指向相同数据的读操作可用。

在一个实施例中，存储器系统包括第一类型的存储器单元的阵列和具有第二类型的存储器单元的寄存器。第二类型的存储器单元被设计为使数据在这些单元中比在第一类型存储器单元中稳定的更快。该存储器系统还包括耦合到存储器阵列和寄存器的控制电路。控制电路配置为使被写到存储器阵列中的数据同时被写到寄存器中。每次数据被写入时，先前存储在寄存器中的数据都被覆写。然后，在读操作被指向至少部分下述存储器位置时从寄存器读取数据，所述存储器位置是刚好在前的写操作被指向的存储器位置。当读操作被指向与刚好在前的写操作的位置不一致的位置时，从存储器阵列读取该数据。当读操作被指向与最后的写操作的位置一致的位置，但是该写操作在该读操作多于一个处理周期之前被执行时，可以从寄存器或存储器阵列读取该数据。

在一个实施例中，存储器系统的存储器阵列和寄存器都包括SRAM单元。第二类型的存储器单元的设计与第一类型的存储器单元的设计几乎相同，但是其被放大(较大)并且因此更稳定(由于较大的晶体管沟道区域，这导致较低的阈值电压变化)。控制电路可以包括复用器，其配置为接收来自阵列的第一数据输入和来自寄存器的第二数据输入，并且将这两个输入中被选中的一个输出。控制电路还可以包括比较器，其配置为将与读操作相关联的第一地址和与在前写操作相关联的第二地址进行比较，从而基于该比较的结果来控制复用器以选择寄存器输入或阵列输入。控制电路还可以包括在在前写操作被执行时存储第二地址的锁存器。

另一实施例可以包括一种方法，在该方法中，写操作在第一处理周期中被执行，并且读操作在第二处理周期中被执行。在写操作期间，数据被存储到存储器阵列中的第一组存储器单元中，并且同时被存储到寄存器中。寄存器的存储器单元设计为在存储器阵列的单元中的数据变稳定之前使这些单元中的数据变稳定。在读操作期间，如果读操作被指向存储器阵列中的第一组存储器单元(或者这些单元的一部分)时，从寄存器而不是存储器阵列获取该读操作的数据。如果读操作不是被指向存储器阵列中的第一组存储器单元中任意单元时，从存储器阵列获取该读操作的数据。

根据本发明的一方面，提供一种存储器系统，包括：第一类型的存储器单元的阵列；具有第二类型的存储器单元的寄存器，其中所述第二类型的存储器单元配置为比所述第一类型的存储器单元更快地使其中的数据稳定；以及耦合到所述阵列和所述寄存器的控制电路，其中所述控制电路配置为在读操作被至少部分指向在前写操作被指向的存储器单元的阵列中的一个或多个存储器单元时从所述寄存器读取数据，以及其中所述控制电路配置为在读操作没有被指向在前写操作被指向的存储器单元的阵列中的一个或多个存储器单元时从所述存储器单元的阵列读取数据。

根据本发明的一方面，提供一种用在存储器系统中用于可靠地访问数据的方法，包括：在第一处理周期中执行写操作，其中执行所述写操作包括将数据存储到存储器阵列中的第一组存储器单元中，并且同时将所述数据存储到寄存器中，其中所述寄存器配置为比所述存储器阵列中的所述存储器单元更快地使其中的数据稳定；以及在后续的第二处理周期中执行读操作，其中确定所述读操作是否被指向所述存储器阵列中的所述第一组存储器单元的一个或多个，当所述读操作被指向所述存储器阵列中的所述第一组存储器单元中的一个或多个时，从所述寄存器读取所述数据，并且当所述读操作不是被指向所述存储器阵列中的所述第一组存储器单元中的一个或多个时，从所述存储器阵列读取所述数据。

还可以具有多种其他实施例。

附图说明

在结合附图阅读了下面的详细描述后，本发明的其他目的和优点将变清楚。

图1是图示了根据现有技术的示例性SRAM存储器的结构的图。

图2是示出了根据一个实施例的与写操作相对应的字线和一对位线上的信号的图。

图3是图示了根据一个实施例的在写操作期间存储器单元的数据节点处出现的电压的图。

图4是图示在根据另一个实施例在写操作期间在存储器单元的数据节点处出现的电压的图。

图5是图示了根据一个实施例的用于处理对存储器的访问的方法的流程图，其中该存储器包括存储器单元和寄存器。

图6是图示了根据一个实施例的示例性存储器系统的功能框图。

尽管本发明具有各种修改和替换形式，但是在附图和具体实施方式中通过示例示出了它们的特定实施例。应当理解，附图和具体实施方式不是要将本发明限制于它们所公开的具体实施方式。本公开而是要覆盖所有修改、等同物和替换，只要它们落入由所附权利要求限定的本发明的范围内。

具体实施方式

下面描述本发明的一个或多个实施例。应当注意，下面描述的这些和任何其他实施例都是示例性的，并且是要说明而不是限制本发明。

粗略地说，本发明包括用于访问存储器中的数据的系统和方法，在该存储器中寄存器被提供来临时存储来自写操作的数据，并且使该数据对在写操作之后立即对相同的数据执行的读操作可用。

在一个实施例中，存储器系统包括存储器单元阵列和寄存器。由于尺寸和存储器工作的速度，所以要使存储在单元中的任意一个中的数据值变稳定，要求多于一个周期。因此，如果数据在一个周期中被写到特定地址(特定存储器单元)，并且在下一个周期中相同的地址(存储器单元)被读取，则该数据可能尚未稳定，从而所获取的数据可能包括错误。相反，寄存器被设计为存储在该寄存器中的数据在单个周期内变稳定。因此，如果数据在一个周期内被写到寄存器并且然后在下一个周期内被读取，则由于数据已变稳定，所以所获取的数据将不包含由于寄存器中的数据不稳定所导致的错误。

应当注意，寄存器可以包括一组与存储器阵列的单元具有相同的基本设计的存储器单元。例如，如下面将更详细地描述的二者都主要使用六个晶体管的设计。但是，寄存器的存储器单元内的晶体管的物理配置将稍稍不同，以便在这些存储器单元内实现比存储器阵列的存储器单元中更快的数据稳定。寄存器的不同的存储器单元设计可能要求与存储器阵列中的单元相比占用相当多的空间，但是寄存器单元所要求的额外空间是可接受的，因为仅需要单个寄存器的足够单元。即，相对于所要求来存储数以百万计的数据字，只需要足够的存储器单元的额外空间来存储单个数据字。

在本实施例中，存储器系统配置为无论何时执行写操作，数据都被既写到存储器单元阵列(即，写到与由写操作所标识的地址相对应的特定存储器单元)又写到寄存器。存储器系统还配置为只要在写操作之后立即执行读操作，取决于读操作所指向的地址，相应的数据将从存储器单元阵列或寄存器被读出。如果读地址与先前的写地址相同，则该数据从寄存器被获取。如果读地址与先前的写操作中标识的地址不同，则从存储器单元阵列获取该数据。

应当注意，在这里寄存器被用于在数据被写入后立即将被读取的情形中使写数据更快地稳定。寄存器位于存储器阵列处或者靠近存储器阵列，从而不减少读或写操作的等待时间。因此，寄存器在操作和物理配置两方面都不同于传统的缓存系统(缓存系统离处理器比离存储器阵列更近，以减少数据等待时间)。

如上所述，本发明的一个实施例与包括SRAM单元阵列的存储器相结合而被实现。尽管下面的详细描述将集中于该实施例，但是应当注意也可以实现利用其他类型存储器单元的替换实施例，对于这些类型的存储器单元，也不应当在对相同的单元写之后立即执行对特定存储器单元的读。

本发明实施例可以一起使用的一种SRAM单元是本领域已知的六个晶体管的SRAM单元。在对与这种存储器单元一起使用的本发明实施例进行描述之前，考查该存储器单元的结构和操作是有帮助的。

图1示出了根据现有技术的示例性SRAM存储器单元的结构。存储器单元100是最简单的SRAM存储器单元的之一的示例。存储器单元100由六个晶体管形成。在图1中明确示出了其中的两个晶体管121和122。另外四个晶体管被包含在反相器111和112中。

反相器111和112从前到后耦合到一起。即，每个反相器的输入耦合到另一个反相器的输出。反相器111的输入和反相器112的输出的连接点在图1中标作节点A。反相器112的输入和反相器111的输出的连接点在图1中被标作节点B。这些节点在这里也可以被称作存储器单元的数据节点。节点A和B中的每个分别经由晶体管121和122耦合到位线131和132中相应的一个。这些晶体管(121和122)中的每个的栅极耦合到字线140。

晶体管121和122用来有选择地将节点(A和B)耦合到相应的位线(131和132)或者从相应的位线解耦合。字线140上的电压被传送到晶体管121和122的栅极，以控制这些晶体管是导通还是截止，从而将节点耦合到位线或者从位线解耦合。当字线140上的信号为低时，晶体管121和122被截止，以使节点A从位线131解耦合，使节点B从位线132解耦合。当字线140上的信号为高时，晶体管121和122被导通，以使节点A耦合到位线131，并且使节点B耦合位线132。

应当注意，用来描述本公开的存储器单元电路中的电压的术语“高”和“低”指分别被解释为二进制“1”和“0”的电压范围。这些术语不应当被解释为分别仅限于Vdd和地。这些电压可以随电路设计而变化，本领域的技术人员将理解这一点。

SRAM存储器单元100如下操作。当想要将数据存储到存储器单元100中时，适当的电压被施加到位线131和132。在一个实施例中，位线131被作为数据线考虑，而位线132被作为反数据线考虑，所以按照这种方案电压被施加到这些线。换言之，如果要被存储到存储器单元100中的数据是“1”，则位线131上的电压将是高，而位线132上的电压将是低。如果要被存储的数据是“0”，则相反，即，位线131上的电压将是低，而位线132上的电压将是高。

为了将数据写到存储器单元100(即，在该单元中存储位值)，在字线140上信号被断言。即，字线140上的电压将变高。该信号被施加到晶体管121和122的栅极，所以当该信号为高时，电流可以流过晶体管。结果，数据节点A和B处的电压变为与相应的位线(分别为131和132)的电压相等。这样，如果位线131为高并且反位线132为低，则节点A处的电压为高，并且节点B处的电压为低。

字线140上的信号然后被反断言(即，信号变低)。当此发生时，施加到晶体管121和122的栅极的电压变低，并且这些晶体管被截止。这使节点A和B从位线131和132解耦合。从而，电流不再流过晶体管121和122，所以数据节点(A和B)从位线被电隔离。因此数据节点处的电压将被保持，而不管位线131和132处的电压是否改变。

应当注意，在节点A和节点B处保持的电压可能与当字线140上的信号被断言时位线131和132上的电压不完全相同。这是由于反相器111和112都是有源器件。换言之，这些反相器中的每个都具有一对晶体管，该对晶体管交替将各自的输出耦合到高电压或低电压，并且将把节点A和节点B处的电压朝这些高和低电压驱动。这样，即使位线131和132上的电压在写操作期间仅有稍许不同，节点A和B处的电压在写操作完成后(即，在字线140上的信号被反断言后)也会被分别驱动到高和低电压。

存储器单元100现在在数据节点A和B处以高和低电压的形式存储数据。在前述示例中，节点A处的电压为高，节点B处的电压为低，这对应于所存储的“1”。当想要从存储器单元100读出数据时，读操作被执行。读操作非常类似于写操作，除了其不是驱动位线131和132上的电压使这些电压可以被存储在存储器单元100外的电路中，而是这些位线被监控以检测在它们被耦合到数据节点A和B时发生的电压变化。这将在下面更详细地解释。

为了执行读操作，字线140上的电压最初为低。晶体管121和122因此被截止，从而数据节点A和B从位线131和132被解耦合。位线131和132然后被预充电到高电压(即，Vdd)。当字线140中的信号被断言时(即，线上的电压变高)，晶体管121和122被导通，这将位线131和132分别耦合到节点A和B。

在前述示例中，写操作导致在节点A处高电压，在节点B处低电压，这对应于所存储的“1”。因此，节点A处的电压和位线131上的电压近似相同(即，都约为Vdd)。结果，极少或没有电流流过晶体管121，所以晶体管121上的电压极少或没有改变。但是，节点B处的电压为低。因此，当晶体管122被导通时，电流从位线132上的较高电压(Vdd)流到节点B处的较低电压。由于位线132仅被预充电到Vdd，并且不被驱动到Vdd，所以流过晶体管122的电流导致位线132上的电压下降。而该电压下降可能不太大，但是该电压和位线131上的电压之间的差大到足以被检测出。

位线131和132可以被耦合到读出放大器，该读出放大器配置为检测并放大该电压差。一般来说，读出放大器设计为在与两条位线中的较高者相对应的数据线上提供高电压(Vdd)，并且在与这两条位线中的较低者相对应的数据线上提供低电压(地)。位线之间非常小的电压差从而被放大到其中实现存储器单元的系统中的二进制信号的正常电压差(近似为Vdd)。

参考图2，该图示出了根据本发明一个实施例与写操作相对应的字线(例如，140)和位线对(例如，131和132)上的信号。在该图中，可以看到在时刻t0之前，字线上的信号WL为低(被反断言)。在t0之前，位线上的信号(BL和BL的反)都为高，因为它们被预充电到Vdd。

在本示例中，值“0”将被写到存储器单元中。因此在写操作期间信号BL将为低，而BL的反将为高。为了将数据写入到存储器单元中，在时刻t0时字线上的信号WL被断言(高)。该信号保持被断言，直到t1，在该时刻，该信号被反断言(低)。在时刻t1，信号BL和BL的反都再次被预充电到Vdd。

参考图3，该图示出了根据本发明一个实施例在写操作期间在存储器单元的节点A和B处出现的电压。在第一写处理周期中，写操作发生在时刻t0和t1之间。假定在写操作之前存储器单元存储值“1”。即，在节点A处的电压为高，而在节点B处的电压为低。写操作将使这些电压反相，从而在节点A处导致低电压，在节点B处导致高电压。

在图3中可以看出，当字线上的信号WL被断言时，节点A处的电压开始从高被拉到低。这是因为当信号WL被断言时，将位线耦合到节点A和B的晶体管被导通，从而节点A和B处的电压被拉到位线上的电压(如图2所示，这些电压分别为低和高)。在图3所示的实施例中，信号WL在时刻t0被断言，从而节点A和B处的电压相对较快地被拉到适当的位线电压。即，到信号WL被反断言的时刻t1，节点电压几乎完全被拉到Vdd或地。然后，在第二处理周期中信号WL在时刻t2时被再次反断言之前，节点电压稳定在Vdd或地。由于节点电压已变稳定，在第二处理周期期间可以执行读操作，而不会增加由于读操作所导致的数据损坏的风险。

参考图4，图4图示了根据本发明另一个实施例在写操作期间在存储器单元的节点A和B处出现的电压。在本实施例中，写操作发生在时刻t0到t1′之间。该缩短的间隔对应于比图3所示的高的操作频率或速率。再次，在写操作之前，存储器单元存储值“1”，并且写操作将把值“0”存储到存储器单元中。本实例中的存储器单元的配置假定与对应于图3的存储器单元的相同，并且假定存储器单元的响应特性(例如，节点A和B处的电压被拉向新电压电平的速率)也相同。图3和图4中的时间标尺也假定相同。

如图3所示，当信号WL在时刻t0被断言时，将位线耦合到节点A和B的晶体管开始被拉到各自的位线上的电压。节点A和B处的电压紧在t0后的时间以图3中所示的相同速率改变。然而，在图4中，信号WL比图3中的更快地被反断言。因此，尽管在图3中的间隔X1期间WL被断言，但是在图4中该信号仅在间隔X2(t1′-t0)期间被断言。由于WL在更短的间隔内被断言，所以节点A和B处的电压没有足够的时间被拉到它们的新电压电平。结果，当节点A和B之间的晶体管以及各自的位线在时刻t1′处被截至时，节点A和B处的电压不象图3所示的情形中一样接近它们的最终预期值，分别为地和Vdd。假定节点A和B处的电压比它们的原始值(在时刻t0时)更接近它们的预期值，这些节点处的电压将慢慢稳定到它们的预期值。

图4所示的高频操作所带来的问题之一在于如果在第一处理周期中(例如，从t0到t1′)特定存储器单元被写，直到下一处理周期出现时，存储器单元的节点A和B处的电压尚未稳定到它们的预期电平。如果在这一下个处理周期中发生对相同存储器单元的读操作，则存储器单元的节点处的电压可能还未稳定到足以允许存储器单元中存储的值被准确地确定。此外，节点A和B处的电压易受到由读操作所引入的改变的影响。

如上所述，对例如结合图1图示并描述的存储器单元的读操作通过下述操作而被执行：将两条位线预充电到Vdd，并且对位线断言来使将位线耦合到数据节点的晶体管导通，从而允许位线之一被数据节点中的相应一个(处于地电平的节点)上的电压拉低，并且然后使用读出放大器检测出位线之间的差并将该差放大。

在图4所示的情形中，节点A和B处的电压尚未稳定到Vdd和地。节点处的电压例如可以为1/3Vdd和2/3Vdd。因此，可能位线被各个节点电压拉低到的量的差非常小。由于位线上的电压之间的差比在数据节点被稳定在Vdd和地的情形中该差应当具有的值小，所以该差可能不足以被读出放大器准确地检测出。因此从存储器单元中读取的数据可能不准确。

除了可能由于在存储单元中的数据值稳定之前对该单元进行读取所导致的可能的不准确之外，该单元还可能易于在读操作期间被损坏。该单元可能被损坏的原因是：当将数据节点耦合到位线的晶体管被导通时，如果数据节点处的电压较低，则允许电流从位线(其电压为Vdd)流到数据节点。这不仅导致位线上的电压降低，而且导致数据节点处的电压上升。

在理想的存储器单元中，其中存储器单元的所有组件都理想地匹配，这种数据节点处的电压增加可能对该存储器单元不具有任何实质影响。具有较低电压的数据节点将保持在低电压，并且具有较高电压的数据节点将保持在较高电压，即使电压差可能变的更小。当字线上的电压被反断言时，数据节点将从位线被解耦合，并且数据节点处的电压将被驱动返回地。

但是，实际的存储器单元不是理想的。作为实际问题，形成存储器单元的晶体管可能在它们的各个响应中都具有变化，这导致它们未被理想地匹配。例如，晶体管的阈值电压一般随晶体管不同而存在某些变化。即使晶体管在设计上相同也是这样。

晶体管之间的变化(例如，阈值电压变化)可能例如导致将位线耦合到其相应的数据节点的晶体管比将另一位线耦合到其数据节点的晶体管更强地导通。如果数据节点处的电压彼此相对接近(而不是已稳定到Vdd和地)，则具有较低电压的数据节点可能被更强地耦合到其位线，并且其电压可以随后被拉到比另一个数据节点的电压高。这可能导致数据被反转。

应当注意，存储器单元中的晶体管之间的变化可能随晶体管变小而变大。例如，不同晶体管的阈值电压变化随着单个晶体管的沟道面积缩小而增大。更具体地说，阈值电压的变化与沟道面积的平方根的倒数成正比：ΔVthα1/(w＊L)＊＊1/2

因此，随着SRAM的尺寸缩小，单元变得更不稳定，并且更易于发生故障。

对于存储器单元不能足够快地变稳定以允许单元中的数据在第一处理周期中被写入然后在下一处理周期中被读取这种问题，传统的解决方法是或者使用较大的晶体管(其具有较小的阈值电压变化并且更稳定)构造这些单元，或者降低存储器单元被操作的速度，以提供足够的时间来使单元中的数据变稳定。然而，这些传统的解决方案走到了对更小更快的存储器单元的需求的对立面。

因此，一个实施例使用第一类存储器单元(例如，较小、较便宜，较不稳定的单元)来构造存储器单元阵列，该存储器单元阵列能够存储数以百万的数据字，同时利用第二类存储器单元(例如，较大、较昂贵较稳定的单元)来构造寄存器，只要求该寄存器存储单个数据字(或者可能存储少量数据字)。如上所述，寄存器被用来临时存储被写到存储器单元阵列的数据，以使得如果在一个周期中被写到特定位置的(存储器单元)数据在下一周期中必须从同一位置被读取，则可以从寄存器而不是阵列中的单元读取该数据。

参考图5，该图示出了根据一个实施例用于处理对存储器的访问的方法的流程图，该存储器包括存储器单元阵列和寄存器。从该图的顶部开始，当接收到存储器访问指令时(框500)，其首先确定该访问是否是写操作(框505)。如果存储器访问是写，则写数据被存储到存储器单元阵列中的所标识出的地址处，并且还被存储到寄存器中(框510)。然后，系统等待接收另一条存储器访问指令(框500)。

如果所接收到的存储器访问指令不是写指令而是读指令，则其确定就在前一周期中是否执行了存储器访问操作(框515)。如果就在前一周期中没有存储器访问，则存储器单元阵列中的所有数据都应当是稳定的，并且在读指令中标识出的数据从该阵列被获取(框520)。

如果就在前一周期中存在存储器访问，则其确定前一存储器访问是否是写(框525)。如果该存储器访问不是写，则存储器阵列中的所有数据应当是稳定的，所以从存储器阵列中获取该数据(框520)。

如果前一周期中的存储器访问是写，则其确定前一周期中的写访问是否导致数据被写到会由当前读操作读取的任意存储器单元。在一个实施例中，这是通过确定前一存储器访问的地址是否与当前存储器访问的读地址相匹配而实现的(框530)。如果读和写地址不同，则读访问指向的存储器阵列中的位置应当为稳定的位置，即使对应于前一写的位置中的数据可能不稳定的。

最后，如果前一周期中的存储器访问是写，并且确定出写地址与当前存储器访问的读地址相同，则从寄存器(其中数据应当已稳定)而不是单元阵列(其中数据可能仍未稳定)获取对应于当前访问(读操作)的数据(框540)。

应当注意，图5所示方法的步骤仅是示例性的。替换实施例可以实现许多变体。例如，一个替换实施例可以执行类似的步骤，但是以不同的顺序。另一个替换实施例可以合并所示某些步骤。又一个实施例可以将图中所示的某些单个步骤划分为多个步骤，或者可以包括额外的步骤。所有这些变体都被设想在本公开的范围内。

参考图6，图6的功能框图图示了根据本发明一个实施例的示例性存储器系统。该图所示的存储器系统被配置为将数据写到存储器单元阵列中，以及写到寄存器中，并且从存储器单元阵列或从寄存器读出数据，这本质上是以与参考图5描述的相同的实现的。应当理解图6所示的结构仅是要说明一个实施例，而不应当理解为限制性的。

如图6所示，存储器系统600包括存储器单元阵列610和寄存器620，数据可以被写到存储器单元阵列610和寄存器620，并且可以从其读出数据。系统600还具有地址译码器630和控制电路，控制电路包括锁存器640、比较器650、复用器660和使能信号发生器670。

每个存储器单元阵列610和寄存器620包括存储器单元集合。每个存储器单元存储数据的单个位。在本实施例中，存储器阵列610配置为存储大量数据字，而寄存器620配置为仅存储单个字。尽管某些本发明实施例可以在存储器阵列中仅提供比寄存器中稍多的条目，但是设想利用阵列中的足够存储器单元来存储数千到数以百万的数据字可以更有效地实现本系统和方法。相反，寄存器只需存储一次可以写入的数据。例如，如果双字(例如，长整数)可以被写到存储器系统，则寄存器应当具有足够的存储器单元来存储双字。

如上所述，在存储器阵列610中使用的存储器单元的特性与在寄存器620中使用的存储器单元的特性有些不同。在本实施例中，在存储器单元阵列610中使用的存储器单元比在寄存器620中使用的存储器单元小些，廉价些。但是，在存储器单元阵列610中使用的存储器单元需要比寄存器620中的存储器单元更多的时间来使写到各自的存储器单元中的数据变稳定。例如，在一个实施例中，存储器单元阵列610的单元中的数据变稳定要大于单个周期但是少于两个周期。另一方面，寄存器620的单元中的数据在单个周期内就变稳定。结果，在数据被写到寄存器620的存储器单元后一个周期中就可以从这些单元中将数据安全容易地读出。然而，在数据被写到存储器单元阵列610的存储器单元后的一个周期中，这些单元中的数据不能安全可靠地读出。

要被写到存储器系统600中的数据在线680上被接收到。写数据同时被提供给存储器阵列610和寄存器620。无论数据何时被写到存储器阵列610中，该数据也被写到寄存器620中。当将数据写到存储器系统时，在线681上提供与线680上的写数据相对应的存储器地址。线681上的地址是被编码的(例如，十六进制值)，所以该地址被提供给译码器630。译码器630将该地址解码，然后将解码后的值(例如，二进制值)提供给存储器阵列610。解码后的地址确定线680上的写数据将被存储到的存储器位置(即，阵列610中的具体存储器单元)。

如上所述，每次数据被写到存储器阵列610时，相同的数据被写到寄存器620中。每次数据被写到寄存器620中时，该数据替换先前存储在寄存器中的值。因此，无需向寄存器620提供与写数据相关联的存储器地址。但是，在某些情形中可能必须提供对正被写入寄存器的数据字的类型的指示。例如，可能必须指示出该数据字是正常长度的字(例如，32位)、短字(16位)还是长字(64位)，以便确保稍后从寄存器读取该数据的话只读取出有效的数据位。

在图6所示的实施例中，使能信号发生器670被设置来控制在寄存器620中存储数据，并且控制在锁存器640中的相应地址的存储。无论何时只要存储器系统600执行写操作，使能信号发生器670都生成使能信号。在本实施例中必须存储与锁存器640中的数据相关联的地址，以使该地址可以与在后续读操作中使用的地址相比较。如同寄存器620中的写数据被来自后续写操作的数据所替换一样，锁存器640中的地址信息也被来自后续写操作的地址数据所替换。

当在存储器系统600中执行读操作时，在线681上提供存储器地址。由于该操作不是写操作，所以由使能信号发生器670提供的使能信号保持保持反断言。因此，锁存器640保留来自前一写操作的地址，并且寄存器620保持来自前一写操作的数据。在读操作期间，比较器650接收线681上的读地址和线682上的来自前一写操作的地址。比较器650确定这两个地址是否相同，并且断言或者反断言线683上的比较信号。线683上的比较信号被提供给地址译码器630和复用器660。

如果读和写地址不同，则比较器650反断言线683上的信号。反断言的信号导致译码器630正常对读地址解码，并将解码后的地址提供给存储器阵列610。线683上的信号由复用器660用作选择输入，并且反断言后的信号导致复用器660选择线684上的数据值，以输出作为线686上的读数据。该数据就是存储在存储器阵列610中由接收自译码器630的解码后地址所指示的位置处的数据。

另一方面，如果读和写地址相同，则比较器650断言线693上的信号。断言后的线683上的信号导致复用器660选择线685上的值输出作为线686上的读数据。线685上的数据值就是最后写到寄存器620(以及存储器阵列610)的数据。断言后的线683上的信号也可以使译码器630禁止对读地址进行解码。

在系统600中，复用器660由线683上的比较信号控制。因此，无论何时只要读操作的地址与最后的写操作的地址匹配，则将从寄存器620获取由系统600在读操作期间提供的数据。如上所述，如果在前面的写操作后多于一个周期时执行读操作，则由写操作存储到存储器阵列610中的相应存储器单元中的数据有时间变稳定。因此，读数据可以从存储器阵列610提供。因此，替换实施方式可以提供控制电路来从存储器阵列610而不是寄存器620获取读操作的数据。

前面的描述集中于数个实施例。应当注意，在阅读本公开后，本领域的技术人员将清楚对这些实施例做出的许多变化。可能的变体例如可以包括用来确定是从存储器阵列还是寄存器读取数据的控制电路的替换配置、在寄存器中存储器不同数目的数据值、用于确定存储器阵列中的数据是否已变稳定的不同装置、允许数据变稳定的不同周期数、用于确定读和写操作是否涉及相同的存储器单元的不同装置等。这些变体都被设想为在下面阐述的权利要求的范围内。

本领域的技术人员将理解，可以使用多种不同技艺和技术中的任意一些来代表信息和信号。例如，在上面的描述中可能提到的数据、指令、命令、信息、信号、位、符号等可以由电压、电流、电磁波、磁场或粒子、或者它们的任意组合来代表。信息和信号可以使用任何适当的传输介质来在所公开的系统的组件之间传输，所述适当的传输介质包括线、金属迹线、导孔、光纤等。

技术人员还意识到结合这里公开的实施例描述的各种说明性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件、或者这二者的组合。为了清楚说明硬件和软件的这种可互换性，各种说明性组件、块、模块、电路和步骤已针对它们的功能作了一般的描述。这些功能实现为硬件还是软件取决于特定应用和施加到整个系统的设计约束。本领域技术人员可以针对每个特定应用以各种方式实现所述功能，但是这种实现方式判定不应当被解释为导致脱离本发明的范围。

结合这里公开的实施例描述的各种说明性逻辑块、模块、和电路可以利用下述器件实现或执行：专用集成电路(ASIC)、现场可编程门阵列(FPGA)、通用处理器、数字信号处理器(DSP)或者其他逻辑器件、分立门或晶体管逻辑、分立硬件组件、或者设计为执行这里所述的功能的它们的任意组合。通用处理器可以是任何传统的处理器、控制器、微控制器、状态机等。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、结合DSP核心的一个或多个微处理器、或者任何其他这种配置。

结合这里公开的实施例描述的方法和算法的步骤可以直接包含在硬件中、由处理器执行的软件(程序指令)中、或者在这二者的组合中。软件可以驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEROM存储器、寄存器、硬盘、移动硬盘、CD-ROM、或者本领域已知的任何其他形式的存储介质。这种包含实现本方法之一的程序指令的存储介质自身就是本发明的替换实施例。一种示例性存储介质可以被耦合到处理器，以使处理器可以从该存储介质读取信息并且将信息写到该存储器。在该替换中，存储介质可以与处理器成为一个整体。处理器和存储介质可以驻留在例如ASIC中。ASIC可以驻留在用户终端中。处理器和存储介质可以可替换地作为分立组件驻留在用户终端或其他设备中。

上面已参考特定实施例描述了可以由本发明提供的益处和优点。这些益处和优点以及使它们产生或变得更显著的任何元素和限制不应当被解释为任意或所有权利要求的关键、必须或者本质特征。正如这里所使用的，术语“包括”或它们的任何其他变体是要被解释为非穷尽地包括这些术语之后的元素和限制。因此，包括一组元素的系统、方法或其他实施例不限于这些元素，而是可以包括其他未明确列出的其他元素，或者所要求的实施例本质上具有的其他元素。

前面对所公开的实施例的描述被提供来使本领域的技术人员能够实现或使用本发明。本领域技术人员将容易地清楚对这些实施例做出的各种修改，并且这里所定义的通用原理可以被应用到其他实施例，而不脱离本发明的精神和范围。因此，本发明不是要限于这里示出的实施例，而是要符合与这里已公开并且在所附权利要求书中引用的原理及新颖性特征相一致的最广范围。

Claims

1.一种存储器系统，包括：

第一类型的存储器单元的阵列；

具有第二类型的存储器单元的寄存器，其中

所述第二类型的存储器单元配置为比所述第一类型的存储器单元更快地使其中的数据稳定；以及

耦合到所述阵列和所述寄存器的控制电路，

其中所述控制电路被配置为在读操作所涉及的存储器单元被至少部分指向在前写操作被指向的存储器单元的阵列中的一个或多个存储器单元时从所述寄存器读取数据，以及

其中所述控制电路还被配置为在读操作所涉及的存储器单元没有被指向在前写操作被指向的存储器单元的阵列中的一个或多个存储器单元时从所述存储器单元的阵列读取数据。

2.如权利要求1所述的存储器系统，其中，所述控制电路配置为当在紧随第一处理周期的第二处理周期中执行所述读操作时从所述寄存器读取数据，在所述第一处理周期中所述写操作被执行。

3.如权利要求2所述的存储器系统，其中，所述控制电路配置为当在紧随所述第二处理周期的第三处理周期中执行第二读操作时从所述阵列读取数据。

4.如权利要求2所述的存储器系统，其中，所述控制电路配置为当在紧随所述第二处理周期的第三处理周期中执行第二读操作时从所述寄存器读取数据。

5.如权利要求1所述的存储器系统，其中，所述第一类型存储器单元包括SRAM单元。

6.如权利要求1所述的存储器系统，其中，每个所述第二类型的存储器单元的体积比每个所述第一类型的存储器单元的体积大。

7.如权利要求1所述的存储器系统，其中，所述控制电路包括复用器，该复用器配置为接收来自所述阵列的第一数据输入和来自所述寄存器的第二数据输入。

8.如权利要求1所述的存储器系统，其中，所述第一类型的存储器单元要求第一数量的时间用于使写在其中的数据变稳定，其中所述第一数量的时间比连续存储器访问之间的最小间隔大。

9.如权利要求8所述的存储器系统，其中，所述第二类型的存储器单元要求第二数量的时间用于使写在其中的数据变稳定，其中所述第二数量的时间比所述连续存储器访问之间的最小间隔小。

10.如权利要求1所述的存储器系统，其中，所述控制电路包括比较器，该比较器配置为将与所述读操作相关联的第一地址和与所述在前写操作相关联的第二地址进行比较。

11.如权利要求10所述的存储器系统，其中，所述控制电路还包括配置为存储所述第二地址的锁存器。

12.如权利要求1所述的存储器系统：

其中所述控制电路包括

复用器，配置为接收来自所述阵列的第一数据输入和来自所述寄存器的第二数据输入，

比较器，配置为将与所述读操作相关联的第一地址和与所述在前写操作相关联的第二地址进行比较，以及

锁存器，配置为在所述在前写操作被执行时存储所述第二地址；

其中，所述第一类型的存储器单元包括要求第一数量的时间用于使写在其中的数据变稳定的SRAM单元，并且所述第二类型的存储器单元包括要求第二数量的时间用于使写在其中的数据变稳定的SRAM单元，其中所述第一数量的时间比连续存储器访问之间的最小间隔大，并且所述第二数量的时间比所述连续存储器访问之间的最小间隔小。

13.一种用在存储器系统中用于可靠地访问数据的方法，包括：

在第一处理周期中执行写操作，

其中执行所述写操作包括将数据存储到存储器阵列中的第一组存储器单元中，并且同时将所述数据存储到寄存器中，其中所述寄存器配置为比所述存储器阵列中的所述存储器单元更快地使其中的数据稳定；以及

在后续的第二处理周期中执行读操作，其中

确定所述读操作是否被指向所述存储器阵列中的所述第一组存储器单元中的一个或多个，

当所述读操作被指向所述存储器阵列中的所述第一组存储器单元中的一个或多个时，从所述寄存器读取所述数据，并且

当所述读操作不是被指向所述存储器阵列中的所述第一组存储器单元中的一个或多个时，从所述存储器阵列读取所述数据。

14.如权利要求13所述的方法，其中，所述第二处理周期是紧随所述第一处理周期的一个处理周期。

15.如权利要求14所述的方法，还包括在紧随所述第二处理周期的第三处理周期中执行读操作，其中所述第三处理周期中的所述读操作从所述存储器阵列读取相应的数据。

16.如权利要求14所述的方法，还包括在紧随所述第二处理周期的第三处理周期中执行读操作，其中所述第三处理周期中的所述读操作从所述寄存器读取相应的数据。

17.如权利要求13所述的方法，其中，所述读操作在所述存储器阵列中的第一组存储器单元中的所述数据变稳定前被执行。

18.如权利要求13所述的方法，其中，确定所述读操作是否被指向所述存储器阵列中的所述第一组存储器单元中的一个或多个的步骤包括将与所述写操作相关联的写地址和与所述读操作相关联的读地址进行比较。