CN1856873A - 制造具有降低的欧姆损耗的多层半导体结构的方法 - Google Patents

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Abstract

本发明提供了一种制造以相对于标准的多层结构具有降低的欧姆损耗为特征的多层半导体结构的方法。该半导体结构包括电阻率大于3k Ω·cm的高电阻率硅衬底、有源半导体层以及在硅衬底和有源半导体层之间的绝缘层。该方法包括，通过相对于现有技术器件增加在绝缘层和硅衬底之间的电荷阱密度来抑制在高电阻率硅衬底内的欧姆损耗。尤其是，这可以通过在硅衬底和绝缘层之间施加中间层来获得，该中间层包括具有一定尺寸的晶粒，其中中间层的晶粒的平均尺寸小于150nm，优选小于50nm。

Description

制造具有降低的欧姆损耗的多层半导体结构的方法
(1)技术领域
本发明涉及制造包含高电阻率(HR)硅衬底、有源半导体层以及硅衬底和有源半导体层之间的绝缘层的多层半导体结构的方法。本发明还涉及由此所获得的多层半导体结构。尤其是，本发明涉及适合于在例如射频(RF)之类的高频(HF，即采用高于100MHz的工作频率)集成电路中所使用的多层半导体结构及其制造方法。
(2)背景技术
多层半导体结构包括多个层，多个层中的至少一些层由不同材料制成。
这种多层半导体结构的一个例子是绝缘体上外延硅(SOI)结构。SOI包括：
薄的(从几十纳米直到几微米)有源层，特征是低电阻率(几个Ω.cm的量级，例如5到30Ω.cm)；在现有技术的目前状态中，有源层是由单晶硅制成，以便芯片制造商在生产过程中能够继续使用传统的制造工艺和设备；
厚的(几百微米)衬底，例如硅，特征是典型的电阻率为20Ω.cm或更大；
较薄的(几百纳米)的绝缘层，用于使硅与有源层的电气绝缘，例如在硅和有源层之间的SiO2。
有源层是为了容纳元件，通常为电子或光电子元件。
图7示出了制造传统的SOI晶圆方法的各个步骤。首先，氧化层70形成在第一硅衬底71上，打算用作有源层。然后，要被用作厚衬底的第二硅衬底72通过热键合方法被安装在氧化层70上。最后，倒置该合成的结构，通过研磨或注册商标为Smart Cut的工艺使第一硅表面71的上表面变薄，直到达到适合的预定厚度。然后，对第一硅衬底71的上表面抛光，从而形成传统的SOI晶圆。
在半导体技术的范畴，SOI晶圆表现出众多优于传统的硅体积(bulk)晶圆的优点，并且当前被广泛地用于模拟和数字技术二者的应用。
然而，对高频应用而言，众所周知，在有源层中元件产生的电场线会不顾绝缘层的绝缘效应而穿过绝缘层，且渗入到衬底，导致衬底内的欧姆损耗。因此，适合于HF应用的SOI晶圆应当具有尽可能低的HF欧姆损耗的水平。
如果衬底的电阻率高于3kΩ.cm，通常认为欧姆损耗是可以忽略的。这样的衬底被称为高电阻率(HR)衬底。与通常用在CMOS技术中的标准电阻率衬底的约为20Ω.cm相比较，当前制造的HR硅衬底能够具有大约104Ω.cm的电阻率。因此，在HF应用中使用HR衬底能够大大降低损耗和耦合(串扰)。HR衬底常用于制造HR SOI晶圆。
但是，HR SOT晶圆的一个主要缺点是它们有效电阻率的降低，尤其是对高频应用而言。在本文中，有效电阻率被定义为用制造在绝缘层上面的HF电路来看的电阻率的实际值，该HF电路是在当前标准的CMOS工艺中的有源层内或在更高的金属层中。
例如，已经显示出HR SOI晶圆的有效电阻率在绝缘层的厚度为105nm和绝缘层的固定电荷密度Qox低至1010/cm2的情况下，会导致有效电阻率为大约300Ω.cm，这比衬底电阻率低一个数量级以上。当然，这相当大地增加了欧姆损耗并使这样的衬底不适合于HF应用。
还被显示出的是，采用几个微米厚的绝缘层的多层标准CMOS工艺会产生非常高的Qox值(数量级为几个1011/cm2)。在这种情况下，尽管绝缘体具有大的厚度，有效电阻率也被发现是比衬底电阻率低一个数量级以上。
理想地是，如本发明设计的多层结构在衬底中具有尽可能低的欧姆损耗。由于这些损耗使多层结构的电性能尤其是用于高频应用的电性能恶化，它们被认为是有害的。
(3)发明内容
本发明的目的是提供一种制造上述类型的多层半导体结构的制造方法，其中电损耗降低，较佳地是被尽可能地降低，以及提供一种例如由该方法制成的这样的多层半导体结构，其中电损耗被降低或最小化，优选在高频应用电损耗被降低或最小化。
此外，本发明的目的是提供一种热动力学稳定的多层结构。
通过根据本发明的方法和器件实现上面的目的。
本发明特殊的和较佳的方面在附属的独立和从属权利要求中陈述。从属权利要求的特征可以结合独立权利要求的特征以及其它从属权利要求的特征适当地而不只是明确地在权利要求中陈述。
在第一方面，本发明提供了一种制造多层半导体结构的方法，该多层半导体结构包括电阻率高于3kΩ.cm的高电阻率硅衬底、有源层以及在硅衬底和有源半导体层之间的绝缘层。该方法包括通过改变，例如对于现有技术的器件在绝缘层和硅衬底之间增加电荷阱密度和/或通过改变绝缘层中的电荷来抑制高电阻率硅衬底内部的欧姆损耗，以便使衬底内部的电损耗最小。
电荷阱密度的改变旨在增加绝缘层和衬底之间界面的电荷阱密度。这意味着采用根据本发明的方法制造的多层半导体结构的电荷阱密度高于假如没有采取根据本发明的特殊措施的衬底和绝缘体之间界面的电荷阱密度。
在绝缘层中电荷的改变旨在减少绝缘层中的电荷。
在绝缘的有源层被键合到衬底之前，通过调节在有源层中进行的注入特性可以在绝缘层中执行改变电荷。可以改变杂质的数量以便改变绝缘层中的电荷。或者，可以通过调节在有源层中进行的热氧化的参数来改变绝缘层中的电荷以便在其表面产生绝缘层，该绝缘层在键合到衬底之后形成待形成的多层结构的绝缘层。热氧化在注册商标为Smart Cut型工艺中可以是制造氧化层的制造步骤。待调节的参数包括但不限于温度(以绝对值)和/或温度变化(尤其是温度的斜特性)、气体组分、退火时间中的一个或多个。通过在多层结构已经形成之后调节施加到它的热处理参数可以改变绝缘层中的电荷。可以调节这种热处理的热平衡以减少结构的绝缘层中的电荷。
根据本发明增加电荷阱密度可包括，施加用来与衬底和绝缘层相接触的中间层。该中间层是由通过其与衬底材料的连接使得电荷阱密度增加的材料所制成的。该中间层可以由氮氧化物(nitride oxide)制成。
增加电荷阱密度可包括处理衬底的表面，例如，控制衬底表面的损坏，例如通过刻蚀改变它的粗糙度。
根据本发明增加电荷阱密度可包括在硅衬底和绝缘层之间施加中间层，该中间层包括具有尺寸的晶粒，其中中间层的晶粒的平均尺寸小于150nm，优选小于50nm，例如在20nm和40nm之间。
中间层可以具有至少为1011/cm2/eV的电荷阱密度。电荷阱密度的较低限度取决于在绝缘层中固定电荷的数量Qox：如果该数量高，即例如1011/cm2或更高，则电荷阱密度Dit必须至少是1012/cm2/eV，如果在绝缘层中的固定电荷的数量Qox低，即例如1011/cm2或更低，则若电荷阱密度Dit为1011/cm2/eV是充分的。
施加中间层可以包括在硅衬底和绝缘层之间内施加任何不掺杂的或例如掺杂水平低于3.1012/cm3的轻微掺杂的硅层、不掺杂的多晶硅层、锗层、不掺杂的多锗层或多SiGe碳化硅层。发明人已经证实，由于产生的有助于俘获自由载流子的电荷阱的功效，使用这样的中间层减小了与本发明的多层结构相关联的损耗，尤其是在100MHz以上的频率。
施加多晶硅层可包括在硅衬底上淀积非晶硅和结晶非晶硅以形成多晶硅层。结晶例如可包括加温退火、快速加温退火(RTA)或激光结晶。
中间层具有其外表面的RMS(均方根)粗糙度，且优选，根据本发明中间层的RMS粗糙度具有小于或等于0.5nm的平均值，以便绝缘体钝化的硅衬底和中间层之间的键合，诸如中间层所覆盖的HR硅衬底。这意味着同时中间层有助于降低多层结构的欧姆损耗和获得在不需要诸如化学机械抛光(CMP)的任何平整的情况下的易于键合到其它层的足够低的表面粗糙度。
根据本发明的方法可包括将例如多晶硅覆盖的中间层覆盖的高电阻率硅衬底键合到绝缘体钝化的半导体衬底。该中间层在把硅衬底键合到绝缘层之前被施加到高电阻率硅衬底，以将中间层键合到绝缘层。在将高电阻率硅衬底键合到绝缘体钝化的半导体衬底之前，可以进行中间层的表面氧化以在中间层的表面形成几个纳米厚的绝缘体层。这导致后来的绝缘体与绝缘体的键合。
或者，根据本发明的方法可包括在绝缘体钝化的半导体衬底上提供中间层，并将其键合到高电阻率硅衬底。
根据发明的实施例，中间层可具有至少为100nm的厚度，优选在100和450nm之间，更佳的是在200nm到300nm之间。
此外，根据本发明的方法可包括在绝缘体半导体衬底界面引入足够高水平的电荷阱，以便达到高于5kΩ.cm的有效电阻率值，优选高于10kΩ.cm。这个电荷阱密度的水平至少是1011/cm2/eV。
根据本发明的实施例，在多层结构上进行标准的CMOS工艺处理之后，电荷阱的密度保持在高于或等于1011/cm2/eV的水平上。多层结构有效电阻率值也保持在高于5kΩ.cm，优选在多层结构上进行标准的CMOS工艺处理之后高于10kΩ.cm。
有源半导体层具有例如5到30Ω.cm数量级的低电阻率，以便让将要提供在该层上或该层中的电元件具有良好的相互作用。该层可以由Si、Ge、SixGey、SiC、InP、GaAs或GaN中的至少一种制成。有源半导体层可以包括多层的层叠，至少有一层是由Si、Ge、SixGey、SiC、InP、GaAs或GaN所制成的。
绝缘层可以由氧化物、氮化物、Si3N4、多孔绝缘材料、低k值(low-k)绝缘材料、聚合物中的至少一种形成。绝缘层可以是有多层相互层叠而制成，至少有一层是由氧化物、氮化物、Si3N4、多孔绝缘材料、低k值(low-k)绝缘材料、聚合物所制成的。
在第二个方面，本发明提供了一种相对于现有技术具有降低的欧姆损耗的多层结构，它尤其适用于高频(HF)应用，即具有高于100MHz的工作频率的应用。该多层结构包括电阻率高于3kΩ.cm的高电阻率硅衬底。这个高电阻率的硅衬底将要支撑根据本发明的多层结构的其它层，它已经针对性地降低与多层结构相关联的损耗。此外，该多层结构包括有源半导体层以及在硅衬底和有源半导体层之间的绝缘层。根据本发明，该多层结构还包括在高电阻率硅衬底和绝缘层之间的中间层。该中间层包括具有一定尺寸的晶粒，中间层的晶粒的平均尺寸小于150nm，优选小于50nm，例如在20nm到40nm之间。
中间层可以具有至少为1011/cm2/eV的电荷阱密度，优选至少为1012/cm2/eV。本发明的多层结构的有效电阻率高于5kΩ.cm，优选高于10kΩ.cm。
在根据本发明的多层结构中，中间层可以包括任何不掺杂的或轻微掺杂的硅层、不掺杂的多晶硅层、锗层、不掺杂的多锗层或多SiGe碳化硅层。
中间层，例如多晶硅层，可以具有平均值小于或等于0.5nm的粗糙度。在这种情况下，大量的小晶体存在于中间层中，且因此所产生的大量的晶粒界面可具有电荷阱的作用。
有源半导体层具有例如5到30Ω.cm数量级的低电阻率，以便让将要提供在该层上或该层中的电元件具有良好的相互作用。该层可以由Si、Ge、SixGey、SiC、InP、GaAs或GaN中的至少一种制成。有源半导体层可以包括多层的层叠，至少有一层是由Si、Ge、SixGey、SiC、InP、GaAs或GaN所制成的。
绝缘层可以由氧化物、氮化物、Si3N4、多孔绝缘材料、诸如低k值氧化物的低k值绝缘材料、高k值电介质或聚合物中的至少一种形成。绝缘层可以是由多层相互层叠所制成的，至少有一层是由氧化物、氮化物、Si3N4、多孔绝缘材料、低k值绝缘材料、高k值电介质或聚合物所制成的。
根据下面的详细描述以及结合通过举例来说明本发明原理的附图，本发明的这些和其它特性、特征和优点将变得明显。所给出的说明仅仅是针对示例的，而不是限定本发明的范围。下面引用的参考数字涉及附图。
(4)附图说明
图1示出了根据本发明实施例的多层结构。
图2是示出在衬底和绝缘层之间的界面，具有增加的电荷阱密度的多层结构上所制成的金属共面波导(CPW)的横向电导率的曲线图。
图3示出了根据本发明的实施例用于制造多层结构的方法的不同步骤。
图4示出了根据本发明的再一个实施例用于制造多层结构的另一种方法的不同步骤；
图5是在625℃淀积的多晶硅的SEM照片；
图6示出了在525℃淀积的非晶硅(a)和用快速加温退火(RTA)在900℃退火达2分钟的(b)的照片。
图7示出了制造传统的SOI晶圆的方法的不同步骤。
图8是示出在具有增加绝缘层中的固定电荷的多层结构上制成的金属共面波导(CPW)的横向电导率的曲线图。
图9是示出适用于测量多层结构(诸如本发明的多层结构)的电损耗的测量方法的原理的示意性图示。该多层结构以横截面图示，且在其右侧的示意图描绘了其等效电路。
图10示出了频率函数所测量到的多层结构的电损耗。
图11(a)和(b)示出了说明在525℃淀积的RTA结晶的非晶硅和在625℃淀积的多晶硅的RMS(均方根)粗糙度的AFM照片。
在不同的图中，相同的参考符号表示相同或类似的元件。
(5)具体实施方式
本发明将对于特定实施例和参照附图做出描述，但是本发明不限于此而只由权利要求限定。被描述的附图只是示意性的而非限制性的。在附图中，一些部件的尺寸为了说明目的可以被放大并且不按比例绘出。这些尺寸和相对尺寸不符合发明实践的真实缩图。
此外，在说明书和权利要求书中的术语第一、第二、第三等被用于区分相似的部件而未必是用于描述连续的或按时间的顺序。要理解的是，所使用的术语在适当的情形是可互换的，并且在此描述的本发明的实施例能够以其它的顺序而不是在此描述或说明的顺序来操作。
此外，在说明书和权利要求书中的术语上部、下部、在…之上、在…之下等被用作描述目的而未必是用于描述相对位置。要理解的是，所使用的术语在适当的情形是可互换的，并且在此描述的本发明的实施例能够以其它的方向而不是在描述或说明的方向来操作。
要注意的是，在权利要求书中使用的术语“包括”，应当不要被认为是受限于在其后列出的装置；它不排除其它部件或步骤。因此，应当被解释为指定所阐述的特征、整数、步骤或参考的元件的存在，但不排除存在一个或多个其它特征、整数、步骤、元件或它们的组合的附加物。因此，表达“设备包括装置A和B”的范围应不限于设备仅由元件A和B所构成。它意指关于本发明，该设备的最合适的相关元件是A和B。
现在将通过对本发明的几个实施例的详细说明来描述本发明。清楚的是，在不背离本发明的真实精神或技术讲授的情况下，根据本领域技术人员的知识可以设定本发明的其它实施例，本发明仅由所附的权利要求的术语来限制。
通常，本发明涉及的结构为其中有源层的电阻率比衬底的电阻率低得多的典型结构。
作为一个实例，如图1所示，考虑了类型SOI的多层结构10。该多层结构10包括硅衬底11、有源层12以及在硅衬底11和有源层12之间的绝缘层13。根据本发明，如上所述的标准HR SOI结构可改进使之影响，特别是使关于这种标准HR SOI结构的绝缘层13和衬底11之间载流子阱的密度增加至少两个数量级。这样的增加能够使与该多层结构10相关联的损耗减少或最小化。
根据仿真和试验，发明人已经确定，通过减少多层结构中的绝缘层的电荷有可能降低与该结构相关联的损耗。就这方面而论，发明人已经示出了在衬底中参数Qox的值在电损耗方面的影响。参数Qox对应于与结构的绝缘层(即在SOI的情况下埋入的绝缘层)相关联的电荷。
和/或通过增加电荷阱密度，这尤其是在多层结构的绝缘层和衬底之间的界面。就这方面而论，发明人已经示出了在衬底中参数Dit在电损耗方面的影响，参数Dit对应于电荷阱密度。
本发明详细阐述了这两个方面，关于参数Qox和参数Dit，根据本发明它们可以被分开或组合应用，以便获得相对于现有技术多层结构具有降低的欧姆损耗的多层结构，即具有至少为5KΩ.cm，且优选至少为10KΩ.cm的多层结构。
在展示由发明人执行的数字仿真和试验的结果之前，将简要说明在仿真和试验期间用于测量损耗的方法中使用的原理。
通常，人们所知道测量损耗的方法是“采用共面波导的损耗测量法”。它允许以电磁场在衬底中的传播函数来测量达到一定深度的损耗。该深度取决于导体之间的间距、频率、衬底的电阻率以及绝缘层的厚度。
测量方法对具有至少包括衬底11、绝缘层13和有源层12的多层结构特征的各个多层结构可使用下列步骤：
-结构的制备。
-结构的有源层12的选择性刻蚀，在SOI的情况下，所进行的刻蚀可以停止在由埋入的氧化物构成的绝缘层13上。
-在埋入的氧化物的上部，在结构上的整个导电金属层淀积。
-淀积金属的选择性干法刻蚀以形成检测图形，在本例中导电平行金属线形成共面波导(CPW)，在平行的金属线之间存在着中心金属线。
-在中心金属线上的电信号的施加。该信号包括低幅度的连续电压和交变电压的叠加。将该组合的电压施加到金属线并能够确定下面的参数：
-连续分量的幅度VA，
-交变分量的频率f。
在测量的过程中叠加连续的电压分量和交变的电压分量说明低电导率层在绝缘层和衬底之间的界面下产生巨大效应。如同后面将要说明的那样，这个低电导率层通过在中心金属线施加连续的分量所产生。
-损耗α的计算。
损耗α包括在导体中损耗的第一部分αCOND和位于先前刻蚀的有源层下面的层中的损耗αSUB。根据在CPW的末端发射、传输和接受的能量波的测量值求出位于有源层下面的层中的损耗αSUB，因此，可求出所测量的总的损耗α和对于施加信号的给定频率被认为是不变的αCOND的估算值。
在中央金属线下面产生的低电阻率金属层受到参数Qox和参数Dit的巨大影响。因此，通过电荷载流子的浓度和低电阻层的总体积(尤其是由它的厚度确定)感知Qox和Dit的效果。
在上面的测量方法的应用过程中所测量的损耗使允许求出结构的有效电阻率。该有效电阻率直接与位于有源层下面的层中的损耗有关。
在本发明的第一个方面，它已经展示了，减少在氧化物中固定的带电电荷数量能够有效地提高例如HR SOI晶圆的HR多层结构的有效电阻率。
仿真的结果在图8中示出，图8示出了具有增加在绝缘层中的固定电荷的多层结构上制成的金属共面波导(CPW)的横向电导率。
在这幅附图中的曲线是通过允许计算在结构上实现的共面波导的线性平行电导率(Geff)的仿真模型来实现的。
参照图9，示出了在多层结构上实现的共面波导，以及分布的等效电路(右手侧)。
与共面波导相关联的传播系数γ是以下面的形式：
γ = ( α COND + α SUB ) + jβ = ( R eff + jω L eff ) · ( G eff · jω C eff )
即，在100MHz或比100MHz更高的频率下，与衬底相关联的损耗αSUB在高频直接正比于Geff。
实际上，损耗αSUB等于|0.5*Geff*(Leff/Ceff)0.5|，Leff和Ceff分别对应于图9中所示共面结构的有效电感和有效线性电容。
对于给定的结构，参数Geff的数值越高，与结构相关联的损耗就越大(反之亦然)。
美国加利福尼亚州的Silvaco的注册商标为Atlas的仿真软件使用上面的模式。该模式允许考虑共面波导的不同尺寸参数：
-为测量损耗形成在多层结构上的金属线的几何结构，
-多层结构的绝缘层(埋入的层)的厚度，
-考虑交变分量的幅度和频率，施加给金属线的连续的电压分量的幅度VA。
此外，在计算Geff时该模型考虑了参数Dit和Qox。
如附图所示，图8示出了对应于与四个不同值的参数Qox相关联的四种不同结构的四条曲线80、81、82、83。每一曲线都示出了相对于参考点在结构中电损耗的相对估算值(通过参数Geff，如上面所说明的，它直接与损耗有关)，根据下面描述的方法，这是在测量损耗时将要施加给结构的导体的具有幅度VA的电压的函数。
参考点固定在VA＝Qox＝Dit＝0所获得的Geff的数值上。
曲线80对应于Qox的值为0的多层结构。
曲线81、82和83则分别对应于Qox不同于0的绝缘层当前值的不同多层结构，且从与曲线81(对于该曲线绝缘层的电荷等于1010/cm2)相关联的多层结构增加到与曲线83(对于该曲线绝缘层的电荷等于1011/cm2)相关联的多层结构。
在图9的箭头84表示与不同曲线相关联的多层结构之间的Qox的值的增加。
图9示出了Qox的值的增加导致多层结构的损耗的增加。
在下文中将说明参数Qox的影响以及绝缘层电荷的影响。绝缘层中的电荷是正电荷，因此它在绝缘层和和高电阻率衬底之间的界面上具有吸引负的移动电荷(电子)的趋势。这些电子在该界面累积并形成超低的电阻率层，因此在衬底中增加了整体的电损耗。
当使用上述的测量损耗的方法时，通过将微小的负电压VA施加给中心导体，这些电子被暂时排除到中心导体的下面，并从表面移到更远。这个在绝缘层和衬底之间的界面的部分从而变得具有更大的电阻性，且被测量的损耗降低。若现在使幅度VA具有更高的负值，将把移动的正电荷吸引到界面并因而局部地减小它的电阻率。因此，对负电压VOPT而言，在衬底中的电损耗是最小的。在图8中示出了最小损耗的偏移。Qox的值越大，则朝着负电压值的方向偏移的VOPT值就越大。
对大量的Qox的值，以同样的方式，在绝缘层和衬底之间的界面存在电子会导致增加损耗(即使在VOPT，它是在绝缘层和衬底之间的界面如上所述被吸引电子不产生在中央导体的下面而是产生在界面的其它位置的电压)。
如图8中所示，增加在如此被感应的两个相同的结构之间的Qox值，则增加了损耗和增加了朝着负电势方向的连续分量幅度VA的最佳值VOPT(对应于最小损耗)的偏移。
在本发明的第二个方面，展示了增加绝缘体和衬底之间的阱密度(称为Dit)能够有效提高例如HR SOI晶圆的HR多层结构的有效电阻率。实际上，此类阱在俘获自由载流子方面起着重要的作用，使它们不能够对HF电场起反应并因而抑制了它们对欧姆损耗所起的作用。HF电场意指具有高于100MHz的工作频率的电场。
根据本发明的实施例，通过提供高电阻率层(即，至少具有3KΩ的电阻率，包含即至少为1011/cm2/eV的高阱密度，优选至少为1012/cm2/eV，如图1中所示作为在衬底11和绝缘层13之间的中间层)14，可增加在绝缘层13和衬底11之间的载流子阱的密度。例如，高电阻率层14可以由不掺杂的多晶硅、不掺杂的多锗、或多SiGe碳化硅制成。已经证实，在衬底11和绝缘层13之间提供这样的中间层14可减小与多层结构10相关联的损耗，尤其是在高频时的俘获自由载流子的阱的功效。
如已经提到的，和如将要详细说明的，电荷阱的密度Dit会影响多层结构的损耗。
图2示出了对应于四种不同结构的四条曲线21、22、23、24，每条曲线示出了线性平行电导率Geff，如上所述，它直接与损耗有关，是施加的DC电压幅度VA、具有10GHz的频率f和小于100mV的交变分量的函数。每一种结构与绝缘层13和衬底11之间的电荷阱密度Dit的不同值相关联。对应于曲线21的第一结构具有等于0的电荷阱密度Dit；对应于曲线22的第二结构具有5×1010/cm2/eV的电荷阱密度Dit；对应于曲线23的第三结构具有1011/cm2/eV的电荷阱密度Dit；以及对应于曲线24的第四结构具有1012/cm2/eV的电荷阱密度Dit。在三条曲线最小每一侧的箭头25反映了在不同结构之间Dit的增加。曲线21、22、23中的每一条在横坐标0伏特的邻近出现最小值(由此对应于损耗为最小的电压，这对各种情形基本上相同)。
可以看到的是，电荷阱密度Dit的增加导致与多层结构相关联损耗的降低。从图2可以看到，具有最大值电荷阱密度Dit的多层结构是具有最低损耗的多层结构。该结构的损耗对应于4000Ω.cm的有效电阻率，这使得相对于与金属导体相关联的损耗，可以忽略与衬底相关联的损耗。实际上，总的损耗α等于αCOND与αSUB之和，当αSUB。为0时，α变为等于αCOND。
也可以看到的是，电荷阱密度Dit的增加减少了施加给结构的中央金属线的电压的连续分量的VA的影响。
参数Dit对损耗的影响能够作如下解释。参数Dit的特征为位于绝缘层13和衬底11之间的阱的密度，这是由衬底掺杂或适合于俘获电荷载流子(即，空穴或电子)的任何其它阱所引起。必须注意的是，电荷阱密度Dit定义了界面的每表面单元的电荷阱的数量。这允许比较与层厚度无关的Dit值。然而，实际上，电荷阱不仅位于表面而且位于体积内，而且尤其是在微晶体的情况，各个微晶体都具有可形成中间层的晶界。在文献中出现的Dit的值通常考虑在界面出现的电荷阱的数量，而不考虑体积中的电荷阱的数量。
在绝缘层和衬底之间的界面的大的电荷阱密度反过来将具有上面提及的影响绝缘层中电荷增加的趋势。实际上，在界面处大的电荷阱密度导致形成表面层的电子部分的吸收，电子在界面被聚集且降低了多层结构的电阻率(并从而增加了电损耗)。电荷阱密度越高，这种作用就越显著，从而降低损耗。
取决于该电压的极性、吸引到界面附近的负(电子)或正(空穴)电荷的连续电压分量的作用，被大的电荷俘获密度所减小。在这种情况下，实际上，被连续的电压分量朝着界面方向所吸引的一部分移动电荷被俘获，以致对HF损耗没有影响。
应当注意的是，如从图2可以看到的那样，电荷俘获密度的增加作用对于正或负DC电压分量具有相同的效应。
根据本发明的实施例，增加在多层结构10的衬底11和绝缘层13之间电荷俘获密度的特殊处理可在作为包含高俘获率的高电阻率层的多晶硅层的位置被引入。
根据本发明的实施例，如图3中所示，可采用下列Smart Cut工艺获得多层结构10。提供了至少具有3KΩ.cm的电阻率的第一高电阻率硅晶圆30，以及将制造有源层12的材料所制成的第二晶圆31，例如Si、Ge、SixGey、SiC、InP、GaAs或GaN中的至少一种，或Si、Ge、SixGey、SiC、InP、GaAs或GaN制成的至少一种材料的层的层叠。绝缘层32设在第二晶圆31上，例如，对第二晶圆31可进行被氧化，或可以淀积绝缘层，以在第二晶圆31的至少一个面形成绝缘层32。绝缘层32可以由任何合适的材料制成，诸如像SiO2、Al2O3、AlN、Si3N4、钛酸盐、多孔绝缘材料、低k值绝缘材料之类的介质材料中的一种或其组合。然后Smart cut离子注入33在第二晶圆31中引入形成深度变弱(in-depth weakened)层34。
包含高阱密度的高电阻率层35然后淀积在第一衬底30上。这个层35例如可以是下述的任何材料：不掺杂的或轻微掺杂的硅、不掺杂的多晶硅、锗、不掺杂的复合锗、复合SiGe碳化硅，但是不仅限于此。然后，对该层进行氧化但是不一定要进行氧化。
此后，考虑不掺杂非晶硅层35淀积的特定例子。
其后，清洗如此制备的第一和第二晶圆30、31并将它们彼此键合。用SmartCut工艺，在平均离子渗透深度下进行分离，去除第二衬底31的部分36，以致只有绝缘层13、有源层12和非晶硅35留在第一衬底30的上部。
对非晶硅层35进行结晶，以形成大量的小晶粒，即，具有小于150nm的尺寸，优选小于50nm，例如在20nm和40nm之间，如此形成HR多阱(traprich)多晶硅层14。该结晶作用可以由任何合适的结晶方法来完成，例如，通过退火，通过快速加温退火(RTA)，或通过激光结晶作用。该结晶步骤，可以在已经制备的第一和第二晶圆30和31的键合之前、期间和之后进行。这是本发明的一个优点，即获得平均值小于或等于0.5nm的粗糙度，以致在多晶硅覆盖的第一衬底30和绝缘体钝化的及分离制备的第二衬底31之间执行键合之前，多晶硅层不需要被平整或平面化，例如，通过化学机械抛光(CMP)。
或者，根据本发明的更多的实施例，可以下列方式获得多层结构10。
提供了第一硅晶圆40，以及由将要制造有源层12的材料所制成的第二硅晶圆41，例如，Si、Ge、SixGey、SiC、InP、GaAs或GaN中的至少一种，或Si、Ge、SixGey、SiC、InP、GaAs或GaN制成的至少一种材料的层的层叠。绝缘层42设在第二晶圆41上，例如，对第二晶圆41进行氧化，或可以淀积绝缘层，以在第二晶圆41的至少一个面上构成绝缘层42。绝缘层42可以由合适的材料制成，诸如像SiO2、Al2O3、AlN、Si3N4、钛酸盐、多孔绝缘材料、低k值绝缘材料之类的介质材料中的一种或其组合。
然后，具有至少为3KΩ.cm的电阻率和具有小于150nm的晶粒尺寸、优选小于50nm的高电阻率层45设在晶圆的第二晶圆41上。这个层45例如可以是下述的任何材料：不掺杂的或轻微掺杂的硅、不掺杂的多晶硅、锗、不掺杂的复合锗、复合SiGe碳化硅，但是不仅限于此。例如，该层可以由非晶硅层形成，该非晶硅层被结晶以形成大量的小晶粒，从而形成电荷多阱的中间层。如上文，结晶作用可以由任何合适的结晶方法完成，例如，通过退火，通过快速加温退火(RTA)，或通过激光结晶作用。该结晶步骤能够在已经制备的第一和第二晶圆40和41的键合之前、期间和之后进行。
其后，如此制备的第一和第二晶圆40、41被清洗并相互键合。
图10示出了以频率为函数所测量到的多层结构的电损耗。图10所示的曲线表示对于用注册商标为Smart Cut工艺所获得的三种SOI结构，以频率为函数且连续电压分量的幅度VA＝OV的损耗估算值，并表示Qox和Dit的不同值。
下面的表格2表示对三种结构SL1、SL2和SH1的每一种Qox和Dit的值。
  结构名称   Qox[#/cm2]   Dit[#/cm2/eV]
  SL1   ～1e10   可忽略的
  SL2   ～1e10   ～1e11
  SH1   ～1e10和   可忽略的
  Qox，SH1＞Qox，SL1
图10中带点的曲线对应于CPW在相同的结构中实现的仿真的损耗，除了从100Ω.cm(最高的曲线)变化到5000Ω.cm(最低的曲线)的多层结构衬底的电阻率ρeff以外，电阻率ρeff的值在图10中按箭头所示增加，并且具有如记载的那样的值。这些曲线示出了电阻率ρeff越高，理论上的损耗越低。要注意的是，理论上的损耗包括与金属导体相关联的损耗(对应于图10的最低的曲线，以实线的形式)和衬底中的损耗。
图10也示出了具有Dit最高值的多层结构是所示的最低损耗的多层结构。该结构的损耗对应于数量级为4000Ω.cm的有效电阻率，它使与衬底相关联的损耗相对于与金属线相关联的损耗可以被忽略(总的损耗α等于损耗αSUB与αCOND之和，当αSUB趋向于0，α等于αCOND)。
示出了Qox的最低值，而Dit可忽略的多层结构示出了对应于只有300和500Ω.cm的衬底电阻率值的损耗。
根据本发明，为了使所述多层结构的有效电阻率最大，可改变在多层结构的绝缘层中电荷阱密度和/或电荷的值。
用注册商标为Atlas所执行的其它的仿真已经使发明人量化了所需的电荷阱密度Dit的最低水平，以便于提供耐用的晶圆。这些仿真已经示出，即使用高达数倍于1011/cm2的绝缘层13中的电荷载流子的浓度Qox来表征绝缘层13，数量级为1011/cm2/eV优选为1012/cm2/eV的阱密度对去除衬底界面附近的所有寄生导电路径已是足够高的。在多层结构标准CMOS工艺处理中，目前达到了这么高的Qox值，并期望在金属层数量更多和绝缘层厚度更大的未来CMOS工艺处理中能进一步增加。
试验
已经生产和测量了不同的晶圆。所有晶圆由HR硅衬底开始制造，即，HR硅衬底具有大约104Ω.cm或更高的电阻率的衬底。下面的表1给出了已经制成的晶圆的结果和它们的一些特征。除了DLBHR26和DLBHR26tb，所有的晶圆都可在适用于不同晶圆的不同温度下用在HR硅衬底上淀积的多晶硅层来生产，所淀积的多晶硅层对不同的晶圆具有不同的厚度。在所有的情况下，多晶硅层可采用低压化学气相淀积(LPCVD)方法淀积。然而，本发明不限于这种方法。替换的淀积方法入等离子增强化学气相淀积(PECVD)或大气压力化学气相淀积(APCVD)。根据本发明的实施例，晶圆DLBHR26和DLBHR26tb都是用在HR硅衬底上淀积非晶硅而生产的。然后，在900℃持续2分钟进行RTA结晶硅。RTA温度的上升时间是2秒钟，以从室温(20℃)上升到900℃。一个参考晶圆DLBH13也可不用附加的多晶硅制成。对所有的晶圆，然后绝缘层用富有Qox的(Qox-rich)、3微米厚的氧化硅层通过PECVD方法淀积以展示附加的多晶硅层的效率。虽然没有测量，从文献期望和已知，在绝缘层中的电荷浓度Qox的值对这样的氧化层至少为几倍的1011/cm2且在氧化多晶硅界面的阱密度高于1011/cm2/eV。
然后，所有的晶圆(除了Leti 025和ST 013)被切成两份，且一半在中性环境(气压，100％N2)中进行持续4个小时950℃温度的退火，以仿真标准半导体器件工艺处理的热平衡。添加扩展名“tb”以识别这些试样。另一半没有进行退火。最后，在氧化层上所淀积的1微米铝层中的图形成共面波导。CPW是在HF模拟集成电路中常用的传输线。它们被用在这些试验中以表征已经生产的晶圆的有效电阻率。
出于比较的目的，也测量了设在市场上可获得的高电阻率SOI衬底(来自SOITEC)上和在发明人的实验室之外处理的CPW线：在CEA-LEIT(Leti 025)和在ST-M(ST 013)在全面的SOI COMS工艺处理中生产的CPW线。这些结果也在表1中示出。
  晶圆Id   Si层淀积T(℃)   Si层厚度(nm)   退火   有效电阻率(Ω.cm)
  DLBH13   -   -   没有   200～400
  DLBH13tb   -   -   是的   NA
  DLBHR14   585   20   没有   300
  DLBHR14tb   585   20   是的   500
  DLBHR15   585   80   没有   900
  DLBHR15tb   585   80   是的   5k
  DLBHR16   585   150   没有   1k
  DLBHR16tb   585   150   是的   ＞10k
  DLBHR17   625   20   没有   900
  DLBHR17tb   625   20   是的   7k
  DLBHR18   625   80   没有   1k
  DLBHR18tb   625   80   是的   9k
  DLBHR19   625   150   没有   5k
  DLBHR19tb   625   150   是的   9k
  Leti 025   -   -   -   200～250
  ST 013   -   -   -   600～800
  DLBHR26   525+RTA   400   没有   ＞10K
  DLBHR26tb   525+RTA   400   是的   ＞10K
晶圆DLBHR13(在衬底绝缘层界面没有多晶硅层的参考晶圆)的有效电阻率在200到400Ω.cm左右，表明高的欧姆损耗进入到硅衬底之内。另一方面，如能从表1所看到的那样，在钝化的氧化层下面的，即在衬底和绝缘层之间包含添加的多晶硅层的所有HR晶圆都呈现出更高的电阻率。较佳的是，根据本发明的实施例，根据本发明的多层结构的电阻率不低于5kΩ，更佳的是不低于10kΩ。从上面的表1可以观察到，所产生的有效电阻率取决于多晶硅层的厚度，这表明体积阱在多晶硅层中起着重要的作用。已经展示了可以考虑200nm的最小多晶硅厚度来有效抑制在氧化物-硅界面的寄生导电层。
测量各个试样在950℃的长时间热退火(4小时)之前和之后的有效电阻率，从而能够在有效电阻率的稳定性方面进行CMOS热平衡的效果的仿真。该结果清楚地显示加温退火对具有淀积的多晶硅的晶圆的有效电阻率具有很强的效果，反之在525℃淀积非晶硅层和在通过在900℃持续2分钟的快速加温退火(RTA)结晶(DLBR26HE DLRR26tb)的情况下没有观察到此效果。RTA温度的上升时间为2秒钟以从室温(20℃)上升到900℃。
只有这些试样的提示为热动的稳定。这些试样的有效电阻率高于10000Ω.cm，到目前为止这是一个令人满意的值。
为了检查每一淀积的多晶硅层和SOI晶圆添加埋入的氧化物的键合程度，获得了扫描电子显微镜(SEM)照片并进行SEM测量。图5和6分别表示在625℃淀积的多晶硅层的横截面和在525℃淀积的RTA结晶的硅层。能够清楚地看见，在525℃淀积的RTA结晶的硅层具有更小的晶粒和更高的阱密度。此外，与在625℃淀积的传统的多晶硅相比较，到目前为止，其层的表面质量要更好。在2×2μm2的扫描区域执行的原子显微镜(AFM)测量确认了这些观察的结果：分别如图11(b)和11(a)的AFM照片中所示，对于625℃的多晶硅和在525℃淀积的RTA结晶的硅，测量出其RMS(均方根)粗糙度/最大高度分别为2.24nm/16.5nm和0.37nm/3.14nm。对于后者，其表面质量允许可以在不使用表面的化学机械抛光(CMP)的情况下进行键合。SEM照片已经确定对于在525℃淀积的RTA结晶的硅的晶粒尺寸为20到40nm，而在625℃淀积的多晶硅为200nm或更大。因此，获得极高和极稳定的电阻率多层晶圆的候选物是在例如525℃淀积的，和在例如900℃或更高的高温由RTA结晶的非晶硅层。
要理解的是，尽管已经再次论述了根据本发明的器件的优选实施例、特定结构和配置以及材料，在不背离本发明的范围和精神的情况下，可以在形式上和细节上做出变化和修改。例如，尽管已经描述了注册商标为Smart Cut类型的制造方法，也可使用其它类型的制造多层结构的方法，尤其是包括衬底的键合的方法，ELTRAN类型的方法。此外，尽管已经描述和论述了SOI，本发明的方法也可用于其它多层结构层叠的制造，诸如，但不限于，背面刻蚀的SOI(BESOI)、应变的硅上硅绝缘体上锗(strained-silicon-on-silicon Germanium-on-Insulator)(SGOI)、应变的绝缘体上硅(sSOI)、绝缘体上锗(GeOI)、任何物体上的硅(Silicon-on-Anything)(SOA)，或者绝缘多层结构上的硅。

Claims (19)

1、一种制造多层半导体结构的方法，所述多层半导体结构包括电阻率高于3kΩ.cm的高电阻率硅衬底、有源半导体层及在所述硅衬底和所述有源半导体层之间内的绝缘层，其中，该方法包括，通过增加所述绝缘层和所述硅衬底之间的电荷阱密度来抑制在所述高电阻率硅衬底内的欧姆损耗。
2、如权利要求1所述的方法，其特征在于，增加电荷阱密度包括在所述硅衬底和绝缘层之间内施加中间层，所述中间层包括具有一定尺寸的晶粒，其中所述中间层的晶粒的平均尺寸小于150nm，优选小于50nm。
3、如权利要求2所述的方法，其特征在于，所述中间层具有至少为1011/cm2/eV的电荷阱密度，优选至少为1012/cm2/eV。
4、如权利要求2或3的任一个所述的方法，其特征在于，施加所述中间层包括在所述硅衬底和所述绝缘层之间内施加任何不掺杂的或轻微掺杂的硅层、不掺杂的多晶硅层、锗层、不掺杂的多锗层或多SiGe碳化硅层。
5、如权利要求2至4的任一个所述的方法，其特征在于，所述中间层具有RMS粗糙度，其中所述中间层的RMS粗糙度具有小于或等于0.5nm的平均值。
6、如权利要求4或5的任一个所述的方法，其特征在于，施加多晶硅层包括在所述硅衬底上淀积非晶硅并使所述非晶硅结晶，以形成所述多晶硅层。
7、如权利要求6所述的方法，其特征在于，所述结晶包括加温退火或快速加温退火(RTA)或激光退火中的任何一种。
8、如权利要求2至7的任一个所述的方法，其特征在于，所述方法包括将中间层覆盖的高电阻率硅衬底与绝缘体钝化半导体衬底相键合。
9、如权利要求8所述的方法，其特征在于，所述方法包括在将高电阻率硅衬底键合到所述绝缘体钝化半导体衬底之前进行所述中间层的表面氧化。
10、如权利要求2至7所述的任一个所述的方法，其特征在于，所述方法包括在绝缘体钝化半导体衬底上提供中间层，并将其键合到高电阻率硅衬底。
11、如权利要求2至10的任一个所述的方法，其特征在于，所述中间层具有至少为100nm的层厚度，优选在100nm到450nm之间，更佳的是在200nm到300nm之间。
12、如权利要求2到11的任一个所述的方法，其特征在于，在对结构进行标准的CMOS工艺处理之后，电荷阱的密度保持高于或等于1011/cm2/eV。
13、一种多层结构，包括电阻率高于3kΩ.cm的高电阻率硅衬底、有源半导体层及在所述硅衬底和所述有源半导体层之间内的绝缘层，其中所述多层结构包括在高电阻率硅衬底和所述绝缘层之间内的中间层，所述中间层包括具有一定尺寸的晶粒，其中所述晶粒的平均尺寸小于150nm，优选小于50nm。
14、如权利要求13所述的多层结构，其特征在于，所述中间层具有至少为1011/cm2/eV的阱密度，优选至少为1012/cm2/eV。
15、如权利要求13或14的任一个所述的多层结构，其特征在于，所述多层结构具有高于5kΩ.cm的有效电阻率，优选高于10kΩ.cm。
16、如权利要求13至15的任一个所述的多层结构，其特征在于，所述中间层包括任何不掺杂的或轻微掺杂的硅层、不掺杂的多晶硅层、锗层、不掺杂的多锗层或多SiGe碳化硅层。
17、如权利要求13至16的任一个所述的多层结构，其特征在于，所述中间层具有平均值小于或等于0.5nm的RMS粗糙度。
18、如权利要求13至17的任一个所述的多层结构，其特征在于，所述有源半导体层由Si、Ge、SixGey、SiC、InP、GaAs或GaN中的至少一种制成。
19、如权利要求13至18的任一个所述的多层结构，其特征在于，所述绝缘层由氧化物、氮化物、Si3N4、多孔绝缘材料、低k值绝缘材料、高k值电介质或聚合物中的至少一种形成。
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