CN1858913A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1858913A
CN1858913A CNA2006100794660A CN200610079466A CN1858913A CN 1858913 A CN1858913 A CN 1858913A CN A2006100794660 A CNA2006100794660 A CN A2006100794660A CN 200610079466 A CN200610079466 A CN 200610079466A CN 1858913 A CN1858913 A CN 1858913A
Authority
CN
China
Prior art keywords
film
gate electrode
silicide film
metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100794660A
Other languages
English (en)
Inventor
君冢直彦
今井清隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1858913A publication Critical patent/CN1858913A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种半导体器件，其包括：半导体衬底；形成在所述半导体衬底上并包含栅电极的半导体元件；在所述栅电极的栅极长度方向的截面中，在所述半导体衬底的形成所述半导体元件的区域的两侧形成的杂质扩散层；分别在所述杂质扩散层的表面形成的第一硅化物膜，其由第一金属的硅化物化合物构成；以及至少在所述栅电极的表面形成的第二硅化物膜，其由与第一金属不同的第二金属的硅化物化合物构成。所述第二金属的硅化物化合物具有比所述第一金属的硅化物化合物的硅化温度低的硅化温度。

Description

半导体器件及其制造方法
本申请基于日本专利申请No.2005-135188，其内容结合于此作为参考。
技术领域
本发明涉及其中在栅电极和杂质扩散层处形成有硅化物膜的半导体器件及其制造方法。
背景技术
用来对由多晶硅构成的晶体管的栅电极的表面或构成晶体管的源区或漏区的杂质扩散层的表面进行硅化(silicide)以实现这些区域的低电阻的技术是众所周知的。通过使晶体管的组成部分具有低电阻，有可能使晶体管高速操作。
常规上，通过在形成晶体管的栅绝缘膜、栅电极、侧壁绝缘膜和杂质扩散层之后，通过在栅电极的多晶硅上和在杂质扩散层上形成金属层，并使之经受热处理，同时在栅电极表面和杂质扩散层表面形成硅化物膜来进行硅化。
然而，用于对栅电极和杂质扩散层进行硅化的适当条件是不同的。那么通过同时形成这些可能会存在问题，例如，在杂质扩散层发生晶体缺陷和异常生长。
在日本专利公开No.2004-273556号公报中公开了以下用于制造半导体器件的方法。在第一硅化中，硅化物膜形成在扩散层上，虚拟(dummy)硅化物膜形成在栅极上。在淀积了第一层间绝缘膜之后，通过使用CMP进行平面化来去除第一层间绝缘膜和虚拟硅化物膜，以便使第一层间绝缘膜和多晶硅电极平整。此后，淀积Co膜，进行热处理，并通过多晶硅电极的上部分的硅化形成硅化物膜。已公开了，以这种方式，有可能在不同的条件下形成在杂质扩散层上的硅化物膜及在栅极的上部上的硅化物膜，并对栅极上部硅化物膜和扩散层上的硅化物膜的特性进行适当调整。
然而，在日本公开专利No.2004-273556号公报所公开的方法中，在栅极的上部上形成硅化物膜的同时在高温进行热处理。因此存在诸如在杂质扩散层处形成的硅化物膜异常生长或出现分成颗粒(grain)的凝结等问题。因此出现诸如杂质扩散层具有高电阻或接合泄漏(bonding leakage)增加等问题。
发明内容
根据本发明，提供一种半导体器件，其包括：半导体衬底；形成在半导体衬底上并包含栅电极的半导体元件；在栅电极的栅极长度方向的截面中，在半导体衬底的形成半导体元件的区域的两侧形成的杂质扩散层；分别在杂质扩散层的表面形成的第一硅化物膜，其由第一金属的硅化物化合物构成；以及至少在栅电极的表面形成的第二硅化物膜，其由与第一金属不同的第二金属的硅化物化合物构成，其中，第二金属的硅化物化合物具有比所述第一金属的硅化物化合物的硅化温度低的硅化温度。
第一金属和第二金属的组合按顺序可为镍和钯、钴和钯、或钴和镍。以该顺序，硅化钴化合物(CoSi2)、硅化镍化合物(NiSi)和硅化钯化合物(Pd2Si)的硅化温度为高温(Kusano，“SemiconductorEncyclopedia”，Kogyo Chosakai Publishing，1999年12月20日，P521；Sano，The 52nd Lecture of the Japan Society of Applied Physics，LectureProceedings(2005年春)，P958；以及S.S.Lau等，Interactins in the Co/Sithin-film system.I.Kinetics，J.appl.Phys.49(7)，1978年7月，pp4005-4010.)在第二金属是镍的情况下，第二金属的硅化物化合物可采用NiSi作为主要成分来构成。然而，在该情形中，第二金属的硅化物化合物也可包含NiSi2。
以这种方式，可从具有比第一金属的硅化物化合物的硅化温度低的硅化温度的第二金属的硅化物化合物来构造栅电极的第二硅化物膜。因此，例如，在杂质扩散层的表面上形成第一硅化物膜之后，在分离步骤中形成第二硅化物膜的情况中，能够使用较低的温度形成第二硅化物膜。由于该原因，在形成第一硅化物膜之后形成栅电极的第二硅化物膜期间能够防止第一硅化物膜的异常生长和凝结。结果，能够防止半导体器件的杂质扩散层的高电阻及接点泄漏(junctionleakage)的增加。
根据本发明，提供一种半导体器件，其包括：半导体衬底；形成在半导体衬底上并包含栅电极的半导体元件；在栅电极的栅极长度方向的截面中，在半导体衬底的形成半导体元件的区域的两侧形成的杂质扩散层；分别在杂质扩散层的表面形成的第一硅化物膜，其由第一金属的硅化物化合物构成；以及至少在栅电极的表面形成的第二硅化物膜，其由与第一金属不同的第二金属的硅化物化合物构成，其中，第二金属的硅化物化合物具有比第一金属的硅化物化合物的硅化温度低的硅化温度。
通过采用该构造，能够在比第一金属的硅化物化合物的硅化温度低的温度形成栅电极的第二硅化物膜。由于该原因，在形成第一硅化物膜之后形成栅电极的第二硅化物膜期间能够防止第一硅化物膜的异常生长和凝结。结果，能够防止半导体器件的杂质扩散层的高电阻及接点泄漏的增加。
本发明的半导体器件，能够使栅电极全部由第二硅化物膜构成。以下，将栅电极全部由第二硅化物膜构成的状态称为完全硅化。半导体元件还可包括形成在半导体衬底和栅电极之间的栅绝缘膜。对于完全硅化的栅电极，栅电极可从表面由第二硅化物膜构成，以便跨越与栅绝缘膜接触的表面。
根据本发明的半导体器件，可从具有比第一金属的硅化物化合物的硅化温度低的硅化温度的第二金属的硅化物化合物来构造栅电极的第二硅化物膜。因此，能够在低温使用第二金属进行栅电极的硅化。由于该原因，能够使第二硅化物膜的膜厚度为期望的厚度，而不会在杂质扩散层处发生第一硅化物膜的异常生长。结果，能够使栅电极完全硅化而不影响杂质扩散层。
在使用例如多晶硅的半导体材料作为栅电极材料的情况中，存在在栅绝缘膜的界面附近的栅电极的多晶硅中出现耗尽层的情形。当出现耗尽层时，即使施加了栅电压，也不会向栅绝缘膜施加足够的电场，并且难以在沟道区域诱发载流子。其结果是阈值电压升高，并且阈值电压中的变化很大。根据本发明，栅电极完全硅化，并且栅电极不包含半导体，因此解决了这种问题。
在本发明的半导体器件中，半导体元件还包括栅绝缘膜，其包含形成在半导体衬底和栅电极之间的膜，该膜包含Hf或Zr，并与栅电极相接触。
在此，包含Hf或Zr的膜可以是高介电常数绝缘膜(高k膜)(high-kfilm)。通过使用高介电常数绝缘膜作为栅绝缘膜，能够使栅绝缘膜的等效氧化物膜薄，即使使栅绝缘膜的物理厚度厚至一定的程度，以便产生物理和结构稳定的栅绝缘膜。结果，能够改善晶体管的电流驱动性能，并能降低栅极泄漏电流。
然而，根据近来的研究，在栅绝缘膜由高介电常数绝缘膜构成并且栅电极由多晶硅制成的情况中，已知会发生被称为费米能级钉扎(Fermi Level Pinning)的现象(C.Hobbs等，“Fermi Level Pinning atthe PolySi/Metal Oxide Interface”，2003 Symposium on VLSI TechnologyDigest of Technical Papers，4-89114-035-6/03)。费米能级钉扎可以认为是，在栅电极内的栅绝缘膜的侧边界面附近，构成高介电常数绝缘膜的金属扩散到构成栅电极的多晶硅之内，以致基于硅和金属之间的键合形成能级。特别是，在使用包含Hf或Zr的膜的情形中，费米能级钉扎使得对于具有由包含P型杂质的多晶硅构成的栅电极的P型MOSFET易于发生。
由于该原因，在栅绝缘膜由包含Hf或Zr的膜构成的情形中，在栅电极中的栅绝缘膜的界面附近，易于在多晶硅之内产生上述的这种耗尽层。常规中，在采用高介电常数绝缘膜作为栅绝缘膜的情况中，阈值电压增加和阈值电压变化的问题比在使用二氧化硅膜作为栅绝缘膜的情形中更加普遍。
然而，根据本发明，在栅电极处，第二硅化物膜能够完全硅化，并且能够解决这种耗尽层问题。结果，能够改善晶体管的电流驱动性能，并能降低栅极泄漏电流。在所述膜包含Hf或Zr并且不是高介电常数绝缘膜的情况中，获得了解决该耗尽层问题的效果，并且本发明能够用于所述膜不是高介电常数绝缘膜的情形。
根据本发明，提供一种制造半导体器件的方法，其包括：制备包括半导体元件和杂质扩散层的结构，所述杂质扩散层形成在半导体衬底的形成所述半导体元件的区域的两侧，所述半导体元件包括由多晶硅构成的栅电极；在杂质扩散层的表面形成第一硅化物膜，该第一硅化物膜由第一金属的硅化物化合物构成；以及至少在栅电极的多晶硅的表面形成第二硅化物膜，该第二硅化物膜由与第一金属不同的第二金属的硅化物化合物构成，其中，在形成第二硅化物膜中，在比用于形成第一硅化物膜的温度低的温度条件下形成所述第二硅化物膜。
以这种方式，在比形成第一硅化物膜更低的温度条件下形成栅电极的第二硅化物膜。因此，例如，在杂质扩散层的表面形成第一硅化物膜之后的分离工序中形成第二硅化物膜的情况中，能够在低温形成第二硅化物膜。由于该原因，在形成第一硅化物膜之后形成栅电极的第二硅化物膜期间能够防止第一硅化物膜的异常生长和凝结。结果，能够防止半导体器件的杂质扩散层的高电阻及接点泄漏的增加。
在本发明的制造方法中，形成第一硅化物膜可包括：以这样的方式在半导体器件的整个表面上形成第一金属的膜，以便与杂质扩散层接触；以及通过在第一温度条件下进行热处理来硅化杂质扩散层的表面。形成第二硅化物膜可包括：以这样的方式在半导体衬底的整个表面上形成第二金属的膜，以便与栅绝缘膜的多晶硅接触；以及通过在比第一温度条件低的第二温度条件下进行热处理来硅化至少所述多晶硅的表面。
以这种方式，在形成第二硅化物膜中，通过使第二温度条件低，在形成第一硅化物膜之后，在形成栅电极的第二硅化物膜期间能够防止第一硅化物膜的异常生长和凝结。结果，能够防止半导体器件的杂质扩散层的高电阻及接点泄漏的增加。
在本发明的制造半导体器件的方法中，在形成第二硅化物膜中，能够使第二温度条件为低于第一金属的硅化物化合物的硅化温度的温度条件。
以这种方式，通过使第二温度条件为比第一金属的硅化物化合物的硅化温度低的温度，在形成第一硅化物膜之后，在形成栅电极的第二硅化物膜期间能够防止第一硅化物膜的异常生长和凝结。结果，能够防止半导体器件的杂质扩散层的高电阻及接点泄漏的增加。
根据本发明，在具有形成在栅电极和杂质扩散层处的硅化物膜的半导体器件中，能够抑制杂质扩散层的硅化物膜的异常生长和凝结。
附图说明
从以下说明并结合附图，本发明的上述及其他目的、优点和特征将更加明显，其中：
图1是示出本发明实施例的半导体器件的构造的截面图。
图2A至2C是示出本发明实施例的半导体器件的制造过程的步骤的截面图。
图3A和3B是示出本发明实施例的半导体器件的制造过程的步骤的截面图。
图4A至4C是示出本发明实施例的半导体器件的制造过程的步骤的截面图。
图5A至5C是示出本发明又一实施例的半导体器件的制造过程的步骤的截面图。
图6A至6C是示出本发明另一实施例的半导体器件的制造过程的步骤的截面图。
图7A和7B是示出本发明另一实施例的半导体器件的制造过程的步骤的截面图。
图8A至8C是示出本发明另一实施例的半导体器件的制造过程的步骤的截面图。
图9是示出本发明再一实施例的半导体器件的构造的截面图。
图10A至10C是示出本发明再一实施例的半导体器件的制造过程的步骤的截面图。
图11是示出本发明再一实施例的半导体器件的构造的另一截面图。
具体实施方式
在此结合示出的实施例来描述本发明。本领域技术人员会认识到，利用本发明的教导能够实现许多替代实施例，并且本发明不限于为了说明目的所示出的实施例。
以下是本发明优选实施例的说明。利用附图给出该说明。在所有附图中，对构造中的相同元件给出相同的标号，并且因此不再重复其说明。
(第一实施例)
图1是示出本实施例的半导体器件的构造的截面图。在本实施例中，半导体器件100是CMOS(互补金属氧化物半导体)器件，其包含N型MOSFET 118和P型MOSFET 120。此外，该CMOS器件构成LSI的内部电路。
半导体器件100包含：硅衬底102，设置有P型导电体的P阱102a和N型导电体的N阱102b；以及元件隔离区104，用于隔离P阱102a和N阱102b。N型MOSFET 118和P型MOSFET 120分别形成在P阱102a和N阱102b处。覆盖N型MOSFET 118和P型MOSFET 120的侧面的层间绝缘膜134形成在硅衬底102上。
一对杂质扩散层121设置在P阱102a处，沟道区域形成在这些杂质扩散层121之间。从栅绝缘膜106、设置在栅绝缘膜106上的栅电极132、侧壁绝缘膜116构成的栅极(半导体元件)设置在沟道区域上。类似的，一对杂质扩散层122设置在N阱102b处，沟道区域形成在这些杂质扩散层122之间。从栅绝缘膜106、设置在栅绝缘膜106上的栅电极132、侧壁绝缘膜116构成的栅极(半导体元件)设置在沟道区域上。
由第一金属的硅化物化合物构成的第一硅化物膜130形成在杂质扩散层121和杂质扩散层122的表面上。在本实施例中，栅电极132包含由第二金属的硅化物化合物构成的第二硅化物膜131，其硅化温度低于第一金属的硅化物化合物的硅化温度。在此，第一金属和第二金属的组合可以是以这样的顺序：镍和钯、钴和钯、或钴和镍。硅化钴化合物(CoSi2)的硅化温度为大约550至600摄氏度，硅化镍化合物(NiSi)的硅化温度为大约400至500摄氏度，硅化钯化合物(Pd2Si)的硅化温度为大约300摄氏度(Kusano，Sano，或S.S.Lau等)。在本实施例中，如下面所描述的，在杂质扩散层121和杂质扩散层122上形成第一硅化物膜130之后，在与此分离的步骤中形成栅电极132的第二硅化物膜131。第二硅化物膜131是从第二金属的硅化物化合物制成的，其硅化温度低于第一金属的硅化物化合物的硅化温度。因此，第二硅化物膜131能够在比第一硅化物膜130的第一金属的硅化物化合物的硅化温度低的硅化温度形成。由于该原因，能够防止在形成第一硅化物膜130之后形成栅电极132的第二硅化物膜131期间的第一硅化物膜130的异常生长和凝结。
以下是参考图2A至2C、3A、3B和4A至4C对本实施例的制造半导体器件的方法的说明。
图2A至2C、3A、3B和4A至4C是示出本实施例的制造半导体器件100的过程的工序截面图。
首先，在使用例如STI(浅沟槽隔离)在硅衬底102处形成元件隔离层104之后，通过离子注入P型杂质来形成P阱102a，并通过离子注入N型杂质来形成N阱102b。元件隔离层104还可以使用其他公知的方法来形成，例如LOCOS技术等。接着，使用公知技术在P阱102a和N阱102b处形成沟道区域。可以通过分别在P阱102a和N阱102b的沟道区域之下离子注入N型杂质和P型杂质来形成穿通阻止区域(punch-through stopper region)。通过形成这种穿通阻止区域能够抑制短沟道效应。
接下来，在硅衬底102的表面上形成栅绝缘膜106。在此，例如，可以从二氧化硅膜(具有例如大约1nm至2nm的膜厚度)形成栅绝缘膜106，所述二氧化硅膜是通过使硅衬底102的表面经受热氧化而形成的。
此后，在栅绝缘膜106上形成多晶硅膜114(具有例如大约5nm至15nm的膜厚度)。接着，在多晶硅膜114上形成保护膜140(具有例如3nm至10nm的膜厚度)。任何构造都能够当作保护膜140，只要该保护膜140充当硬掩模，在后续步骤中硅衬底102的表面的杂质扩散层的硅化期间防止硅化多晶硅膜114。保护膜140可以是通过例如CVD(化学气相淀积)形成的氮化硅膜。以这种方式，能够获得图2A所示的结构。
接下来，进行选择性蚀刻，以便以如下方式形成栅极形状，即留下栅绝缘膜106、多晶硅膜114和保护膜140残余的预定区域(图2B)。
此后，在P阱102a和N阱102b上，在栅绝缘膜106、多晶硅膜114和保护膜140的侧壁处分别形成侧壁绝缘膜116。可使用氟碳气等通过例如各向异性蚀刻来形成侧壁绝缘膜116。接着，在P阱102a上，使用栅电极和侧壁绝缘膜116作为掩模，用例如P和As等N型杂质掺杂P阱102a的表面层，以便形成杂质扩散层121。此外，在N阱102b上，使用栅电极和侧壁绝缘膜116作为掩模，用例如B和BF2等P型杂质掺杂N阱102b的表面层，以便形成杂质扩散层122。以这种方式，形成源区和漏区。此后，通过在无氧化气氛中进行热处理来进行杂质的活化(图2C)。
接下来，使用溅射技术等在硅衬底102上的整个表面上形成第一金属层142(具有例如5nm至10nm的膜厚度)(图3A)。在此，第一金属可采用例如镍。此后，进行以下的第一热处理(烧结)。
(a-1)在大约450摄氏度的温度进行约30秒的斜坡退火(rampannealing)。
(a-2)通过湿法蚀刻去除未转化的第一金属层142。
从上述处理，在杂质扩散层121和杂质扩散层122的表面上形成第一硅化物膜130(具有例如10nm至20nm的膜厚度)(图3B)。此时，保护膜140设置在多晶硅膜114上并且因此硅化物层不形成在多晶硅膜114上。
接下来，在硅衬底102的全部表面上形成层间绝缘膜134，以便掩埋保护膜140(图4A)。在此，层间绝缘膜134可采用例如二氧化硅膜。作为替换，层间绝缘膜134可以是在硅衬底102上形成的氮化硅膜和在其上形成的二氧化硅膜的多层膜。
接下来，通过CMP(化学机械抛光)去除层间绝缘膜134的上部和保护膜140，并暴露多晶硅膜114(图4B)。此后，在层间绝缘膜134上形成第二金属层144(具有例如大约10nm至30nm的膜厚度)(图4C)。在此，第二金属可采用例如钯。此后，进行以下的第二热处理(烧结)。
(b-1)在大约300摄氏度的温度进行约10分钟的斜坡退火。
(b-2)通过湿法蚀刻去除未转化的第二金属层144。
在上述处理中，多晶硅膜114全部通过第二金属层144完全硅化，并且形成栅电极132。在此，完全硅化是指栅电极132全部由第二硅化物膜131构成的状态。即，这意味着多晶硅膜114充分地100％硅化，并且不能观察到硅。在此，栅绝缘膜106直接与第二硅化物膜131接触。作为上述过程的结果，形成图1所示构造的半导体器件100。
形成半导体器件，其中按照以上的第二热处理条件硅化多晶硅膜114。然后，通过TEM(透射电子显微镜)观察半导体器件的栅电极132的截面。结果，确认多晶硅膜114完全硅化并且不能观察到硅。
根据本实施例的制造半导体器件100的方法，在形成第一硅化物膜130之后，在比构成第一硅化物膜130的第一金属的硅化温度低的温度进行多晶硅膜114硅化期间的热处理。由于该原因，能够防止第一硅化物膜130的异常生长和凝结。结果，能够防止半导体器件100的杂质扩散层121和杂质扩散层122的高电阻以及接点泄漏的增加。此外，由于栅极132完全硅化，能够防止在栅电极132处出现耗尽层，并防止阈值电压上升及阈值电压变化。
在上述实例中，示出了这样的例子，其中第一金属是镍，第二金属是钯，但是其他例子也是可能的，例如第一金属是钴，第二金属是钯，或者第一金属是钴，第二金属是镍。在每种情形中，用于热处理的条件可以是例如下面所示的。
(i)在第一金属是钴、第二金属是钯的情形中：
第一热处理可以是如下所示。
(a-1)在大约600摄氏度的温度进行约30秒的斜坡退火。
(a-2)通过湿法蚀刻去除未转化的第一金属层142。
第二热处理可以是如下所示。
(b-1)在大约300摄氏度的温度进行约10分钟的斜坡退火。
(b-2)通过湿法蚀刻去除未转化的第二金属层144。
(ii)在第一金属是钴、第二金属是镍的情形中：
第一热处理可以是如下所示。
(a-1)在大约600摄氏度的温度进行约30秒的斜坡退火。
(a-2)通过湿法蚀刻去除未转化的第一金属层142。
第二热处理可以是如下所示。
(b-1)在大约450摄氏度的温度进行约60秒的斜坡退火。
(b-2)通过湿法蚀刻去除未转化的第二金属层144。
以上，通过使用硅化温度低于构成第一硅化物膜130的第一金属的硅化温度的金属作为构成栅电极132的第二金属，能够使栅电极132硅化期间的热处理温度较低。结果，能够抑制之前在杂质扩散层121和杂质扩散层122处形成的第一硅化物膜130的异常生长和凝结。因此，能够防止半导体器件100的杂质扩散层121和杂质扩散层122的高电阻以及接点泄漏的增加。此外，由于第二金属的硅化温度低，因此能够无需进行高温热处理而使栅电极132完全硅化。由于该原因，能够防止在栅电极132处出现耗尽层，并防止阈值电压上升及阈值电压变化。
(第二实施例)
在本实施例中，用于制造半导体器件100的过程的一部分与第一实施例不同。以下是参考图5A至5C对本实施例的制造半导体器件的方法的说明。图5A至5C是示出本实施例的制造半导体器件100的过程的一部分的工序截面图。
同样，在本实施例中，使用与第一实施例中参考图2A至2C、3A和3B所述相同的过程形成与图3B所示的结构相同的结构。通过例如干法蚀刻选择性地去除保护膜140，并且暴露多晶硅膜114(图5A)。
接下来，在硅衬底102上的全部表面上形成第二金属层144(具有例如5nm至10nm的膜厚度)(图5B)。此后，进行第二热处理。构成第二金属层144的金属和用于第二热处理的条件与对第一实施例描述的相同。
在以上处理中，多晶硅膜114通过第二金属层144完全硅化，并且形成栅电极132。接着，通过湿法蚀刻去除未转化的第二金属层144，并获得本实施例的半导体器件100(图5C)。
在本实施例中，能够获得与第一实施例相同的效果。这使得能够简化半导体器件100的制造工艺。
(第三实施例)
在本实施例中，用于制造半导体器件100的过程的一部分与第一实施例不同。以下是参考图6A至6C、7A、7B和8A至8C对本实施例的制造半导体器件的方法的说明。图6A至6C、7A、7B和8A至8C是示出本实施例的制造半导体器件100的过程的一部分的工序截面图。
首先，如第一实施例中所述，在硅衬底102上形成元件隔离区104、P阱102a和N阱102b，并在硅衬底102上形成栅绝缘膜106和多晶硅膜114(图6A)。本实施例与第一实施例的不同之处在于，保护膜140没有形成在多晶硅膜114上。
接下来，进行选择性蚀刻，以便以如下这样的方式形成栅极形状，即留下多晶硅膜144和栅绝缘膜106的预定区域(图6B)。
接下来，在P阱102a和N阱102b上，在栅绝缘膜106和多晶硅膜114的侧壁分别形成侧壁绝缘膜。此后，在P阱102a上，使用栅电极和侧壁绝缘膜116作为掩模，用例如P和As等N型杂质掺杂P阱102a的表面层，以便形成杂质扩散层121。此外，在N阱102b上，使用栅电极和侧壁绝缘膜116作为掩模，用例如B和BF2等P型杂质掺杂N阱102b的表面层，以便形成杂质扩散层122(图6C)。
接下来，使用溅射技术等在硅衬底102上的全部表面上形成第一金属层142(具有例如5nm至10nm的膜厚度)(图7A)。然后，进行第一热处理。结果，在杂质扩散层121和杂质扩散层122的表面处形成第一硅化物膜130，并在多晶硅膜114的表面处形成硅化物膜146(具有例如10nm至20nm的膜厚度)(图7B)。
接下来，在硅衬底102的全部表面上形成层间绝缘膜134以便掩埋硅化物膜146(图8A)。此后，通过CMP去除层间绝缘膜134的上部和硅化物膜146并暴露多晶硅膜114(图8B)。接下来，在层间绝缘膜134上形成第二金属层144。然后进行第二热处理。在本实施例中，构成第一金属层142的金属、第一热处理条件、构成第二金属层144的金属以及第二热处理条件可以和第一实施例所述的相同。
在以上处理中，多晶硅膜114通过第二金属层144完全硅化，并且形成栅电极132。结果，在本实施例中同样能形成与第一实施例的图1所示相同构造的半导体器件100。
在本实施例中，能够获得与第一实施例相同的效果。这使得能够简化半导体器件100的制造工艺。
(第四实施例)
本实施例与第一实施例的不同之处在于，栅绝缘膜106是由多层膜构成的。以下是参考图9对本实施例的半导体器件的结构的说明。图9是示出本实施例的半导体器件100的结构的截面图。在本实施例中，栅绝缘膜106包含二氧化硅膜105和高介电常数绝缘膜108以该顺序层叠的多层膜。
高介电常数绝缘膜108是比二氧化硅膜105具有较高相对介电常数的膜，并且可以是所谓的“高k膜”。例如，高介电常数绝缘膜108可以由相对介电常数为10或更大的材料构成。具体而言，高介电常数绝缘膜108可以由这样的化合物制成，即从Hf和Zr的组中选择的一种或两种或更多种元素以及从Si、O和N的组中选择的一种或两种或更多种元素的化合物。高介电常数绝缘膜108可以由例如HfSiO或HfAlO或其氮化物组成。通过使用这种材料，能够使高介电常数绝缘膜108的相对介电常数高，并产生良好的耐热性。由于该原因，能够减小MOSFET的尺寸，并能提高可靠性。N型MOSFET 118和P型MOSFET 120可由与高介电常数绝缘膜108相同的材料组成，或由不同的材料组成。
可以使栅绝缘膜106为不具有二氧化硅膜105的构造。然而，通过在高介电常数绝缘膜108和硅衬底102之间提供二氧化硅膜105，能够防止高介电常数绝缘膜108中包括的金属向硅衬底102扩散等。此外，二氧化硅膜105可以包含氮。
以下是参考图10对本实施例的制造半导体器件的方法的说明。图10A至10C是示出本实施例的制造半导体器件100的过程的一部分的工序截面图。
在本实施例中，首先，如第一实施例中所述，在硅衬底102上形成元件隔离区104、P阱102a和N阱102b。接下来，在硅衬底102上形成二氧化硅膜105。接着，在二氧化硅膜105上形成高介电常数绝缘膜108(具有例如大约1nm的膜厚度)。可以使用CVD技术或ALD技术(原子层淀积技术)等形成高介电常数绝缘膜108。此后，使用含氮气体(例如氨等)进行退火。采用900至1000摄氏度的处理温度和40秒的处理时间等作为条件。通过进行这样的退火，能够抑制高介电常数绝缘膜108的结晶。
接着，在高介电常数绝缘膜108上形成多晶硅膜114和保护膜140(图10A)。
接下来，选择性地干法蚀刻二氧化硅膜105、高介电常数绝缘膜108、多晶硅膜114和保护膜140，以形成栅极形状(图10B)。
接下来，在P阱102a和N阱102b上，在二氧化硅膜105、高介电常数绝缘膜108、多晶硅膜114和保护膜140的侧壁分别形成侧壁绝缘膜。此后，在P阱102a上形成杂质扩散层121，在N阱102b上形成杂质扩散层122(图10C)。
此后，如第一实施例所述的，在杂质扩散层121和杂质扩散层122的表面上形成第一硅化物膜130。接下来，在硅衬底102上形成层间绝缘膜134及使用CMP暴露多晶硅膜114之后，多晶硅膜114通过第二硅化物膜完全硅化并形成栅电极132。结果，形成了图9所示构造的半导体器件100。
在本实施例中，能够获得与第一实施例相同的效果。此外，如上所述，在使用高介电常数绝缘膜108作为栅绝缘膜106的情况中，发生所谓的“费米能级钉扎”现象，并且在使用多晶硅膜114构造栅电极132的情况中，发生在多晶硅膜114处出现耗尽层的问题。然而，在本实施例中，栅电极132完全硅化。因此，能够防止在栅电极132处出现耗尽层，并且作为使用高介电常数绝缘层108的结果，能够获得好处：改善晶体管的电流驱动性能，并降低泄漏电流。
同样，在本实施例中，如第三实施例所述，当使用这样的工艺时，即在多晶硅膜114上不形成保护膜140，并且在第一硅化物膜130形成期间在多晶硅膜114的表面上形成硅化物膜146时，能够在之后去除硅化物膜146。因此，能够获得与图9所示相同构造的半导体器件100。
在本实施例中，如第二实施例所述的，在保护膜140形成在多晶硅膜114上并且第一硅化物膜130形成之后，能够通过蚀刻选择性地去除保护膜140。结果，获得图11所示构造的半导体器件100。
以上，参考附图给出了本发明的实施例和实际例子的说明，但这仅示出了本发明的例子，并且能够采用各种其他构造。
例如，在第四实施例中，示出了高介电常数绝缘膜108具有包括Hf或Zr的成分的构造，但在这方面，高介电常数绝缘膜108决不受限制，并且使用各种其他公知材料作为所谓的高k膜的构造也是可能的。此外，在本实施例中，示出了高介电常数绝缘膜108可以是包括Hf或Zr的膜的例子，而不考虑其相对介电常数。即使使用不是高k膜但包括Hf或Zr的膜，也能获得解决耗尽层问题的效果。
此外，在以上实施例中，示出栅电极132被完全硅化，但本发明还适用于栅电极132不完全硅化的构造。根据本发明，在与形成第一硅化物膜130的步骤分离的步骤中形成第二硅化物膜131，并且能够在低温形成第二硅化物膜131。因此，能够将第二硅化物膜131的膜厚度形成为期望的厚度。同样，在该情况中，还能够抑制在多晶硅膜114硅化之前形成的杂质扩散层121以及杂质扩散层122的第一硅化物膜130的异常生长和凝结。结果，能够将第二硅化物膜131的膜厚度制造得厚，并使栅电极132的电阻低。
在多晶硅膜114不完全硅化的情况中，在形成多晶硅膜114之后，能够向形成为P阱102a上的膜的多晶硅膜114离子注入N型杂质，并向形成为N阱102b上的膜的多晶硅膜114离子注入P型杂质。可在形成多晶硅膜114之后并在构图成电极形状之前进行该离子注入，或者可以在构图成电极形状之后在形成杂质扩散层121和杂质扩散层122期间同时进行该离子注入。此外，在完全硅化多晶硅114的情况中，也能够进行类似的处理。然而，在该情况中，也可以省略向多晶硅膜114离子注入杂质的处理。
此外，在以上实施例中，示出了通过斜坡退火进行硅化的处理，但也可以对要硅化的第一金属的硅化物化合物和第二金属硅化物化合物之一或两者使用炉内退火。在该情况中，可在比第一硅化化合物的硅化温度低的温度条件下形成第二金属硅化物化合物。
很显然，本发明不限于上述实施例，其可以修改和变化，而不脱离本发明的范围和要旨。

Claims (19)

1.一种半导体器件，其包括：
半导体衬底；
形成在所述半导体衬底上并包含栅电极的半导体元件；
在所述栅电极的栅极长度方向的截面中，在所述半导体衬底的形成所述半导体元件的区域的两侧形成的杂质扩散层；
分别在所述杂质扩散层的表面形成的第一硅化物膜，其由第一金属的硅化物化合物构成；以及
至少在所述栅电极的表面形成的第二硅化物膜，其由与所述第一金属不同的第二金属的硅化物化合物构成，
其中，所述第二金属的所述硅化物化合物具有比所述第一金属的所述硅化物化合物的硅化温度低的硅化温度。
2.根据权利要求1所述的半导体器件，
其中，所述第一金属和所述第二金属的组合按顺序为镍和钯、钴和钯、或钴和镍。
3.根据权利要求1所述的半导体器件，
其中，所述栅电极全部由所述第二硅化物膜构成。
4.根据权利要求2所述的半导体器件，
其中，所述栅电极全部由所述第二硅化物膜构成。
5.根据权利要求1所述的半导体器件，
其中，所述半导体元件还包括形成在所述半导体衬底和所述栅电极之间的栅绝缘膜，
其中，所述栅绝缘膜包括含有Hf或Zr的膜，提供该膜以便连接到所述栅电极。
6.根据权利要求2所述的半导体器件，
其中，所述半导体元件还包括形成在所述半导体衬底和所述栅电极之间的栅绝缘膜，
其中，所述栅绝缘膜包括含有Hf或Zr的膜，提供该膜以便连接到所述栅电极。
7.根据权利要求3所述的半导体器件，
其中，所述半导体元件还包括形成在所述半导体衬底和所述栅电极之间的栅绝缘膜，
其中，所述栅绝缘膜包括含有Hf或Zr的膜，提供该膜以便连接到所述栅电极。
8.一种半导体器件，其包括：
半导体衬底；
形成在所述半导体衬底上并包含栅电极的半导体元件；
在所述栅电极的栅极长度方向的截面中，在所述半导体衬底的形成所述半导体元件的区域的两侧形成的杂质扩散层；
分别在所述杂质扩散层的表面形成的第一硅化物膜，其由第一金属的硅化物化合物构成；以及
至少在所述栅电极的表面形成的第二硅化物膜，其由与所述第一金属不同的第二金属的硅化物化合物构成，
其中，所述第二金属的所述硅化物化合物具有比所述第一金属的所述硅化物化合物的硅化温度低的硅化温度，
其中，所述第一金属和所述第二金属的组合按顺序为镍和钯、钴和钯、或钴和镍。
9.根据权利要求8所述的半导体器件，
其中，所述栅电极全部由所述第二硅化物膜构成。
10.根据权利要求8所述的半导体器件，
其中，所述半导体元件还包括形成在所述半导体衬底和所述栅电极之间的栅绝缘膜，
其中，所述栅绝缘膜包括含有Hf或Zr的膜，提供该膜以便连接到所述栅电极。
11.一种制造半导体器件的方法，其包括：
制备包括半导体元件和杂质扩散层的结构，所述杂质扩散层形成在所述半导体衬底的形成所述半导体元件的区域的两侧，所述半导体元件包括由多晶硅构成的栅电极；
在所述杂质扩散层的表面形成第一硅化物膜，该第一硅化物膜由第一金属的硅化物化合物构成；以及
至少在所述栅电极的所述多晶硅的表面形成第二硅化物膜，该第二硅化物膜由与所述第一金属不同的第二金属的硅化物化合物构成，
其中，在所述形成第二硅化物膜中，在比用于所述形成第一硅化物膜的温度低的温度条件下形成所述第二硅化物膜。
12.根据权利要求11所述的制造半导体器件的方法，
其中，所述形成第一硅化物膜包括：
以这样的方式在所述半导体衬底的整个表面上形成所述第一金属的膜，以便与所述杂质扩散层接触；以及
通过在第一温度条件下进行热处理来硅化所述杂质扩散层的表面，并且
其中，所述形成第二硅化物膜包括：
以这样的方式在所述半导体衬底的整个表面上形成所述第二金属的膜，以便与所述栅绝缘膜的所述多晶硅接触；以及
通过在比所述第一温度条件低的第二温度条件下进行热处理来硅化至少所述多晶硅的表面。
13.根据权利要求12所述的制造半导体器件的方法，
其中，在所述形成第二硅化物膜中，所述第二温度条件是比所述第一金属的所述硅化物化合物的硅化温度低的温度条件。
14.根据权利要求12所述的制造半导体器件的方法，
其中，在所述形成第二硅化物膜中，所述多晶硅膜全部变成所述第二硅化物膜。
15.根据权利要求13所述的制造半导体器件的方法，
其中，在所述形成第二硅化物膜中，所述多晶硅膜全部变成所述第二硅化物膜。
16.根据权利要求12所述的制造半导体器件的方法，还包括：
在所述形成第一硅化物膜之前在所述栅电极的表面形成保护膜；以及
在所述形成第一硅化物膜之后并在所述形成第二硅化物膜之前，去除所述保护膜，以便暴露所述栅电极的所述多晶硅。
17.根据权利要求14所述的制造半导体器件的方法，还包括：
在所述形成第一硅化物膜之前在所述栅电极的表面形成保护膜；以及
在所述形成第一硅化物膜之后并在所述形成第二硅化物膜之前，去除所述保护膜，以便暴露所述栅电极的所述多晶硅。
18.根据权利要求16所述的制造半导体器件的方法，
还包括：在所述形成第二硅化物膜之前，
以这样的方式在所述半导体衬底的全部表面形成层间绝缘膜，以便掩埋所述保护膜，
其中，所述去除保护膜，通过平面化去除所述层间绝缘膜和所述保护膜，以便暴露所述栅电极的所述多晶硅。
19.根据权利要求17所述的制造半导体器件的方法，
还包括：在所述形成第二硅化物膜之前，
以这样的方式在所述半导体衬底的全部表面形成层间绝缘膜，以便掩埋所述保护膜，
其中，所述去除保护膜，通过平面化去除所述层间绝缘膜和所述保护膜，以便暴露所述栅电极的所述多晶硅。
CNA2006100794660A 2005-05-06 2006-05-08 半导体器件及其制造方法 Pending CN1858913A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005135188A JP2006313784A (ja) 2005-05-06 2005-05-06 半導体装置およびその製造方法
JP2005135188 2005-05-06

Publications (1)

Publication Number Publication Date
CN1858913A true CN1858913A (zh) 2006-11-08

Family

ID=37297796

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100794660A Pending CN1858913A (zh) 2005-05-06 2006-05-08 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20060252264A1 (zh)
JP (1) JP2006313784A (zh)
CN (1) CN1858913A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779851A (zh) * 2012-07-06 2012-11-14 北京大学深圳研究生院 一种无结场效应晶体管

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
KR20080008797A (ko) * 2006-07-21 2008-01-24 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
US7482270B2 (en) * 2006-12-05 2009-01-27 International Business Machines Corporation Fully and uniformly silicided gate structure and method for forming same
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR20140121617A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019127A1 (en) * 1997-02-14 2002-02-14 Micron Technology, Inc. Interconnect structure and method of making
US6620718B1 (en) * 2000-04-25 2003-09-16 Advanced Micro Devices, Inc. Method of forming metal silicide regions on a gate electrode and on the source/drain regions of a semiconductor device
US6514859B1 (en) * 2000-12-08 2003-02-04 Advanced Micro Devices, Inc. Method of salicide formation with a double gate silicide
KR100399357B1 (ko) * 2001-03-19 2003-09-26 삼성전자주식회사 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법
US6987061B2 (en) * 2003-08-19 2006-01-17 Texas Instruments Incorporated Dual salicide process for optimum performance
US7148546B2 (en) * 2003-09-30 2006-12-12 Texas Instruments Incorporated MOS transistor gates with doped silicide and methods for making the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779851A (zh) * 2012-07-06 2012-11-14 北京大学深圳研究生院 一种无结场效应晶体管
CN102779851B (zh) * 2012-07-06 2015-01-07 北京大学深圳研究生院 一种无结场效应晶体管

Also Published As

Publication number Publication date
US20060252264A1 (en) 2006-11-09
JP2006313784A (ja) 2006-11-16

Similar Documents

Publication Publication Date Title
CN1858913A (zh) 半导体器件及其制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
JP5235784B2 (ja) 半導体装置
CN2731718Y (zh) 具有多样的金属硅化物的半导体元件
CN1222986C (zh) 半导体装置的制造方法和半导体装置
CN1215554C (zh) 互补型金属氧化物半导体器件及其制造方法
CN1674300A (zh) 沟道中具浅锗注入区的晶体管
CN1670965A (zh) 源极及漏极中聚含掺质金属的晶体管
US9478637B2 (en) Scaling EOT by eliminating interfacial layers from high-K/metal gates of MOS devices
CN1819200A (zh) 半导体器件和用于制造半导体器件的方法
CN1838434A (zh) 半导体器件及其制造方法
TWI420652B (zh) 半導體裝置及其製造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
JP2007243003A (ja) 半導体装置の製造方法
CN1702866A (zh) 半导体器件
CN101038879A (zh) 半导体器件及其制造方法
CN1499646A (zh) 半导体器件和半导体器件的制造方法
CN1853266A (zh) 制造cmos场效应晶体管的方法和设备
CN1697182A (zh) 半导体器件
CN101055851A (zh) 互补金属氧化物半导体及其形成方法
CN1527368A (zh) 半导体装置及其制造方法
CN1905209A (zh) 半导体器件及其制造方法
CN1499577A (zh) 制造半导体器件的方法
CN1906768A (zh) 半导体器件及其制造方法
JP2007324187A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication