CN1892794A - 集成电路装置及电子设备 - Google Patents

Abstract

本发明提供一种可实现缩小电路面积及提高设计效率的集成电路装置、以及电子设备。以从作为集成电路装置的短边的第一边朝向对面的第三边的方向为第一方向(D1)、以从作为集成电路装置的长边的第二边朝向对面的第四边的方向为第二方向(D2)时，集成电路装置包括沿着所述D1方向配置的第一～第N电路块(CB1～CBN)。电路块(CB1～CBN)包括：用于存储图像数据的至少一个存储块(MB)、以及用于驱动数据线的至少一个数据驱动块(DB)。沿着所述D1方向邻接配置存储块(MB)和数据驱动块(DB)。

Description

集成电路装置及电子设备

技术领域

本发明涉及一种集成电路装置及电子设备。

背景技术

作为驱动液晶屏等显示面板的集成电路装置，包括显示驱动器(LCD驱动器)。对于这种显示驱动器，为了低成本化而要求缩小芯片的尺寸。

然而，组装在如便携式电话机等设备中的显示面板的大小几乎是确定的。所以，如果要想通过采用微细加工技术来单纯缩小显示驱动器的集成电路装置而缩小芯片尺寸，就会带来安装的难题。

而且，显示面板的种类(非晶形TFT、低温多晶硅TFT)或显示像素数(QCI/F、QVGA、VGA)是多种多样的。因此，就需要向用户提供对应这些各种类型的显示面板。

而且，当变更集成电路装置的电路块的布局时，如果其影响波及到其他的电路块，就会导致设计的低效率和开发周期延长等问题。

专利文献1  日本特开2001-222249号公报

发明内容

鉴于上述技术缺陷，本发明的目的在于提供一种可实现缩小电路面积和提高设计效率的集成电路装置以及包括该集成电路装置的电子设备。

本发明涉及一种集成电路装置，在以从作为集成电路装置的短边的第一边朝向对面的第三边的方向为第一方向、以从作为集成电路装置的长边的第二边朝向对面的第四边的方向为第二方向时，包括沿着上述第一方向配置的第一～第N电路块(N为大于等于2的整数)，上述第一～第N电路块包括：存储图像数据的至少一个存储块、以及用于驱动数据线的至少一个数据驱动块，沿着上述第一方向邻接配置上述存储块和上述数据驱动块。

在本发明中，第一～第N电路块沿着第一方向配置，该第一～第N的电路块包括存储块和数据驱动块。而且，存储块和数据驱动块沿着第一方向邻接配置。因此，与沿着第二方向配置存储块和数据驱动块的方法相比，可缩小集成电路装置在第二方向上的宽度，从而可提供薄而细长集成电路装置。而且，当改变存储块和数据驱动块的结构等时，可将对其他电路块的影响控制在最小限度，从而可提高设计效率。

而且，在本发明中，也可以是，上述第一～第N电路块包括：第一～第I存储块(I为大于等于2的整数)；以及第一～第I数据驱动块，相对于上述第一～第I存储块，分别沿着上述第一方向邻接配置。

这样，就可以配置与应存储的图像数据的位数等对应的优选块数的第一～第I存储块、以及与其对应的第一～第I数据驱动块。而且，还可根据块数调整集成电路装置的第二方向的宽度和第一方向的长度，特别是可缩小第二方向的宽度。

而且，在本发明中，也可以是，当以上述第一方向的相反方向为第三方向时，在上述第一～第I存储块中的第J存储块(1≤J＜I)的上述第三方向，邻接配置上述第一～第I数据驱动块中的第J数据驱动块，在上述第J存储块的上述第一方向，邻接配置上述第一～第I存储块中的第J+1存储块，在上述第J+1存储块的上述第一方向，邻接配置上述第一～第I数据驱动块中的第J+1数据驱动块。

而且，在本发明中，也可以是，在上述第J存储块和上述第J+1存储块之间共用列地址译码器。

如果这样，可以进一步使电路小规模化。

而且，在本发明中，也可以是，当以上述第一方向的相反方向为第三方向时，在上述第一～第I存储块内的第J存储块(1≤J＜I)的上述第三方向，邻接配置上述第一～第I数据驱动块中的第J数据驱动块，在上述第J存储块的上述第一方向，配置上述第一～第I的数据驱动块中的第J+1数据驱动块，在上述第J+1的数据驱动块的上述第一方向，邻接配置上述第一～第I存储块中的第J+1的存储块。

如果这样，就可以使来自第一～第I的各数据驱动块的数据信号输出线的间距均匀化。

而且，在本发明中，也可以是，当从自主机侧存取时，只选择上述第一～第I存储块内对应存取区域的存储块字线。

如果这样，当从主机侧存取时，由于不用选择第一～第I存储块的所有存储块的字线，所以可降低电力消耗。

而且，在本发明中，也可以是，包括分别邻接配置在上述第一～第I存储块的多个转发块，上述多个转发块，包括分别来自上述第一～第I存储块的读数据信号用缓冲器，存储选择信号变为激活，在选择上述第一～第I存储块中的第J存储块(1≤J＜I)时，来自上述第J存储块的读数据信号，通过与上述第J存储块对应的转发块的缓冲器进行缓冲处理，然后向读出数据线输出，当上述存储选择信号变为非激活、且上述第J存储块为非选择时，与上述第J存储块对应的转发块的缓冲器的输出状态被设定为高阻抗状态。

如果这样，第J存储块的存储选择信号为非激活、且选择第J存储块以外的存储块时，通过读数据线准确传送来自所选择的存储块的读数据信号。

而且，在本发明中也可以是，在上述存储块内中，沿上述第二方向，对连接于上述存储块的存储单元的字线进行配线；在上述存储块内中，沿上述第一方向，对存储在上述存储块内的图像数据输出到上述数据驱动块的位线进行配线。

如果这样，可缩短字线的长度，从而实现在字线上的信号延迟优化。

而且，在本发明中，也可以是，在一个水平扫描期间，相对于上述数据驱动块，从上述存储块多次读出存储于上述存储块的图像数据。

如果这样，由于减少了存储块的在第二方向的存储单元数，所以，可缩小存储块的第二方向的宽度，也可缩小集成电路装置的第二方向的宽度。

而且，在本发明中也可以是，在一个水平扫描期间，选择上述存储块内的多个不相同的字线，由此，在一个水平扫描期间，多次读出存储于上述存储块的图像数据。

而且，在本发明中，也可以是，上述数据驱动块包括沿着上述第一方向堆栈配置的多个数据驱动器。

如果这样，就可有效地配置各种结构、类型的数据驱动器。

而且，在本发明中，也可以是，上述多个数据驱动器中的第一数据驱动器，在第一水平扫描期间锁存从上述存储块第一次读出的图像数据，对锁存的图像数据进行D/A转换，并将通过D/A转换所得到的数据信号向数据信号输出线输出；上述多个数据驱动器中的第二数据驱动器，在第一水平扫描期间中锁存从上述存储块第二次读出的图像数据，对锁存的图像数据进行D/A转换，并将通过D/A转换所得到的数据信号向数据信号输出线输出。

如果这样，各第一、第二数据驱动器只要将第一、第二次读出的图像数据锁存、并进行D/A转换即可。因此，可以防止因第一、第二数据驱动器规模的大小而使集成电路装置在第二方向的宽度变大的情况发生。

而且，在本发明中，也可以是，上述多个数据驱动器中第一、第二数据驱动器分别包括：第一电路区域，配置有以第一电压电平的电源进行工作的电路；以及第二电路区域，配置有比上述第一电压电平高的第二电压电平的电源进行工作的电路，上述第一、第二数据驱动器配置成：上述第一数据驱动器的第一电路区域邻接第一存储块，上述第二数据驱动器的第一电路区域邻接第一存储块。

如果这样，将以第一电压电平的电源进行工作的第一、第二存储块和第一、第二数据驱动器的第一电路区域邻接配置，所以可提高布局的效率。

而且，在本发明中，也可以是，当以显示面板的水平扫描方向的像素数为HPN、以一个像素的图像数据的位数为PDB、将存储块的块数作为MBN、以一个水平扫描期间中从存储块读出图像数据的读出次数为RN时，上述存储块的读出放大器块包括沿着上述第二方向排列的P个读出放大器，上述读出放大器的个数P为P＝(HPN×PDB)/(MBN×RN)。

如果这样，可将第一～第N电路块的第二方向的宽度设定成与存储块的块数MBN和图像数据读出次数RN对应的优化的宽度。

而且，在本发明中，也可以是，在上述存储块的读出放大器块中，在上述第一方向堆栈配置多个读出放大器。

如果这样，由于可以使来自存储块的图像数据供给线在第二方向的输出间距变窄，所以可缩小存储块在第二方向的宽度。

而且，在本发明中，也可以是，在堆栈配置的第一、第二读出放大器的上述第一方向侧沿着上述第一方向排列的两行存储单元列中，将上侧的行的存储单元列的位线连接于上述第一读出放大器，将下侧行的存储单元列的位线连接于上述第二读出放大器。

如果这样，作为存储单元，可以使用在第二方向的宽度窄的单元，从而实现存储块的高集成化。

而且，在本发明中，也可以是，将用于把上述数据驱动块的输出线和上述数据线进行电连接的数据驱动器用焊盘配置在上述数据驱动块的上述第二方向侧，同时，还配置在上述存储块的上述第二方向侧。

如果这样，就可以有效利用存储块的第二方向侧的空区域，并可配置数据驱动器用焊盘。

而且，在本发明中，也可以是，上述数据驱动块包括用于输出分别与一个子像素的图像数据对应的数据信号的多个子像素驱动单元，用于将上述子像素驱动单元的输出信号的引出线的排列顺序进行替换排列的替换排列配线区域设置在上述子像素驱动单元的配置区域内。

这样，如果将替换排列配线区域设置在子像素驱动单元的配置区域内，可以将焊盘与数据驱动块之间的在配线区域的配线层的切换等控制在最小限度，从而可缩小配线区域在第二方向的宽度。

而且，在本发明中，也可以是，在第一替换排列配线区域，对第一组引出线的排列顺序进行替换排列，其中，第一组引出线是指属于上述多个子像素驱动单元中的第一组的子像素驱动单元的输出信号的引出线；在第二替换排列配线区域，对第二组引出线的排列顺序进行替换排列，其中，第二组引出线是指属于上述多个子像素驱动单元中的第二组的子像素驱动单元的输出信号的引出线。

如果这样，在第一替换排列配线区域，对第一组引出线的排列顺序进行替换排列，在第二替换排列配线区域，对第二组引出线的排列顺序进行替换排列。因此，可以在多处替换排列配线区域对排列顺序进行替换排列，所以，可进一步缩小在焊盘与数据驱动块之间的配线区域的第二方向的宽度。

而且，在本发明中也可以是，上述数据驱动块包括用于分别输出与一个子像素的图像数据对应的数据信号的多个子像素驱动单元，用于将来自上述存储块的图像数据供给上述子像素驱动单元的图像数据供给线横跨多个上述子像素驱动单元，并沿着上述第一方向配线。

如果这样，就可以使用图像数据供给线向多个子像素驱动单元高效地供给来自存储块的图像数据。

而且，在本发明中，也可以是，上述子像素驱动单元包括使用灰阶电压、并进行图像数据的D/A转换的D/A转换器，用于向上述D/A转换器供给上述灰阶电压的灰阶电压供给线横跨多个上述子像素驱动单元，并沿着上述第二方向配线。

如果这样，通过沿着第二方向配线的灰阶电压供给线，向沿着第二方向配置的多个子像素驱动单元的D/A转换器高效地供给灰阶电压，从而可提高布局的效率。而且，可有效地利用引出线的空配线区域，配置灰阶电压供给线。

而且，在本发明中，也可以是，在上述子像素驱动单元的上述D/A转换器的配置区域，沿着上述第二方向配置N型晶体管区域、P型晶体管区域，在上述子像素驱动单元的上述D/A转换器以外的配置区域内，沿着上述第一方向配置N型晶体管区域、P型晶体管区域。

如果这样，对于沿着第二方向配置的N型晶体管区域的N型晶体管和P型晶体管区域的P型晶体管，可共同连接灰阶电压供给线，从而可提高布局效率。另一方面，如果将D/A转换器以外的电路的N型晶体管区域、P型晶体管区域沿着第一方向排列配置，就可成为沿着信号的流动方向的高效的布局。

而且，在本发明中，也可以是，由配置在上述D/A转换器的上述配置区域的N型晶体管区域、P型晶体管区域的N型晶体管、P型晶体管构成上述D/A转换器的电压选择器的传输门。

如果这样，对于构成传输门的N型、P型晶体管，可以共同连接灰阶电压供给线，从而可提高布局的效率。

而且，在本发明中，也可以包括：第一接口区域，在上述第一～第N电路块的上述第二方向侧上，沿着上述第四边设置；以及第二接口区域，当把上述第二方向的相反方向作为第4方向时，在上述第一～第N电路块的上述第四方向侧上，沿着上述第二边设置。

而且，本发明涉及一种包括上述任一记载的集成电路装置、以及通过上述集成电路装置驱动的显示面板的电子设备。

附图说明

图1(A)、图1(B)、图1(C)是本实施方式的比较例的说明图；

图2(A)、图2(B)是关于集成电路装置安装的说明图；

图3是本实施方式的集成电路装置的构成例；

图4是各种类型的显示驱动器和内置显示驱动器的电路框图的示例；

图5(A)、图5(B)是本实施方式的集成电路装置平面配置的示例；

图6(A)、图6(B)是集成电路装置的截面图的例子；

图7是集成电路装置的电路结构的例于；

图8(A)、图8(B)、图8(C)是数据驱动器、扫描驱动器的构成例；

图9(A)、图9(B)是电源电路、灰阶电压生成电路的构成例；

图10(A)、图10(B)、图10(C)是D/A转换电路、输出电路的构成例；

图11(A)、图11(B)是将存储块和数据驱动块邻接配置的方法说明图；

图12(A)、图12(B)是比较例的说明图；

图13(A)、图13(B)是存储块、数据驱动块的配置说明图；

图14是在一个水平扫描期间多次读出像素数据的方法说明图；

图15是数据驱动器、驱动单元的配置示例；

图16(A)、图16(B)、图16(C)是存储单元的构成例；

图17是横向型单元情况下的存储块、驱动单元的配置例；

图18是纵向型单元情况下的存储块、驱动单元的配置例；

图19(A)、图19(B)是电子设备的构成例；

图20(A)、图20(B)是宏单元化方法的说明图；

图21是转发块的构成例；

图22是子像素驱动单元的配置例；

图23是读出放大器、存储单元的配置例；

图24是焊盘配线方法的说明图；

图25(A)、图25(B)是铝配线层的使用形态等的说明图；

图26是子像素驱动单元的构成例；

图27是D/A转换器的构成例；以及

图28(A)、图28(B)、图28(C)是D/A转换器的子译码器的真值表、D/A转换器的配置说明图。

具体实施方式

以下，详细说明本发明优选的实施例。而且，以下说明的本实施例并不限定于要求保护范围所述的载的本发明的内容，而且，也不限定本实施例所说明的构成全部都是本发明的必须的解决方法。

1.比较例

图1(A)表示作为本实施例的比较例的集成电路装置500。图1(A)的集成电路装置500包括存储块MB(显示数据RAM)和数据驱动块DB。而且，存储块MB和数据驱动块DB沿D2方向配置。另外，存储块MB、数据驱动块DB的沿D1方向的长度与在D2方向的宽度相比为较长的超扁平的块。

来自主机侧的图像数据被写入存储块MB。然后，数据驱动块DB把写进存储块MB的数字图像数据转换为模拟的数据电压，然后驱动显示面板的数据线。这样，在图1(A)中图像信号流是D2方向。因此，在图1(A)比较例中，根据该信号流，存储块MB和数据驱动块DB沿D2方向配置。这样一来，输入和输出之间为短路径，可以优化信号的延迟，可以传输效率好的信号。

然而，对于图1(A)的比较例，存在如下技术缺陷。

第一，就驱动器等集成电路装置而言，为了低成本化，要求缩小芯片的尺寸。可是，如果采用微细加工，并通过单纯缩小集成电路装置500以缩小芯片尺寸的话，不仅是短边方向，而且连长边方向也被缩小。所以，导致如图2(A)所示的安装困难的技术缺陷。也就是说，即使优选输出间距例如大于等于22μm，可是，由于如图2(A)所示的单纯缩小后的间距例如只有17μm，间距太窄，所以安装变得困难。再者，显示面板的玻璃框变宽，玻璃的需要数量减少，造成成本增加。

第二，在显示驱动器中，根据显示面板的种类(非晶形TFT、低温多晶硅TFT)、像素数(QCIF、QVGA、VGA)和产品的技术规格等，存储器和数据驱动器的构成有所变化。所以，就图1(A)的比较例而言，即使有的产品如图1(B)所示，其焊盘间距、存储器的单元间距和数据驱动器的单元间距是一致的，只要存储器和数据驱动器的构成发生变化，如图1(C)所示，它们的间距也就不一致了。而且，如图1(C)所示，如果间距不一致，在电路块之间，为了吸收间距的不一致，不得不形成多余的配线区域。特别是，对于在D1方向块是扁平的图1(A)的比较例，用于吸收间距不一致的多余配线区域更大。其结果是，集成电路装置500的D2方向的宽度W增大，芯片面积增加，并导致成本的增加。

另一方面，为了避免这类事态，为使焊盘间距和单元间距取齐而改变存储器和数据驱动器的布局，这又导致开发周期延长，结果，导致成本增加。也就是说，对于图1(A)的比较例，各电路块的电路构成和布局都进行单独设计，再进行调整间距的作业，因而生成不必要的空区域，并且导致设计低效化等问题。

2.集成电路装置的构成

图3示出能够解决上述技术缺陷的本实施例的集成电路装置10的构成。就本实施例而言，以从集成电路装置10的短边即第一边SD1朝着对面的第三边SD3的方向为第一方向D1，以D1的反方向为第三方向D3。以从集成电路装置10的长边即第二边SD2朝着对面的第四边SD4的方向为第二方向D2，以D2的反方向为第四方向D4。此外，在图3中，虽然集成电路装置10的左边为第一边SD1，右边为第三边SD3，但是，也可以是左边为第三边SD3、右边为第一边SD1。

如图3所示，本实施例的集成电路装置10包括沿D1方向配置的第一～第N个电路块CB1～CBN(N为大于等于2的整数)。亦即，在图1(A)的比较例中，电路块沿D2方向排列，而在本实施例中，电路块CB1～CBN沿D1方向排列。而且，各电路块不像图1(A)的比较例那样呈超扁平的块，而是比较接近方形的块。

另外，集成电路装置10包括在第一～第N的电路块CB1～CBN的D2方向侧沿边SD4设置的输出侧I/F区域12(广义为第一接口区)。而在第一～第N电路块CB1～CBN的D4方向侧包括沿边SD2设置的输入侧I/F区域14(广义为第二接口区)。更具体地说，输出侧I/F区域12(第一个I/O区域)配置在电路块CB1～CBN的D2方向一侧，而不通过例如其它电路块。而输入侧I/F区域14(第二个I/O区域)也不通过例如其它电路块而直接配置在电路块CB1～CBN的D4方向一侧。亦即，至少在数据驱动块存在的部分，在D2方向只存在一个电路块(数据驱动块)。此外，在把集成电路装置10作为IP(知识产权)核心来使用，并组装于其他集成电路装置时，也可以形成不设有I/F区域12、14中至少一个的构成。

输出侧(显示面板侧)I/F区域12是与显示面板形成接口的区域，包括焊盘、连接于焊盘的输出用晶体管和保护元件等各种元件。具体地说，包括向数据线输出数据信号、向扫描线输出扫描信号的输出用晶体管等。此外，在显示面板是触摸面板等时，也可以包括输入用晶体管。

输入侧(主机侧)I/F区域14是与主机(MPU、图像处理控制器、基带引擎)形成接口的区域，可以包括焊盘、连接于焊盘的输入(输入/输出用)晶体管、输出用晶体管和保护元件等各种元件。具体地说，包括用于输入来自主机的信号(数字信号)的输入用晶体管、用于向主机输出信号的输出用晶体管等。

此外，也可以设置沿短边即边SD1、SD3的输出侧或者输入侧I/F区域。另外，作为外部连接端子的凸起等也可以设置在I/F(接口)区域12、14，也可以设置在其以外的区域(第一～第N电路块CB1～CBN)。当设在I/F区域12、14以外的区域时，可以采用金属凸起以外的小型凸起技术(以树脂为核心的凸起技术)来实现。

第一～第N电路块CB1～CBN可以至少包括两个(或者三个)不同的电路块(具备不同功能的电路块)。以集成电路装置10是显示驱动器的情况为例，电路块CB1～CBN可以包括如数据驱动器、存储器、扫描驱动器、逻辑电路、灰阶电压发生电路和电源电路中的至少两个电路块。更具体地讲，电路块CB1～CBN至少可以包括数据驱动块和逻辑电路块，而且，可以包括灰阶电压发生电路块。另外，在内置存储器的情况下，还可以包括存储块。

例如，图4表示各种类型的显示驱动器和内置显示驱动器的电路块的例子。就内置存储器(RAM)的非晶形TFT(Thin FilmTransistor，薄膜晶体管)面板用显示驱动器而言，电路块CB1～CBN包括存储器、数据驱动器(源极驱动器)、扫描驱动器(栅极驱动器)、逻辑电路(门阵列电路)、灰阶电压发生电路(γ校正电路)以及电源电路这些电路块。另一方面，就存储器内置的低温多晶硅(LTPS)TFT面板用显示驱动器而言，因为可以在玻璃基板上形成扫描驱动器，所以可以省略扫描驱动电路块。而对于存储器非内置的非晶形TFT面板，可以省略存储块，对于存储器非内置的低温多晶硅TFT面板，可以省略存储器和扫描驱动器的电路块。另外，就CSTN(Color Super Twisted Nematic)面板、TFD(Thin Film Diode，薄膜二极管)面板而言，则可以省略灰阶电压发生电路块。

图5(A)、图5(B)表示本实施例的显示驱动器集成电路装置10的平面布局的例子。图5(A)、图5(B)是存储器内置的非晶形TFT面板用的例子，例如图5(A)以QCIF、32阶用显示驱动器为目标，而图5(B)则以QVGA、64阶用显示驱动器为目标。

就图5(A)、(B)而言，其第一～第N电路块CB1～CBN包括第一～第四存储块MB1～MB4(广义为第一～第I个存储块，I是大于等于2的整数)。与各第一～第四存储块MB1～MB4对应，包括沿D1方向其各自邻接配置的第一～第四数据驱动块DB1～DB4(广义为第一～第I的数据驱动块)。具体地说，存储块MB1和数据驱动块DB1沿D1方向相邻配置，存储块MB2则和数据驱动块DB2沿D1方向相邻配置。而且，数据驱动块DB1用于驱动数据线的图像数据(显示数据)由邻接的存储块MB1存储，数据驱动块DB2用于驱动数据线的图像数据则由邻接的存储块MB2存储。

在图5(A)中，在存储块MB1～MB4中的MB1(广义为第J存储块，1≤J＜I)的D3方向一侧邻接配置数据驱动块DB1～DB4中的DB1(广义为第J数据驱动块)。另外，在存储块MB1的D1方向一侧邻接配置存储块MB2(广义地是第J+1的存储块)。然后，在存储块MB2的D1方向一侧邻接配置数据驱动块DB2(广义地是第J+1的数据驱动块)。存储块MB3、MB4、数据驱动块DB3、DB4的配置也是一样。这样，在图5(A)中，相对于MB1、MB2的边界线，MB1、DB1和MB2、DB2对称地配置，而相对于MB3、MB4的边界线，MB3、DB3和MB4、DB4对称地配置。此外，在图5(A)中，虽然DB2和DB3邻接配置，但是，不邻接而在其间配置其它的电路块也可以。

另一方面，图5(B)中，对于在存储块MB1～MB4之中的MB1(广义地为第J存储块)的D3方向一侧邻接配置数据驱动块DB1～DB4中的DB1(第J数据驱动块)。另外，在存储块MB1的D1方向一侧邻接配置DB2(第J+1的数据驱动块)。在DB2的D1方向一侧邻接配置MB2(第J+1的存储块)。DB3、MB3、DB4、MB4也同样配置。此外，虽然在图5(B)中MB1和DB2、MB2和DB3、MB3和DB4都分别为邻接配置，但是，不邻接而在其间配置其它的电路块也可以。

根据图5(A)的配置，具有在存储块MB1和MB2以及MB3和MB4之间(在第J、第J+1的存储块之间)共用列地址译码器的优点。另一方面，根据图5(B)的配置，能够使从数据驱动块DB1～DB4到输出侧I/F区域12的数据信号输出线的配线间距均匀化，具有可以提高配线效率的优点。

本实施例的集成电路装置10的布局并非限定于图5(A)、(B)。例如，存储块和数据驱动块的块数量也可以是2、3或大于等于5，也可以对存储块和数据驱动块不进行块的分割而构成。而且，也可以实施存储块和数据驱动块不相邻的实施方式。而且，即使不设存储块、扫描驱动器块、电源电路块或灰阶电压发生电路块等这样的构成也是可以的。在电路块CB1～CBN和输出侧I/F区域12、或者输入侧I/F区域14之间，也可以设置在D2方向上的宽度极窄的电路块(小于等于WB的细长电路块)。另外，电路块CB1～CBN还可以包括不同的电路块在D2方向多级排列的电路块。例如，也可以把扫描驱动器电路和电源电路作为一个电路块。

图6(A)表示本实施例的集成电路装置10沿D2方向的截面图的例子。图中W1、WB、W2分别为输出侧I/F区域12、电路块CB1～CBN、输入侧I/F区域14在D2方向的宽度。另外，W是集成电路装置10在D2方向的宽度。

对于本实施例，如图6(A)所示，在D2方向上，可以不在电路块CB1～CBN(数据驱动块DB)和输出侧、输入侧I/F区域12、14之间夹入其它电路块来构成。所以，就可以使W1+WB+W2≤W＜W1+2×WB+W2，能够实现细长的集成电路装置。具体地说，可以使D2方向的宽度W＜2mm，更具体的，可以使W＜1.5mm。而考虑到芯片的检查和装配，优选W＞0.9mm。此外，长边方向的长度LD则可以做到15mm＜LD＜27mm。芯片的形状比SP＝LD/W可以做到SP＞10，更具体地说，SP＞12。

图6(A)的宽度W1、WB、W2分别为输出侧I/F区域12、电路块CB1～CBN、输入侧I/F区域14的晶体管形成区域(主体区域、激活区域)的宽度。亦即，在I/F区域12、14形成输出用晶体管、输入用晶体管、输入/输出用晶体管和静电保护元件的晶体管等。另外，在电路块CB1～CBN区域形成构成电路的晶体管。而且，以形成这类晶体管的阱和扩散区作为基准决定W1、WB、W2。例如，为了实现更细长的集成电路装置，希望是在电路块CB1～CBN的晶体管上也形成凸起(能动面凸起)。具体的，在晶体管上面(激活区域)形成以树脂形成其芯、在树脂的表面形成金属层的树脂芯凸起等。而且，该凸起(外部连接端子)通过金属配线被连接到配置在I/F区域12、14的焊盘上。本实施例的W1、WB、W2不是这样的突起的形成区域的宽度，而是在凸起下面形成的晶体管形成区域的宽度。

电路块CB1～CBN各自在D2方向的宽度例如可以统一为同宽。此时，只要各电路块的宽度实质上相同就可以，例如有数μm～20μm(数十μm)程度的差异是在容许范围以内的。而且，在电路块CB1～CBN中存在宽度不同的电路块时，宽度WB可以是电路块CB1～CBN的宽度中最大的宽度。此时的最大宽度可以是例如数据驱动块的在D2方向的宽度。或者，在存储器内置的集成电路装置的情况下，可以是存储块的在D2方向的宽度。此外，在电路块CB1～CBN和I/F区域12、14之间可以设置例如宽20～30μm程度的空区域。

就本实施例而言，在输出侧I/F区域12上可以配置在D2方向的级数为一级或多级的焊盘。所以，如果考虑焊盘宽度(例如0.1μm)和焊盘间距，输出侧I/F区域12的在D2方向的宽度W1可以做到0.13mm≤W1≤0.4mm。另外，因为在输入侧I/F区域14可以配置在D2方向的级数为一级或多级的焊盘，所以输入侧I/F区域14的宽度W2就可以做到0.1mm≤W2≤0.2mm。为了实现细长的集成电路装置，在电路块CB1～CBN上需要通过公用配线形成来自逻辑电路块的逻辑信号、来自灰阶电压发生电路块的灰阶电压信号和电源的配线，这类配线的合计宽度例如在0.8～0.9mm的程度。因而，考虑到这些情况，电路块CB1～CBN的宽度WB可以做到0.65≤WB≤1.2mm。

而且，即使W1＝0.4mm，W2＝0.2mm，可是因为0.65≤WB≤1.2mm，所以WB＞W1+W2成立。另外，在W1、WB、W2都为最小值的情况下，即W1＝0.13mm、WB＝0.65mm、W2＝0.1mm，集成电路装置的宽度为W＝0.88mm。所以，W＝0.88mm＜2×WB＝1.3mm成立。在W1、WB、W2都为最大值的情况下，W1＝0.4mm、WB＝1.2mm、W2＝0.2mm，则集成电路装置的宽度为W＝1.8mm的程度。所以，W＝1.8mm＜2×WB＝2.4mm成立。因此，关系式W＜2×WB成立，能够实现细长的集成电路装置。

对于图1(A)的比较例，如图6(B)所示，沿D2方向配置两个以上的多个电路块。另外，在D2方向，在电路块之间、以及在电路块和I/F区域之间形成有配线区域。所以，集成电路装置500在D2方向(短边方向)的宽度W就变宽，不能实现薄而细长芯片。因而，即使利用微细加工使芯片收缩，但是，如图2(A)所示，由于D1方向(长边方向)的长度LD缩短，输出间距变成窄间距，所以，导致安装困难。

针对这一技术缺陷，如图3、图5(A)、图5(B)所示，在本实施例中，沿D1方向配置多个电路块CB1～CBN。另外，如图6(A)所示，可以把晶体管(电路元件)配置在焊盘(凸起)的下面(能动面凸起)。通过在电路块内部配线的局部配线的上层(焊盘的下层)形成的公用配线，也可以形成电路块之间或者电路块和I/F区域之间等的信号线。所以，如图2(B)所示，可以在集成电路装置10在D1方向的长度LD维持不变的情况下使D2方向的宽度W变窄，实现超薄而细长芯片。结果是，能够使输出间距维持在例如大于等于22μm，可以容易地进行安装。

而且，在本实施例中，由于沿D1方向配置多个电路块CB1～CBN，故可以容易地应对产品规格的变更。亦即，由于可以用公共的平台设计各种规格的产品，所以能够提高设计效率。例如在图5(A)、(B)中，在显示面板的像素数或灰阶数有增有减的情况下，只需增减存储块和数据驱动块的块数、在一个水平扫描周期中图像数据的读取次数等就可以对应。另外，虽然图5(A)、(B)是存储器内置的非晶形TFT面板用例子，但是，在开发存储器内置的低温多晶硅TFT面板用产品的情况下，只要从电路块CB1～CBN中去掉扫描驱动器块即可。又如，在开发存储器非内置的产品的情况下，只要去掉存储块即可。而且，如上所述，即使根据规格去掉电路块，在本实施例中，因为可以将对其它电路块产生的影响抑制到最小，故而能够提高设计效率。

在本实施例中，可以把各个电路块CB1～CBN在D2方向的宽度(高度)统一于例如数据驱动块和存储块的宽度(高度)。而且，在各个电路块的晶体管有增减的情况下，由于可以通过增减各个电路块在D1方向的长度来进行调整，故能够使设计进一步高效化。例如，在图5(A)、(B)中，在灰阶电压发生电路块和电源电路块的构成变更、晶体管数量增减的情况下，也可以通过增减灰阶电压发生电路块和电源电路块在D1方向的长度来对应。

此外，作为第二比较例，还可以考虑如下配置方法：例如，在D1方向上，将数据驱动块细长地配置，在数据驱动块的D4方向一侧，沿D1方向配置存储块等其他多个电路块。但是，对于该第二比较例，由于幅度较宽的数据驱动块夹入存储块等其它电路块与输出侧I/F区域之间，所以，集成电路装置在D2方向的宽度W变宽，难以实现薄而细长芯片。而且，在数据驱动块和存储器驱动器块之间产生了多余的配线区域，就更加扩大了宽度W。在数据驱动块或存储块的构成发生变化的情况下，出现在图1(B)、(C)中说明的间距不一致的问题，无法提高设计效率。

作为本实施例的第三比较例，还可以考虑只对同一功能的电路块(例如数据驱动块)进行块的分割、并沿D1方向排列配置的方法。但是，对于该第三比较例，由于只能使集成电路装置具有同一的功能(例如数据驱动器功能)，故不可能实现多种产品的扩展。针对该问题，在本实施例中，电路块CB1～CBN包括至少具有两个不同功能的电路块。所以，如图4、图5(A)、图5(B)所示，具有能够提供对应于各种类型显示面板的多机种集成电路装置的优点。

3.电路构成

图7表示集成电路装置10的电路构成。而且，集成电路装置10的电路构成并不限定于图7的示例，可以实施各种变形。存储器20(显示数据RAM)用于存储图像数据。存储单元阵列22包括多个存储单元，至少存储一帧(一幅画面)的图像数据。此时，一个像素由例如R、G、B等三个子像素(三点)构成，各子像素例如存储着六位(k位)的图像数据。行地址译码器24(MPU/LCD行地址译码器)进行有关行地址的译码处理，并进行存储单元阵列22的字线的选择处理。列地址译码器26(MPU列地址译码器)则进行有关列地址的译码处理，并进行存储单元阵列22的位线的选择处理。写/读电路28(MPU写/读电路)进行把图像数据写入存储单元阵列22的处理和从存储单元阵列读出图像数据的处理。用例如以起始地址和结束地址为对顶点的矩形来定义存储单元阵列22的存取区域。亦即，用起始地址的列地址及行地址和结束地址的列地址及行地址来定义存取区域，并进行存储器的存取。

逻辑电路40(例如自动配置配线电路)生成用于控制显示时刻的控制信号和用于控制数据处理时刻的控制信号等。该逻辑电路40可以由例如门阵列(G/A)等自动配置配线形成。控制电路42生成各种控制信号，进行装置整体的控制。具体地说，向灰阶电压发生电路110输出灰阶特性(γ特性)的调整数据(γ校正数据)，并控制电源电路90的电压生成。另外，对使用了行地址译码器24、列地址译码器26、写/读电路28的存储器进行写/读处理的控制。显示时刻控制电路44生成用于控制显示时刻的各种控制信号，控制从存储器到显示面板侧的图像数据的读取。主机(MPU)接口电路46对从主机的每次访问生成内部脉冲，实现对存储器进行访问的主接口。RGB接口电路48通过点时钟实现将动画的RGB数据写入存储器的RGB接口。而且，也可以是只设置主接口电路46、RGB接口电路48中的任一者的构成。

在图7中，从主接口电路46、RGB接口电路48以一个像素单位向存储器20进行访问。另一方面，根据与主接口电路46、RGB接口电路48独立的内部显示时刻，每一个行周期以行地址所指定的行单位向数据驱动器50输送图像数据。

数据驱动器50是用于驱动显示面板的数据线的电路，其构成示于图8(A)。数据锁存电路52锁存来自存储器20的数字图像数据。D/A转换电路54(电压选择电路)进行锁存于数据锁存电路52的数字图像数据的D/A转换，并生成模拟的数据电压。具体地说，接受来自灰阶发生电路110的多个(例如64阶)灰阶电压(基准电压)，从这些多个灰阶电压中选择与数字图像数据对应的电压，并作为数据电压输出。输出电路56(驱动电路、缓冲电路)缓冲来自D/A转换电路54的数据电压，而后输出至显示面板的数据线，并驱动数据线。而且，也可以是将输出电路56的一部分(例如运算放大器的输出级)不包括在数据驱动器50中、而配置在其他区域的构成。

扫描驱动器70是用于驱动显示面板的扫描线的电路，其构成例示于图8(B)。移位寄存器72包括依次连接的多个触发器，与移位时钟信号SCK同步，对许可输入输出信号EIO进行依次移位。电平移位器76将来自移位寄存器72的信号的电压电平转换成用于扫描线选择的高电压电平。输出电路78缓冲由电平移位器76转换并输出的扫描电压，然后输出到显示面板的扫描线，对扫描线进行选择驱动。扫描驱动器70也可以是如图8(C)所示的构成。图8(C)中，扫描地址生成电路73生成扫描地址并输出，地址译码器74进行扫描地址的译码处理。而且，对于通过该译码处理而特定的扫描线，通过电平移位器器76、输出电路78输出扫描电压。

电源电路90是用于生成各种电源电压的电路，其构成示于图9(A)。升压电路92是使用升压用电容、升压用晶体管以电荷泵的方式使输入电源电压和内部电源电压升压、并生成升压电压的电路，可以包括1次～4次升压电路等。通过该升压电路92能够生成扫描驱动器70和灰阶电压发生电路110使用的高电压。调整电路94进行由升压电路92生成的升压电压的电平调整。VCOM生成电路96生成供给显示面板的对向电极的VCOM电压并输出。控制电路98用于进行电源电路90的控制，它包括各种控制寄存器等。

灰阶电压发生电路(γ校正电路)110是用于生成灰阶电压的电路，其构成示于图9(B)。选择用电压生成电路112(分压电路)根据由电源电路90生成的高电压的电源电压VDDH、VSSH输出选择用电压VS0～VS255(广义为R个选择用电压)。具体地说，选择用电压生成电路112包括具有串联的多个电阻元件的梯形电阻电路。而且，将通过该梯形电阻电路将VDDH、VSSH分压后的电压作为选择用电压VS0～VS255输出。灰阶电压选择电路114根据通过逻辑电路40设定于调整寄存器116的灰阶特性的调整数据，从选择用电压VS0～VS255中，例如在64阶的情况下，选择64个(广义地是S个，R＞S)电压，作为灰阶电压V0～V63输出。这样，可以生成适应于显示面板的优选灰阶特性(γ校正特性)的灰阶电压。而且，在极性反转驱动的情况下，也可以把正极性用的梯形电阻电路和负极性用的梯形电阻电路设置在选择用电压生成电路112中。另外，梯形电阻电路的各电阻元件的阻值也可以根据在调整寄存器116设定的调整数据变更。也可以是在选择用电压生成电路112或灰阶电压选择电路114中设置阻抗转换电路(连接电压输出器的运算放大器)的构成。

图10(A)表示包括图8(A)的D/A转换电路54的各DAC(Digital Analog Converter，数模转换器)的构成例。图10(A)的各DAC可以按每个子像素(或者每个像素)设置，并由ROM译码器等构成。而且，根据来自存储器20的六位数字图像数据D0～D5及其反转数据XD0～XD5，选择来自灰阶电压发生电路110的灰阶电压V0～V63中任一个，由此，将图像数据D0～D5转换成模拟电压。而且，把所得的模拟电压信号DAQ(DAQR、DAQG、DAQB)输出到输出电路56。

对于低温多晶硅TFT用的显示驱动器等，将R用、G用、B用数据信号进行多路转换后输送至显示驱动器的情况下(图10(C)的情况下)，可以用一个公共的DAC对R用、G用、B用的图象数据进行D/A转换。在这种情况下，图10(A)的各个DAC按每个像素来设置。

图10(B)示出图8(A)的输出电路56所含的各输出部分SQ的构成。图10(B)的各输出部分SQ可以按每个像素来设置。各输出部分SQ包括R(红)用、G(绿)用、B(蓝)用阻抗转换电路OPR、OPG、OPB(连接电压跟随器的运算放大器)，进行来自DAC的信号DAQR、DAQG、DAQB的阻抗转换，并将数据信号DATAR、DATAG、DATAB输出到R、G、B用数据信号输出线。例如在低温多晶硅TFT面板的情况下，也可以设置如图10(C)所示的开关元件(开关用晶体管)SWR、SWG、SWB，复用R用、G用、B用的数据信号后的数据信号DATA由阻抗转换电路OP输出。另外，也可以在多个像素中复用数据信号。而且，还可以是不在输出部分SQ设置图10(B)、(C)所示的阻抗转换电路、而只设开关元件等的构成。

4.数据驱动器块和存储器块的邻接

如图11(A)所示，在本实施方式中，数据驱动器块DB和存储器块MB在D1方向上邻接配置。

这点，对于图1(A)的比较例，如图12(A)所示，存储器块MB和数据驱动器块DB按照信号的流动沿着作为短边方向的D2方向配置。因此，在D2方向上的集成电路装置的宽度变大，很难实现薄而细长芯片。而且，显示面板的像素数、显示驱动器的规格、存储器单元的构成等会发生变化，如果存储器块MB和数据驱动器块DB在D2方向上的宽度和在D1方向上的长度发生变化，其影响就会波及到其他电路块，设计效率很低。

对此，在本实施方式中，由于数据驱动器块DB和存储器块MB沿着D1方向配置，可缩小D2方向上的集成电路装置的宽度W，从而可实现图2(B)所示的超薄而细长芯片。而且，如果显示面板的像素数等发生变化，如图11(B)所示，可通过分割存储器块等来对应，所以可提高设计效率。

而且，在图12(A)中，由于将字线WL沿着作为长边方向的D1方向配置，在字线WL上的信号延迟变大，图像数据读出的速度变慢。特别是，通过多晶硅层形成连接于存储器单元的字线WL，所以，该信号延迟的问题更严重。在这种情况下，为了降低信号延迟，也有设置如图12(B)所示的缓冲器电路520、522的方法。然而，如果采用该方法，仅该部分的电路规模就会增大，从而导致成本增加。

对此，在本实施方式中，如图11(A)所示，在存储器块MB中，字线WL沿着作为短边方向的D2方向配线，位线BL沿着作为长边方向的D1方向配置。而且，在本实施方式中，在D2方向上的集成电路装置的宽度W很短。因此，可以缩短存储器块MB内的字线WL的长度，与图12(A)的比较例相比，可显著缩小WL上的信号延迟。而且，如图12(B)所示，即使不设置缓冲器电路520、522也可以，所以还可缩小电路面积。而且，在图12(A)的比较例中，当从主机向存储器的一部分的存取区域进行存取时，由于在D1方向选择了很长的寄生容量大的字线WL，所以电力消耗增大。对此，如图11(B)所示，如果采用在D1方向将存储器进行块分割的方法，当主机存取时(来自主机侧的存取时)，则只选择对应存取区域的存储器块(第J存储器块)的字线WL，所以可实现低能耗。

再者，图11(A)的WL是连接于存储器块MB的存储器单元的字线。即，是连接于存储器单元的转送晶体管的栅极的本地字线。另一方面，图11(A)的BL是把存储在存储器块MB(存储器单元阵列)内的图像数据(存储数据信号)向数据驱动器块DB输出的位线。即，存储在存储器块MB内的图像数据信号以沿着位线BL方向从存储器块MB向数据驱动器块DB输出。

如图12(A)的比较例所示，如果考虑信号的流动的方向，沿D2方向配置存储器块MB、数据驱动器块DB的方法是合理的。

这点，在本实施方式中如图11(A)所示，将来自数据驱动器块DB的数据信号的输出线DQL在DB中沿着D2方向配线。另一方面，在输出侧I/F区域12(第一接口区域)内将数据信号输出线DQL沿D1(D3)方向配线。具体来说，在输出侧I/F区域12中，在焊盘下层，采用区域内本地配线(晶体管配线)的上层的公用配线，将数据信号输出线DQL沿D1方向配线。如果这样，即使沿D1方向配置数据驱动器块DB和存储器块MB，也可以将来自DB的数据信号通过焊盘准确地输出到显示面板。而且，如图11(A)所示，如果配置数据信号输出线DQL，就可以利用输出侧I/F区域12将数据信号输出线DQL连接到焊盘等，从而可防止集成电路装置在D2方向的宽度W增加。

5.存储器块、数据驱动器块的详细内容

5.1块分割

如图13(A)所示，显示面板是一种在垂直扫描方向(数据线方向)的像素为VPN＝320、在水平扫描方向(扫描线方向)的像素数为HPN＝240的QVGA面板。而且，一个像素的图像(显示)数据的位数PDB在R、G、B分别是六位时则为PDB＝18位。在这种情况下，显示面板的1帧显示所需要的图像数据的位数为VPN×HPN×PDB＝320×240×18位。因此，集成电路装置的存储器至少储存320×240×18位的图像数据。而且，数据驱动器在每一个水平扫描期间(扫描一个扫描线的期间)，向显示面板输出HPN＝240个的数据信号(对应240×18位图像数据的数据信号)。

然后，在图13(B)中，将数据驱动器分割为DBN＝4个数据驱动块DB1～DB4。而且，也将存储器分割为MBN＝DBN＝4个存储块MB1～MB4。因此，各数据驱动块DB1～DB4在每一个水平扫描期间向显示面板输出HPN/DBN＝240/4＝60个数据信号。而且，各存储块MB1～MB4储存(VPN×HPN×PDB)/MBN＝(320×240×18)/4位图像数据。

而且，如图13(B)所示，在本实施方式中，在存储块MB1和MB2上共用列地址译码器CD12。而且，在存储块MB3和MB4上共用列地址译码器CD34。如在图12(A)的比较例中，由于列地址译码器配置在存储器单元阵列的D4方向侧，所以，不能如图13(B)那样共用列地址译码器。对此，在本实施方式中，由于可共用列地址译码器CD12、译码器CD34，所以可实现缩小电路面积、降低成本。而且，如果如图5(B)那样配置数据驱动块DB1～DB4、存储块MB1～MB4，就不能这样共用列地址译码器。代替这种方法，在图5(B)中，可将来自数据驱动块的数据信号线的间距进行均匀化，从而具有容易进行配线的布置的优点。

5.2一个水平扫描期间多次读出

在图13(B)中，各数据驱动块DB1～DB4在一个水平扫描期间输出60个数据信号。因此，在每一个水平扫描期间，需要从对应DB1～DB4的存储块MB1～MB4读出对应240个数据信号的图像数据。

然而，一旦在每一个水平扫描期间增加读出图像数据的位数，就需要增加在D2方向上排列的存储单元(读出放大器)的个数。其结果是，集成电路装置在D2方向上的宽度W变大，从而影响芯片的细长化。而且，字线WL变长，从而导致WL的信号延迟。

所以，在本实施方式中，采用如下方法：在一个水平扫描期间中，从各存储块MB1～MB4将各存储块MB1～MB4中储存的图像数据多次(RN次)读出到各数据驱动块DB1～DB4。

例如在图14中A1、A2所示，在一个水平扫描期间中，只有RN＝2次存储器存取信号MACS(字选择信号)成为激活状态(高电平)。由此，在一个水平扫描期间中，从各存储块到各数据驱动块读出RN＝2次图像数据。于是，在数据驱动块内设置的图15的第一、第二数据驱动器DRa、DRb包含的数据锁存电路根据A3、A4所示的锁存信号LATa、LATb，锁存已读出的图像数据。然后，第一、第二数据驱动器DRa、DRb包含的D/A转换电路将已锁存的图像数据进行D/A转换，DRa、DRb包含的输出电路将通过D/A转换所得到的数据信号DATAa、DATAb如A5、A6所示输出给数据信号输出线。此后，如A7所示，输入到显示面板的各像素的TFT的栅极的扫描信号SCSEL成为激活状态，将数据信号输入显示面板的各像素并保持。

另外，在图14中，在第一水平扫描期间两次读出图像数据，在同样的第一水平扫描期间中，将数据信号DATAa、DATAb输出给数据信号输出线。但是，也可以是，在第一水平扫描期间两次读出图像数据并锁存后，在下一个第二水平扫描期间，将对应被锁存的图像数据的数据信号DATAa、DATAb输出给数据信号输出线。另外，在图14中，表示是读出次数RN＝2的情况，但也可以是RN≥3。

根据图14的方法，如图15所示，从各存储块读出对应30个数据信号的图像数据，各数据驱动器DRa、DRb输出30个数据信号。由此，从各数据驱动块输出60个数据信号。这样，在图14中，从各存储块，只在一次读出中，读出对应30个数据信号的图像数据就可以了。因此，与在一个水平扫描期间只读出一次的方法相比，在图15的D2方向上就可以减少存储单元、读出放大器的个数。其结果是，可缩小集成电路装置在D2方向上的宽度，可实现如图2(B)所示的超薄而细长芯片。特别是，如果是QVGA，一个水平扫描期间的长度则是52μsec的程度。另一方面，存储器读出的时间例如是40nsec的程度，比52μsec短很多。因此，在一个水平扫描期间读出次数即使从一次增加到多次，但对显示特性带来的影响并不是那么大。

另外，图13(A)是QVGA(320×240)的显示面板，但是，如果使在一个水平扫描期间的读出次数为例如RN＝4，就可以对应VGA(640×480)的显示面板了，从而可增加设计的自由度。

另外，在一个水平扫描期间的多次读出，也可以用行地址译码器(字线选择电路)在一个水平扫描期间选择各存储块内不同的多根字线的第一方法加以实现，也可以用行地址译码器(字线们择电路)在一个水平扫描期间中多次选择各存储块内相同的字线的第二方法加以实现。或者还可以通过将第一、第二方法组合来加以实现。

5.3数据驱动器、驱动单元的配置

图15表示数据驱动器和数据驱动器包含的驱动单元的配置例子。如图15所示，数据驱动块包括沿D1方向堆栈配置的多个数据驱动器DRa、DRb(第一～第m数据驱动器)。另外，各数据驱动器DRa、DRb包含多个30个(广义为Q个)的驱动单元DRC1～DRC30。

当选择存储块的字线WL1a、并如图14的A1所示从存储块读出第一次的图像数据时，第一数据驱动器DRa则根据A3所示的锁存信号LATa锁存读出的图像数据。然后，进行锁存的图像数据的D/A转换，如A5所示，将对应第一次读出图像数据的数据信号DATAa输出给数据信号输出线。

另一方面，当选择存储块的字线WL1b并如图14的A2所示从存储块读出第二次图像数据时，第二数据驱动器DRb则根据A4所示的锁存信号LATb锁存读出的图像数据。然后进行锁存的图像数据的D/A转换，如A6所示，将对应第二次读出图像数据的数据信号DATAb输出给数据信号输出线。

这样，由于各数据驱动器DRa、DRb输出对应30个像素的30个数据信号，所以，共计输出对应60个像素的60个数据信号。

如图15所示，如果沿D1方向配置(堆栈)多个数据驱动器DRa、DRb，可以防止因数据驱动器规模的大小导致集成电路装置在D2方向上的宽度W变大的问题。另外，数据驱动器根据显示面板的类型可以采用各种构成。在这种情况下，如果采用沿D1方向配置多个数据驱动器的方法，也可以高效地布置各种构成的数据驱动器。另外，在图15中表示D1方向的数据驱动器的配置数为两个的情况，但配置数也可以大于等于三个。

另外在图15中，各数据驱动器DRa、DRb包括沿D2方向排列配置的30个(Q个)驱动单元DRC1～DRC30。在这里，各个驱动单元DRC1～DRC30分别接收一个像素的图像数据。然后，进行一个像素的图像数据的D/A转换，并输出对应一个像素的图像数据的数据信号。每个驱动单元DRC1～DRC30均可分别包括数据锁存电路、图10(A)的DAC(一个像素的DAC)、和图10(B)、图10(C)的输出部SQ。

然后在图15中，显示面板水平扫描方向的像素数(如果由多个集成电路装置分担并驱动显示面板的数据线时，各集成电路装置负责的水平扫描方向的像素数)为HPN、数据驱动块的块数(块分割数)为DBN、对驱动单元在一个水平扫描期间输入的图像数据的输入次数为IN。另外，IN与图14说明的在一个水平扫描期间内的图像数据读出的次数RN相等。在这种情况下，沿D2方向排列的驱动单元DRC1～DRC30的个数Q可表示为Q＝HPN/(DBN×IN)。在图15的情况下，因为是HPN＝240、DBN＝4、IN＝2，所以，Q＝240/(4×2)＝30个。

另外，当驱动单元DRC1～DR30的D2方向的宽度(间距)为WD、数据驱动块包含的周围电路部分(缓冲器电路、配线区域等)在D2方向的宽度为WPCB时，第一～第N电路块CB1～CBN在D2方向的宽度WB(最大宽度)可表示为Q×WD≤WB＜(Q+1)×WD+WPCB。另外，当存储块包括的周围电路部分(行地址译码器RD、配线区域等)在D2方向上的宽度为WPC时，可表示为Q×WD≤WB＜(Q+1)×WD+WPC。

另外，显示面板水平扫描方向的像素数为HPN、一个像素的图像数据的位数为PDB、存储块的块数为MBN(＝DBN)、在一个水平扫描期间内从存储块读出的图像数据的读出次数为RN。在这种情况下，在读出放大器块SAB中，沿D2方向排列的读出放大器(输出1位图像数据的读出放大器)的个数P可表示为P＝(HPN×PDB)/(MBN×RN)。在图15的情况下，因为HPN＝240、PDB＝18、MBN＝4、RN＝2，所以P＝(240×18)/(4×2)＝540个。另外，个数P是对应有效存储单元数的有效读出放大器数，而不包括虚拟存储单元用读出放大器等不是有效的读出放大器的个数。

另外，当把读出放大器块SAB包括的各读出放大器在D2方向的宽度(间距)作为WS时，读出放大器块SAB(存储块)在D2方向的宽度WSAB可表示为WSAB＝P×WS。然后，当存储块包含的周围电路部分在D2方向的宽度为WPC时，电路块CB1～CBN在D2方向上的宽度WB(最大宽度)也可表示为P×WS≤WB＜(P+PDB)×WS+WPC。

5.4存储单元

图16(A)表示存储块包括的存储单元(SRAM)的构成例。该存储单元包括转送晶体管TRA1、TRA2、负荷晶体管TRA3、TRA4、驱动晶体管TRA5、TRA6。一旦字线WL为激活状态，转送晶体管TRA1、TRA2就变成导通状态，于是，就可以向节点NA1、NA2写入图像数据、从节点NA1、NA2读出图像数据。另外，写入的图像数据通过由晶体管TRA3～TRA6构成的触发器电路保持在节点NA1、NA2。另外，本实施方式的存储单元并不局限于图16(A)的构成，还可以进行变形，例如作为负荷晶体管TRA3、TRA4使用电阻元件，或增加其他的晶体管等。

图16(B)、图16(C)表示存储单元的布局例。图16(B)是横向型单元的布局例，图16(C)是纵向型单元的布局例。在这里，如图16(B)所示，横向型单元在各存储单元内字线WL是比位线BL、XBL还长的单元。另一方面，如图16(C)所示，纵向型单元在各存储单元内中位线BL、XBL是比字线WL长的单元。另外，图16(C)的WL是在多晶硅层形成、并连接于转送晶体管TRA1、TRA2的本地字线，但还可以设置用于防止WL的信号延迟和使电位稳定的金属层的字线。

图17表示当使用了作为存储单元在图16(B)中所示的横向型单元的存储块、驱动单元的配置例。另外，图17表示在驱动单元、存储块中对应一个像素的部分的详细情况。

如图17所示，接收一个像素的图像数据的驱动单元DRC包括R(红)用、G(绿色)用、B(青)用的数据锁存电路DLATR、DLATG、DLATB。如果锁存信号LAT(LATa、LATb)为激活，则各数据锁存电路DLATR、DLATG、DLATB锁存图像数据。另外，驱动单元DRC包括在图10(A)中说明的R用、G用、B用的DACR、DACG、DACB。另外，还包括在图10(B)、图10(C)中说明的输出部SQ。

对应读出放大器块SAB中一个像素的部分包括R用读出放大器SAR0～SAR5、G用读出放大器SAG0～SAG5、B用读出放大器SAB0～SAB5。然后，在读出放大器SAR0的D1方向侧沿D1方向排列的存储单元MC的位线BL、XBL连接于SAR0。另外，在读出放大器SAR1的D1方向侧沿D1方向排列的存储单元MC的位线BL、XBL连接于SAR1。其他的读出放大器和存储单元的关系也相同。

一旦选择字线WL1a，就从将转送晶体管的栅极连接到WL1a的存储单元MC向位线BL、XBL读出图像数据，并进行读出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的信号放大动作。然后，DLATR锁存来自SAR0～SAR5的六位R用图像数据D0R～D5R，DACR进行锁存的图像数据的D/A转换，输出部SQ输出数据信号DATAR。另外，DLATG锁存来自SAG0～SAG5的六位的G用图像数据D0G～D5G，DACG进行锁存的图像数据的D/A转换，输出部SQ输出数据信号DATAG。另外，DLATB锁存来自SAB0～SAB5的六位的B用图像数据D0B～D5B，DACB进行锁存的图像数据的D/A转换，输出部SQ输出数据信号DATAB。

在图17的构成的情况下，图14所示的在一个水平扫描期间内的图像数据的多次读出可如以下实现。即：在第一水平扫描期间(第一扫描线的选择期间)内，首先选择字线WL1a，并进行图像数据的第一次读出，如图14的A5所示，输出第一次的数据信号DATAa。接着，在相同的第一水平扫描期间内，选择字线WL1b，并进行图像数据的第二次读出，图14的A6所示，输出第二次数据信号DATAb。另外，在下面的第二水平扫描期间(第二扫描线的选择期间)内，首先选择字线WL2a，进行图像数据的第一次读出，并输出第一次数据信号DATAa。接着，在相同的第二水平扫描期间内，选择字线W12b，并进行图像数据的第二次读出，并输出第二次数据信号DATAb。这样，当采用横向型单元时，在一个水平扫描期间内选择存储块中不同的多条字线(WL1a、WL1b)，所以，可以实现在一个水平扫描期间的多次读出。

图18表示作为存储单元采用图16(C)所示的纵向型单元时的存储块、驱动单元的配置例。在纵向型单元中，可使D2方向的宽度比横向型单元短。因此，在D2方向上的存储单元的个数与横向型单元相比可以做成2倍。而且，在纵向型单元中，利用列选择信号COLa、COLb，切换连接于各读出放大器的存储单元列。

例如在图18中，一旦列选择信号COLa为激活状态，就选择读出放大器SAR0～SAR5在D1方向侧的存储单元MC中的列Ca侧的存储单元MC，并连接于读出放大器SAR0～SAR5。然后，将存储在这些被选择的存储单元MC内的图像数据的信号放大，并作为D0R～D5R输出。另一方面，一旦列选择信号COLb为激活状态，就选择读出放大器SAR0～SAR5在D1方向侧的存储单元MC中的列Cb侧的存储单元MC，并连接于读出放大器SAR0～SAR5。然后，将储存在这些被选择的存储单元MC内的图像数据的信号放大，并作为D0R～D5R输出。其他连接于读出放大器的存储单元的图像数据的读出也相同。

然后在图18的构成的情况下，在图14所示一个水平扫描期间内的图像数据的多次读出可如以下实现。即：在第一水平扫描期间内，首先选择字线WL1，使列选择信号COLa激活，并进行图像数据的第一次读出，如图14的A5所示，输出第一次数据信号DATAa。接着，在相同的第一水平扫描期间内选择相同的字线WL1，使列选择信号COLb激活，并进行图像数据的第二次读出，如图14的A6所示，输出第二次数据信号DATAb。另外，在下面的第二水平扫描期间内，选择字线WL2，使列选择信号COLa激活，并进行图像数据的一次读出，并输出第一次数据信号DATAa。接着，在相同的第二水平扫描期间内，选择相同的字线WL2，使列选择信号COLb激活，进行图像数据的第二次读出，并输出第二次数据信号DATAb。这样，在纵向型单元时，在存储块内中，在一个水平扫描期间内多次选择相同的字线，故可实现在一个水平扫描期间内的多次读出。

另外，驱动单元DRC的构成、配置不局限于图17、图18，可进行各种变形。例如以低温多晶硅TFT用的显示驱动器等，如图10(C)所示，将R用、G用、B用的数据信号多路传输并传送给显示面板的情况下，采用一个共用的DAC，可进行R用、G用、B用的图像数据(一个像素的图像数据)的D/A转换。因此，在这种情况下，驱动单元DRC包括一个图10(A)的构成的共用的DAC就可以了。另外，在图17、图18中，R用的电路(DLATR、DACR)、G用的电路(DLATG、DACG)、B用的电路(DLATB、DACB)，沿着D2(D4)方向配置。然而，也可以沿着D1(D3)方向配置R用、G用、B用的电路。

6.电子设备

包括本实施例的集成电路装置10的电子设备(电气光学装置)的例子示于图19(A)、图19(B)。而且，电子设备还可以包括图19(A)(B)所示以外的构成部件(比如照相机、操作部或电源等)。而且，本实施例的电子设备并不限定在便携式电话机，数码相机、PDA、电子备忘录、电子词典、投影仪、背投电视机或者便携式信息终端等等均可。

在图19(A)、图19(B)中，主机设备410比如是MPU(MicroProcessor Unit，微处理单元)、基带引擎(基带处理器)等。该主机设备410进行显示驱动器即集成电路装置10的控制。或者，也可以进行作为应用引擎和基带引擎的处理、以及压缩、伸长、校准等的作为图像引擎的处理。另外，图19(B)的图像处理控制器420则代替主机设备410，进行压缩、伸长、校准等作为图像引擎的处理。

显示面板400包括多根数据线(源极线)、多根扫描线(栅极线)、以及由数据线及扫描线确定的多个像素。而且，通过改变各个像素区域的电气光学元件(狭义的是液晶元件)的光学特性来实现显示动作。该显示面板400可以由采用TFT、TFD等开关元件的有源矩阵方式的面板构成。而且，显示面板400也可以是有源矩阵方式以外的面板，也可以是液晶面板以外的面板。

在图19(A)的情况下，作为集成电路装置10，可以用存储器内置型的。亦即，在此情况下，集成电路装置10把来自主机410的图像数据暂时写入内置存储器，并且从内置存储器读出被写入的图像数据，用于驱动显示面板。另一方面，在图19(B)的情况下，作为集成电路装置10可以用存储器非内置的存储器。亦即，在此情况下，来自主机410的图像数据被写入图像处理控制器420的内置存储器中。而且，集成电路装置10在图像处理控制器420的控制下驱动显示面板400。

7.变形例

7.1宏模块化

在本实施方式中，如图20(A)所示，也可以将驱动块DB、存储块MB和焊盘块PDB进行宏单元化(宏化、宏模块化)。在图20(A)中，数据驱动块DB和存储块MB沿D1方向配置，焊盘块PDB配置在数据驱动块DB及存储块MB的D2方向侧。在这里，焊盘块PDB上配置有用于与数据驱动块DB的输出线和显示面板的数据线进行电连接的多个焊盘。具体来说，焊盘块PDB包括在D2方向上错开配置的两行(广义的数行)焊盘列，各焊盘列沿着D1方向排列焊盘(焊盘金属)。另外，图20(A)的驱动器宏单元(驱动器宏块)例如其配线及电路单元配置已成为被固化的硬件宏。具体来说，例如配线和电路单元配置由手工作业进行布置。另外，配线、配置的一部分也可以自动进行。另外，也可以实施其它的变形，如在数据驱动块DB和存储块MB之间设置其他的附加电路，或实施在驱动器宏单元中不包括存储块MB的变形。

根据图20(A)的方法，将数据驱动器的输出线通过手工布局高效地完成焊盘配线的方法作为驱动器宏单元进行登录就可以使用了。因此，与通过自动配线工具对数据驱动器的输出线进行配线的方法相比，可以缩小输出线的配线区域，所以可实现薄而细长芯片。另外，只将驱动器宏单元沿D1方向排列配置，就可以实现如图5(A)、图5(B)所示布局的集成电路装置，所以，可提高电路设计和布局工作的效率。例如，即使当显示面板的像素数的规格发生改变时，只是变更配置的驱动器宏单元的个数就可以对应，不需要对数据驱动器的输出线重新进行配线，所以，可提高工作效率。在图20(A)中，不仅数据驱动块DB的D2方向侧的区域、而且存储块MB的D2方向侧的区域也可以作为焊盘配置区域而有效地利用。因此，可以对宽度WPB的焊盘块PDB进行没有浪费的焊盘配置，从而提高布局效率。

在图20(A)、图20(B)中，在将数据驱动块DB、存储块MB、焊盘块PDB的D1方向上的宽度分别作为WDB、WMB、WPB时，也可以使例如WDB+WMB≤WPB的关系成立。即：在图20(A)中，焊盘块PDB在D1方向的宽度WPB，变成与数据驱动块DB的宽度WDB和存储块MB的宽度WMB之和大体上相等，例如变成WDB+WMB＝WPB。另一方面，在图20(B)中，配置有作为附加电路的转发块RP。该转发块RP是一个包括缓冲器的电路块，用于将到存储块MB的至少写数据信号(或地址信号、存储器控制信号)进行缓冲处理向存储块MBT输出。而且，在图20(B)的情况下，WDB+WMB＜WPB。

如果WDB+WMB＝WPB的关系成立，当在D1方向排列配置多个驱动器宏单元时，就不会在邻接的焊盘块之间产生无用的空间，多个焊盘块沿D1方向排列。因此，数据驱动器用焊盘也可在D1方向没有浪费地排列，从而可缩小集成电路装置在D1方向的宽度。

如果WDB+WMB＜WPB的关系成立，如图20(B)所示，可配置作为附加电路的转发块RP，从而可提高布局效率。即：因焊盘间距的限制，焊盘块PDB的宽度WPB变大，在存储块MB和数据驱动块DB的相邻处产生空区域时，就可以在该空置区域配置附加性电路。另外，在这样的空区域间配置的附加电路，不受转发块RP的限制。例如可以配置灰阶电压生成电路的一部分、将数据驱动器的输出线设定在规定电位的电路、静电保护电路等附加电路。

另外，将作为附加电路块的转发块RP在D1方向的宽度作为WAB，将焊接块PDB中的焊盘个数为NP。于是，例如(NP-1)×PP＜WDB+WMB+WAB＜(NP+1)×PP的关系成立。如果该关系成立，当在D1方向排列配置多个驱动器宏单元时，多个焊盘块不会产生空区域地排列在D1方向，从而可以均匀的焊盘间距沿D1方向排列焊盘。而且，如果以均匀地焊盘间距排列焊盘，在采用凸起等将集成电路装置安装到玻璃基板上时，在焊盘配置区域产生的应力均一，从而可防止接触不良。而且，如果焊盘之间产生空置区域时，因其空区域的原因，ACF等各向异性导电材料的粘结材料的流动发生变化，可能产生粘接不良等问题，但如果以均匀的焊盘间距排列焊盘时，可以防止这种情况的发生。而且，还可以使WDB+WMB+WAB≤NP×PP的关系成立。如果这样，可以使D1方向上的焊盘间距更均匀，从而实现应力更均匀。

另外，当不配置如转发块RP那样的附加电路时，可做成WAB＝0。另外，也可以在焊盘块PDB上配置数据驱动器用焊盘以外的虚拟焊盘(未连接凸起、接合线的焊盘等)。在这种情况下，也可以将数据驱动器用焊盘和虚拟焊盘的个数相加的数作为焊盘的个数NP。

7.2转发块

图21表示转发块的构成例。该转发块可与例如各存储块(第J存储块)邻接配置。例如在图5(B)中，将用于转送来自逻辑电路块LB的写数据信号、地址信号、存储器控制信号的存储器用全局线在电路块上沿D1方向配线，将这些信号从逻辑电路块LB提供给各存储块MB1～MB4。在这种情况下，如果对这些信号不进行缓冲处理，则信号上升的波形和下降的波形变钝，对存储块的数据写入时间变长，有可能发生写入错误。

这一点，如果在各存储块的例如D1方向侧邻接配置图21那样的转发块，则这些写数据信号、地址信号、存储器控制信号通过转发块进行缓冲处理后，输入到各存储块。其结果，可降低信号上升波形和下降波形钝化的问题，从而可实现对存储块的准确的数据写入。

在图21中，来自逻辑电路块LB的写数据信号(WD0、WD1…)，通过由两个转换器组成的缓冲器BFA1、BFA2…进行缓冲处理，并向下级的转发块输出。具体来说，在图5(B)中，从配置在存储块MB4的D1方向侧的转发块，向配置在存储块MB3的D1方向侧的下级的转发块输出被缓冲处理的信号。另外，来自逻辑电路块LB的写数据信号通过缓冲器BFB1、BFB2…进行缓冲处理后，输出给存储块。具体来说，在图5(B)中，从配置在存储块MB4的D1方向侧的转发块向存储块MB4输出被缓冲处理的信号。这样，在本实施方式中，关于写数据信号，不仅设置到下级的存储块的输出用缓冲器BFA1、BFA2…，而且，还设置各存储块用缓冲器BFB1、BFB2…。由此，可有效防止因存储块的存储单元的寄生电容导致写数据信号的波形钝化、写入时间延长和写入错误的产生。

而且，通过缓冲器BFC1…对来自逻辑电路块LB的地址信号(CPU列地址、CPU行地址、LCD行地址等)进行缓冲处理，并向存储块及下级的转发块输出。而且，通过缓冲器BFD…对来自逻辑电路块LB的存储器控制信号(读/写转换信号、CPU使能信号、存储选择信号等)进行缓冲处理，并向存储块及下级的转发块输出。

而且，在图21的转发块中，还设置来自存储块的读数据信号用缓冲器。具体来说，当存储选择信号BANKM为激活状态(H电平)、并选择该存储块(第一～第I存储块中的第J存储块)时，来自该存储块(第J存储块)的读数据信号通过对应该存储块的转发块的缓冲器BFE1、BFE2…进行缓冲处理后，向读数据线RD0L、RD1L…输出。另一方面，当存储选择信号BANKM为非激活状态(L电平)、该存储块(第J的存储块)为非选择时，对应该存储块的转发块的缓冲器BFE1、BFE2…的输出状态被设定成高阻抗状态。由此，可以将来自存储选择信号为激活的其他存储块的读数据信号准确地输出给逻辑电路块LB。而且，在本实施方式中，当从主机侧进行存取时，选择对应存取区域的存储块，并只选择该存储块的字线WL。由此，通过转发块，将读数据信号从所选择的存储块输出到读数据线RD0L、RD1L…。

7.3子像素驱动单元的配置

图22是表示子像素驱动单元的配置例子。在图22中，数据驱动块包括输出分别对应一个子像素的图像数据的数据信号的多个子像素驱动单元SDC1～SDC180。即：在沿D 1方向(沿子像素驱动单元的长边方向)配置多个子像素驱动单元的同时，沿着与D1方向垂直的D2方向配置多个子像素驱动单元。然后，用于将数据驱动块的输出线和显示面板的数据线进行电连接的数据驱动器用焊盘配置在数据驱动块的D2方向侧。而且，数据驱动器用焊盘也配置在存储块的D2方向侧。

例如，图15的数据驱动器DRa的驱动单元DRC1可由图22的子像素驱动单元SDC1、SDC2、SDC3构成。在这里，SDC1、SDC2、SDC3是各R(红)用、G(绿色)用、B(青)用子像素驱动单元，从存储块输入对应第一个数据信号的R、G、B的图像数据(R1、G1、B1)。然后，子像素驱动单元SDC1、SDC2、SDC3，进行这些图像数据(R1、G1、B1)的D/A转换，将第一个R、G、B的数据信号(数据电压)输出到对应第一个数据线的R、G、B用焊盘。

同样，驱动单元DRC2由R用、G用、B用子像素驱动单元SDC4、SDC5、SDC6构成，从存储块输入对应第二个数据信号的R、G、B像素图像数据(R2、G2、B2)。然后，子像素驱动器单元SDC4、SDC5、SDC6进行这些图像数据(R2、G2、B2)的D/A转换，将第二个R、G、B的数据信号(数据电压)输出到对应第二个数据线的R、G、B用焊盘。其他的子像素驱动单元也相同。

而且，子像素数不局限于三个，也可以是大于等于四个。而且，子像素驱动单元的配置也不局限于图22，比如也可以沿着D2方向堆栈配置R用、G用、B用子像素驱动单元。

7.4读出放大器、存储单元的配置

图23是表示读出放大器、存储单元配置的例子。对应读出放大器块内的一个像素部分包括R用读出放大器SAR0～SAR5、G用读出放大器SAG0～SAG5、B用读出放大器SAB0～SAB5。而且，在图23中，两个(广义为多个)读出放大器(及缓冲器)在D1方向上堆栈配置。然后，在堆栈配置的第一、第二读出放大器SAR0、SAR1的D1方向侧沿D1方向排列的两行存储单元列(纵向型单元)内，上侧的行的存储单元列的位线例如连接于第一读出放大器SAR0，下侧的行的存储单元列的位线例如连接于第二读出放大器SAR1。然后，第一、第二读出放大器SAR0、SAR1将从存储单元读出的图像数据进行信号放大，由此，从SAR0、SAR1输出两位图像数据。关于其他读出放大器和存储单元的关系也相同。

在图23的情况下，在一个水平扫描期间内的图像数据的多次读出可如下述实现。即：在第一水平扫描期间(第一扫描线的选择期间)内，首先选择字线WL1a，然后进行图像数据的第一次读出，并输出第一次数据信号DATAa。在这种情况下，来自读出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B图像数据分别输入到子像素驱动单元SDC1、SDC2、SDC3。接着，同样，在第一水平扫描期间内选择字线WL1b，然后进行图像数据的第二次读出，并输出第二次数据信号DATAb。在这种情况下，来自读出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B图像数据分别输入到子像素驱动单元SDC91、SDC92、SDC93。

7.5配线区域替换排列

在本实施方式中，可将用于把子像素驱动单元(驱动单元)的输出信号引出线的排列顺序进行替换排列的替换排列配线区域设置在子像素驱动单元(驱动单元)的配置区域内。这样可将配线层的切换控制在最小限度，所以，可缩小数据驱动块和焊盘之间的配线区域在D2方向上的宽度，从而可实现薄而细长芯片。

例如图24的E1、E2所示，子像素驱动单元的输出信号(数据信号)的引出线例如沿D2方向(纵方向)配线。这些引出线是用于从数据驱动块取出子像素驱动单元的输出信号的线，例如通过第四层的铝配线层ALD形成。而且，在图24中，用于连接子像素驱动单元的输出线和显示面板的数据线的焊盘P1、P2、P3…配置在数据驱动块及存储块的D2方向侧。

而且，在图24中，将用于将这些引出线的排列顺序进行替换排列的替换排列配线区域(第一、第二替换排列配线区域)设置在子像素驱动单元的配置区域。具体来说，替换排列配线区域形成于作为子像素驱动单元内的本地线的第一、第二层的铝配线层ALA、ALB的上层区域。然后，在该替换排列配线区域中，以与焊盘排列顺序对应的顺序，进行引出线排列顺序的替换排列。在这里的所谓与焊盘的排列顺序对应的替换排列，既可以是焊盘的排列顺序，也可以是按所定的规则变更焊盘排列顺序的顺序。而且，替换排列配线区域是由E1、E2所示的引出线、后述的E6～E9的引出位置变更线而形成的配线区域。

例如在图24中，其单元号码不为3的倍数(广义为J的倍数。J为大于等于2的整数)的子像素驱动单元SDC1、SDC2、SDC4、SDC5、SDC7、SDC8…属于第一组，其单元号码为3的倍数的子像素驱动单元SDC3、SDC6、SDC9…属于第二组。

E1所示的第一组引出线是属于第一组的子像素驱动单元SDC1、SDC2、SDC4、SDC5、SDC7、SDC8的…输出信号的引出线。在第一替换排列配线区域中，对该E1所示的第一组引出线的排列顺序进行替换排列。具体来说，在第一替换排列配线区域中，引出线的排列顺序被替换排列成焊盘P1、P2、P4、P5、P7、P8…的顺序。即：以去除其焊盘号码为3的倍数的焊盘的焊盘排列顺序，进行引出线排列顺序的替换排列。由此，在数据驱动块的D2方向侧的边界(引出端口)上，以SDC1、SDC2、SDC4、SDC5、SDC7、SDC8的…顺序，对子像素驱动单元的输出线的引出线进行替换排列并排列。

另一方面，E2所示的第二组引出线是属于第二组的子像素驱动单元SDC3、SDC6、SDC9…的输出信号引出线。在第二替换排列配线区域中，对该E2所示的第二组引出线的排列顺序进行替换排列。具体来说，在第二替换排列配线区域中，将引出线排列顺序替换排列成焊盘P3、P6、P9…的顺序。即：以其焊盘号码为3的倍数的焊盘排列顺序，进行引出线排列顺序的替换排列。由此，在数据驱动块的D2方向侧的边界(引出端口)上，以SDC3、SDC6、SDC9…的顺序，对子像素驱动单元的输出线的引出线进行替换排列后排列。

这样，只要在子像素驱动内设置替换排列配线区域、并进行引出线排列顺序的替换排列，就可以将配线层的更换控制在最小限度，该配线层位于焊盘和数据驱动块之间的配线区域即E3所示的区域。其结果，可缩小E3所示的配线区域在D2方向上的宽度WIT，从而可实现薄而细长芯片。

而且，在E3所示的配线区域中，如E4所示，用于连接E1所示的第一组引出线与焊盘P1、P2、P4、P5、P7、P8…的连接线用第三层铝配线层ALC(广义来说是所给与的层的线)进行配线。另一方面，如E5所示，用于连接E2所示的第二组引出线与焊盘P3、P6、P9…的连接线用第四层的铝配线层ALD(广义来说是与所给与的层不同的层的线)进行配线。

例如E4所示的连接线是连接来自子像素驱动单元SDC10的引出线和焊盘P10的线。另一方面，E5所示的连接线是用于连接来自子像素驱动单元SDC9的引出线和焊盘P9的线。在这种情况下，E4的连接线在铝配线层ALC形成，E5的连接线在与ACL不同层的铝配线层ALD形成。因此，不需要进行配线层的切换，可在E3的配线区域内将E4的连接线和E5的连接线重叠配线。其结果，进一步缩小了E3的配线区域在D2方向的宽度WIT，从而可实现薄而细长芯片。

7.6引出位置变更线

在本实施方式中，将用于变更图24的E1、E2所示的引出线的引出位置的引出位置变更线在替换排列配线区域进行配线。例如E6所示的QCL1及QCL2是用于变更子像素驱动单元SDC1、SDC2输出信号(输出线)的引出位置的引出位置变更线。同样，E7所示的QCL4、QCL5是SDC4、SDC5的引出位置变更线，E8所示的QCL7、QCL8是SDC7、SDC8的引出位置变更线，E9所示的QCL10、QCL11是SDC10、SDC11的引出位置变更线。

在这里例如E6所示，引出位置变更线QCL1、QCL2横跨沿D1方向配置的多个子像素驱动单元SDC1、SDC2，沿D1方向(横向方向)配线。即：横跨沿着D1方向配置的两个子像素驱动单元SDC1、SDC2，对两根引出位置变更线QCL1、QCL2进行配线。由此，可从沿着第一替换排列配线区域的D1方向的任意位置，用引出线取出子像素驱动单元SDC1、SDC2的输出信号。

即：引出位置变更线QCL1、QCL2在第三层的铝配线层ALC进行配线。因此，如果在沿着D1方向配线的引出位置变更线QCL1、QCL2的任意位置上形成ALC和ALD的电镀通孔，就可以从该电镀孔的形成位置，沿D2方向对在ALD形成的引出线进行配线。由此，可从D1方向的任意引出位置将引出线沿D2方向进行配线，从而易于进行引出线排列顺序的替换排列。

图25(A)是表示各铝配线层的使用状态的例子。例如沿纵或横方向配线的第一铝配线层ALA用作电路块的晶体管源极/漏极/栅极的连接线等。主要沿纵方向配线的第二铝配线层ALB用作电源线、信号线和灰阶电压供给线等。主要沿横向方向配线的第三铝配线层ALC用作数据驱动器的引出位置变更线和存储器的图像数据供给线等。主要沿纵方向配线的第四铝配线层ALD用作数据驱动器的引出线和灰阶电压供给线等。而且，主要沿横方向配线的作为顶层金属的第五铝配线层ALE用作进行非邻接电路块间的配线的全局线等。

图25(B)所示是在子像素驱动单元内配线的铝配线层ALC的布局例子。在图25(B)中，引出位置变更线和DAC驱动用线在宽幅的铝配线层ALC上沿D1方向(横方向)配线。而且，例如作为一个像素的18根图像数据供给线在铝配线层ALC沿D1方向配线。这样，在子像素驱动单元内，多个图像数据供给线和图24的E6等所示的引出位置变更线在同一层的铝配线层ALC配线。

而且，在本实施方式中，用于向子像素驱动单元的D/A转换器DAC供给灰阶电压的灰阶电压供给线跨过多个子像素驱动单元、并沿D2方向配线。具体来说，有效地利用没有配置引出线的空区域，通过与引出线同一层的铝配线层ALD，对该灰阶电压供给线进行配线。

这样，在本实施方式中，沿D1(横)方向的引出位置变更线和图像数据供给线在铝配线层ALC配线。另一方面，沿D2(纵)方向的引出线和灰阶电压供给线在与ALC不同层的铝配线层ALD配线。如果这样，用两层铝配线层ALC、ALD，就可以高效地配置引出位置变更线、图像数据供给线、引出线、灰阶电压供给线。因此，即使不用ALE等其他层的铝配线层也可以完成，由于可将ALE用于全局线等，所以可提高配线效率，从而可实现薄而细长芯片。

而且，在本实施方式中，在子像素驱动单元的输出部SSQ的区域内，设置替换排列配线区域。例如图24所示，第一替换排列配线区域设置在第一组子像素驱动单元SDC1、SDC2、SDC4、SDC5、SDC7、SDC8…的输出部SSQ的区域。而且，第二替换排列配线区域设置在第二组子像素驱动单元SDC3、SDC6、SDC9…的输出部SSQ的区域。由此，可有效地利用子像素驱动单元的输出部SSQ的区域，实现引出线排列顺序的替换排列。即：如图24的E1、E2所示，在输出部SSQ的区域进行引出线的配线，只要将SSQ的区域设定为替换排列配线区域，就可在SSQ两侧的DAC的区域进行灰阶电压供给线的配线。因此，可以将引出线和灰阶电压供给线在相同层的铝配线层ALD进行配线，从而可提高配线效率。

7.7子像素驱动单元的布置

图26所示是子像素驱动单元的详细布局的例子。如图26所示，各子像素驱动单元SDC1～SDC180包括锁存电路LAT、电平转换器L/S、D/A转换器DAC、输出部SSQ。而且，也可以在锁存电路LAT和电平转换器L/S之间设置用于灰阶控制的FRC(Frame RateControl)电路等其他逻辑电路。

子像素驱动单元包含的锁存电路LAT，将来自存储块MB1的作为一个子像素的六位图像数据进行锁存。电平转换器L/S转换来自锁存电路LAT的六位图像数据信号的电压电平。D/A转换器DAC利用灰阶电压进行六位图像数据的D/A转换。输出部SSQ包括进行D/A转换器DAC的输出信号的阻抗转换的运算放大器OP(连接电压输出器)，驱动对应一个子像素的1根数据线。而且，输出部SSQ，除运算放大器OP以外，还可包括放电用、8色显示用、DAC驱动用的晶体管(开关元件)。

如图26所示，各子像素驱动单元(第一、第二数据驱动器DRa、DRb)包括：LV区域(广义为第一电路区域)，配置有以LV(LowVoltage)电压电平(广义为第一电压电平)的电源进行动作的电路；以及MV区域(广义为第二电路区域)，配置有以比LV高的MV(Middle Voltage)电压电平(广义为第二电压电平)的电源进行动作的电路。在这里，LV是逻辑电路块LB、存储块MB等的工作电压。MV是D/A转换器、运算放大器、电源电路等的工作电压。扫描驱动器的输出晶体管通过供给HV(High Voltage)的电压电平(广义为第三电压电平)的电源而驱动扫描线。

例如，在子像素驱动单元的LV区域(第一电路区域)内配置锁存电路LAT(或者其他的逻辑电路)。在MV区域(第二电路区域)内配置D/A转换器DAC、包括运算放大器OP的输出部SSQ。然后，电平转换器L/S将LV的电压电平的信号转换成MV的电压电平的信号。

而且，在图26中，沿子像素驱动单元SDC1～SDC180的D4方向侧设置缓冲器电路BF1。该缓冲器电路BF1将来自逻辑电路块LB的驱动控制信号进行缓冲处理，然后输出到子像素驱动单元SDC1～SDC180。换言之，作为驱动控制信号的转发块而发挥作用。

具体来说，缓冲器电路BF 1包括配置在LV区域的LV缓冲器、配置在MV区域的MV缓冲器。LV缓冲器接收到来自逻辑电路块LB的LV电压电平的驱动控制信号(锁存信号等)后进行缓冲处理，并输出给沿D2方向侧配置的子像素驱动单元的LV区域的电路(LAT)。而且，MV缓冲器接收到来自逻辑电路块LB的LV电压电平的驱动控制信号(DAC控制信号、输出控制信号等)，通过电平转换器转换为MV的电压电平后进行缓冲处理，并输出给配置在其D2方向侧的子像素驱动单元的MV区域的电路(DAC、SSQ)。

然后，如本实施方式图26所示，以各子像素驱动单元的MV区域彼此(或LV区域之间)沿D1方向邻接的方式，配置子像素驱动单元SDC1～SDC180。即：邻接的子像素驱动单元沿D2方向隔着邻接边界进行对称配置。例如，子像素驱动单元SDC1和SDC2配置成MV区域邻接。而且，子像素驱动单元SDC3和SDC91也配置成MV区域邻接。子像素驱动单元SDC2和SDC3配置成LV区域彼此邻接。

如图26所示，如果将MV区域邻接配置，就不需要在子像素驱动单元之间设置护环等。因此，与使MV区域和LV区域邻接的方法相比，可缩小数据驱动块在D1方向的宽度，从而可实现集成电路装置的小面积化。

而且，如果根据图26的配置方法，可以将邻接的子像素驱动单元的MV区域作为子像素驱动单元的输出信号的引出线的配线区域而有效利用，从而可提高设计效率。

而且，在图22、图26所示的本实施方式中，将第一、第二数据驱动器DRa、DRb配置成其MV区域彼此(第二电路区域)邻接。而且，配置成第一数据驱动器DRa的LV区域(第一电路区域)邻接第一存储块MB1(第J存储块)、第二数据驱动器DRb的LV区域(第一电路区域)邻接第二存储块MB2(第J+1的存储块)。例如在图22、图26中，第一存储块MB1邻接第一数据驱动器DRa的子像素驱动单元SDC1、SDC4、SDC7…SDC88的LV区域而配置。而且，第二存储块MB2邻接第二数据驱动器DRb的子像素驱动单元SDC93、SDC96、SDC99…SDC180的LV区域而配置。而且，存储块MB1、MB2以LV的电压电平的电源进行工作。因此，如果这样，只要将子像素驱动单元的LV区域邻接存储块配置，就可以缩小由数据驱动块及存储块构成的宏单元在D1方向的宽度，从而可缩小集成电路装置的面积。

7.8D/A转换器

图27表示的是子像素驱动单元包括的D/A转换器(DAC)的详细构成的例子。该D/A转换器是进行所谓竞赛式D/A转换的电路，包括灰阶电压选择器SLN1～SLN11、SLP1～SLP11和预译码器120。

在这里，灰阶电压选择器SLN1～SLN11是由N型(广义上为第一导电型)的晶体管构成的选择器，灰阶电压选择器SLP1～SLP11是由P型(广义上为第二导电型的)晶体管构成的选择器，这些N型、P型的晶体管成对地构成传输门。例如构成SLN1的N型晶体管和构成SLP1的P型晶体管成对地构成传输门。

在灰阶电压选择器SLN1～SLN8、SLP1～SLP8的输入终端上，分别连接V0～V3、V4～V7、V8～V11、V12～V15、V16～V19、V20～V23、V24～V27、V28～V31的灰阶电压供给线。然后，在输入图像数据D0～D5后，预译码器120进行如图28(A)所示真值表的译码处理。然后将选择信号S1～S4、XS1～XS4分别输出给各个灰阶电压选择器SLN1～SLN8、SLP1～SLP9。而且，将各个选择信号S5～S8、XS5～XS8分别输出给SLN9及SLN10、SLP9及SLP10，将S9～S12、XS9～XS12分别输出给SLN11、SLP11。

例如，在图像数据D0～D5为(100000)时，如图28(A)的真值表所示，选择信号S2、S5、S9(XS2、XS5、XS9)为激活状态。由此，灰阶电压选择器SLN1、SLP1选择灰阶电压V1，SLN9、SLP9选择SLN1、SLP1的输出，SLN11、SLP11选择SLN9、SLP9的输出。因此，在输出部SSQ上输出灰阶电压V1。同样，在图像数据D0～D5为(010000)时，由于选择信号S3(XS3)为激活状态，所以，灰阶电压选择器SLN1、SLP1选择灰阶电压V2，在输出部SSQ上输出灰阶电压V2。而且，在图像数据D0～D5为(001000)时，选择信号S1、S6、S9(XS1、XS6、XS9)为激活状态。因此，灰阶电压选择器SLN2、SLP2选择灰阶电压V4，SLN9、SLP9选择SLN2、SLP2的输出，SLN11、SLP11选择SLN9、SLP9的输出。因此，在输出部SSQ上输出灰阶电压V4。

而且，在本实施方式中如图28(B)、(C)所示，用于向图27的D/A转换器供给灰阶电压V0～V31的灰阶电压供给线跨越多个子像素驱动单元沿D2(D4)方向配线。例如，在图28(B)中，跨越沿D2方向排列的子像素驱动单元SDC1、SDC4、SDC7，灰阶电压供给线向D2方向配线。而且，如图28(B)、(C)所示，这些灰阶电压供给线在D/A转换器(灰阶电压选择器)的配置区域上配线。

具体来说，如图28(B)所示，在子像素驱动单元的D/A转换器的配置区域内，沿D2方向配置N型晶体管区域(P型阱)、P型晶体管区域(N型阱)。另一方面，在子像素驱动单元的D/A转换器以外的电路(输出部、电平转换器、锁存电路)的配置区域内，沿着与D2方向垂直的D1方向配置N型晶体管区域(P型阱)、P型晶体管区域(N型阱)。换言之，沿D2方向邻接的子像素驱动单元隔着沿AD1方向的邻接边界而对称配置。例如驱动单元SDC1和SDC4隔着其邻接边界而对称配置，SDC4和SDC7隔着其邻接边界而对称配置。

例如，构成子像素驱动单元SDC1的D/A转换器的灰阶电压选择器SLN1～SLN11的N型晶体管形成于如图28(B)所示的子像素驱动单元的N型晶体管区域NTR1，构成灰阶电压选择器SLP1～SLP11的P型晶体管形成于P型晶体管区域PTR1。具体来说如图28(C)所示，构成灰阶电压选择器SLN11的N型晶体管TRF1、TRF2、构成灰阶电压选择器SLN9、SLN10的N型晶体管TRF3、TRF4，形成于N型晶体管区域NTR1。另一方面，构成灰阶电压选择器SLP11的P型晶体管TRF5、TRF6、构成灰阶电压选择器SLP9、SLP10的P型晶体管TRF7、TRF8，形成于P型晶体管区域PTR1。而且，子像素驱动单元的其他的电路的N型晶体管区域、P型晶体管区域沿D1方向配置，与此相对，N型晶体管区域NTR1、P型晶体管区域PTR1沿D2方向配置。

在图27的D/A转换器中，例如构成灰阶电压选择器SLN1的N型晶体管、构成灰阶电压选择器SLP1的P型晶体管成对地构成传输门。因此，如果沿D2方向进行灰阶电压供给线的配线，对于这些P型、N型晶体管，可共同连接灰阶电压供给线，从而易于构成传输门，从而可能提高布局效率。

另一方面，除D/A转换器以外的电路，例如，对锁存电路，需要输入来自存储块的图像数据。而且，如图28(B)所示，该图像数据通过沿D 1方向配线的图像数据供给线供给。而且，由图26的布局所明确的那样，在子像素驱动单元内的信号流动方向是D1方向。因此，如图28(B)所示，如果将除D/A转换器以外的电路的N型晶体管区域、P型晶体管区域沿D1方向排列配置，就可以沿信号流动方向高效地布局。因此，图28(B)的晶体管区域的排列对于图26那样配置的子像素驱动单元为优选的布局。

如上所述，有关本实施例作了详细地说明。可以实施实质上不脱离本发明的新内容及效果的多种变形，对于本领域技术人员来说，想必容易理解这一点。因此，这类变形应全部包括在本发明的范围内。例如，在说明书或者附图中，至少一次与更为广义或者同义的不同用语(第一接口区域、第二接口区域等)一起记载的用语(输出侧I/F区域、输入侧I/F区域等)在说明书和附图的任何地方都可以置换为不同的用语。而且，集成电路装置和电子设备的构成、配置、动作也不局限于本实施方式所说明的内容，可进行各种变形。

符号说明

CB1～CBN第一～第N电路块                10集成电路装置

12输出侧I/F区域                        14输入侧I/F区域

20存储器                               22存储单元阵列

24行地址译码器                         26列地址译码器

28读/写电路                            40逻辑电路

42控制电路                             44显示时间控制电路

46主机接口电路                         48RGB接口电路

50数据驱动器                           52数据锁存电路

54D/A转换电路                          56输出电路

70扫描驱动器                           72移位寄存器

73扫描地址生成电路                     74地址译码器

76电平转换器                           78输出电路

90电源电路                             92升压电路

94调节电路                             96VCOM生成电路

98控制电路                             110灰阶电压生成电路

112选择用电压生成电路                  114灰阶电压选择电路

116调整寄存器

Claims (25)

1.一种集成电路装置，其特征在于，包括：

第一～第N电路块，以从作为集成电路装置的短边的第一边朝向对面的第三边的方向为第一方向、以从作为集成电路装置的长边的第二边朝向对面的第四边的方向为第二方向时，沿所述第一方向配置，其中，N为大于等于2的整数，

所述第一～第N电路块包括：

至少一个存储块，用于存储图像数据；以及

至少一个数据驱动块，用于驱动数据线，

其中，所述存储块和所述数据驱动块沿着所述第一方向邻接配置。

2.根据权利要求1所述的集成电路装置，其特征在于：

所述第一～第N电路块包括：

第一～第I存储块，其中，I为大于等于2的整数；

第一～第I数据驱动块，其相对于所述各第一～第I存储块，分别沿着所述第一方向邻接配置。

3.根据权利要求2所述的集成电路装置，其特征在于：

以所述第一方向的相反方向为第三方向时，在所述第一～第I存储块中的第J存储块的所述第三方向侧，邻接配置所述第一～第I数据驱动块中的第J数据驱动块，其中，1≤J＜I，

在所述第J存储块的所述第一方向侧，邻接配置所述第一～第I存储块中的第J+1存储块，

在所述第J+1存储块的所述第一方向侧，邻接配置所述第一～第I数据驱动块中的第J+1数据驱动块。

4.根据权利要求3所述的集成电路装置，其特征在于：

在所述第J个存储块与所述第J+1存储块之间，共用列地址译码器。

5.根据权利要求2所述的集成电路装置，其特征在于：

以所述第一方向的相反方向为第三方向时，在所述第一～第I存储块中的第J存储块的所述第三方向侧，邻接配置所述第一～第I数据驱动块中的第J数据驱动块，其中，1≤J＜I，

在所述第J存储块的所述第一方向侧，邻接配置所述第一～第I数据驱动块中的第J+1数据驱动块，

在所述第J+1数据驱动块的所述第一方向侧，邻接配置所述第一～第I存储块中的第J+1存储块。

6.根据权利要求2至5中任一项所述的集成电路装置，其特征在于：

当从主机侧存取时，只选择对应所述第一～第I存储块中的存取区域的存储块的字线。

7.根据权利要求2至6中任一项所述的集成电路装置，其特征在于：

包括分别邻接配置于所述第一～第I存储块的各个存储块的多个转发块，

所述多个转发块分别包括来自各所述第一～第I存储块的读数据信号用缓冲器，

当存储选择信号变为激活、并选择所述第一～第I存储块中的第J存储块时，来自所述第J存储块的读数据信号通过对应于所述第J存储块的转发块的缓冲器进行缓冲处理，并向读数据线输出，其中，1≤J＜I，

当所述存储选择信号变为非激活、并且所述第J存储块为非选择时，对应于所述第J存储块的转发块的缓冲器的输出状态被设定为高阻抗状态。

8.根据权利要求1至7中任一项所述的集成电路装置，其特征在于：

在所述存储块中，连接于所述存储块的存储单元的字线沿着所述第二方向进行配线，

在所述存储块中，相对于所述数据驱动块输出存储在所述存储块内的图像数据的位线沿着所述第一方向配线。

9.根据权利要求1至8中任一项所述的集成电路装置，其特征在于：

在一个水平扫描期间，从所述存储块向所述数据驱动块多次读出存储于所述存储块的图像数据。

10.根据权利要求9所述的集成电路装置，其特征在于：

由于在一个水平扫描期间中选择所述存储块中的多条不同的字线，因此，在一个水平扫描期间中，多次读出存储于所述存储块的图像数据。

11.根据权利要求1至10中任一项所述的集成电路装置，其特征在于：

所述数据驱动块包括沿所述第一方向堆栈配置的多个数据驱动器。

12.根据权利要求11所述的集成电路装置，其特征在于：

所述多个数据驱动器中的第一数据驱动器将在第一水平扫描期间中从所述存储块第一次读出的图像数据进行锁存，并对锁存的图像数据进行D/A转换转换，并将通过D/A转换转换所得到的数据信号输出到数据信号输出线，

所述多个数据驱动器中的第二数据驱动器将在所述第一水平扫描期间中从所述存储块第二次读出的图像数据进行锁存，并对锁存的图像数据进行D/A转换转换，并将通过D/A转换转换所得到的数据信号输出到数据信号输出线。

13.根据权利要求11或12所述的集成电路装置，其特征在于：

所述多个数据驱动器中的第一、第二数据驱动器分别包括：

第一电路区域，配置有以第一电压电平的电源进行工作的电路；

第二电路区域，配置有以比所述第一电压电平高的第二电压电平的电源进行工作的电路，

其中，

所述第一、第二数据驱动器以所述第一数据驱动器的第一电路区域邻接第一存储块、所述第二数据驱动器的第一电路区域邻接第二存储块的方式配置。

14.根据权利要求1至13中任一项所述的集成电路装置，其特征在于：

如果以显示面板的水平扫描方向的像素数为HPN、以一像素的图像数据的位数为PDB、以存储块的块数为MBN、以在一个水平扫描期间从存储块读出的图像数据的读出次数为RN，则所述存储块的读出放大器块包括沿着所述第二方向排列的P个读出放大器，所述读出放大器的个数P为P＝(HPN×PDB)/(MBN×RN)。

15.根据权利要求1至14中任一项所述的集成电路装置，其特征在于：

在所述存储块的读出放大器块中，将多个读出放大器堆栈配置在所述第一方向。

16.根据权利要求15所述的集成电路装置，其特征在于：

在堆栈配置的第一、第二读出放大器的所述第一方向侧沿着所述第一方向排列的两行存储单元列中，上侧的行的存储单元列的位线连接于所述第一读出放大器，下侧的行的存储单元列的位线连接于所述第二读出放大器。

17.根据权利要求1至16中任一项所述的集成电路装置，其特征在于：

将用于将所述数据驱动块的输出线和所述数据线进行电连接的数据驱动器用焊盘配置在所述数据驱动块的所述第二方向侧，同时，也配置在所述存储块的所述第二方向侧。

18.根据权利要求17所述的集成电路装置，其特征在于：

所述数据驱动块包括多个子像素驱动单元，各子像素驱动单元分别输出与一个子像素的图像数据对应的数据信号，

用于将所述子像素驱动单元的输出信号的引出线的排列顺序进行替换排列的替换排列配线区域被设置在所述子像素驱动单元的配置区域内。

19.根据权利要求18所述的集成电路装置，其特征在于：

在第一替换排列配线区域内，对第一组引出线的排列顺序进行替换排列，其中，第一组引出线是指属于所述多个子像素驱动单元中的第一组的子像素驱动单元的输出信号的引出线；

在第二替换排列配线区域内，对第二组引出线的排列顺序进行替换排列，其中，第二组引出线是指属于所述多个子像素驱动单元内的第二组的子像素驱动单元的输出信号引出线。

20.根据权利要求1至19中任一项所述的集成电路装置，其特征在于：

所述数据驱动块包括多个子像素驱动单元，各子像素驱动单元分别用于输出与一个子像素的图像数据对应的数据信号，

用于将来自所述存储块的图像数据供给所述子像素驱动单元的图像数据供给线横跨多个所述子像素驱动单元、并沿着所述第一方向配线。

21.根据权利要求20所述的集成电路装置，其特征在于：

所述子像素驱动单元包括使用灰阶电压进行图像数据的D/A转换转换的D/A转换器，

用于向所述D/A转换器提供所述灰阶电压的灰阶电压供给线横跨多个所述子像素驱动单元、并沿着所述第二方向配线。

22.根据权利要求21所述的集成电路装置，其特征在于：

在所述子像素驱动单元的所述D/A转换器的配置区域内，沿着所述第二方向配置N型晶体管区域、P型晶体管区域，

在所述子像素驱动单元的所述D/A转换器以外的电路配置区域内，沿着所述第一方向配置N型晶体管区域、P型晶体管区域。

23.根据权利要求22所述的集成电路装置，其特征在于：

通过配置在所述D/A转换器的所述配置区域的N型晶体管区域、P型晶体管区域的N型晶体管、P型晶体管构成所述D/A转换器的电压选择器的传输门。

24.根据权利要求1至23中任一项所述的集成电路装置，其特征在于，包括：

第一接口区域，在所述第一～第N电路块的所述第二方向侧，沿着所述第四边设置；

第二接口区域，以所述第二方向的相反方向为第四方向时，在所述第一～第N电路块的所述第四方向侧，沿着所述第二边设置。

25.一种电子设备，其特征在于，包含：

根据权利要求1至24中任一项所述的集成电路装置；以及

由所述集成电路装置驱动的显示面板。

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