CN1892909B - 非易失存储器件及其多页编程、读取和复制编程的方法 - Google Patents

Abstract

一种NAND型闪存器件具有多面结构。页缓冲器被划分为偶数页缓冲器和奇数页缓冲器并被同时驱动。连接到一页内的偶数位线的多个单元和连接到一页内的奇数位线的单元被同时编程、读出和复制编程。

Description

非易失存储器件及其多页编程、读取和复制编程的方法

技术领域

本发明涉及非易式存储器件及其多页编程、读取和复制编程的方法。具体地说，本发明涉及具有多面结构的非易式存储器件及其多页编程、读取和复制编程的方法。

背景技术

在NAND型闪存器件的情况下，编程速度是非常慢的，即，大约数百μs。为了改善编程，处理能力是表示芯片性能的一个重要参数。为了增强程序处理能力，已经提出了诸如高速缓存编程和多页编程的各种编程方法。在超高速缓存编程的情况下，在数据被编程到单元的同时，下一个数据被事先存储到页缓冲器中。但是，高速缓存编程方法在单元的编程时间高于数据输入时间时具有较低的效率。

图1的框图示出了在多面结构中执行多页编程操作的传统NAND型闪存器件。

参看图1，NAND型闪存器件包括N个面PN<0>到PN<n>。面PN<0>到PN<n>中的每一个都具有J个存储单元块MB<0>到MB<j>。存储单元块MB<0>到MB<j>中的每一个都具有分别由M个字线ML0到MLm控制的M个页PG<0>到PG<m>。

在图1中，对面PN<0>到PN<n>中的每一个的K个页缓冲器PB<0>到PB<k>连续输入K个数据。在连续输入数据后，在编程时间期间，只对连接到面PN<0>到PN<n>内的一条字线(例如，WL1)和连接到偶数位线BLe的偶数存储单元(或连接到奇数位线BLo的奇数存储单元)执行编程操作(①)和编程验证操作(②)。

图2示出了图1的一个面的结构。

参看图2，一条字线(例如，WL1)被连接到连接到偶数位线Ble的单元MC1和连接到奇数位线BLo的单元MC1’的栅极。一个页缓冲器(例如，BP<0>)经过读出线SO连接到偶数位线BLe和奇数位线BLo。当偶数位线选择信号BSLe被激活时，页缓冲器(例如，BP<0>)被连接到偶数位线BLe，而当奇数位线选择信号BSLo被激活时，则被连接到奇数位线BLo。

这种NAND型闪存器件使用位线保护方案，在该方案中，偶数位线Ble和奇数位线BLo被分隔以防止由于位线耦合引起的读失败。当读取连接到偶数位线BLe的存储单元时，所述位线保护方案使用奇数位线BLo作为保护位线。

但是，在具有上述N-面结构的NAND型闪存器件的多页编程方法中，数据只能被编程到连接到由一个字线(例如，WL1)选择的页PG<1>内的偶数位线Ble的存储单元MC1(或连接到Ble的单元MC1’)。

发明内容

本发明的优点是具有多页结构的NAND型闪存器件，其中，连接到一页内的偶数位线的单元和连接到奇数位线的存储单元能够被同时编程、读出和复制编程(copyback program)。

根据本发明的一个实施例，非易式存储器件包括具有分别连接到字线和位线的存储单元的单元阵列、多个经过偶数读出线分别连接到位线的偶数位线的偶数页缓冲器、和多个经过与偶数读出线分离的奇数读出线分别连接到位线的奇数位线的奇数页缓冲器。在这种情况下，多个偶数页缓冲器和多个奇数页缓冲器依次接收将被编程的数据，并同时将所述数据编程到连接到多个字线的一个字线的偶数存储单元和奇数存储单元中。

根据本发明的另一个实施例，具有由分别连接到字线和位线的存储单元组成的单元阵列的非易失存储器件的多页编程方法包括下述步骤：依次将需要编程的数据分别存储在多个分别经过偶数读出线连接到位线的偶数位线的偶数页缓冲器中和分别存储在多个分别经过与偶数读出线分离的奇数读出线连接到位线的奇数位线的奇数页缓冲器中，同时将存储在多个偶数和奇数页缓冲器中的需要编程的数据编程到连接到多个字线中的一个字线的偶数存储单元和奇数存储单元中。

根据本发明的再一实施例，具有由分别连接到字线和位线的存储单元组成单元阵列的非易失存储器件的多页读取方法包括下述步骤：预充电奇数位线，然后使该奇数位线用作保护(shield)位线，读出编程到与一个字线连接的偶数存储单元的数据并将该数据存储到多个偶数页缓冲器中的每个中，预充电已经被读出的偶数位线，然后使该偶数位线用作保护位线，读出编程到连与该一个字线连接的奇数存储单元的数据并将该数据存储到多个奇数页缓冲器中的每个中，和向外连续读出存储在多个偶数和奇数页缓冲器中的每一个中的数据。

根据本发明的另一个实施例，具有由分别连接到字线和位线上的存储单元组成的单元阵列的非易失存储器件的多页复制编程方法包括下述步骤：预充电多个位线的每个奇数位线，然后使所述奇数位线用作保护位线，读出编程到与多个字线的一个字线连接的偶数存储单元的数据并将读出的数据存储在多个分别经过偶数读出线连接到多个位线的偶数位线的偶数页缓冲器的每一个中，预充电每个偶数位线，然后使该偶数位线用作保护位线，读出编程到与一个字线连接的奇数存储单元的数据并将读出的数据存储在分别经过与偶数读出线分离的每个奇数读出线连接到奇数位线的多个奇数页缓冲器中，和将存储在多个偶数页缓冲器的每个中的数据和存储在多个奇数页缓冲器的每个中的数据复制编程到与多个字线的另一字线连接的偶数存储单元和奇数存储单元中。

附图说明

图1的框图示出了具有现有多面结构的NAND型闪存器件；

图2示出了图1所示的一个面结构的电路图；

图3的框图示出了根据本发明实施例的具有多面结构的NAND型闪存器件；

图4示出了图3所示一个面结构的电路；

图5的时序图示出了图3中同时编程和验证一页内的偶数单元和奇数单元的方法。

图6的时序图示出了在图3中编程和验证一页内的偶数单元或奇数单元的方法；和

图7A和7B的时序图示出了图3中复制编程一页内的偶数单元和奇数单元的方法。

具体实施方式

下面将结合附图描述根据本发明的实施例。由于提供这些实施例仅仅是为了能够使本领域普通技术人员能够理解本发明，所以，可以对这些实施例以各种方式进行修改，因此，本发明的范围并不局限于下面所述的实施例。

图3的框图示出了根据本发明实施例的具有多面结构的NAND型闪存器件。

参看图3，所述NAND型闪存器件包括N个面PN<0>到PN<n>，面PN<0>到PN<n>中的每一个都具有J个存储单元块MB<0>到MB<j>。存储单元块MB<0>到MB<j>中的每一个都包括分别由M个字线WL0到WLm控制的M个页PG<0>到PG<m>。

如图3所示，在面PN<0>到PN<n>的每一个中存在2K个页缓冲器PBe<0>到PBe<k>和PBo<0>到PBo<k>。两个2k个页缓冲器PBe<0>到PBe<k>和PBo<0>到PBo<k>被作为数据连续输入。在依次输入数据之后，存在于面PN<0>到PN<n>的每一个中的2k个页缓冲器PBe<0>到PBe<k>和PBo<0>到PBo<k>在编程时间期间执行编程操作(①)和编程验证操作(②)。

图4的详细电路示出了根据本发明实施例的在具有多面结构的NAND型闪存器件中一个面结构。

参看图4，一个面结构包括J个存储单元块MB<0>到MB<j>和2k个页缓冲器PBe<0>到PBe<k>和PBo<0>到PBo<k>。

存储单元MC0到MCn连接到偶数位线BLe。存储单元MC0’到MCn’连接到奇数位线BLo。偶数页缓冲器PBe<0>到PBe<k>根据偶数位线选择信号BSLe被连接到偶数位线BLe。奇数页缓冲器PBo<0>到PBo<k>根据奇数位线选择信号BSLo被连接到奇数位线BLo。连接到一个字线(例如，WL1)的存储单元MC1和MC1’形成一页PG<1>。

偶数页缓冲器PBe<0>到PBe<k>中的每一个都包括NMOS晶体管N31和偶数寄存器RGe。NMOS晶体管N31响应位线选择信号BSLe将偶数页缓冲器PBe连接到偶数位线BLe上。偶数寄存器RGe包括PMOS晶体管P11，NMOS晶体管N11到N17和锁存电路LT1。PMOS晶体管P11连接在电源电压VCC和读出线SOe之间，并根据施加到其栅极的预充电信号PCGBLe导通/截止。锁存电路LT1由反转器IV1和IV2组成并存储数据。NMOS晶体管N11在初始化操作时初始化锁存电路LT1，并当偶数位线BLe被用做保护位线时使偶数位线BLe变成地电压VSS的电平。NMOS晶体管N12在复制编程操作时根据复制信号CPe导通，并将锁存电路LT1的节点QAb的数据传送给偶数位线BLe。NMOS晶体管N13在编程操作时根据编程信号PGMe导通，并将锁存电路LT1的节点QA的数据传送给偶数位线BLe。NMOS晶体管N14、N15被连接在锁存电路LT1的节点QAb和地电压VSS之间。NMOS晶体管N14根据施加到其栅极上的读出线SOe的信号导通/截止。NMOS晶体管N15根据锁存信号LCHe而导通/截止。NMOS晶体管N16、N17响应数据I/O信号YADe将经过数据线(未示出)从外部传送的需要编程的数据传送给锁存电路LT1。

然后，奇数页缓冲器PBo<0>到PBo<k>中的每一个包括NMOS晶体管N32和奇数寄存器RGo。NMOS晶体管N32响应位线选择信号BSLo将奇数页缓冲器PBo连接到奇数位线BLo。奇数寄存器RGo包括PMOS晶体管P12、NMOS晶体管N21和N27以及锁存电路LT2。PMOS晶体管P12被连接在电源电压VCC和读出线SOo之间，并根据施加到其栅极的预充电信号PCGBLo导通/截止。锁存电路LT2包括反转器IV3和IV4并存储数据。当奇数位线BLo被用做保护位线时，NMOS晶体管N21被用于在初始化操作时初始化锁存电路LT2并使奇数位线BLo变成地电压VSS的电平。NMOS晶体管N22在复制编程操作时根据复制信号Cpo导通并将锁存电路LT2的节点QBb的数据传送给奇数位线BLo。NMOS晶体管N23在编程操作时根据编程信号PGMo导通，并将锁存电路LT2的节点QB的数据传送给偶数位线BLo。NMOS晶体管N24和N25连接在锁存电路LT2的节点QBb和地电压VSS之间。NMOS晶体管N24根据施加到其栅极的读出线信号SOo导通/截止。NMOS晶体管N25根据施加到其栅极的锁存信号LCHo导通/截止。NMOS晶体管N26和N27响应数据I/O信号YADo将从外部经过数据线(未示出)传送的需要编程的数据传送给锁存电路LT2。

图5的时序图示出了根据本发明实施例的在具有多面结构的NAND型闪存器件中的编程和验证方法。

下面结合图4和5说明将数据编程和验证到被连接到在由一个字线(例如，WL1)选择的一页PG<1>内的偶数位线BLe的存储单元MC1和连接到奇数位线BLo的存储单元MC1’中的方法。

虽然在本发明中只描述了偶数页缓冲器PB<0>和奇数页缓冲器PBo<0>，但应当认为同时对剩余的偶数和奇数页缓冲器执行所述编程操作。

在数据“1”需要编程的情况下，从线YA发送数据“1”，从线YAb发送数据“0”。在数据“0”需要被编程的事件中，从线YA发送数据“0”，并从线YAb发送数据“1”。线YA和YAb被连接到外部连接的数据线(未示出)。

在数据“0”需要被编程的情况下，NMOS晶体管N16和N17以及N26和N27根据数据I/O信号YADe和YADo导通。因此，数据“0”被存储在锁存电路LT1的节点QA处，而数据“1”被存储在其节点QAb处，并且数据“0”被存储在锁存电路LT2的节点QB处和数据“1”被存储在其节点QBb处，在数据“1”需要被编程的情况下，数据“1”被存储在锁存电路LT1的节点QA处而数据“0”被存储在其节点QAb处，并且数据“1”被存储在锁存电路LT2的节点QB处和数据“0”被存储在其节点QBb处。

在时间周期t0中，位线选择信号BSLe和BSLo变成VCC+Vt的电平，从而使NMOS晶体管N31和N32都被导通。因此，偶数位线BLe和奇数位线BLo分别经过偶数读出线SOe和奇数读出线SOo连接到偶数页缓冲器PBe和奇数页缓冲器PBo。

在时间周期t1，预充电信号PCGBLe和PCGBLo变成逻辑低并且PMOS晶体管P11和P12导通，从而，以VCC的电平对读出位线SOe和SOo以及位线BLe和BLo预充电。

在时间周期t2，编程信号PGMe和PGMo变成逻辑高并且NMOS晶体管N13和N23同时导通。如果是这样，那么，在其中数据“1”将被编程到存储单元的情况下，偶数位线BLe和奇数位线BLo将被保持到预充电状态“1”，而在其中数据“0”将被编程到存储单元的情况下变成放电状态“0”。即，当锁存电路LT1的节点QA和锁存电路LT2的节点QB是“1”时，位线BLe和奇数位线BLo保持到预充电状态“1”，而当锁存电路LT1的节点QA和锁存电路LT2的节点QB是“0”时，变成放电状态‘0’。

在时间周期t3，如果所选择的字线(例如，WL1)被施加有编程电压，那么，连接到所选择字线WL1的偶数存储单元MC1和奇数存储单元MC1’根据位线BLo和BLe的电压执行编程或阻止编程操作。

在时间周期t4，放电信号DISBLe和DISBLo变成逻辑高并且NMOS晶体管N11和N21导通。因此，利用地电压VSS使位线BLe和BLo放电。在这个周期内，由于编程信号PGMe和PGMo保持逻辑高，所以，NMOS晶体管N13和N23导通。因此，锁存电路LT1的节点QA变成“0”且其节点QAb变成“1”，和锁存电路LT2的节点QB变成“0”且其节点QBb变成“1”。

在时间周期t5之后，执行验证编程操作是否被成功执行的验证操作。

在时间周期t5，位线选择信号BSLe和BSLo变成电压V1，并且预充电信号PCGBLe和PCGBLo变成逻辑低，从而，以V1-Vt预充电位线BLe和BLo。在这个周期内，编程验证电压被施加到所选择的位线WL。

在时间周期t6，为了检查连接到一个字线(例如，WL1)的偶数存储单元MC1是否已经被编程，位线选择信号BSLe首先被移到逻辑低，并且NMOS晶体管N31被截止。在这个周期内，如果偶数存储单元MC1已经被成功编程，那么，偶数位线BLe被保持到预充电状态。如果偶数存储单元MC1还没有被全部编程，那么，偶数位线BLe被放电。在这个周期内，奇数位线选择信号BSLo持续保持电压V1，并且奇数位线BLo持续保持V1-Vt的电平。因此，奇数位线BLo在其中偶数位线BL执行验证操作的时间周期t6期间内用作保护位线，从而消除由于位线之间的耦合所导致的电压漂移。

在时间周期t7，偶数位线选择信号BSLe被施加有电压V2并且奇数位线选择信号BSLo移到逻辑低，因此，NMOS晶体管N32截止。在这个周期中，锁存信号LCHe被使能为逻辑高，因此编程验证结果被存储到锁存电路LT1中。即，如果对偶数存储单元MC1的编程是成功的，那么，图4所示的NMOS晶体管N14和N15被导通，从而数据“0”被存储到锁存电路LT1的节点QAb中并且数据“0”被存储到其节点QA中。如果对偶数存储单元MC1的编程是不成功的，那么，NMOS晶体管N14和N15被截止，从而锁存电路LT1的节点QAb保持为“1”，而其节点QA保持为初始状态，即，“0”。在这个周期内，奇数位线选择信号BSLo变成逻辑低，并检查数据是否被成功地编程到一个字线(例如，ML1)的奇数存储单元MC1’中。如果数据被成功地编程到奇数存储单元MC1’中，那么，奇数位线BLo保持在预充电状态。如果数据没有被成功地编程到奇数存储单元MC1’中，那么，奇数位线BLo放电。已经被读出的偶数位线BLe用做保护位线。

在时间周期t8，由于奇数位线选择信号BSLo被施加电压V2以及锁存信号LCHo变成逻辑高，所以，编程验证结果被存储到锁存电路LT2中。即，如果到奇数存储单元MC1’的编程是成功的，那么，“0”被存储到锁存电路LT的节点QBb中并且“1”被存储到其节点QB中。如果到奇数存储单元MC1’的编程是不成功的，那么，锁存电路LT2的节点QBb被保持为“1”以及其节点QB被保持为初始状态，即，“0”。

图6示出了仅将数据编程到连接到一个字线(例如，WL1)的存储单元的偶数存储单元MC1(或奇数存储单元MC1’)中并验证它们的方法。

在传统的技术中，VCC的电平已经经过VIRPWR施加到未被选择的位线。但是在本发明中，如图6所示，使用预充电信号PCGBLe和PCGBLo将VCC的电平施加到未被选择的位线。结果是，在本发明中，不存在施加VIRPWR的线和施加VIRPWR的晶体管。

如图6所示，在其中未被选择的位线是奇数位线BLo的情况下，奇数位线选择信号BSLo在编程和验证操作期间保持VCC的电平。只有从时间周期t1到时间周期t3预充电信号PCGBLo变成逻辑低，其中编程继续。由此，导通PMOS晶体管P12。因此，利用VCC的电平预充电奇数位线BLo。预充电状态的奇数位线BLo被用做保护位线。

通过如此的操作，奇数页缓冲器PBo不工作，而只有偶数页缓冲器PBe工作，因此，执行编程和验证操作。由于能够参考图5所示的偶数寄存器的操作得到足够的理解，所以其详细描述被省略。

图7A和7B示出了同时读出(图7A)和复制编程(图7B)存储在由一个字线选择的一页内的偶数存储单元和奇数存储单元中的数据的方法。

下面将结合图7A说明复制读出操作。

在时间周期t0，放电信号DISBLe和DISBLo以及编程信号PGMe和PGMo变成逻辑高。如果是这样，那么，当NMOS晶体管N11和N13导通时，锁存电路LT1的节点QA被初始化为“0”而其节点QAb被初始化为“1”。此外，当NMOS晶体管N21和N23导通时，锁存电路LT2的节点QB被初始化为“0”，而节点QBb被初始化为“1”。

在时间周期t1，位线选择信号BSLe和BSLo变成VCC+Vt并且NMOS晶体管N31和N32都被导通。由此，读出线SOe和SOo以及位线BLe和BLo被连接到一起。此时，预充电信号PCGBLe和BCGBLo变成逻辑低以使PMOS晶体管P11和P12同时导通。因此，读出线SOe和SOo以及位线BLe和BLo被VCC预充电。

在时间周期t2，位线选择信号BSLe变成逻辑低以使NMOS晶体管N31截止。由此，读出存储在连接到一个字线(例如，WL1)的偶数存储单元MC1中的数据。此时，如果数据被编程到偶数存储单元MC1，偶数位线BLe保持预充电状态。如果偶数存储单元MC1没有被编程，那么，偶数位线BLe放电。在该周期内，奇数位线选择信号BSLo持续保持电压VCC。该奇数位线BLo在其中偶数位线BLe执行读出操作的时间周期t2期间用做保护位线，以消除由于位线之间的耦合所导致的电压漂移(voltage shift)。

在时间周期t3，偶数位线选择信号BSLe被施加有电压V2并且锁存信号LCHe变成逻辑高，因此，读出结果被存储到锁存电路LT1中。即，如果编程数据被存储在偶数存储单元(例如，MC1)中，那么，由于读出线SOe和位线BLe被预充电，所以NMOS晶体管N14、N15被全部导通，从而“0”被存储在锁存电路LT1的节点QAb中。如果数据没有被编程到偶数存储单元(例如，MC1)中，那么，由于读出线SOe和位线BLe被放电，所以NMOS晶体管N14截止，从而锁存电路LT1的节点QAb保持为“1”并且其节点QA保持为初始状态，即，“0”。此外，在该周期中，奇数位线选择信号BSLo变成逻辑低和NMOS晶体管N32截止。由此，读出存储在连接到一个字线(例如，WL1)的奇数存储单元MC1’的数据。此时，如果数据被编程到奇数存储单元MC1’中，那么，奇数位线BLo保持预充电状态。如果数据没有被编程到奇数存储单元MC1’中，奇数位线BLo被放电。在其中奇数位线BLo执行读出操作的时间周期t3期间，已经被读出的偶数位线BLe用做保护位线，以消除由于位线间耦合而导致的电压漂移。

在时间周期t4，当奇数位线选择信号BSLo被施加有电压V2并且锁存信号LCHo变成逻辑高时，读出结果被存储到锁存电路LT2中。即，如果数据被编程到奇数存储单元(例如，MC1’)中，那么，由于读出线SOo和位线BLo被预充电，所以，NMOS晶体管N24、N25被导通，由此，数据“0”被存储在锁存电路LT2的节点QBb，以及数据“1”被存储在其节点QB中。如果数据没有被编程到奇数存储单元MC1’中，由于读出线SOo和位线BLo被放电，所以，NMOS晶体管N24截止。由此，锁存电路LT2的节点QBo被保持为“1”和其节点QB被保持为原始状态，即，“0”。

在时间周期t5，当位线选择信号BSLe和BSLo都变成VCC并且NMOS晶体管N31和N32导通时，位线BLe和BLo以及读出线SOe和SOo被相互连接。在时间周期t5之后，位线选择信号BSLe和BSLo都变成逻辑低，从而使NMOS晶体管N31和N32截止。由此，位线BLe和BLo和读出线SOe和SOo相互不连接。

下面将参照图7B说明通过图7A所示复制读出操作复制编程存储在锁存电路LT1、LT2中的数据的方法。术语“复制”指的是从页缓冲器中读出存储在有问题的单元中的数据并重新编程到其它安全单元中。

在时间周期t0，位线选择信号BSLe和BSLo变成VCC+Vt以及NMOS晶体管N31和N32导通。由此，位线BLe和BLo分别经过读出线SOe和SOo被连接到偶数页缓冲器PBe和奇数页缓冲器PBo。

在时间周期t1，预充电信号PCGBLe和PCGBLo变成逻辑低，以及PMOS晶体管P11和P12导通。因此，读出线SOe和SOo以及位线BLe和BLo用VCC的电平预充电。

在时间周期t2，复制信号CPe和CPo变成逻辑高，NMOS晶体管N12和N22导通。此时，如果锁存电路LT1的节点QA和锁存电路LT2的节点QB为“1”，那么，位线BLe和奇数位线BLo被保持在预充电状态“1”。如果锁存电路LT1的节点QA和锁存电路LT2的节点QB为“0”，那么，位线BLe和奇数位线BLo变成放电状态“0”。

在时间周期t3，如果所选择的字线(例如，WL2)被施加有编程电压，那么，数据将根据位线BLo、BLe的电压被编程到连接到字线WL2的偶数存储单元MC2和奇数存储单元MC2’中，或者禁止到它们中的数据编程。

从时间周期t4到时间周期t8的描述与已经结合图5描述的编程验证操作相同。

接着，如果希望读出存储在存储单元中的数据，数据I/O信号YADe、YADo变成逻辑高并且NMOS晶体管N16和N17以及N26和N27导通。在这种情况下，在通过与前述复制读出操作相同的读出操作将数据存储在锁存电路LT1和LT2之后，通过数据I/O信号YADe将存储在锁存电路LT1中的数据经过线YA和YAb向外输出。此后，通过数据I/O信号YADo将存储在锁存电路LT2中的数据经过线YA和线YAb向外输出。此时，数据在锁存电路LT1和LT2中的存储顺序可以是相反的。

如上所述，根据本发明，在NAND型闪存器件中，可以同时对由一个字线选择的页内的连接到偶数位线的存储单元和连接到奇数位线的存储单元执行编程操作、读出操作和复制编程操作。结果，程序处理能力可以被提高两倍，同时能够保持现存的存储单元阵列结构并且与现存的读出、编程和复制编程方法相互兼容。

尽管已经参照实施例进行了前面的说明，但应当理解，对于本领域普通技术人员来讲，在不脱离本发明和所附权利要求的精神和范围的前提下，可以对本发明做出改变和修改。

Claims (16)

1.一种非易失存储器件，包括：

具有多个存储单元的单元阵列，每个存储单元被耦合到字线和位线；

多个偶数页缓冲器，每个偶数页缓冲器经过偶数读出线耦合到所述位线的偶数位线；和

多个奇数页缓冲器，每个奇数页缓冲器经过奇数读出线耦合到所述位线的奇数位线，

其中，偶数页缓冲器和奇数页缓冲器依次接收要被编程的数据；和

其中，所述数据同时被编程到与相同字线耦合的偶数存储单元和奇数存储单元中。

2.如权利要求1所述的非易失存储器件，其中，所述单元阵列包括多个面，每个面包括多个存储单元块和多个偶数和奇数页缓冲器。

3.如权利要求1所述的非易失存储器件，其中，多个面同时执行编程操作、读出操作、和复制编程操作之一。

4.如权利要求1所述的非易失存储器件，其中，多个偶数页缓冲器中的每一个包括用于存储偶数位线的数据的偶数寄存器；和用于有选择地将偶数位线之一和偶数寄存器耦合的晶体管。

5.如权利要求4所述的非易失存储器件，其中，所述偶数寄存器包括：

用于锁存数据的锁存电路；

用于对偶数读出线预充电的预充电单元；

用于使锁存电路的第一节点放电的放电单元；

耦合到锁存电路以输入和输出数据的数据I/O单元；

用于将锁存电路的第一节点的数据编程到存储单元中的编程单元；和

用于将锁存电路的第二节点的数据复制编程到存储单元中的复制编程单元。

6.如权利要求5所述的非易失存储器件，其中，偶数寄存器还包括复位单元，用于初始化锁存电路并在读出操作中使每个偶数位线都作为保护位线。

7.如权利要求1所述的非易失存储器件，其中，多个奇数页缓冲器中的每一个包括用于存储奇数位线的数据的奇数寄存器，和用于有选择地耦合奇数位线之一和奇数寄存器的晶体管。

8.如权利要求7所述的非易失存储器件，其中，所述奇数寄存器包括：

用于锁存数据的锁存电路；

用于对奇数读出线预充电的预充电单元；

用于使锁存电路的第一节点放电的放电单元；

连接到锁存电路以输入和输出数据的数据I/O单元；

用于将锁存电路的第一节点的数据编程到存储单元中的编程单元；和

用于将锁存电路的第二节点的数据复制编程到存储单元中的复制编程单元。

9.如权利要求7所述的非易失存储器件，其中，所述奇数寄存器还包括复位单元，用于初始化锁存电路并在读出操作中使每个奇数位线作为保护位线。

10.一种用于具有包括耦合到字线和位线的多个存储单元的单元阵列的非易失存储器件的多页编程方法，该方法包括：

依次将需要编程的数据存储到通过偶数读出线分别耦合到位线的偶数位线的多个偶数页缓冲器中，和存储到通过与偶数读出线分离的奇数读出线分别耦合到位线的奇数位线的多个奇数页缓冲器中，偶数页缓冲器存储第一数据，而奇数页缓冲器存储第二数据；和

同时将存储在偶数和奇数页缓冲器中的第一和第二数据分别编程到与相同字线耦合的偶数存储单元和奇数存储单元中。

11.一种用于具有包括分别耦合到字线和位线的多个存储单元的单元阵列的非易失存储器件的多页读取方法，该方法包括：

预充电奇数位线以使得所述奇数位线用做保护位线；

将编程到与给定字线耦合的偶数存储单元的第一数据读出，并将所述第一数据存储到多个偶数页缓冲器中；

预充电偶数位线以使得所述偶数位线用做保护位线；

将编程到与给定字线连接的奇数存储单元的第二数据读出，并将所述第二数据存储到多个奇数页缓冲器中；和

连续地读取和输出存储在多个偶数和奇数页缓冲器的每一个当中的第一和第二数据。

12.如权利要求11所述的多页读取方法，其中，为了使所述奇数位线用做保护位线，使用每个奇数页缓冲器预充电奇数读出线和奇数位线中的每一个。

13.如权利要求11所述的多页读取方法，其中，为了使所述偶数位线用做保护位线，使用每个偶数页缓冲器预充电偶数读出线和偶数位线中的每一个。

14.一种用于具有包括分别耦合到字线和位线的多个存储单元的单元阵列的非易失存储器件的多页复制编程方法，该方法包括：

预充电所述位线的多个奇数位线以使该奇数位线成为保护位线；

将编程到与多个字线的第一字线耦合的偶数存储单元的第一数据读出，并将所述第一数据存储到通过偶数读出线分别耦合到所述位线的偶数位线的多个偶数页缓冲器中；

预充电偶数位线以使得所述偶数位线成为保护位线；

将编程到与第一字线耦合的奇数存储单元的第二数据读出，并将第二数据存储到通过与所述偶数读出线分离的奇数读出线分别耦合到奇数位线的多个奇数页缓冲器中；和

将存储在多个偶数页缓冲器中的第一数据和存储在多个奇数页缓冲器中的第二数据复制编程到与所述字线的第二字线耦合的偶数存储单元和奇数存储单元中。

15.如权利要求14所述的多页复制编程方法，其中，为了使奇数位线成为保护位线，使用奇数页缓冲器预充电奇数读出线和奇数位线。

16.如权利要求14所述的多页复制编程方法，其中，为了使偶数位线成为保护位线，使用偶数页缓冲器预充电偶数读出线和偶数位线。

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