CN1898745A - 集成存储器缓冲器以及用于完全缓冲存储器模块的串行存在检测能力 - Google Patents

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Abstract

在各个实施例中包括了用于缓冲存储器模块的方法和设备。在示例系统中，串行存在检测功能被包括在存储器模块缓冲器内，而非由安装在该存储器模块上的分离EEPROM装置提供。各种实施例因此可提供成本节约、芯片放置以及信号路由选择简化，并在某些情形中可以节约模块上的引脚。描述并且要求保护其它实施例。

Description

集成存储器缓冲器以及用于完全缓冲存储器模块的串行存在检测能力
技术领域
本发明通常涉及数字存储器系统、部件、和方法，更为特别地涉及包括串行存在检测能力的存储模块缓冲器。
背景技术
诸如微处理器的数字处理器使用计算机存储器子系统储存数据和处理器指令。部分处理器直接和存储器通信，其它处理器则使用专用控制器芯片(通常为“芯片组”的一部分)访问存储器。
经常使用存储器模块实现通常的计算机存储器子系统。参考图1，处理器20通过正面总线25和存储器控制器/集线器(MCH)30通信，该存储器控制器/集线器30将微处理器20耦合到各种外围设备。这些外围设备之一为系统存储器，在图中该存储器被示成插在卡板插槽52、54、56、和58内的双列直插式存储器模块(DIMM)D0、D1、D2、和D3。在连接时，每当MCH 30对寻址/控制总线50施加适当的信号时，就从MCH 30寻址这些存储器模块。MCH 30和其中一个存储器模块之间的数据传输发生在数据总线40上。由于使用了多个总线接线头(stub)(每个存储器模块一个接线头)，总线40和50被称为“多点(multi-drop)”总线。
输入/输出通道集线器(ICH)60通过集线器总线35也和MCH 30通信。各种外围设备通过少引线数(LPC)总线68、系统管理总线(SMBus)65、以及外围部件互连(PCI)总线(未示出)而连接到输入/输出通道集线器60。LPC总线68连接到向系统提供启动代码(boot code)和其它低级功能的基本输入/输出系统(BI OS)/固件集线器70。
SMBus 65提供低比特率的串行通道，该通道用于诸如电池和电源管理、关闭/开启LED、以及检测某些部件存在的简单功能。SMBus 65遵守例如2000年8月3日SBS Implementers Forum的System ManagementBus(SMBus)Specification(2.0版)。输入/输出通道集线器60包括可驱动串行时钟(SCL)和串行数据(SDA)SMBus线以读写其它SMBus装置的SMBus主控器，该系统还提供用于SMBus装置的3.3V(VCC)和接地(GND)电源连接。
在该现有技术系统中，每个存储器插槽包括用于四个SMBus线SDA、SCL以及三个硬连线地址线A2、A1、和A0的耦合器。该硬连线地址线对各个卡板插槽施加高/低信号的不同组合：对插槽0施加二进制000(连接器52)，对插槽1施加二进制001、对插槽2施加二进制010、并对插槽3施加二进制011。
图2A和2B示例说明四个SMBus线和三个硬连线地址线是如何连接到DIMM。图2A示出了DIMM D0(及其它每个DIMM)包括串行存在检测(SPD)电可擦除可编程只读存储器(EEPROM)装置100。图2B集中在DIMM D0的右端，示出了SPD EEPROM 100的示例连接(图2B中所示的信号路径选择踪迹和连接器分配并不试图与任何真实装置排列相对应)。第八个连接器WP接收可用于允许或禁止对SPD EEPROM 100写入的写保护信号--当SPD EEPROM 100上的WP封装引脚直接连接到VCC时则不需要该连接器，该写保护信号用于禁止对EEPROM 100的所有写入并因此保护存储在该EEPROM中的数据。
图3包括从California的San Jose的Atmel Corporation可获得的ATMEL 24C02的代表性SPD EEPROM 100的方框图。启动/终止逻辑110检查SCL和SDA SMBus信号以确定何时总线主控器对该SMBus施加启动或终止条件。串行控制逻辑120接收SCL、SDA、WP、与启动/终止条件信号，并使用这些信号协调EEPROM的各个其它部分的工作。例如，当出现启动条件时，串行控制逻辑120对装置地址比较器130施加LOAD，导致比较器130从SDA载入装置地址并将该地址和二进制装置地址1010[A2][A2][A0]比较。当地址匹配时，串行控制逻辑120确定是否发出读命令或写命令，并将恰当的允许命令施加到写电路172、数据字地址/计数器140、以及Dout/ACK逻辑180。
数据字地址/计数器140驱动X解码器150和Y解码器160，该解码器反过来使用传感放大器/多路复用器174选择EEPROM核心170中的8个二进制位位置。对于各个操作(使用LOAD)来讲，可用新提供的地址而载入数据字地址/计数器140，或者对于连续读操作(使用INC)，数据字地址/计数器140可从最后使用的地址开始递增。
Dout/ACK逻辑180在两个条件下驱动SDA。第一个条件是确认从SMBus主控器接收的数据。第二条件是响应于来自SMBus主控器的读请求而串行化及驱动从EEPROM核心170读取的数据。
在组装DIMM D0的工厂，EEPROM核心170载入了描述DIMM配置、尺寸、计时、和类型的参数。当图1的系统启动时，处理器20引导到从集线器70访问基本启动代码的地址并自行配置。处理器20随后导致ICH60寻址各个SMBus DIMM插槽，且如果在该插槽中插有DIMM则从该DIMM的SPD EEPROM读取存储器参数。处理器20根据所检索的DIMM参数而配置MCH 30。于是该引导顺序可继续进行到MCH 30，所插入的DIMM变为完全可工作。
附图说明
通过参考附图阅读本公开可更好地理解各实施例，附图中：
图1阐述了现有技术计算机系统；
图2A和2B示出了现有技术DIMM；
图3包括现有技术SPD EEPROM的方框图；
图4描述了结合了根据本发明一些实施例的完全缓冲DIMM的计算机系统；
图5示出了根据本发明一些实施例的完全缓冲DIMM的普通物理装置布局；
图6包括根据本发明一些实施例的存储器模块缓冲器的方框图；
图7包括了根据本发明一些实施例，在缓冲器封装中结合了SPDEEPROM集成电路的存储器模块缓冲器封装的方框图；
图8包括了根据本发明一些实施例，使用单个SMBus控制器以访问SPD非易失性存储器区块和内置自检测功能的存储器模块缓冲器的方框图；
图9描述了根据本发明一些实施例的结合了完全缓冲DIMM的计算机系统，其中插槽地址不是硬连线的而是使用系统的存储通道在启动时确定插槽地址；以及
图10包括了根据本发明一些实施例，适用于例如图9的计算机系统的存储器缓冲器的方框图。
发明详述
本说明书涉及在许多方面不同于标准DIMM的“完全缓冲存储器模块”。这些不同中的主要一点是存在存储器模块缓冲器的存储器模块，该存储器模块将模块上的存储器装置与将该模块连接到MCH(或处理器)的存储通道隔离。在下述实施例中，SPD功能与该存储器模块缓冲器结合。
首先参考图4，该图示出结合了缓冲存储器模块的存储器子系统200的系统200，该系统包括处理器220、正面总线225、MCH 230、集线器总线240、输入/输出通道集线器250、SMBus 255、LPC总线260、以及BIOS/固件集线器270，这些元件按照图1对应元件的连接方式进行互连且大部分功能相似。MCH 230并不使用图1所示的多点地址/控制总线和多点数据总线。相反，MCH 230通过两个相对的单向点对点总线连接与完全缓冲DIMM(FBDIMM)F0上的存储器模块缓冲器300通信，其中这两个相对的单向点对点总线连接一起用作存储通道232。在一些实施例中，存储通道232使用相对低数目的高比特率差分信号对，将MCH 230连接到FBDIMM F0。由于各个差分对用作单向的点对点专用连接而没有多个接线头或“多点”，因此可以维持高的比特率。
FBDIMM F1并不直接连接到MCH 230，而是通过功能与存储通道232相同的第二存储通道234而连接到FBDIMM F0的缓冲器300。如将简要解释的，缓冲器300在存储通道232和234之间来回地交换，从而促进MCH与FBDIMM F1的通信。
使用这种点对点存储通道配置，可将许多或一些FBDIMM连接到MCH。在图4中，示出了4个FBDIMM，其中FBDIMM F2通过第三个点对点存储通道236连接到FBDIMM F1，FBDIMM F3通过第四个点对点存储通道238依次连接到FBDIMM F2。
缓冲存储器模块F0是典型的存储器模块。图5示出了FBDIMM F0的正面视图和背面视图。FBDIMM F0的正面包括存储器缓冲器300和8个DRAM(动态随机访问存储器)装置302-0至302-8。FBDIMM F0的背面包括10个DRAM装置，包括作为存储器列302-0至302-8一部分的DRAM装置302-5以及第二列存储器304-0至304-8。
SPD功能310被包括在缓冲器300内，而非包括在图2A和2B所示的安装在DIMM电路板上的专用装置封装内。在至少一些实施例中，可以在相对大缓冲器集成电路芯片上的未使用的硅中实现该SPD功能，这样降低了用于模块的芯片数目并可能导致成本节约。除去基于现有技术DRAM装置的专用SPD封装还可能消除对于在DIMM上放置DRAM装置(例如302-8)的限制，并消除对DRAM总线从缓冲器300到DRAM装置路由选择的限制。此外，在一些情形中，需要SMBus连接到该缓冲器电路以获得除了SPD之外的其它功能，因此在这种情形下可在这些其它功能和SPD功能之间共享至少SMBus封装引脚。
图6包括存储器模块缓冲器300的方框图。该缓冲器的主要区块为SPD非易失性存储器(NVM)功能310、北区(NB)数据接口320、南区(SB)数据接口330、DRAM接口340、内置自检测(BIST)功能350、SMBus控制器360、以及一组配置寄存器370。
SPD NVM 310和SMBus控制器360接收四个SMBus信号/电源线。此外，SPD NVM 310接收三个硬连线地址分配信号A2、A1、和A0。SPD NVM310使用这三个地址分配信号来确定其SMBus地址，例如前面所述图3的SPD EEPROM。尽管SPD NVM 310可被配置成图3所示的EEPROM，但SPD NVM 310的关键元件为非易失性存储区域，该区域通常只需要编程一次，且SMBus控制器允许通过SMBus连接访问该非易失性存储区域。因此该非易失性存储区域可以是传统闪存单元阵列、PROM(可编程只读存储器)阵列、EPROM(可擦除PROM)阵列、或者是一组可激光割断的保险丝。在要大批量生产具有类似配置的FBDIMM的一些情形中，该非易失性存储区域甚至可包括在半导体制作过程中被编程的掩膜ROM阵列，不同FBDIMM配置的缓冲器电路使用不同的ROM掩膜。
南区数据路径包括主机一侧的存储通道SB数据输入以及下游的存储通道SB数据输出，该数据输出通常再次驱动在SB数据输入接收到的差分信号。SB数据接口330将缓冲器命令和在SB数据输入接收到的数据传送到DRAM接口340，并可能发送到BIST 350。在测试模式中，BIST 350还可将信号提供到SB数据接口330，使其被驱动到南区数据输出。
北区数据路径包括下游的存储通道NB数据输入以及主机一侧的存储通道NB数据输出，该数据输出通常再次驱动在NB数据输入接收到的差分信号。NB数据接口320允许DRAM接口340将从模块DRAM读取的数据插入到北区数据输出。在测试模式中，BIST 350还可将数据插入到北区数据输出或从北区数据输入读取数据。
DRAM接口340在一侧与窄的高速NB和SB数据接口通信，而在另一侧与更宽更慢的DRAM接口通信。DRAM接口340包括用于如下用途的逻辑：将在SB数据输入端口接收到的命令转变成恰当定时的DRAM地址和命令，将在SB数据输入端口接收到的写入数据缓冲写入到模块的DRAM装置，并将从模块的DRAM装置接收到的读取数据缓冲以发送到NB数据输出。存储器控制器或处理器可将例如从SPD NVM 310读取的参数，通过SB数据输入端口传递到一组配置寄存器370。该配置寄存器参数可随后用于调整DRAM接口340如何与模块上的一列或多列DRAM通信。
BIST功能350可初始化测试序列以测试该装置的存储通道和/或测试该DRAM装置。在所示实施例中，SMBus控制器360连接到BIST功能350。远程SMBus主控器(例如通过ICH的处理器操作)可初始化BIST功能和/或通过向SMBus控制器360发送SMBus命令而聚集BIST结果。SMBus控制器360可具有由系统分配的动态地址。
图7示出了存储器模块缓冲器300的备选类型实施例。在该实施例中，SPD EEPROM芯片310和缓冲器电路芯片390安装在共用封装380内。缓冲器电路芯片390包括例如除了SPD功能之外的图6缓冲器中刚描述的功能。仍然可以在封装内部的芯片310和390之间共享该SMBus连接，使得在封装外部显示出单组SMBus引脚。
图8示出了存储器模块缓冲器300的另一个备选类型实施例。在该实施例中，单个SMBus控制器360识别两个SMBus地址-其中一个用于寻址SPD非易失性存储器310，另一个用于寻址BIST功能350。可在该两个功能之间共享许多SMBus控制器电路，其中两个地址比较器用于选择恰当的目标功能。同样，图8所示的另一个变形为SPD NVM 310直接连接到配置寄存器370，使得配置寄存器370直接载入SPD参数而无需ICH、MCH、和处理器的干预。
在备选的实施例组中，SMBus控制器360可接受同时与SPD NVM 310及BIST 350相关的单个SMBus地址。SPD NVM 310和BIST 350被分配不同的存储器地址范围。根据SMBus控制器360中的当前数据地址，控制器360确定所接收到的SMBus命令是否针对SPD NVM 310或BIST 350。分配给BIST 350的地址可构成存储器阵列(易失性或非易失性的)，或者可以被转变以访问一组BIST寄存器。
采用点对点存储通道排列的一些实施例，仍有机会消除图1和4所示的硬连线插槽地址方案。无需硬连线A2、A1、和A0线，可以节约每个FBDIMM上每个FBDIMM连接器上的三个引脚以及每个存储器模块缓冲器上的三个引脚，还可以消除图1中系统主板包括用于每个存储器插槽的硬连线地址线的要求。图9示出了这种排列。在该类型实施例中，MCH230和FBDIMM F0在通道232上支持存储通道模式，该模式允许在连接建立期间并在完全配置FBDIMM缓冲器之前，通过存储通道232将至少一些命令发送到FBDIMM。例如，MCH 230可通过通道232将存储器插槽分配令牌发送到FBDIMM F0。FBDIMM F0将读取该令牌，但该令牌仍会被自动地通过存储通道234重新驱动到FBDIMM F1，并随后通过存储通道236等重新驱动到FBDIMM F2。
每个存储器模块缓冲器可采取许多可能动作之一来接收该令牌。例如，可由接收第一令牌的每个模块缓冲器将该令牌的第二拷贝向下游发送。每个模块缓冲器因此可以计算其接收到的令牌的数目以确定该令牌在哪个插槽。备选地，每个模块缓冲器可递增该令牌并发送其拷贝。缓冲器接收到的最后分配令牌的令牌值表示该模块缓冲器的存储器插槽。令牌也可以沿北区方向传递回到MCH，从而告知MCH有多少个插槽包括有效的FBDIMM。
下述方案中存在将令牌传递返回的另一个可能性：每个模块禁用其传播南区数据输出信号的能力，直到该模块已经接收到表示其插槽位置的插槽分配令牌为止。一旦FBDIMM F0的存储器模块缓冲器接收到这种令牌，来自该令牌的插槽分配地址被注释，该令牌传递返回MCH，且FBDIMM F0上的缓冲器启动其南区数据输入到南区数据输出的路径。当MCH发送第二令牌(具有第二分配地址)时，将会被FBDIMM F0忽略而通过现在启动的存储通道234重新发送到FBDIMM F1。FBDIMM F1记录下该第二插槽分配地址，将令牌传递回到MCH，并启动其南区数据输入到南区数据输出的路径。继续该过程，直到MCH发送的令牌不被返回为止。
图10示出了不需要硬连线插槽分配线的存储器模块缓冲器300的一个可能方框图。当通过主机一侧的存储通道接收插槽分配时(例如采用上述方法之一)，该插槽分配被写入配置寄存器370。配置寄存器370将恰当的插槽分配参数(例如A2、A1、和A0)提供给SMBus控制器360而无需外部硬连线连接。随后，处理器可请求对每个FBDIMM存储器插槽进行SMBus处理，从而从SPD NVM 310下载参数。
本领域技术人员将会意识到，可以按照许多其它有利的方式针对具体应用而修改这里所教导的概念。特别地，本领域技术人员将会意识到所示实施例是从许多备选实施中选择出来的，当阅读了本公开之后这将变得显而易见。例如，可以采用与所述方法不同的缓冲器功能性分组。这里所使用的具体分组只是一种可能的功能分组，但在本发明的范围内可将功能进行再划分和/或组合成许多其它组合。
这里所示的许多具体特征均为设计选择。通道和总线宽度、发送信号频率、FBDIMM布局、存储器装置数目、控制总线协议等均为设计选择。DIMM可具有多列存储器和/或多个装置的存储器模块堆栈。尽管已经使用SMBus作为示例串行总线描述了一些实施例，但并不排除这里所公开的概念使用其它的排列、控制、和/或串行总线格式。“串行”总线通常使用单个数据线或差分线对来发送数据信号，但是当然可以使用少数的多个这种连接以及辅助的信号线。这种小修改被包括在本发明的各实施例中，并认为落在权利要求的范围内。
前述实施例是示例性的。尽管本说明书在许多位置提及“一”、“一个”、“另一个”、或“一些”实施例，这并不一定意味着各个这种参考是指相同的实施例或者该特征只适用于单个实施例。

Claims (26)

1.一种存储器模块缓冲器，包括：
能够通过存储通道与其它装置通信的主机一侧存储通道接口以及下游存储通道接口；
至少耦合到该主机一侧存储通道接口以与存储器模块上的存储器装置进行通信的存储器装置接口，该存储器装置代表通过该主机一侧存储通道接口而与该缓冲器通信的装置；
串行总线端口；
非易失性存储器区域，用于存储和由所述缓冲器服务的存储器模块相关的信息；以及
第一串行总线控制器，响应于该串行总线端口接收到的请求而将信息从该非易失性存储器区域发送到该串行总线端口。
2.权利要求1的存储器模块缓冲器，进一步包括第二串行总线控制器，该第二串行总线控制器连接到串行总线端口，从而响应于串行总线命令而激活存储器模块缓冲器功能。
3.权利要求2的存储器模块缓冲器，其中第一串行总线控制器对应于第一串行总线地址，第二串行总线控制器对应于第二串行总线地址。
4.权利要求3的存储器模块缓冲器，其中该第一和第二串行总线控制器包括至少部分共享的共用串行总线接收器/驱动器电路。
5.权利要求1的存储器模块缓冲器，进一步包括第一串行总线控制器和缓冲器的自检测功能都能够访问的第二存储器区域，使用从第一存储器地址范围选择的地址可以从该串行总线端口访问该非易失性存储器区域，使用从第二存储器地址范围选择的地址可以从该串行总线端口访问第二存储器区域。
6.权利要求1的存储器模块缓冲器，其中该第一串行总线控制器对应于分配的串行总线地址，其中该分配的串行总线地址的至少一部分通过一个存储通道接口被提供给该控制器。
7.权利要求1的存储器模块缓冲器，其中通过该存储器模块缓冲器内部的数据通道，可以从该存储器装置接口访问该非易失性存储器区域。
8.权利要求7的存储器模块缓冲器，进一步包括一组配置寄存器，其中该内部数据通道用于在启动时将来自该非易失性存储器区域的信息映射到该配置寄存器。
9.权利要求1的存储器模块缓冲器，其中该非易失性存储器区域包括从含有下述存储单元类型的组中选择的多个数据存储单元：掩膜只读存储器(ROM)、可编程ROM、可擦除可编程ROM、电可擦除可编程只读存储器(EEPROM)、闪烁EEPROM、激光切割保险丝、或其组合。
10.权利要求1的存储器模块缓冲器，包括封装在共用封装中的第一和第二集成电路，其中该非易失性存储器区域和第一串行总线控制器被集成到第一集成电路上，该存储通道接口和存储器装置接口被集成到第二集成电路上，第二集成电路进一步包括第二串行总线控制器，其中第一和第二串行总线控制器都连接到该串行总线端口。
11.一种缓冲存储器模块，包括：
多个存储器装置；以及
耦合到该存储器装置的存储器模块缓冲器，该存储器模块缓冲器包括用于所述模块的串行存在检测功能。
12.权利要求11的缓冲存储器模块，其中该串行存在检测功能包括：含有和存储器装置相关信息的非易失性存储器区域、串行总线端口、以及响应于在该串行总线端口接收到的请求而将来自该非易失性存储器区域的信息从该串行总线端口输出的第一串行总线控制器。
13.权利要求12的缓冲存储器模块，进一步包括多个地址分配线，该地址分配线连接到第一串行总线控制器，从而将存储器插槽分配告知该串行总线控制器。
14.权利要求12的缓冲存储器模块，其中该第一串行总线控制器对应于至少部分依赖于存储器插槽分配的串行总线地址，其中该存储器插槽分配通过存储通道而传递给该存储器模块缓冲器。
15.权利要求12的缓冲存储器模块，进一步包括连接到该串行总线端口和内置自检测功能的第二串行总线控制器，该第二串行总线控制器提供该串行总线端口和内置自检测功能之间的访问。
16.权利要求12的缓冲存储器模块，其中该存储器模块缓冲器包括封装在共用封装中的第一和第二集成电路，其中该非易失性存储器区域和第一串行总线控制器被集成在第一集成电路上，该存储器模块缓冲器进一步包括主机一侧存储通道接口和下游存储通道接口以及集成在第二集成电路上的存储器装置接口，该第二集成电路进一步包括第二串行总线控制器，其中该第一和第二串行总线控制器都连接到共用串行总线端口。
17.将串行总线地址分配到缓冲存储器模块上的串行存在检测功能的方法，该方法包括：
通过存储通道将存储器插槽分配发送到该缓冲存储器模块；以及
至少部分地基于所发送的存储器插槽分配，在该模块内，将分配的串行总线地址作用于该串行存在检测功能。
18.权利要求17的方法，其中将存储器插槽分配发送到该缓冲存储器模块包括，通过第一存储通道段发送第一存储器插槽分配令牌，并在该缓冲存储器模块接收该第一存储器插槽分配令牌。
19.权利要求18的方法，进一步包括该缓冲存储器模块沿该第一存储通道段将该第一存储器插槽分配令牌传递回来。
20.权利要求18的方法，进一步包括该缓冲存储器模块使第一存储器插槽分配令牌中的计数器递增以形成第二存储器插槽分配令牌，并沿第二存储通道段向前发送该第二存储器插槽分配令牌。
21.权利要求18的方法，进一步包括该缓冲存储器模块禁止向前发送在第一存储通道段上接收到的第二存储通道段数据，直到接收到该第一存储器插槽分配令牌。
22.一种计算装置，包括：
处理器；
和该处理器通信的主机存储器控制器；
至少第一缓冲存储器模块，包括多个存储器装置以及耦合到该多个存储器装置的存储器模块缓冲器，该存储器模块缓冲器具有串行存在检测功能；
将主机存储器控制器连接到第一缓冲存储器模块的第一点对点存储通道；
相对低速的总线，被耦合到第一缓冲存储器模块串行存在检测功能以允许该处理器发现和该存储器模块配置相关的信息。
23.权利要求22的计算装置，进一步包括：
第二缓冲存储器模块，包括多个存储器装置以及耦合到该多个存储器装置的存储器模块缓冲器，该第二缓冲存储器模块具有串行存在检测功能；以及
将第一缓冲存储器模块连接到第二缓冲存储器模块的第二点对点存储通道；
其中相对低速的总线也被耦合到第二缓冲存储器模块串行存在检测功能。
24.权利要求22的计算装置，其中第一存储器模块上的串行存在检测功能包括串行总线控制器和通过该串行总线控制器可访问的非易失性存储器区域，该非易失性存储器区域包括和该存储器模块上的存储器装置有关的信息。
25.权利要求24的计算装置，该非易失性存储器区域进一步包括和该存储器模块缓冲器的能力有关的信息。
26.权利要求22的计算装置，其中该串行总线控制器对应于串行总线地址，使用通过该第一存储通道发送给该存储器模块缓冲器的命令可以配置该串行总线地址。
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