CN1906751B - 用于无应力导体去除的系统和方法 - Google Patents

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Abstract

在包括接收构图的半导体衬底的双镶嵌结构中形成半导体的系统和方法。半导体衬底具有填充图形中的多个部件(102，104，106)的第一导电互连材料。第一导电互连材料具有过覆盖部分(112)。平坦化过覆盖部分。在平坦化处理中基本完全去除过覆盖部分。减少掩模层并在平坦化的过覆盖部分上形成后续介电层(1130)。在后续介电层上形成掩模。在后续介电层中形成一个或多个部件并且用第二导电互连材料填充。

Description

用于无应力导体去除的系统和方法
技术领域
本发明通常涉及双镶嵌半导体制造处理，具体涉及在半导体制造处理中用于平坦化部件(features)和层的方法和系统。
背景技术
在半导体制造中单和双镶嵌制造处理变得更加普及。在典型的镶嵌制造处理中，在预先构图的形成在半导体衬底中的沟槽和通路中或形成在半导体衬底上的薄膜中淀积一或多种导电材料以形成需要的电路互连，常常形成导电材料的过量的或过覆盖(overburden)部分。导电材料的过覆盖部分是不需要并且不希望的，对于制造双镶嵌部件以及提供用于后续处理的平坦化表面都是必须去除的。
典型地通过化学机械抛光(CMP)和电化学抛光(ECP)(例如，蚀刻)处理以及CMP和ECP处理的结合从半导体衬底去除导电材料的过覆盖部分。这些处理的每个都具有明显的不足。例如，典型地ECP具有相对较低的产量，较差的均匀性并且不能有效去除不导电材料。
CMP需要实体接触处理，典型地该处理留下导电残留物，或造成各种材料的腐蚀，或导致不均匀去除，并且不能适宜地平坦化互连以及夹层介电材料(ILD)的顶面。CMP也对余下的互连和ILD结构造成应力相关的损坏(例如，夹层脱离，剥落)。目前使用材料的较差夹层粘附特性进一步恶化了CMP引起的应力损坏。减少CMP处理的实际作用力(physical force)以减少实际应力(physical stress)常常导致不能接受的低产率和其它较差处理性能参数。CMP也造成典型地随部件尺寸和密度变化的ILD的过量侵蚀。
根据前述，需要改进的平坦化系统和方法以均匀并基本上去除过覆盖材料同时最小化对剩余部件的实际应力。改进的平坦化系统和方法适于用在半导体制造中以及用于如镶嵌处理或其它半导体制造处理。
发明内容
广泛地讲，本发明通过提供用于在双镶嵌结构中形成半导体的改进系统和方法满足这些需要。可理解为通过包括如处理、装置、系统、计算机可读介质、或者器件的多种方式完成本发明。下面描述本发明的几个创造性实施例。
一个实施例提供一种用于在包括接收构图的半导体衬底的双镶嵌结构中形成半导体的方法。该半导体衬底具有填充图形中的多个部件的第一导电互连材料。第一导电互连材料具有过覆盖部分。平坦化过覆盖部分。在平坦化处理中基本完全去除过覆盖部分。减少掩模层并且在平坦化的过覆盖部分上形成后续的介电层。在后续的介电层上形成掩模。在后续介电层中形成一或多个部件并且用第二导电互连材料填充所述部件。
平坦化过覆盖部分包括较低的向下力的CMP处理。平坦化过覆盖部分包括无应力平坦化处理。
掩模层包括两个或多个掩模层。减少掩模层包括去除两个或多个掩模层的一个的至少一部分。减少掩模层包括去除两个或多个掩模层的至少一个。两个或多个掩模层的至少一个包括导电材料。
减少掩模层包括去除掩模层。减少掩模层包括去除与掩模层的剩余部分基本齐平的第一导电填充材料的一部分。减少掩模层包括蚀刻掩模层。
在平坦化的过覆盖部分上形成后续的介电层包括施加一个或多个后续介电层。后续介电层包括低k介电材料。
在平坦化的过覆盖部分上形成后续介电层包括平坦化后续介电层。平坦化后续介电层包括在后续介电层中识别不平坦，在后续介电层上形成第二介电层，并平坦化第二介电层。第二介电层可为基本平坦材料。第二介电层可是旋涂玻璃。后续介电层可是低k介电材料。
另一实施例提供在包括接收构图的半导体衬底的双镶嵌结构中形成半导体的方法。构图的半导体衬底具有填充图形中的多个部件的第一导电互连材料。第一导电互连材料具有过覆盖部分。平坦化过覆盖部分。在平坦化处理中基本完全去除过覆盖部分。去除掩模层。在平坦化的过覆盖部分上形成后续的介电层。在后续的介电层上形成掩模。在后续介电层中形成一个或多个部件并且用第二导电互连材料填充一或多个部件。去除掩模层包括蚀刻掩模层。
另一实施例提供在包括接收构图的半导体衬底的双镶嵌结构中形成半导体的方法。构图的半导体衬底具有填充图形中的多个部件的第一导电互连材料。第一导电互连材料具有过覆盖部分。平坦化过覆盖部分其中在平坦化处理中基本完全去除过覆盖部分。减少掩模层并在平坦化的过覆盖部分上形成后续的介电层。形成后续介电层包括在后续介电层中识别不平坦，在后续介电层上形成第二介电层，并平坦化第二介电层。在后续介电层上形成掩模。在后续介电层中形成一个或多个部件。用第二导电互连材料填充该一个或多个部件。平坦化第二介电层包括蚀刻第二介电层。
本发明提供改进平坦化、更多精确掩模应用的优点。进一步，通过从介电叠层基本去除非低k介电材料减少介电叠层的整体k值。
从结合附图、通过本发明原理示例说明的下面详细描述，本发明的其它方面和优点变得明显。
附图说明
通过结合下面附图的详细描述更容易理解本发明，并且相同的附图标记表示相同的结构元件。
图1表示根据本发明一个实施例的在双镶嵌处理中的构图的半导体衬底。
图2表示根据本发明一个实施例的增加的附加层。
图3表示根据本发明一个实施例的基本平坦的过覆盖部分。
图4A表示根据本发明一个实施例的经历了第二蚀刻处理的衬底。
图4B表示根据本发明一个实施例的经历了阻挡去除处理的衬底。
图5是根据本发明一个实施例的，执行局部平坦化的方法操作的流程图。
图6A-6D表示根据本发明一个实施例的，对衬底施加的一系列化学转化和回蚀处理以提高局部均匀性。
图7是根据本发明一个实施例的对衬底施加的化学转化和回蚀处理以提高局部均匀性的方法操作的流程图。
图8是根据本发明一个实施例的校正整体不均匀性的方法操作的流程图。
图9表示根据本发明一个实施例的基本去除的、平坦化的过覆盖部分。
图10是根据本发明一个实施例的方法操作的流程图。
图11A表示根据本发明一个实施例的在双镶嵌处理中的构图并填充的半导体衬底。
图11B表示根据本发明一个实施例的在双镶嵌处理中的构图、填充并平坦化的半导体衬底。
图11C表示根据本发明一个实施例的在双镶嵌处理中的蚀刻的半导体衬底。
图11D表示根据本发明一个实施例的具有后续介电层的半导体衬底。
图11E表示根据本发明一个实施例的具有在后续介电层顶上形成的掩模层的半导体衬底。
图11F表示根据本发明一个实施例的具有在介电层中形成的部件的半导体衬底。
图11G是根据本发明一个实施例的用于去除剩余导电填充材料直到期望终点的方法操作的流程图。
图12A到12D表示在去除到终点处理的各种实施例中掩模层和导电材料的区域的详细视图。
图13是根据本发明一个实施例的施加后续介电层的方法操作的流程图。
图14A表示根据本发明一个实施例的构成介电层的多个介电层。
图14B表示根据本发明一个实施例的在半导体衬底上的第三介电层。
图14C表示根据本发明一个实施例的平坦化的第三介电层。
具体实施方式
现在描述用于改进的平坦化系统和方法的几个示例性实施例。对那些本领域技术人员很显然可以实践本发明而不限于在此阐明的一些或所有具体细节。
改进的平坦化系统和方法的一个实施例提供改进的遍及半导体衬底的局部的局部平坦化均匀性。改进的局部平坦化均匀性基本消除了由在下面的层中的部件以及淀积处理中的变化引起的局部不均匀性。另外的实施例提供遍及整个衬底的改进的整体平坦化均匀性(例如，与中心均匀性相比的边缘均匀性)。
图1表示根据本发明一个实施例的在双镶嵌处理中的构图的半导体衬底100。构图衬底100作为半导体制造处理如双镶嵌制造处理的一部分。使用掩模构图衬底100。衬底100包括大的，有些隔离的部件102(例如，沟槽，通路等)；小的，有些隔离的部件104以及紧密聚集(pack)在一起的几个部件106。也包括阻挡层110。典型地阻挡层110为与衬底100或导电互连材料120不同的材料。导电互连材料120可是铜或铜合金或其它导电材料。
导电互连材料120的过覆盖部分112在部件102、104、106上延伸并包括在过覆盖部分112的厚度上的相应的局部变化114、116、118。如显示的，与在过覆盖部分112的厚度上具有稍微较小变化的较小部件104相比，较大部件102在过覆盖部分112的厚度上具有相应的较大降低。紧密聚集的部件106具有过覆盖部分112的稍微增加的厚度。
典型的蚀刻处理以相当均匀的速率在整个晶片区域上蚀刻导电互连材料120的过覆盖部分112，并由此在暴露邻近紧密聚集的部件106的阻挡层110之前，典型的过覆盖去除处理如CMP、ECP、或蚀刻处理暴露邻近较大部件102的阻挡层110。总之，典型的过覆盖去除处理不能将导电互连材料的过覆盖部分112平坦化到先进的半导体器件代所要求的精确。
图2表示根据本发明一个实施例的增加的附加层202。在过覆盖部分112的顶部上形成附加层202。附加层202可是基本平坦的填充材料(例如，旋涂玻璃(SOG))、多晶硅、聚合物抗蚀剂、双层、UV或热固化材料(thermally curable material)或能流动以形成平坦表面并具有适宜的蚀刻特性的其它材料)。可选地，在附加层202和过覆盖部分112之间也包括相对薄的(例如，约25-100nm厚)的保形层(conformal layer)204。保形层204可是阻挡层或粘附层。保形层204可为用于附加层202的较宽泛的各种材料。
附加层202和过覆盖部分112具有基本1∶1的蚀刻选择性(selectivity)以便随后的蚀刻处理(例如，等离子体或气体蚀刻处理)可以基本相同的速率蚀刻附加层202和过覆盖部分112。
图3表示根据本发明一个实施例的基本平坦的过覆盖部分112’。因为附加层202在叠层100、110、112、202上形成基本平坦的表面，因此第一蚀刻处理可在整个区域上均匀地蚀刻附加层202和过覆盖部分112直到剩余的过覆盖部分112’基本局部平坦为止，其中基本消除了局部变化114、116、118。
典型配方(recipe)包括在附加层202和过覆盖部分112之间提供1∶1蚀刻选择性的情况。例如，如果附加层202是SOG，并且过覆盖部分112是铜，那么卤素(例如，Cl，F，Br，I)基化学物质提供对SOG以及铜的蚀刻速率控制以可调整为需要的1∶1选择性。尽管可使用产生反应的卤素自由基的任意等离子体原料气(feed gas)，但是CF4、Cl2和HCl是典型示例。可调整各种处理参数以控制蚀刻速率、选择性、均匀性并减少包括各种处理变化如衬底温度和一种或多种添加剂(例如，Ar、H2、Cl、O2、CH3X(X＝F、Cl、Br、I)，CH2F2以及CH4)的组分的变化的腐蚀。
另一方法包括用Ar或其它惰性气体如He、Xe、Ne、Kr，作为与其它添加剂一起的铜过覆盖部分112的主要蚀刻剂的溅射主导蚀刻(sputter dominant etch)以提供附加层202的蚀刻速率控制和剩余铜112的顶面的钝化。其它的添加剂包括，例如H2和/或CF4。每个这些处理都能在约75℃和约400℃之间的较宽温度范围操作。
第一蚀刻处理设计为使剩余过覆盖部分112’保留为基本局部平坦的蚀刻处理，其中基本消除局部变化114、116、118。一个或多个后续蚀刻处理将去除大量或大部分过覆盖部分112’。应用完成(finish)蚀刻处理以将蚀刻处理持续到终点，在该终点从阻挡层110去除过覆盖部分112’。在大量蚀刻处理中也包括完成蚀刻处理。在完成蚀刻后的后续处理包括选择性的阻挡层的去除以及钝化剩余的导电材料120以防止腐蚀并提供对于进一步处理的稳定性。在完成蚀刻后的附加操作可设计为不是明显去除任何材料而只是钝化剩余导电材料120以防止腐蚀并提供用于进一步处理的稳定性。
图4A表示根据本发明一个实施例的经历第二蚀刻处理的衬底100。第二蚀刻处理持续到终点以便基本同时在所有位置暴露阻挡层110并仅留下填充部件102、104、106的导电材料(例如，铜、含铜合金和化合物、以及其它导电材料)的部分120。
第一蚀刻处理和第二蚀刻处理可基本相同或明显不同。例如，第一蚀刻处理可是用于改进由于局部不均匀性114、116、118引起(例如，由下面层中的部件102、104、106的位置、尺寸和聚集引起)的过覆盖部分112的局部平坦度。在第一蚀刻处理中去除整个附加层202和部分过覆盖部分112。比较而言，第二蚀刻处理可是去除大量剩余的、平坦的过覆盖部分112’直到终点(即，当暴露阻挡层时)的更具有选择性的蚀刻处理。
图4B表示根据本发明一个实施例的经历阻挡层去除处理的衬底。去除部分阻挡层110以暴露下面的掩模层402。只保留在部件102、104、106中形成的部分阻挡层110。典型的第二蚀刻处理以高速率并优选具有对阻挡层110的高选择性来去除大部分过覆盖部分112。例如，如果过覆盖部分112是铜、则卤素基化学物质(例如，Cl2、CF4、HCl、HBr、BCl3)可有效地用于第二蚀刻处理。在另一种方法中，使用如Ar(或其它稀有气体或惰性气体)基的溅射处理的物理主导的蚀刻处理。调整各种处理参数以控制蚀刻速率和选择性。各种处理参数包括调整处理变化如反应组分的衬底温度平衡，以及一种或多种添加剂(例如，H2、O2、Ar、He、Xe、Ne、Kr等)的组分。通过合适的化学物质选择以优选地用相同速率去除大部分过覆盖部分112和阻挡层110，可将阻挡去除处理并入第二蚀刻处理。收集合适并独立的终点信号以确保完全去除过覆盖部分112和阻挡层，例如使用光发射光谱学技术。
图5是根据本发明一个实施例的执行局部平坦化的方法操作的流程图500。在操作505中，在导电过覆盖部分112的顶部添加附加层202。在操作510中，应用第一蚀刻处理以去除大部分附加层202和导电过覆盖部分112。在操作515中，应用第二蚀刻处理以去除剩余过覆盖部分112’直到终点。
在可选实施例中，操作515也可包括如上描述的完成蚀刻处理。在完成蚀刻后的后续处理包括选择性的阻挡层去除以及钝化剩余导电材料120以防止腐蚀并提供对与进一步处理的稳定性。可将完成蚀刻处理后的附加操作设计为不明显去除任何材料而只是钝化剩余导电材料120以防止腐蚀并提供进一步处理的稳定性。
图6A-6D表示根据本发明一个实施例的应用到衬底600的一系列化学转化和回蚀处理以提高局部均匀性。图7是根据本发明一个实施例的应用到衬底600以提高局部均匀性的化学转化和回蚀处理的方法操作的流程图700。如图6A所示，与上述图1中描述的衬底100相似，衬底600具有基本不平坦的过覆盖部分602，而基本不平坦的过覆盖部分602具有不平坦表面轮廓606。
现在参考图6B和7，在操作705中，在过覆盖部分602的顶部形成附加层604。将附加层604淀积或形成在过覆盖部分602上。例如，通过过覆盖部分602的最顶部的化学转化形成附加层604。如果过覆盖部分602是铜或铜合金，则控制对气体的暴露而形成铜反应产物层604。一个示例是可形成卤化铜层604的卤素气体。铜反应层604扩散到铜过覆盖部分602的表面以转化铜过覆盖部分602的顶部。用于铜化学转化的处理在现有技术中是已知的，如Nagraj S.Kullkarni和Robert T.DeHoff，“Application of Volatility Diagrams for LowTemperature，Dry Etching，and Planarization of Copper”，电子化学世界期刊，149(11)G620-G632，2002。
在另一示例中，将附加层604淀积在过覆盖部分602上。淀积的层604可包括聚合物层或淀积在过覆盖部分602上的氧化物层。
现在参考操作710和图6C，应用回蚀处理以去除附加层604。也可去除部分过覆盖部分602。去除附加层604导致过覆盖部分的轮廓进一步软化(即，平坦化)而成为轮廓606’。卤化铜基本软化过覆盖部分602的外形。卤化铜与铜过覆盖部分602也保持基本1∶1的回蚀选择性。多次重复操作705和710以基本平坦化过覆盖部分602到后来的轮廓606’和606”，如图6D所示，直到形成的轮廓基本平坦。
典型地通过在铜反应组分界面氧化铜获得利用依赖化合物形成的形状的铜过覆盖部分602的化学转化。在该实例中铜的氧化可包括在正氧化状态下将元素铜化学转化为具有正氧化状态的铜的铜化合物。例如，在表面处铜氧化为氯化亚铜或氯化铜(CuCl或CuCl2)可发生在较低温度(例如，＜200℃)的氯等离子体中。
回蚀处理包括还原这种铜化合物为能挥发的另一种化学化合物由此在固定的衬底温度下离开剩余过覆盖部分602’的表面。例如，在存在氢反应组分(例如，H2等离子体)时可将CuCl2还原为挥发的CuCl3。当同时平坦化铜过覆盖部分602的外形(例如，轮廓)的时候，交替的进行随后跟有回蚀转化部分的形状相关转化可导致铜过覆盖部分602的大量去除。
在操作715中，如果过覆盖部分602基本平坦化，则操作方法结束。可选地，如果在操作715中，过覆盖部分602没有基本平坦化，则方法操作在上述操作705持续。在一个实施例中，操作705-715可在单个蚀刻室中原地进行。在可选实施例中，操作710可发生在外部(ex-stu)并包括ECD或向下(low-down)力的CMP处理以获得图6D所示基本平坦的过覆盖部分602’。
可将图6A-7中描述的方法操作用作执行不平坦的过覆盖部分602的平坦化并去除大量过覆盖部分602的平坦化大量去除处理。
可通过现有技术已知的多个公知的层厚度映射技术的任一个或多个确定衬底100、600的局部平坦化。例如，如Gotkis等人在2002年12月23日提交的共同拥有的名称为Method And Apparatus ForThin-Film Substrate Signal Separation Using Eddy Current的美国专利申请10/328,912以及Gotkis等人在2002年9月19日提交的名称为System And Method For Metal Residue Detection And MappingWithin A Multi-Step Sequence的共同拥有的的美国专利申请10/251,033中描述了涡流传感器可映射过覆盖部分112、112’的厚度。
上面图1-7中描述的方法和系统描述了基本消除在过覆盖部分中的局部的、图形相关的不均匀性的各种方法。但是，上面图1-7图描述的方法和系统没有直接解决整体不均匀性的校正。整体不均匀性可包括与衬底边缘相比的衬底中心处的材料去除速率的变化以及不是局部现象的其它不均匀性。
图8是根据本发明一个实施例的校正整体不均匀性的方法操作800的流程图。在操作805中，接收具有局部不均匀性如在过覆盖部分中的部件-图形相关的不均匀性的衬底。在操作810中，如通过CMP、EMP或上面图1-7中描述的方法和系统或现有技术已知的任意其它方法基本消除局部不均匀性。基本去除局部不均匀性形成基本、局部平坦化的过覆盖部分如上面图3所示的平坦化的过覆盖部分112’。
图9表示根据本发明一个实施例的基本去除的、平坦化的过覆盖部分902。基本去除的、平坦化的过覆盖部分902可是相对较薄的过覆盖部分，如几百埃的厚度。
在操作815中，映射具有平坦化的过覆盖部分的衬底以在平坦化的过覆盖部分中识别并量化任意整体的不均匀性。使用上面描述的现有技术中已知的多种公知层厚映射技术的任何一种或多种来映射平坦化的过覆盖部分。映射可是原地(在电流处理室中)进行或外部(在电流处理室外)进行。原地映射处理也可是动态的并允许将后续处理动态调整为后续处理进度。
在操作820中，如上面操作815中确定的，通过调整蚀刻处理以在完成蚀刻处理中解决探测的整体不均匀性的具体要求以在基本无机械应力处理中去除整体不均匀性的位置和数量。例如，如果剩余的过覆盖部分902中心处为约500埃厚并且边缘处为300埃厚，那么可调整配方以补偿中心到边缘的不均匀性以便同时暴露整个阻挡层110。因为在回蚀处理中无机械力施加到衬底，因此无应力处理避免上面描述的CMP问题。
选定的配方(如处理变量的选定值)对阻挡层110是选择性的(即以比蚀刻铜的配方更慢的速率蚀刻阻挡层，例如，在这些处理中在阻挡蚀刻上的铜蚀刻的典型选择范围是大于1小于3)并且最小化任意凹部(例如，在部件102，104，106中的导电材料120的过量去除)。
完成蚀刻对于剩余的过覆盖部分902的铜和阻挡层110都具有相对慢的蚀刻速率以相对阻挡层110的剩余高度的阻挡最小化部件102、104、106中的任意凹部。结果，完成蚀刻对于蚀刻铜不具有高的选择性。
也包括最后的回蚀处理。最后的回蚀处理包括用合适的选择性和均匀性控制回蚀掩模材料和/或ILD材料以便最后的产物是提供具有最小铜和ILD损失的基本整体均匀和基本平坦的部件(例如，在最后蚀刻和阻挡层去除处理结束时任何铜凹部在衬底100各处是整体均匀的)。在这个实例中，最后蚀刻包括具有高选择性的回蚀掩模材料的均匀化处理以最小化铜的损失和最小化铜的凹部。例如，卤素浓度低并且衬底温度较低(例如，小于约200℃)的卤素基处理将保持较低的铜蚀刻速率同时仍可足够地化学蚀刻掩模材料。可使用包括卤素反应组分(例如，CF4，C2F6，C4F6)的任何等离子原料气。蚀刻速率控制添加剂可包括Ar，O2，CH2F2以及可以包括其它添加剂。
如果在完成蚀刻以及最后回蚀处理结束时，整体铜凹部和/或掩模/ILD的损失在衬底各处是不均匀的，那么必须在配方中采取另外的改变以校正整体不均匀性。例如，典型的实例是将蚀刻不均匀性的结果描述为中心较快或边缘较快的蚀刻速率。在其中一个这些实例中，可导致在衬底各处的铜凹部和/或掩模/ILD的各种变化。在掩模/ILD材料的最后的回蚀期间，利用适合的均匀性和选择性控制可以实现补偿以抵消此变化以便获得具有最小的铜和掩模损失的整体平坦的部件。导致在衬底中心处的较大铜凹部的中心较快的完成蚀刻处理的情况可通过边缘较快的最后回蚀处理补偿，该边缘较快的最后回蚀处理选择性蚀刻掩模材料以达到与部件102、104、106中的铜高度相同的高度。在这个处理中获得的典型选择性为大于约2。提供均匀性控制的配方的变化包括压力、衬底各处的温度变化、离子通量均匀性控制、气体浓度和室壁温度。控制选择性的变化包括反应的卤素组分浓度、衬底温度、以及偏压功率。
图10到11C描述根据本发明一个实施例的双镶嵌处理的方法操作。图10是根据本发明一个实施例的方法操作1000的流程图。在操作1002中，提供构图的并填充的半导体衬底1100。图11A表示根据本发明一个实施例的在双镶嵌处理中的构图的并填充的半导体衬底1100。下面的衬底层1102包括示例的较大部件1106、示例的中等部件1109和多个示例的较小部件1108。衬底层1102包括低k介电材料。
在每个部件1106、1108、1109的内侧形成衬里层1104(例如，钽、氮化钽、氮化钽叠层、钌、钨、铂、铱、Ti-氮化硅、等)。也包括掩模层1110。典型地，掩模层1110为在前蚀刻构图操作中的用于掩模目的的氧化物层、碳化物层或氮化物层。如果掩模层被认为与介电衬底材料相同，则本发明也适用。如下面细节描述的，掩模层1110也可是金属和/或导电材料。典型地，掩模层1110具有比半导体制造处理中使用的其它低K电介质高的高K介电值(例如，大于约3)。为保护的目的(例如，防止低K材料在后续处理中物理和化学损害)通常在低K介电层的顶上形成掩模层1110。掩模层1110包括下面详细描述的多个层。
用导电填充材料1120(例如，铜、铜合金或其它导电材料)填充每个部件1106、1108和1109。导电填充材料1120具有与上面图1描述的类似的形成在部件1106、1108和1109上的不均匀的过覆盖部分。
在操作1004中，平坦化半导体衬底1100。图11B表示根据本发明一个实施例的在双镶嵌处理中构图、填充并平坦化的半导体衬底1100。在如上面图1到9描述的大量去除和平坦化处理中基本去除导电填充材料1120的不均匀的过覆盖部分。也可使用CMP处理(例如，较低的向下力的CMP处理)以去除导电填充材料1120的大量过覆盖部分并平坦化导电填充材料1120。在大量去除和平坦化处理后剩余导电填充材料1120’的最少量的基本平坦的过覆盖部分。
在操作1006中，去除剩余的导电填充材料1120’和衬里层1104直到期望的终点(例如，以便去除基本所有期望去除的材料)，通过如上面在前描述的一个或多个步骤完成这个操作。图11C表示根据本发明一个实施例的在双镶嵌处理种蚀刻的半导体衬底。典型地，这部分蚀刻所要注意的终点典型是暴露掩模层1110的顶面时并且导电材料1120’的顶面是均匀的或者相对掩模层的顶面轻微呈碟状时(dashed)。蚀刻处理和化学物质对掩模1110是选择性的以便基本不去除掩模同时去除导电填充材料1120’。结果，蚀刻掉剩余的导电材料1120’直到掩模层1110基本不被覆盖为止。
在典型的现有技术中用CMP处理并且掩模层1110用作CMP终止层来执行半导体制造处理操作1006。因此，典型的掩模层110的厚度需要大于1000埃或更多。由于CMP处理不能典型地获得衬里1104对衬底介电层1102的约10∶1的选择性。因此需要掩模层1110作为CMP终止层。因此，在典型的CMP操作中，常常在掩模层1110的顶面下去除衬里层1104和导电填充材料1120’，在掩模层和导电材料1120’之间形成不期望的沟槽或圆形边缘过渡。此外，典型的CMP操作造成不期望的凹坑(pitting)、局部不均匀性和各种材料层的分离。由于由典型CMP处理施加到半导体衬底的剪应力，因此发生分离。但是相对较低向下的力CMP，例如具有小于约5psi的向下的力不会在导电填充材料去除期间对半导体衬底1102施加显著剪应力。由于许多低K材料的相对较低的粘附特性，因此在低K材料和其它材料之间的过渡区特别容易分离。
但是，蚀刻处理，如在此描述的，可获得衬里层1104对掩模层1110的约10∶1的蚀刻选择性而不对半导体衬底1102施加剪应力。由此蚀刻能相对掩模层更精确地蚀刻衬里层。在这种方式中，可更精确地控制衬里层1104的去除(即，蚀刻)并获得掩模层1110和导电材料1120’之间的更陡的边缘过渡。此外，由于掩模层不再需要用作CMP终止层，则掩模层可以更薄(即，小于约250埃)或一起消除。此外，使用其它材料代替传统CMP终止材料。例如，掩模层1110可以包括低K有机硅酸盐玻璃材料，该低K有机硅酸盐玻璃材料包括不同比率的氢化的硅碳氧化物(silicon carbon oxygen and hydrogen)(SiCOH)，或具有或不具有硅的聚合物基的电介质如交联的聚亚苯基聚合物(polyphenylene polymer)、甲基矽酸盐类(methyl-silsesquionoxane、氢矽酸盐类(hydrogen-silsesquionoxane)以及这些薄膜的许多多孔形式。这些掩模/盖层1110和它的确切厚度的要求取决于镶嵌构图方案、光刻和图形蚀刻处理条件。与上面描述的CMP相比本发明使非常薄的薄膜用于所有情况。
在操作1008中，在蚀刻的半导体衬底1100的顶部形成后续的介电层。图11D表示根据本发明一个实施例的具有后续介电层1130的半导体衬底1100。后续介电层1130包括一个或多个阻挡层1122。后续介电层1130包括低K介电材料。也可以如下面图13和14-C中所描述的平坦化后续介电层1130。
在操作1010中，如图11E所示，在后续介电层1130的顶部形成掩模层1132。图11E表示根据本发明一个实施例的具有形成在后续介电层1130顶部的掩模层1132的半导体衬底1100。掩模层1130允许构图介电层1130以用于后续器件形成处理。
在操作1012中，蚀刻介电层1130以形成部件1134、1136和1138。图11F表示根据本发明一个实施例的具有形成在介电层1130中的部件1134、1136和1138的半导体衬底1100。如上所示部件1134、1136和1138可与下面的部件1106、1108和1109中的下面的导电填充材料1120’互连。
在操作1014中，还可以用导电填充材料填充部件1134、1136和1138。用导电填充材料填充部件1134、1136和1138也包括在部件的内表面施加合适的衬里层1140。然后该方法操作结束或者该方法操作如上面操作1002描述的继续。
现在参考图11G和12A到12D以更详细描述上面图10的操作1006描述的去除到终点的处理。图11G是根据本发明一个实施例的去除剩余导电填充材料1120’直到期望终点的方法操作的流程图。图12A到12D表示在去除到终点的处理的各种实施例中，掩模层1110和导电材料1120’的区域1200的详细视图。
如图12A和12B所示，掩模层1110包括多层1110A和1110B。如上描述，在现有技术的CMP操作中，掩模层1110、1110A、1110B在实施时典型地留在材料叠层中。但是，由于掩模层的较高的K值，因此需要最小化掩模层的厚度。图12A表示与掩模层1110A顶面相比导电填充材料1120’和衬里层1104为轻微碟形。导电填充材料1120’在掩模层110A的顶面下方具有Δh的碟形深度。典型地，掩模层1110A、1110B具有约500到约1000埃或更多的总厚并且典型的Δh具有约250和500埃之间的范围。由于掩模层110A、1110B不再需要作为CMP终止层，而且仍通过蚀刻处理被去除因此为镶嵌芯片设计者提供了更大的机动性并且可使用其它材料完成其它功能。例如，顶部掩模层1110仍可是由于其强度和化学稳定特性的高K氮化物和氧化物。氮化物和氧化物层具有良好的淀积和粘附特性并很容易和精确蚀刻。或者掩模可是低K材料或如上面描述省略的。
图12A表示根据本发明一个实施例的衬底1100的终点的区域1200的细节。图12B表示根据本发明一个实施例的衬底1100的终点的区域1200的另一细节。蚀刻化学物质比CMP处理具有更精确的选择性因此可蚀刻顶部掩模层1110A同时衬里1104和导电材料1120’不受影响。如图12B所示，可以蚀刻顶部掩模层1110A直到基本均匀的衬里1104和导电材料1120’(即，碟形深度Δh接近零)。可选地，也可使用较低的向下力的CMP抛光以去除至少部分顶部掩模层1110A。这种方法的一个好处在于由于至少部分去除顶部掩模层1110A，因此顶部掩模层比典型使用的更厚(例如，大于约1000埃)而不会影响材料叠层的整体低K特性。
图12C表示根据本发明一个实施例的衬底1100的终点的区域1200的另一细节。如图12C，通过对下面的掩模层1110B为选择性的蚀刻处理化学物质完全去除顶部掩模层1110A。蚀刻处理可是等离子体蚀刻或湿法蚀刻处理。由于完全去除顶部掩模层1110A，在衬里1104的顶面和导电材料1120’的下方剩余掩模层1110B的顶面是深度为Δh’的轻微呈碟形的。由此碟形深度Δh’明显小于上面图12A描述的Δh。
上面图1-9描述的无应力蚀刻处理可去除整个顶部掩模层1110A，因此顶部阻挡层具有大于1000埃或更多的初始厚度。此外，由于充分去除顶部掩模层1110A，则可将导电材料用于顶部阻挡层而不会一起短路各种填充部件1106、1108和1109。下面的掩模层1110B可非常薄(例如，小于约5埃)。也可省略下面的掩模层1110B(即，下面的掩模层与衬底1102为相同材料)和对衬底材料的选择性的蚀刻处理以完全去除顶部掩模材料1110A以暴露下面的衬底材料。如果半导体衬底已在等离子体蚀刻室中则很易应用此类等离子体蚀刻处理如上面图10中描述的无应力大量去除和平坦化操作。
图12D表示根据本发明一个实施例的衬底1100的终点的区域1200的另一细节。如图12D所示，蚀刻衬里1104和导电填充材料1120’以便与Δh’相比碟形深度Δh”明显减小。在这种方式中，碟形深度Δh”小于250埃。
图13是根据本发明一个实施例的施加后续介电层1130的方法操作1008的流程图。在操作1320中，将介电层1130施加到半导体衬底1100。图14A表示根据本发明一个实施例的构成介电层1130的多个介电层1410、1412。
在操作1304中，在介电层1410、1412中识别一个或多个不平坦度1414。顶部介电层1412的平坦度对于可作为如上面图10的操作1010中描述的精确光刻操作(即，掩模和后续蚀刻)是至关重要的。在典型的现有技术处理中，介电层1410、1412的总厚度必须相对较薄(例如，小于约1000埃)。但是，如下面更详细的描述，介电层1410、1412可以具有明显大于约1000埃(例如，约4000或更多埃)的总厚度。例如，介电层1410和1412可以是旋涂玻璃(SOG)。当施加每一层时，可减少并基本消除不平坦度1414。
在另一示例中，第一介电层1410可是低K介电材料而第二介电层1412可是SOG或其它基本平坦的介电材料。例如，SOG可减少每个SOG层的约50％的不平坦度。
在操作1306中，将另一介电层增加到半导体衬底1100。图14B表示根据本发明一个实施例的在半导体衬底1100上的第三介电层1420。增加第三介电层1420(或进一步后续的介电层)以进一步减少不平坦度1414。如所示不平坦度1416基本小于不平坦度1414。
在操作1310中，平坦化介电层1410、1412和1420。图14C表示根据本发明一个实施例的平坦化的第三介电层1420。在平坦化处理后第三介电层1420’的平坦部分留下。平坦化操作可是任意类型适合的平坦化处理。(例如，CMP、较低的向下力的CMP、无应力平坦化，等)。
可进一步理解在任意上面图表中的操作代表的指令不需要依描述的顺序执行，并且操作代表的所有处理对于实践本发明不是必须的。进一步，任何上述附图中所描述的处理也可以以存储在RAM、ROM或硬盘驱动器中的任何一个或其组合中的软件的形式实现。
尽管为清楚理解的目的细节描述了在前的本发明，很明显可以在附加权利要求的范围内实践特定的变换和改变。因此，本发明实施例被认为是描述性的，而不是限制的，并且本发明不限于在此给出的细节，而是可以在附属权利要求的范围和等同物中进行变化。

Claims (12)

1.一种用于在双镶嵌结构中形成半导体的方法,包括：
接收具有填充图形中的多个部件的第一导电互连材料的构图的半导体衬底，第一导电互连材料具有非平坦的过覆盖部分；
平坦化过覆盖部分而不施加机械应力到所述多个部件；
应用完成蚀刻以去除剩余的平坦的过覆盖部分；
减少掩模层，所述掩模层具有小于250埃的初始厚度；
在平坦化的剩余结构上形成后续的介电层；
在后续的介电层上形成掩模；
在后续的介电层中形成一个或多个部件；以及
用第二导电互连材料填充一个或多个部件。
2.根据权利要求1的方法，其中掩模层包括两个或多个掩模层。
3.根据权利要求2的方法，其中减少掩模层包括去除两个或多个掩模层的一个的至少一部分。
4.根据权利要求2的方法，其中减少掩模层包括去除两个或多个掩模层的至少一个。
5.根据权利要求2的方法，其中两个或多个掩模层的至少一个包括导电材料。
6.根据权利要求1的方法，其中减少掩模层包括去除掩模层。
7.根据权利要求1的方法，其中减少掩模层包括去除与掩模层的剩余部分齐平的第一导电互连材料的一部分。
8.根据权利要求1的方法，其中减少掩模层包括蚀刻掩模层。
9.根据权利要求1的方法，其中后续的介电层包括低K介电材料。
10.根据权利要求1的方法，其中在平坦化的剩余结构上形成后续的介电层包括平坦化后续的介电层。
11.一种用于在双镶嵌结构中形成半导体的方法，包括：
接收具有填充图形中的多个部件的第一导电互连材料的构图的半导体衬底，第一导电互连材料具有非平坦的过覆盖部分；
平坦化过覆盖部分而不施加机械应力到所述多个部件；
应用完成蚀刻以去除剩余的平坦的过覆盖部分；
减少掩模层，所述掩模层具有小于250埃的初始厚度；
在平坦化的剩余结构上形成后续的介电层，
在后续的介电层中识别不均匀度；
在后续的介电层上形成第二介电层；
平坦化第二介电层；
在第二介电层上形成掩模；
在第二介电层中形成一个或多个部件；以及
用第二导电互连材料填充一个或多个部件。
12.根据权利要求11的方法，其中平坦化第二介电层包括蚀刻第二介电层。
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