CN1906769A - 垂直鳍片场效应晶体管mos器件 - Google Patents
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Abstract
本发明公开了显示低接触电阻的新型高密度、垂直Fin－FET器件。这些垂直Fin－FET器件具有作为晶体管主体的垂直硅“鳍片”(12A)。掺杂源极区和漏极区(26A，28A)分别在鳍片(12A)底部和顶部形成。栅极(24A，24B)沿鳍片的侧壁形成。当将合适的偏压施加到栅极(24A，24B)时，电流垂直流过在源极区和漏极区(26A，28A)之间的鳍片(12A)。公开了同时形成pFET，nFET，多鳍片，单鳍片，多栅极和双栅极垂直Fin－FET的集成工艺。
Description
技术领域
本发明通常涉及半导体器件，更具体地说，涉及MOSFET(金属氧化物半导体场效应晶体管)器件，再更具体地说，涉及垂直MOSFET。
背景技术
在1965年，Dordon Moore博士，时任Fairchild半导体公司研究与发展主管，预测从50年代末制造第一个集成电路开始每个集成电路上晶体管器件的数量每两年翻一番，并且它预计这种趋势在可预见的未来会继续。这个预测被业界称为“摩尔定律”。现在几乎40年过去了，不管有多少阻碍原理的可怕预测，每次增长半导体密度的坚韧的工业努力有效地证实了Moore博士的预测，并且在可预见的未来这种趋势还在不减弱地继续。减小半导体器件尺寸以增加集成度的过程通常被称作“按比例缩小”。
正在进行的对半导体MOS(金属氧化物半导体)器件的按比例缩小的努力不仅对提高集成电路封装密度作出贡献，而且提高了集成电路的性能。随着按比例缩小的过程趋向当前可获得的MOS技术和工艺的物理极限，新的技术和工艺被发展以在将来减小器件的尺寸和增加器件的性能。随着MOS器件尺寸减小，在多种领域出现了巨大的挑战，包括源极/漏极接触电阻和载流量。至少在这两个领域，极小的尺寸会与性能发生冲突。
用来提高极小几何形状FET载流量的一种方法是制造“双栅极”(这里也称为双栅极)。理论上，双栅极晶体管产生的效果与并联的两个晶体管相似，因此用来增加源极和漏极之间的电流。双栅极晶体管的两个主要类型已被说明：平面双栅极晶体管和双栅极Fin-FET。
平面双栅极场效应晶体管不像常规的单栅极晶体管，其中单栅极晶体管具有水平的“平面”晶体管主体，在每个末端具有源极和漏极，并在它们之间具有沟道。然而，不同于单栅极晶体管，平面双栅极场效应晶体管在晶体管主体的下面具有第二栅极，能有效地在源极和漏极之间形成第二平行沟道。然而，在形成第二掩埋栅极并与其进行连接时涉及相当大的工艺复杂性，而在按比例缩小的能力方面，平面双栅极晶体管与常规平面晶体管结构的差异不是很明显。这种平面器件很快地解决了按比例缩小的物理限制。
双栅极鳍片场效应晶体管使用作为晶体管主体的薄垂直硅“鳍片”。鳍片的水平相反的末端作为源极和漏极。栅极结构以倒转“U”结构在鳍片周围形成，以便鳍片具有沿其两个垂直侧壁形成的平行栅极。与在平面双栅极场效应晶体管中一样，双栅极鳍片场效应晶体管通过在源极和漏极之间有效地形成平行沟道来提高源极和漏极之间的电流。当适当偏置双栅极时，电流水平穿过源极和漏极之间的鳍片。因为鳍片场效应晶体管的晶体管主体是薄垂直结构，对于较小的平面器件可以节约相当大的空间。然而，鳍片场效应晶体管中的串联电阻是个重大的问题。
发明内容
本发明的技术通过使用作为晶体管主体的垂直硅“鳍片”来制造具有低接触电阻的高密度、垂直鳍片场效应晶体管器件。掺杂源极和漏极区分别在鳍片的底部和顶部形成。栅极结构沿鳍片的侧壁形成，在源极和漏极区横跨一垂直距离并通过薄栅极绝缘体与鳍片分开。当将适当的偏压施加到栅极时电流垂直流过源极和漏极区之间的沟道区。通过使用选择性掺杂，本发明的垂直Fin-FET器件的nFET和pFET的变体可以很容易的在同一个衬底上形成。优选地，衬底是SOI(绝缘体上硅)晶片，但是可以使用任何合适的衬底或其部分具有在绝缘层(例如，掩埋氧化物“BOX”)上形成的硅层。
本发明的垂直Fin-FET器件的基本结构的特征在于在绝缘层上设置的至少一个垂直半导体鳍片。掺杂源极和漏极区在鳍片的顶部和底部形成，栅极导体沿至少一个半导体鳍片的垂直侧壁设置。栅极导体通过薄栅极绝缘体与鳍片隔开。
根据本发明的一个方面，栅极导体在鳍片的源极区和漏极区之间横跨一垂直距离。因为在鳍片的两侧都设置了栅极导体，垂直Fin-FET在本质上是双栅极器件。当将适当的偏压施加到栅极导体时，在源极和漏极区之间邻近每个栅极形成沟道，与单栅器件相比有效地形成平行沟道并改善了垂直Fin-FET的载流量。
一般而言，源极导体与在鳍片的两侧上的源极区接触。源极接触(典型为金属)用于与源极导体连接，漏极接触与漏极区连接以及栅极接触与栅极导体连接。
根据本发明的一个方面，栅极连接可以单独或同时形成。倘若隔离连接到鳍片的相反侧上的栅极导体的栅极接触形成多栅极垂直Fin-FET，从而各个栅极可以独立控制。利用单栅极接触并联连接到在鳍片的相反侧上的栅极导体，形成具有增强驱动能力的双栅极垂直Fin-FET。
根据本发明的另一方面，源极导体可以与只在垂直Fin-FET的“单源极”变体中的鳍片的一侧上的源极导体连接。
通过形成多个鳍片并并联连接它们以使源极导体都被连接到一起，漏极导体都被连接到一起以及栅极导体都被连接到一起，很容易地形成多鳍片型垂直fin-FET。作为选择，栅极可以被连接以提供两个栅极接触，其中一个栅极接触在每个鳍片的一侧与所有栅极导体连接，而另一个栅极接触在每个鳍片的另一侧与所有栅极导体连接。
根据本发明的另一方面，“宽漏极”变化改善了漏极接触电阻。在这种变化中，漏极接触被“加宽”以横向延伸超过鳍片。
通过选择性掺杂，很容易地在同一个衬底上形成nFET和pFET器件。对于nFET器件，源极区，漏极区，栅极导体和源极导体都是n+掺杂。对于pFET器件，源极区，漏极区，栅极导体和源极导体都是p+掺杂。
可以形成任意数量的nFET和/或pFET器件，并可以使用与单鳍片器件一样的处理步骤形成多鳍片器件。这允许在单个衬底上使用基本上相同的处理步骤形成单鳍片和/或多鳍片nFET和/或pFET器件的任意组合。这些器件可以是CMOS电路或非互补电路的一部分，并且可以是大集成电路器件的一部分。
一种形成垂直Fin-FET器件的适当方法的特征在于以下一系列处理步骤：
(1)提供具有在绝缘层上设置的半导体层的半导体衬底；
(2)通过蚀刻平行沟槽穿过半导体层下至绝缘层，在绝缘层上形成垂直半导体鳍片；
(3)在沟槽的底部选择性沉积掺杂源极导体，以使掺杂导体与鳍片的底部接触；
(4)在掺杂导体上形成源极绝缘体；
(5)沿沟槽的侧壁形成栅极绝缘体；
(6)从掺杂导体将杂质热驱入到鳍片的底部以形成源极区；
(7)沿鳍片的垂直侧壁形成栅极导体，并通过栅极绝缘体与鳍片隔开；
(8)对鳍片的顶部掺杂以在其中形成漏极区；
(9)沿沟槽的暴露侧壁，鳍片和栅极导体形成侧壁隔离物；
(10)回蚀刻源极绝缘体以暴露下面的掺杂源极导体；
(11)在源极和栅极导体的暴露部分中形成硅化物；
(12)利用氧化物沟槽填充，填充沟槽，并进行平面化；
(13)通过选择性蚀刻，金属填充和化学机械抛光的镶嵌工艺形成金属源极，漏极和栅极接触。
附图说明
通过参考下面的描述和附图，本发明的这些和其它特点将显而易见，其中：
图1-10是根据本发明在一系列连续处理步骤时在SOI衬底上的垂直Fin-FET半导体结构的截面图。
图11是根据本发明具有源极，漏极和栅极接触的垂直Fin-FET半导体结构的平面图。
图12-14是根据本发明图11的垂直Fin-FET半导体结构的不同截面图。
图15是根据本发明垂直Fin-FET半导体结构的“宽漏极(fat drain)”
实施例的截面图。
图16是根据本发明垂直Fin-FET半导体结构的“单侧源极”实施例的平面图。
图17是根据本发明垂直Fin-FET半导体结构的“多栅极”实施例的平面图。
图18是根据本发明垂直Fin-FET半导体结构的“多鳍片”实施例的截面图。
具体实施方式
本发明技术通过形成作为晶体管主体的高、薄垂直硅“鳍片”制造具有低接触电阻的高密度、垂直Fin-FET器件。适当地，分别在鳍片的底部和顶部形成掺杂的源极和漏极区，沿鳍片的侧壁形成栅极结构，重叠掺杂的源极和漏极区，从而在源极和漏极区之间的鳍片上形成垂直沟道区。当将适当的偏置施加到栅极时，电流垂直穿过在邻近栅极结构的沟道区中形成并在源极和漏极区之间延伸的沟道。通过使用选择性掺杂，很容易在相同衬底上形成本发明的垂直Fin-FET器件的nFET和/或pFET变体。优选地，衬底是SOI(绝缘体上硅)晶片，但是可以使用任何合适的衬底或其中具有在绝缘层上形成的硅层的部分(例如，掩埋氧化物层-“BOX”)。优选地，使用具有位于硅层上的氮化物层的SOI衬底，所述硅层又位于掩埋氧化物层(BOX)上。
用于形成垂直Fin-FET半导体结构的方法的优选实施例可以总结为：(1)例如，通过蚀刻平行沟槽穿过硅层下至绝缘层(例如BOX)在合适的衬底(例如，SOI)中的绝缘层上形成高、薄垂直半导体(硅)“鳍片”；(2)在沟槽的底部选择性沉积n+和/或p+掺杂多晶硅导体(与将要形成的FinFET器件类型一致：nFET和/或pFET)，以便掺杂多晶硅导体与鳍片的底部接触；(3)在多晶硅上形成HDP氧化物绝缘层；(4)使用常规掩蔽和注入技术进行适当的沟道掺杂(在“鳍片”中)；(5)沿沟槽的侧壁形成栅极导体并且将多晶硅杂质热驱入到鳍片的底部；(6)在鳍片的侧面形成栅极导体(具有将栅极导体与鳍片分开的栅极绝缘体)；(7)选择性将n+和/或p+杂质(与将要形成的FinFET器件类型一致：nFET和/或pFET)注入到鳍片的顶部以在其中形成漏极区；(8)沉积氮化物和进行回蚀刻以形成侧壁隔离物；(9)回蚀刻HDP氧化物以曝露下面的掺杂多晶硅源极导体并在源极和栅极导体的曝露部分形成硅化物；(10)用氧化物沟槽填充沟槽并通过CMP(化学机械抛光)平面化；以及(11)通过选择性蚀刻，金属填充和化学机械抛光的镶嵌工艺形成金属源极，漏极和栅极接触。
注意到在本发明优选实施例的后继详细描述中，附图特征并没有按比列画出，只是仅仅作为对描述的结构和特征之间关系的示意性代表的说明。
图1是根据本发明在其上形成n-沟道和p-沟道垂直Fin-FET的SOI晶片衬底100的截面图。优选地，晶片衬底结构具有体硅层2，在其上形成掩埋氧化物层(BOX)4。在掩埋氧化物层4上是单晶硅层6。在硅层6上面有氮化物介质层(例如，SiN)8。优选地，硅层6的厚度是50-200纳米(nM-10-9米)，但是随着将来器件的按比例缩小，更薄的层合适。
图2是在穿过氮化物层8和硅层6下到BOX层4蚀刻形成适当限定的平行沟槽10A，10B，10C和10D之后，与图1的晶片衬底100对应的晶片衬底200的截面图。在沟槽10A和10B之间限定第一鳍片12A，它将成为nFET晶体管(一般在图中显示为“nFET”)的主体。第一鳍片12A具有氮化物“覆层”14A。在沟槽10C和10D之间限定第二鳍片12B，它将成为pFET晶体管(一般在图中显示为“pFET”)的主体。第二鳍片12B也具有氮化物“覆层”14B。在沟槽10B和10C之间限定隔离物结构，包括具有氮化物“覆层”16A的硅基底16B。优选地，鳍片12A和12B的宽为10-20nM，但是随着今后器件的按比例缩小，更小的宽度合适。鳍片12A和12B的高度与硅层6的厚度相同，50-200nM较优。
图3是分别在沟槽10A和10B的底部形成n+掺杂多晶硅源极导体18A，分别在沟槽10C和10D的底部形成p+掺杂多晶硅源极导体18C和18D的工艺之后，与图2的晶片衬底200对应的晶片衬底300的截面图。优选地，通过掩蔽未形成的“pFET”器件(一般在图中显示为“pFET”)并在沟槽10A和10B(一般与通常在图中显示为“nFET”的未形成的“nFET”器件相关联)中沉积n+掺杂多晶硅，并进行回蚀刻，来形成源极导体18A和18B，以便n+源极导体18A和18B一般均匀地将沟槽10A和10B填充到均匀的深度，只在其底部接触鳍片12A。然后除去掩膜，并以相同的方式，通过掩蔽未形成的“nFET”器件并在沟槽10C和10D(一般与未形成的“pFET”器件相关联)中沉积p+掺杂多晶硅，并进行回蚀刻，来形成源极导体18C和18D，以便p+源极导体18C和18D一般均匀地将沟槽10C和10D填充到均匀的深度，只在其底部接触鳍片12B。本领域中的技术人员将很容易理解，处理的顺序(即，如这里描述的n+源极导体18A和18B优先形成的“nFET优先”或p+源极导体18C和18D优先形成的“pFET优先”)并不是严格的，并且本发明的技术很容易适用到处理的任一顺序。此外，只要求nFET器件或pFET器件，可以除去一些中间步骤。
图4是在源极导体18A，18B，18C和18D顶部分别形成HDP氧化物层20A，20B，20C和20D之后，与图3的晶片衬底300对应的晶片衬底400的截面图。优选地，在侧壁蚀刻后通过HDP(高密度等离子体)氧化物沉积工艺形成HDP氧化物层。假设未形成的nFET和pFET晶体管(一般在图中分别显示为“nFET”和“pFET”)是较大、集成半导体器件的一部分，本领域中的技术人员将很快意识和理解，可以在此时使用合适的构图掩膜进行任何气相掺杂和/或阱注入。
图5是在形成栅极绝缘体22并将源极杂质从源极导体18A，18B，18C和18D“驱入”到鳍片12A和12B以在其中形成源极区26A和26B之后，与图4的晶片衬底400对应的晶片衬底500的截面图。优选地，栅极绝缘体22通过热氧化形成工艺在沟槽10A，10B，10C和10D(包括鳍片12A和12B的暴露侧壁)的暴露硅侧壁上形成。该热处理引起将源极导体18A和18B中的n+源极杂质热扩散“驱入”到第一鳍片12A的底部源极区部分26A和将源极导体18C和18D中的p+源极杂质热扩散“驱入”到第二鳍片12B的底部源极区部分26B。如果需要，可以使用额外的加热以继续源极“驱入”热扩散工艺。如图中所示，来自鳍片相反侧的“驱入”源极扩散趋于重叠和混合(显示为源极区26A和26B中的重叠曲线)。HDP氧化物层20A，20B，20C和20D应该足够薄，以使驱入工艺引起源极区26A和26B在鳍片12A和12B中延伸高于HDP氧化物层20A，20B，20C和20D的上表面。注意尽管没有在图中显示，源极“驱入”工艺还将引起扩散进入隔离物结构的硅基底16B的底部。合适的器件间隔离工艺将在较早或较晚步骤中使用以防止该外部源极扩散在器件间产生任何类型的交叉耦合。
图6是在形成多晶硅栅极导体24A，24B，24C和24D(栅极多晶硅)之后，与图5的晶片衬底500对应的晶片衬底600的截面图。栅极导体24A和24B设置在第一鳍片12A的相反侧(分别在沟槽10A和10B中，并分别在HDP氧化物层22A和22B上)，与栅极绝缘体22接触，并且是n+掺杂。栅极导体24C和24D设置在第二鳍片12B的相反侧(分别在沟槽10C和10D中，并分别在HDP氧化物层22A和22B上)，与栅极绝缘体22接触，并且是p+掺杂。栅极导体24A，24B，24C和24D垂直延伸到鳍片12A和12B侧面的一部分。优选地，通过形成仅暴露nFET器件的希望区域(一般在图中显示为“nFET”)的“pFET”掩膜，沉积n+掺杂多晶硅，回蚀刻到合适的高度，掩蔽希望的栅极轮廓(nFET光刻)，并利用合适的高方向性蚀刻工艺如反应离子蚀刻(RIE)蚀刻，形成栅极导体24A和24B。然后，使用相似工艺形成栅极导体24C和24D(例如，nFET掩膜，p+栅极多沉积，回蚀刻，pFET光刻，以及RIE蚀刻)。
根据源极导体18A-D的形成，本领域技术人员将很快意识和理解形成栅极导体24A-D的顺序(例如，n+优先或p+优先)并不是严格的，并且本发明的技术很容易适用到任一顺序。
图7是在鳍片12A和12B的顶部注入漏极区28A和28B之后，与图6的晶片衬底600对应的晶片衬底700的截面图。优选地，这通过如下步骤：(1)掩蔽以暴露未成形nFET器件的鳍片12A(以及在较大集成电路上同时形成的任何其它nFET器件的任何其它相似鳍片)，然后利用任一适当的工艺通过掩膜进行n+注入以形成n+掺杂漏极区28A到在鳍片12A中延伸稍低于栅极导体24A和24B顶部的深度，然后(2)除去掩膜和重新掩蔽以暴露未成形pFET器件的鳍片12B(以及在较大集成电路上同时形成的任何其它pFET器件的任何其它相似鳍片)，然后利用任一适当的工艺通过掩膜进行p+注入以形成p+掺杂漏极区28B到在鳍片12B中延伸稍低于栅极导体24C和24D顶部的深度。如前面所述，工艺的顺序(n+优先或p+优先)不是严格的。
图8是在形成氮化物侧壁隔离物30之后，与图7的晶片衬底700对应的晶片衬底800的截面图。优选地，通过沉积氮化物(通过任一合适的沉积工艺)，然后进行回蚀刻以使氮化物覆盖所有的暴露垂直侧壁，即沟槽10A，10B，10C和10D的暴露垂直侧壁，栅极绝缘体22，栅极导体24A，24B，24C和24D，以及氮化物覆层14A，14B和16A，形成氮化物隔离物。
图9是在形成硅化物栅极接触结构32A，32B，32C和32D，以及硅化物源极接触结构34A，34B，34C和34D之后，与图8的晶片衬底800对应的晶片衬底900的截面图。优选地，通过蚀刻穿过HDP氧化物层20A，20B，20C和20D的暴露部分以暴露多晶硅源极导体18A，18B，18C和18D，然后执行任一合适的硅化工艺分别在栅极导体24A，24B，24C和24D的暴露部分中形成硅化物栅极接触结构32A，32B，32C和32D，并分别在源极导体18A，18B，18C和18D中重新暴露的部分中形成硅化物源极接触结构34A，34B，34C和34D，形成这些硅化物结构。所有的硅化物接触结构(32x和34x)在基本上可以同时形成。优选地，硅化物接触形成工艺包括用于硅化的适合的金属沉积(例如，形成CoSi2的钴)，用适当方法(例如，RTA)进行硅化和除去多余金属。
图10是在氧化物填充和平面化工艺之后，与图9的晶片衬底900对应的晶片衬底1000的截面图。优选地，使用合适的沟槽填充技术用氧化物填充36来过填充沟槽10A，10B，10C，和10D(见图1-7)。然后通过CMP工艺平面化氧化物填充36。
图11是在形成金属源极接触38A和38B，漏极接触40A和40B和栅极接触42A和42B之后，与图10的晶片衬底1000对应的晶片衬底1100的平面图。优选地，通过镶嵌工艺从而在氧化物填充中形成开口，源极接触38A和38B和栅极接触42A和42B向下延伸至相应地硅化物接触结构。开口通过合适的金属沉积工艺用金属填充(过填充)，而金属使用CMP平面化工艺抛光平。优选通过相似的镶嵌工艺，从而选择性蚀刻掉氮化物覆层14A和14B以形成分别暴露鳍片12A和12B的掺杂漏极区28A和28B的开口，形成漏极接触40A和40B。金属沉积和CMP抛光以相似的形式使用以形成金属漏极接触40A和40B。此时，使用常规STI技术在每个晶体管器件周围形成浅沟槽隔离36。注意到源极接触38A和38B以及栅极接触42A和42B分叉出现。这是因为金属栅极接触42A在鳍片12A的两侧与硅化物栅极接触结构32A和32B连接。相似地，栅极接触42B和源极接触38A和38B在它们对应鳍片的两侧与对应硅化物接触结构连接。这些会在下文图12，13和14中详尽显示和描述。注意到栅极接触42A和42B只是经过它们对应器件延伸一部分。相似地，源极接触38A和38B只是经过它们对应器件延伸一部分。还注意到漏极接触40A只是经过它们对应器件横向延伸一小段距离。这有利于连接到各器件的随后形成的布线层的路径选择。
图12是当从穿过源极接触38A和38B的截面A-A’看时与图11的晶片衬底1100对应的晶片衬底1200的截面图。在图中，可以看到分叉源极接触38A的两个脚向下延伸到与鳍片12A的两侧上的硅化物源极接触结构34A和34B接触。相似地，可以看到分叉源极接触38B的两个脚向下延伸到与鳍片12B的两侧上的硅化物源极接触结构34C和34D接触。
图13是当从穿过漏极接触40A和40B的截面B-B’看时与图11的晶片衬底1100对应的晶片衬底1300的截面图。在图中，可以看到漏极接触40A和40B向下延伸到与对应鳍片12A和12B中对应漏极区28A和28B接触。
图14是当从穿过栅极接触42A和42B的截面C-C’看时与图11的晶片衬底1100对应的晶片衬底1400的截面图。在图中，可以看到分叉栅极接触42A的两个脚向下延伸到与鳍片12A的两侧上的硅化物栅极接触结构32A和32B接触。相似地，可以看到分叉源极接触42B的两个脚向下延伸到与鳍片12B的两侧上的硅化物源极接触结构32C和32D接触。
本发明的垂直Fin-FET器件的一个可选实施例使用改善漏极接触电阻的“宽漏极”结构。这些都在图15中显示和描述。
图15是当穿过“宽漏极”接触40A和40B的截面B-B’看时与图11的晶片衬底1100对应的晶片衬底1500的截面图。在图中，漏极接触40A和40B横向延伸超过它们对应的鳍片12A和12B。优选通过掩蔽希望的漏极接触轮廓，执行可控制的氮化物/氧化物蚀刻，在如此形成的开口底部设置薄硅外延层44A，44B，接着通过如上所述的金属沉积和CMP抛光形成金属漏极接触40A和40B，形成“宽漏极”接触。
在一些应用中，希望源极接触只能与它们对应的鳍片的一侧连接。图16是与图11的晶片衬底1100相似的晶片衬底1600的平面图，除了源极接触38A和38B只在与它们对应的鳍片(12A，12B)的一侧形成。
栅极接触42A和42B分叉以共同与在它们对应的鳍片12A和12B(见图11，14)两侧上的硅化物栅极接触结构连接。在一些应用中，希望在Fin-FET器件的每侧上提供栅极接触与栅极导体的分开，从而通过多栅极电压控制形成Fin-FET。这些都在图17中显示和描述。
图17是与图11的晶片衬底1100相似的晶片衬底1700的平面图，除了代替形成分叉的栅极接触(见42A，42B，图11)，栅极接触的脚保持分开，从而提供分开的栅极接触42AA，42AB，42BA和42BB与对应的硅化物栅极接触结构32A，32B，32C和32D(见，例如，图10，14)连接。这允许独立控制在它们对应的Fin-FET器件的每侧上的栅极接触，从而形成多栅极垂直Fin-FET。
在要求较高驱动电流的应用中，可以形成多鳍片型垂直Fin-FET结构。所有栅极接触并联连接，所有漏极接触并联连接以及所有源极接触并联连接，有效地形成有效沟道宽度乘以使用鳍片数量的并联连接的垂直Fin-FET阵列，并且相应地提高了驱动电流的能力。分开连接到“左侧”和“右侧”硅化物栅极接触结构形成双栅极型多鳍片垂直Fin-FET。在图18中显示和描述了多鳍片垂直Fin-FET器件。
图18是在金属接触形成之前在其上形成多鳍片型垂直Fin-FET器件的晶片衬底1800的截面图。本领域的技术人员将很快理解形成多鳍片垂直FinFET所需的工艺步骤与那些在上文中描述的形成单鳍片器件的步骤基本上相同。形成三个薄垂直鳍片112A，112B和112C，并沿鳍片112A，112B和112C侧面形成掺杂多晶硅源极导体118A，118B，118C、118D、118E和118F。源极导体的掺杂应该与将要形成的器件类型相适应(n+对应nFET，p+对应pFET)。HDP氧化物绝缘层120A，120B，120C和120D分别在源极导体118A，118B，118C和118D上形成。栅极绝缘体，栅极导体和氮化物侧壁隔离物都按上文中描述的相似形式形成。硅化物栅极接触结构132A，132B，132C，132D，132E和132F在鳍片112A-112C的每侧上的栅极导体顶面形成，以及硅化物源极接触结构134A，134B，134C，134D，134E和134F分别在源极导体118A，118B，118C和118D的顶面形成。如上文所述设置和平面化氧化物沟槽填充136。随后的工艺步骤按照与上文描述的单鳍片器件相似的形式形成金属栅极，源极和漏极接触。
通常假设本发明的垂直FinFET器件将应用到较大CMOS(互补MOS)电路中。这完全在本发明的精神和范围内。相应地，上文中对应图1-17的描述并排的显示了nFET和pFET器件。典型地，这些器件将成为CMOS电路的一部分，其又成为使用很多类似CMOS电路的较大集成电路的一部分。此外，本发明的垂直FinFET的独立nFET和pFET类型可以在具有或没有其它CMOS电路的集成器件上的任一电路(包括非互补电路)中使用。本领域的技术人员将会理解通过合适的掩蔽，可以形成nFET和pFET垂直FinFET的任一希望的组合。
在对本发明的垂直FinFET和它的各种实施例的描述中，上文中具体参考了一般位于鳍片顶部的“漏极接触”和“漏极区”，以及一般位于鳍片底部的“源极接触结构”，“源极导体”和“源极区”。本领域的技术人员将会理解对于很多MOS器件，指定“源极”和“漏极”可以相互交换，因此在晶体管内反转假定的电流方向，尽管性能在两个方向上也许会或者不会一样。
本领域的技术人员将会意识和理解任何本发明技术的各方面和实施例可以单独或结合使用(例如，双栅极，单侧源极，宽漏极，多鳍片等)。例如，双栅极，多鳍片器件已经描述过。又例如，“宽漏极”结构可以在垂直FinFET的双栅极和/或多鳍片变体中使用。
上文中描述的工艺步骤一般介绍为“nFET优先顺序”，因此nFET结构优先形成，之后形成pFET结构。本领域的技术人员将很快理解工艺的顺序并不严格，并且本发明技术很容易适用到处理的任一顺序。此外，只要求nFET器件或pFET器件，可以除去一些中间步骤。
本发明的垂直FinFET器件提供了一些来自于它的垂直方向的高密度优点之外的优点。“双栅极”特征是器件的内在特征，在提供改进驱动电流方面具有重大优势。驱动电流可以通过如上文参考图18描述形成多鳍片型垂直FinFET增强。相同的工艺步骤可以用来形成单鳍片和多鳍片器件，所以将它们在一个单独的集成电路器件中混合并不会有处理错误。
本发明在上文中具体描述了硅基半导体技术。本领域的技术人员将会很快理解相似的技术可以用于使用其它半导体技术制造具有垂直电流的垂直取向晶体管“鳍片”主体的相同结构。上文中对硅基半导体技术的描述应该认为是示例性而不是限制。
尽管本发明以一些优选实施例或实施例的形式显示和描述，当本领域的技术人员阅读和理解这些说明书和附图时，会出现一些同等的代替和修改。特别对于通过上面描述的部件(组件，器件，电路等)执行的各种功能，除非有特别申明，用来描述这些部件的术语(包括对“方法”的参考)旨在对应执行已描述的部件(例如，功能上等同)的特殊功能，即使在结构上不等同于已公开的执行本发明中示出的示例性实施例中的功能的结构。此外，尽管本发明的具体特征只对应于几个实施例中的一个公开，这些特征可以按要求与其它实施例的一个或多个特征结合，这对于任何给定或具体的应用有利。
Claims (22)
1.一种垂直鳍片场效应晶体管半导体器件，包括：
至少一个垂直半导体鳍片(12A)，设置在绝缘层(4)上；
掺杂源极区(26A)和漏极区(28A)，在所述至少一个半导体鳍片(12A)的底部和顶部中；以及
栅极导体(24A，28B)，沿所述至少一个半导体鳍片(12A)的垂直侧壁设置并通过薄栅极绝缘体(22)与所述鳍片隔开。
2.根据权利要求1的垂直鳍片场效应晶体管半导体器件，还包括：
源极导体(18A，18B)，与在所述至少一个半导体鳍片(12A)的相反侧上的所述源极区(26A)接触；
至少一个源极接触(38A)，与至少一个源极导体(18A，18B)连接；
至少一个漏极接触(40A)，与所述至少一个半导体鳍片(12A)的所述漏极区(28A)连接；
垂直沟道区域，在所述源极区(26A)和所述漏极区(28A)之间的所述鳍片(12A)中；以及
至少一个栅极接触(42A)，与至少一个栅极导体(24A，24B)连接。
3.根据权利要求2的垂直鳍片场效应晶体管器件，其中所述至少一个栅极接触(42A)与在所述相同鳍片(12A)的相反侧上的两个栅极导体(24A，24B)连接。
4.根据权利要求2的垂直鳍片场效应晶体管器件，还包括：
两个栅极接触(42AA，42BB)，彼此互不相同，并且各自与在所述相同鳍片(12A)的相反侧上的对应栅极导体(24A，24B)连接。
5.根据权利要求2的垂直鳍片场效应晶体管器件，其中所述至少一个漏极接触(40A)与在所述相同鳍片(12A)的相反侧上的至少两个源极导体(18A，18B)连接。
6.根据权利要求2的垂直鳍片场效应晶体管器件，其中所述栅极导体(24A，24B)在所述至少一个鳍片(12A)中的所述源极区和漏极区(26A，28A)之间横跨一垂直距离。
7.根据权利要求2的垂直鳍片场效应晶体管器件，还包括至少两个垂直鳍片(112A，112B，图18)。
8.根据权利要求2的垂直鳍片场效应晶体管器件，其中所述至少一个漏极接触(40A，图15)横向延伸超过所述至少一个鳍片(12A)。
9.根据权利要求2的垂直鳍片场效应晶体管器件，其中：
所述源极导体(18A，18B)是n+掺杂；
所述栅极导体(24A，24B)是n+掺杂；
所述源极区和漏极区(26A，26B)是n+掺杂；以及
所述沟道是所述鳍片(12A)的p-掺杂或本征。
10.根据权利要求2的垂直鳍片场效应晶体管器件，其中：
所述源极导体(18A，18B)是p+掺杂；
所述栅极导体(24A，24B)是p+掺杂；
所述源极区和漏极区(26A，26B)是p+掺杂；
所述垂直鳍片场效应晶体管器件是pFET器件；以及
所述沟道是所述鳍片(12A)的p-掺杂或本征。
11.根据权利要求1的垂直鳍片场效应晶体管器件，其中所述绝缘层(4)是SOI衬底的掩埋氧化物(BOX)层。
12.根据权利要求2的垂直鳍片场效应晶体管器件，其中所述垂直鳍片场效应晶体管器件是CMOS电路的一部分。
13.根据权利要求2的垂直鳍片场效应晶体管器件，其中所述垂直鳍片场效应晶体管器件是集成电路器件的一部分。
14.根据权利要求2的垂直鳍片场效应晶体管器件，其中在所述沟道区中，响应于施加到所述栅极导体(24A，24B)的偏压，沟道邻近所述栅极绝缘体(22)形成并在所述源极区(26A)和漏极区(28A)之间延伸。
15.一种垂直鳍片场效应晶体管器件，包括：
薄垂直硅鳍片(12A)，在SOI衬底的硅层(6)中形成；
掺杂源极区和漏极区(26A，28A)，分别在所述鳍片的底部和顶部中形成；
一对栅极导体(24A，24B)，沿所述鳍片(12A)的相反垂直侧壁设置，通过薄栅极绝缘体(22)与所述鳍片隔开并且在所述源极区和漏极区(26A，26B)之间横跨一垂直距离；
一对源极导体(18A，18B)，沿所述鳍片(12A)的相反侧上的源极区(26A)设置并与其接触；
漏极接触(40A)，与所述漏极区(28A)连接；
源极接触(38A)，与所述源极导体(18A，18B)连接；以及
至少一个栅极接触(42A)，与至少一个栅极导体(24A)连接。
16.根据权利要求14的垂直鳍片场效应晶体管器件，其中所述至少一个栅极接触(42A)与两个栅极导体(24A，24B)连接。
17.根据权利要求15的垂直鳍片场效应晶体管器件，其中：
所述至少一个栅极接触(42AA)与一个栅极导体(24A)连接；以及
第二栅极接触(42AB)与在所述相同鳍片(12A)的相反侧上的另一个栅极导体(24B)连接。
18.根据权利要求15的垂直鳍片场效应晶体管器件，其中：
所述漏极接触(40A，图15)横向延伸超过所述鳍片12A。
19.根据权利要求15的垂直鳍片场效应晶体管器件，其中：
所述至少一个栅极接触(42A)通过对应的硅化物栅极接触结构(32A，32B)与所述至少一个栅极导体(24A)连接；以及
所述源极接触(38A)通过硅化物源极接触结构34A，34B与所述源极导体(18A，18B)连接。
20.一种形成垂直鳍片场效应晶体管器件的方法，包括以下步骤：
提供具有在绝缘层(4)上设置的半导体层(6)的半导体衬底；
通过蚀刻平行沟槽(10A，10B)穿过所述半导体层下至所述绝缘体层(4)在所述绝缘体层(4)的顶部形成垂直半导体鳍片(12A)；
在所述沟槽(10A，10B)的底部选择性沉积掺杂导体(18A，18B)，以使所述掺杂源极导体与所述鳍片的底部接触；
在所述掺杂导体(18A，18B)上形成源极绝缘体(20A，20B)；
沿所述沟槽的侧壁形成栅极绝缘体(22)；
将杂质从所述掺杂导体热驱入到所述鳍片(12A)的底部，以在所述鳍片(12A)中形成源极区(26A)；
沿所述鳍片(12A)的垂直侧壁形成栅极导体(24A，24B)，通过所述栅极绝缘体(22)与所述鳍片隔开；
掺杂所述鳍片(12A)的顶部以在其中形成漏极区(28A)；
沿所述沟槽(10A，10B)的暴露侧壁，鳍片(12A)和栅极导体(24A，24B)形成侧壁隔离物(30)；
回蚀刻所述源极绝缘体以暴露所述下面的掺杂源极导体；
在所述源极和栅极导体的暴露部分中形成硅化物；
利用氧化物沟槽填充，填充所述沟槽，并进行平面化；以及
通过选择性蚀刻，金属填充和化学机械抛光的镶嵌工艺形成金属源极，漏极和栅极接触。
21.根据权利要求20的形成垂直鳍片场效应晶体管器件的方法，其中所述形成源极区(26A)和漏极区(28A)的步骤有效地在所述鳍片(12A)中形成在所述源极区(26A)和漏极区(28A)之间延伸的沟道区。
22.根据权利要求20的形成垂直鳍片场效应晶体管器件的方法，其中所述半导体衬底是绝缘体上硅(SOI)衬底。
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