CN1917249A - 薄膜板相变随机存取存储器电路及其制造方法 - Google Patents

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Abstract

一种存储元件,包含存取电路,位于该存取电路上方的电极,位于该电极层之上的相变化存储桥阵列,以及位于该相变化存储桥阵列之上的多个位元线。该电极层包含电极对。电极对包含具有一上端的第一电极,具有一上端的第二电极以及介于该第一电极和该第二电极之间的绝缘构件。存储材料桥横越该绝缘构件,并定义横越该绝缘构件、介于该第一和第二电极的电极间的通路。

Description

薄膜板相变随机存取存储器电路及其制造方法
【技术领域】
本发明涉及基于相变化存储材料的高密度存储器件,主要包含硫氧化合物(chalcogenide)为基础的材料和其他材料,以及其制造方法。
【背景技术】
基于相变化的存储材料在读写光盘上被广泛的应用,此种材料至少有两种固相,例如一般非结晶定型固相及结晶型固相。可在读写光盘上利用激光脉冲在相之间作转换的动作,并在相变化之后,读取材料的光学性质。
在制造集成电路时,若提供一定程度的电流,亦有可能导致硫氧化物等或其他材质存储基材相变化。一般非结晶态物质与结晶态相比拥有较高的电阻,因而可以较快检测出数据。而此特性引起相当的关注,因为也许可利用可编程电阻材料做成随机存取读写的非易失存储电路。
一般非结晶状态改变至结晶状态为低电流的操作,而由结晶形至非结晶形的改变则为称为重组(reset),通常为高电流的操作。本文中重组指的是在相变化物质快速冷却,淬熄相变化过程之后,并使至少一部分相变化结构在非结晶状态稳定下来,以一短促的高电流脉冲去熔融或崩解结晶结构的高电流操作。希望能将所使用的重组电流强度降至最低,可让相变化物质由结晶相至非结晶相。所需的重组电流强度可以利用相变化材料元素的减小来降低,或者利用减小相变化物质与电极接触的面积,以较小的绝对电流值通过相变化材料元素以达到较高的电流密度,进而降低重组电流强度。
现今的一发展方向乃于集成电路中形成较小孔洞,以及使用少量的可控式电阻材料填充这些孔洞。与小孔洞发展有关的专利包含下列几项:Ovshinsky所发明的美国专利号5687112,“锥形接触的多位元单一元件存储元素(Multibit Single Cell Memory Element Having TaperedContact)”,在1997年1月11日公告;Zahorik等人所发明的美国专利号5789227,“制造硫氧化物存储元件的方法(Method of Making Chalogenide〔sic〕MemoryDevice)”,在1998年8月4日公告;Doan等人所发明的美国专利号6,150,253,“可控制相变半导体存储器件以及制造方法(Controllable Ovonic Phase-ChangeSemiconductor Memory Device and Methods of Fabricatingthe Same)”,在2000年11月21日公告。
然而由于此元件的规格相当小,以及为了使制造差异符合大规格存储器件较严谨的规格需求,产生了几项问题。因此希望能提供一较小规格和重组电流低的存储单元结构,以及制造结构符合大规格存储元件严谨制造规格差异的方法。更进一步冀望提供一制造和结构可与同一集成电路的周边电路相容。
【发明内容】
相变存储器PCRAM元件是适合用于大规格的集成电路,而本文所描述的技术,为由各有一上端的第一电极和第二电极,及介于第一和第二电极之间的绝缘构件所组成的存储元件。此绝缘构件有一厚度介于第一和第二电极之间,且邻近于第一和第二电极的上端。另有一薄膜桥横跨此绝缘构件,用以作为第一和第二电极间的通路,并利用绝缘构件的宽度来定义此通路的长度。若以图示说明的话,则此桥可想象成保险丝。然而,对于相变化存储器而言,此桥不像是保险丝,由至少两个可逆固相的存储材料所组成,如以硫氧化物为主,或其他相关材料,并可利用流通过材料或使电压通过第一和第二电极而产生可逆反应。
相变化存储材料实物的体积可以非常小,全取决于绝缘构件的厚度(在x方向的通道长度)用以形成桥的薄膜厚度(y方向)以及桥的宽度与通道长度的正交(z方向)。绝缘构件的厚度及用于架桥的薄膜厚度决定于技术中的实施例,其中薄膜厚度并不为存储单元制造里的两个绘图程序所限制。桥的宽度亦小于本发明实施例中,微影技术在材料层所定义图形线宽大小F的最小值。其中一实施例,利用光阻修整技术以决定桥的宽度,而其中遮罩图形则用于定义有最小线宽F晶片上的光阻结构,并利用等向性蚀刻来修整光阻结构,使线宽大小小于F。接着修整过的光阻结构,则用于微影转印更多的狭小的图形至存储材层上。其它技术亦可用于集成电路每层狭线的形成。简单结构的相变化存储单元可达到非常小的重组电流,及电力损耗较小,且容易制造。
在本文一实施例中,描述了存储单元的阵列,其中多数电极构件构件及绝缘体构件在集成电路上组成一电极层。某些实施例里电极层的顶面大体上为一平面。多数对应的薄膜桥横跨电极构件里的绝缘体构件,构成了存储电极层上层表面的存储要素。电流通路由电极层的第一电极通过上层表面的一薄膜桥后,再流至电极层的第二电极,以此构成阵列里的一存储单元。
在此所描述的集成电路电极层下的电路,乃是利用广为人知的逻辑电路和存储器阵列电路技术,例如互补性氧化金属半导体(CMOS)技术。在其中一实施例中的绝缘元件,例如一晶体管,有一终端在电极对中至少一第二电极之下,以及一导体在阵列中存储单元的晶体管终端和第二电极间形成一通路。根据实施例,电极层下的电路包含了偏压线,例如共用源极导体以及多数绝缘元件。绝缘元件多数有一终端与多数偏压线中的一偏压线,还有第二终端,以及一导体延伸在阵列中相对应的存储单元电极层第二终端和第一电极之间。此外,多个字元线则提供于电极层下的电路系统。存储单元里的多个字元线,分别沿着阵列里各别的列(row)与绝缘元件耦接,因此字元线上的信号控制可以控制沿着每列存储单元,到多个偏压线中任一偏压线间的连接。于此所描述的一阵列实施例中,多个偏压线中的偏压线被安排与阵列中所相对应列的对相邻,此外,与该存储单元中相对应列的对耦接的多个绝缘元件中的两列绝缘元件,亦与多个位元线中的共享位元线耦接。
于此所述的一阵列实施例里,在电极层上的电路中包含多个位元线。而此述位元线位于电极层上方的实施例里,电极层中的作为存储单元第一电极的电极构件乃为共享的,因此单一电极构件为阵列中一行(column)的两存储单元提供了一第一电极。此外,在此所述的实施例中,多个位元线中的位元线乃被安排沿着相对应阵列中的行,而相对应行中的两相邻存储单元共享一接触结构以与该第一电极相接触。
一制造存储元件的方法亦被阐述。此方法包含形成一电极层于基材之上,而此基材含有以前端线制造所形成的电路。于此法中电极层有一上表面。电极层包含一第一和第二电极以及一绝缘构件介于第一和第二电极间,以用于每一相变化单元的形成。该第一和第二电极以及绝缘构件延伸至电极层的上表面,该绝缘构件有一宽度介于上表面的第一和第二电极之间,如上所述用以接触相变化存储单元结构。此法一包含于电极层上表面形成一存储材料桥,并横越绝缘构件,以形成每一存储单元。此桥包含有第一端和第二端的存储材料膜,并且以第一端和第一和第二电极相接触。此桥定义了第一和第二电极的电极间通路,并横越绝缘构件,而此绝缘构件以其宽度定义一通路的长度。于方法的实施例中,以形成一图案化传导层于该桥之上,以及形成一接触介于该第一和该图案化传导层之间来制造位于电极上方的存取结构。
制成方法的实施例中,电极层的制造包含下列的步骤:
形成一介电层于基材之上
形成一第一传导层于该介电层上方
蚀刻出第一传导层的图形,而该图形包含堆叠间曝露基材的区域,以及基材上方的堆叠间包含介电层和第一传导层的剩余部分,该堆叠有侧壁;
形成侧壁介电层于堆叠之上以及蚀刻侧壁介电层以于堆叠的侧壁上形成侧壁间隙壁;
形成第二传导层于堆叠间,侧壁间隙壁和堆叠间区域的上方;以及
以化学机械抛光或其他方法抛光第二传导层,以定义电极层,其中侧壁间隙壁会曝于上表面上,以作为绝缘构件之用,堆叠内的部分第一传导层会曝于上表面上,以作为第一电极之用,堆叠间的区域部分第二传导层会曝于上表面上,以作为第二电极之用。
制成方法的实施例中,存储材料桥的制造包含下列的步骤:
形成一存储材料层于电极层上表面上方;
形成一光阻材料层于该存储材料层上方;
以微影制造图案化光阻材料层以定义线条;
修整线条宽度以定义更狭窄的光阻材料线条于存储材料层之上;
蚀刻未被更狭窄光阻材料线条所保护的存储材料层,以形成存储材料线条;以及
图案化该存储材料线条以定义该桥。
于此所述用于相变存储器PCRAM存储单元中形成桥的方法,为了其他用途,可用于制造相当小的桥。除了相变化外的材料外,亦使用了如介电质,有机材料,半导体等,以提供具有相当小的桥结构纳米技术元件。
【附图说明】
图1说明一薄膜桥相变化存储元素的实施例。
图2说明如图1薄膜桥相变化存储元素的电流路径。
图3说明如图1薄膜桥相变化存储元素的活化区。
图4说明如图1薄膜桥相变化存储元素的尺寸。
图5说明一对相变化存储元素的结构,其中存取电路位于电极层之下,而位元线则于电极层之上。
图6显示出图5的布局或平面图。
图7为相变化存储元素所组成的存储阵列概略图。
图8为集成电路的区块图其中包含一薄膜融合相变化存储材料阵列以及其他电路。
图9为一基材剖面图,其中包含以前端线工艺所形成的存取电路,是按照用于制造以图5结构为基础的相变化存储元件的工艺制造的。
图10为一剖面图,显示形成图5结构其电极层的起始步骤。
图11A和图11B显示图10图案化结构的布局以及剖面图,以形成图5电极层结构中的电极叠。
图12显示一剖面图与图11B电极叠中绝缘体侧壁的形成步骤相对应。
图13显示一剖面图与图12结构上方传导材料层的形成步骤相对应。
图14显示一剖面图与图13结构中传导材料以及侧壁绝缘体的抛光步骤相对应。
图15显示一剖面图与图14结构上方相变化材料薄膜层以及保护盖层的形成步骤相对应。
图16A和图16B显示图15图案化的相变化材料薄膜层的布局以及剖面图,以于相变化材料上方形成光阻线条。
图17A和图17B显示于蚀刻完图16A和图16B的光阻线条以形成较窄的光阻线条后,图15图案化的相变化材料薄膜层的布局以及剖面图,以于相变化材料上方形成光阻线条。
图18A和图18B显示依据图17A和图17B光阻图形,蚀刻完相变化材料薄膜层后,相变化材料线条的布局以及剖面图。
图19A和图19B显示图18A和图18B图案化的相变化材料线条的布局以及剖面图,用以形成电极层上的相变化材料桥。
图20A和图20B显示依据图19A和图19B的图形,蚀刻完后,相变化材料桥的布局以及剖面图。
图21显示一剖面图与图20A和图20B结构上方介电填充层的形成步骤相对应,包含电极层和相变化材料桥。
图22A和图22B显示与图21结构中相变化材料桥相接触的介电填充层里的导电插塞(plug)形成后的布局以及剖面图。
图23显示一剖面图与图22A和图22B结构上方图案化传导层结构的形成步骤相对应.。
图24A和图24E图说明用以抛光电阻层的替代制造与图14的制造相对应。
图25A至图25B说明自行对准存储桥和以遮罩修整为基础的电极结构的制造步骤第一步。
图26A至图26B说明自行对准存储桥和以遮罩修整为基础的电极结构的制造步骤第二步。
图27A至图27B说明自行对准存储桥和以遮罩修整为基础的电极结构的制造步骤第三步。
图28A至图28B说明自行对准存储桥和以桥侧壁遮罩为基础的电极结构的制造步骤第一步。
图29A至图29B说明自行对准存储桥和以桥侧壁遮罩为基础的电极结构的制造步骤第二步。
图30A至图30B说明自行对准存储桥和以桥侧壁遮罩为基础的电极结构的制造步骤第三步。
图31A至图31B说明自行对准存储桥和以桥侧壁遮罩为基础的电极结构的制造步骤第四步。
图32A至图32B说明自行对准存储桥和以桥侧壁遮罩为基础的电极结构的制造步骤第五步。
图33说明自行对准存储桥和以桥侧壁遮罩为基础的电极结构的制造步骤第六步。
图34A至图34B说明以镶嵌法制造存储材料桥的步骤第一步。
图35A至图35B说明以镶嵌法制造存储材料桥的步骤第二步。
图36说明以镶嵌法制造存储材料桥的步骤第三步。
图37说明以镶嵌法制造存储材料桥的步骤第四步。
图38说明以镶嵌法制造存储材料桥的步骤第五步。
图39A和39B说明以镶嵌法制造存储材料桥的步骤第六步。
图40说明以另一替代的镶嵌法制造存储材料桥的步骤第一步。
图41A至图41B以另一替代的镶嵌法制造存储材料桥的步骤第二步。
图42A至图42B以另一替代的镶嵌法制造存储材料桥的步骤第三步。
图43A至图43B以另一替代的镶嵌法制造存储材料桥的步骤第四步。
图44A至图44B以另一替代的镶嵌法制造存储材料桥的步骤第五步。
图45以另一替代的镶嵌法制造存储材料桥的步骤第六步。
图46以另一替代的镶嵌法制造存储材料桥的步骤第七步。
图47说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第一步。
图48说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第二步。
图49说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第三步。
图50说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第四步。
图51说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第五步。
图52说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第六步。
图53说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第七步。
图54A至图54B说明以两端侧壁遮罩作法为基础,形成一材料窄桥的第八步。
图55以双镶嵌法形成于此所述存储元件电极层的第一步。
图56以双镶嵌法形成于此所述存储元件电极层的第二步。
图57以双镶嵌法形成于此所述存储元件电极层的第三步。
图58以双镶嵌法形成于此所述存储元件电极层的第四步。
图59以双镶嵌法形成于此所述存储元件电极层的第五步。
图60以双镶嵌法形成于此所述存储元件电极层的第六步。
图61以双镶嵌法形成于此所述存储元件电极层的第七步。
图62以双镶嵌法形成于此所述存储元件电极层的第八步。
图63以双镶嵌法形成于此所述存储元件电极层的第九步。
图64以双镶嵌法形成于此所述存储元件电极层的第十步。
图65以双镶嵌法形成于此所述存储元件电极层的第十一步。
图66提供图65的另一替代图。
图67说明前端线制造第一步,以形成具有于此所述的存储结构完成的自我对准接触。
图68说明前端线制造第二步,以形成具有于此所述的存储结构完成的自我对准接触。
图69说明前端线制造第三步,以形成具有于此所述的存储结构完成的自我对准接触。
图70说明前端线制造第四步,以形成具有于此所述的存储结构完成的自我对准接触。
图71说明前端线制造第五步,以形成具有于此所述的存储结构完成的自我对准接触。
图72显示图71结构的存储元件其阵列结构。
【主要元件符号说明】
10存储器单元            11存储器材料桥
12第一电极              13第二电极
14绝缘构件              15电流路径
12a、13a及14a上表面
16活化通道              20p型基材
23、24多晶硅字元线      26n型终端
25、27n型终端           23、24多晶硅字元线
28源极线                29、30插塞结构
31电极层                32、33、34电极构件
35a、35b篱芭            36、37薄膜桥
38钨插塞                39基底
40图案化导电层          41、42金属位元线
50、51、52、53存取晶体管
60存储阵列              61列解码器
63行解码器              65总线
66区块                  68偏压排列提供电压
67数据总线              69偏压排列状态机器
72数据输出线            74、75集成电路
71数据输入线            77数据输入线
99结构                  106源极线
103、104、105掺杂区域   107、111多晶硅化物
108硅化金属罩盖         109介电层
110、112、113、114、240、241、242插塞
117、118字元线多晶硅化物
120介电层                    133、134侧壁
121导电电极层                130、131、132电极堆叠
140、141、142、143介电侧壁
150第二电极材料层            160、161、162电极构件
163、164绝缘构件             170薄膜层
171保护罩盖                  180光阻层
180a、180b、200a、200b带
190光阻线条
190a、190b光阻线条           210、211光阻层
210a、210b、211a、211b、212a、212b光阻结构
220a、220b、221a、221b、222a、222b单元结构
225、226、227蚀刻沟槽
215第一电极构件
216、404、405第二电极构件
217第三电极构件              218存储器材料桥
220结构                      230介电填充层
250图案化导电层              261电极材料层
260填充层                    271填充层
270、272顶面
290、291、292毛边            300、301表面
400电极层                    401底面
406存储器材料层              407保护罩盖层
408图案化光阻层              402、403绝缘篱芭
409蚀刻遮罩                  420、421绝缘构件
430图案                  436存储材料
437盖层                  438侧壁结构
440介电填充层            441介电充物
452遮罩结构              453牺牲桥
454侧壁结构              455沟槽
460存储器材料层          464介电充物
500介电层                501盖层
502光阻                  503沟槽
506突出                  507侧壁
508带                    512介电层
514第一电极              515、516第二电极
511、513存储材料桥       520遮罩
600基材                  601材料层
602材料牺牲层            603蚀刻遮罩
604牺牲层                605壁架
606侧壁材料              607侧壁
608末端                  609部分层
610表面                  651材料层
652图1案化光阻层         656、657、658沟槽
659图2案化光阻层         662、663沟槽
664层                    665、666、667电极结构
668存储器材料层          669保护罩盖层
670、671遮罩             672、673存储器材料桥
674、675绝缘构件         676导电插塞
677位元线                801-806传导线
807-813掺杂区            820填充层
821、822源极线
823、824、825、826、827插塞
831、832源极线            833-837插塞
【实施方式】
如图1到图72详细说明了薄膜融合相变化存储单元,此存储单元的阵列及其制成的方法。
图1说明了存储单元10的基本结构,包含了由第一电极12,第二电极13,以及于两电极间的绝缘构件14所组成的电极层而于电极层上有一存储材料桥11。此外于第一和第二电极12,13的上方有一上表面12a和13a,同样地绝缘构件14亦有一上表面14a。上表面12a,13a,和14a定义了电极层中一个大致平坦的上表面结构。由于存储材料桥11平躺于此电极层的平坦上表面结构上,因此于第一电极和桥11之间以及第二电极13和桥11之间与此桥11底端形成接触。
图2为存储单元结构第一电极12,桥11,和第二电极13间的电流路径15。为了控制存储单元的操作,可以不同的型态与第一电极12和第二电极13相接触以完成电路系统存取,以此可编程设置桥11,并利用存储材料的逆转,使之可留于两固相中的一相。举例而言,以硫氧化物为基础相变化存储材料的使用,存储单元可以安装成高电阻态和低电阻态。而高电阻态中,至少有部分通电流路径中的桥为非结晶态,而低电阻态里,大部分于电流路径中的桥接为结晶态。
图3显示了桥11中的活化通道16,活化通道为一区域,在此区域中材料被诱发改变于至少两相之间。因此为了减小诱发相变化所需的电流强度,活化通道16可以被制造的很小。
图4显示出存储单元10中重要的维。活化通道长度L(x-dimension)由第一电极12和第二电极13间的绝缘构件14(于图中标示为通道介电质,channel dielectric)决定。于存储单元的实施例中,长度L可以通过控制绝缘构件14的宽度来决定。而于另一实施例中,利用薄膜沉积技术,可以在电极堆叠侧边形成一薄侧壁介电质,进而建立绝缘构件14的宽度。因此存储单元的实施例中的通道长度L小于100nm,而另一实施例的通道长度L为40nm或者更小,甚至于其他实施例中亦有小于20nm者。因此可以根据所需的不同,利用薄膜沉积技术,如原子层沉积等,制造出小于20nm的通道长度L。
同样地,桥的厚度T(y-dimension)于存储单元中实施例中,亦可以非常小。可以在第一电极12上表面,绝缘构件14以及第二电极13上利用薄膜沉积技术建构出桥的厚度,因此存储单元实施例中桥的厚度T大约50nm或更小,而其它实施例中桥的厚度约20nm或更小,更甚的是亦有约10nm或小于10nm的桥的厚度。因此可以根据所需的不同,利用薄膜沉积技术,如原子层沉积等,制造出小于10nm的桥的厚度T,只要此厚度足以表现出其存储元素性质的目的,并且于提供电流或电压于第一和第二电极之间,至少有两可逆固相。
如图4,桥的宽度W(Z-dimension)亦是非常的小。此桥宽W被实现于较佳实施例中,因此其宽度可小于100nm,在部分实施例中其桥宽W大约为40nm或更小。
存储单元实施例中,包含相变化为基础的存储材料,有硫氧化物或其他材料以作为桥11。硫属物(chalcogens)包含了氧(O)硫(S)硒(Se)碲(Te),为周期表上第六族的元素。硫氧化物主要由有带有较多正电或自由基的硫属物化合物组成。硫氧化物合金包含硫氧化物合其它金属,如过渡金属的组合。硫氧化物合金通常含有一个或多个周期表上第六行的元素如锗(Ge)、锡(Sn),且通常亦含有锑(Sb)、镓(Ga)、铟(In)、银(Ag)等一个或多个的组合。许多于技术文献中所描写的相变化为基础存储材料,含有镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)及碲/锗/锑/硫(Te/Ge/Sb/S)的合金。于锗/锑/碲(Ge/Sb/Te)合金一族中,广泛的合金组成乃切实可行的,此组成可以TeaGebSb100-(a+b)表示。一研究人员曾描述于最有用的合金中,沉积材料里所含碲(Te)的平均浓度远低于70%,典型地低于60%,一般而言约在23%至58%的范围内,最好是在48%至58%之间。锗(Ge)浓度约高于5%,其范围由低至8%,高至30%,但一般仍低于50%。而最佳的锗(Ge)浓度范围为8%至40%。剩余的基本组成元素为锑(Sb)。而上述的百分比乃原子百分比,以100%的组成元素的原子来计(见Ovshinsky专利号‘112,第10到11段)。其它曾被另一位研究人员所评估的特殊合金包含Ge2Sb2Te5、GeSb2Te4及GeSb4Te7(见Noboru Yamada于1997年发表于SPIE,第3109期28至37页期刊,“高数据率纪录锗锑碲相变化光盘的潜力(Potential of Ge-Sb-Te Phase-Change OpticalDisks for High-Data-Rate Recording)”)。通常过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)及铂(Pt)及其混合物或其合金,可与锗/锑/碲(Ge/Sb/Te)相结合以形成具有可编程电阻性质的相变化合金。Ocshinsky专利号‘112,第11到13段中提供了一些有用的存储材料相关的例子,在此并入参考。
相变化合金能够在单元间的活化通道区内,依其局部的顺序,在第一种结构态,通常材料为非结晶形固相,及第二结构态,材料为结晶固态中转换。这些合金至少为双定态。非结晶态用以意指与单晶相比较无次序或混乱的结构,通常可查测的方法如,比结晶相有较高电阻。结晶态用以意指与非结晶相相比较有次序或规则的结构,通常可查测的方法如,比非结晶相有较低电阻。典型而言,相变化材料可以于局部次序的不同查测态间,由完全的非结晶相及完全结晶相之间以电相互转换的。其它为结晶和非结晶间的变化所影响的材料特性,包含原子次序,自由电子密度,及活化能。此材料亦可于不同的固相之间转换至两者或多者的混合态,提供了一个灰色地带于完全结晶或非晶相之间。因此,电性亦会随的改变。
利用提供电脉冲,相变化合金可以于一相转至另一相。一般而言,一较短及较高振幅的脉冲倾向将相变化材料转换为非结晶态,一较长较低振幅的脉冲倾向将相变化材料转换为结晶态。一较短,较高振幅的脉冲,其能量够高足够把结晶间的键节打破,并且够短以避免原子在重新进入结晶态。适当的脉冲轮廓可以被决定,在不过度的实验下,特别是适用于相变化合金。于下段揭示中,相变化材料指的是GST,而其他相变化材料亦可被使用。于此一用于相变存储器(PCRAM)的有用材料为Ge2Sb2Te5
图5描述了一相变存储器单元结构,此单元于半导体基底20上形成。绝缘结构例如浅沟槽隔离STI(未标出)介电质,绝缘了存储单元存取晶体管列中之成对。存取晶体管乃以n形终端26形成,其作用如同一般的源极区,而n型终端25和27于p型基材20为漏极区。多晶硅字元线23和24形成了存取晶体管的栅极,介电质填充层(未显示)则于多晶硅字元线上形成,此层为图案化和传导结构,包含了源极线28和插塞结构29和30的形成。传导物质可以为钨或其他材料,以及合适的插塞和线结构的组成。共用源极线28与源极区26相接触,以沿着阵列的列作为共用源极线。插塞结构29和30分别与漏极终端的25和26相接触。而填充层(未显示),共用源极线28及插塞结构29和30一般皆有平坦上表面,适合用以形成一电极层31。
电极层31包含有电极构件32、33和34,并利用以篱芭35a、35b和基底39形成的绝缘构件,分隔每一个电极,而35a和35b以如下述的侧壁过程形成。基底39于结构的实施例中,可比35a和35b厚,并把电极构件33由共用源极线28分开。以基底为例,当篱芭相当狭窄时,其可于80到140nm之间以减小电极构件33和共用源极线28间的电容耦合。如实施例的图示,篱芭35a,35b由电极构件32,34侧壁上的薄膜介电材料组成,而电极层31表面的厚度乃决定于侧壁上薄膜的厚度。
一存储材料的薄膜桥36,如GST,横躺于电极层31上并横越过篱芭35a的一侧,构成了第一个存储单元。另一存储材料的薄膜桥37,如GST,横躺于电极层31上并横越过篱芭35b的一侧,构成了第二个存储单元。
一介电填充层(未标示)则横躺于薄膜桥36,37之上。此介电填充层由二氧化硅,聚亚醯胺,氮化硅或其他介电充物所组成。于实施例中,填充层通常由较佳的电热绝缘体所构成,以提供桥有良好的电热隔绝作用。钨插塞38则与电极构件33相接。一图案化传导层40乃由金属或其他传导物质所组成,并含有矩阵结构中的位元线,更横躺于介电填充层之上,与薄膜桥36和37相对应,与插塞38相接以构成存储单元的存取。
图6说明了图5半导体基底20上方结构的平面图。因此字元线23和24沿着那些存储单元中的阵列,大体上平行于共用源极线28,插塞29,30与半导体基底上的存取晶体管终端及电极构件32,34的底面相接触,存储材料薄膜桥36,37则横躺于电极构件32,33,34以及分隔电极构件的绝缘篱芭35a,35b之上。插塞38则与桥36,37间的电极构件33,还有图案化传导层40的金属位元线41(图6的空心框处)底面相接。金属位元线42(非透明)亦图示于图6中以强调结构的阵列布局。
于操作时,利用施以控制信号至字元线23,可以完成与桥36相对应存储单元的存取,并经由终端25,插塞29,和电极构件32,至薄膜桥36,与共用源极线28耦接。利用接触插塞38,电极构件33可与图案化传导层40的字元线耦接。同样地,利用施以控制信号至字元线24,可以完成与桥37相对应存储单元的存取。
有相当广泛且多样的材料可以于图5和图6中的结构所应用,例如,铜的金属化。其他类型的金属化,包含有铝、钛、氮化物、钨等为主的材料,以及非金属传导材料,例如掺杂的多晶硅化物等亦可被使用。于实施例中的电极材料以氮化钛(TiN)或氮化钽(TaN)较佳,但亦可为氮化铝钛(TiAlN)或氮化铝钽(TiAlN),甚或是于钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)等族中,选出一个或多个元素及其合金。电极间的篱芭35a,35b可为二氧化硅,氮氧化硅,氮化硅,氧化铝(Al2O3)或低钾的介电质。同样地电极间绝缘层亦可由选自硅(Si)、钛(Ti)、铝(Al)、钽(Ta)、氮(N)、氧(O)、碳(C)族中,一个或多个元素所组成。
图7为存储阵列的概要图示,可参照图5及图6。因此,图7的元件符号与图5和图6相对应,而图7的阵列结构亦可以由其它单元结构施行。由概要图示图7,可知共用源极线,字元线23和24于Y方向平行,位元线41和42则平行于X方向。因此,在区块45的Y-解码器及字元线的驱动程序会与字元线23,24耦接。于区块46的X-解码器及感测放大器装置会与位元线41,42耦接。共用源极线28则与存取晶体管50,51,52,53的源极终端耦接。存取存储器50的栅极会与字元线23耦接。存取存储器51的栅极则与字元线24耦接,存取存储器的栅极52则与字元线23耦接,存取存储器53的栅极则与字元线24耦接。存取存储器50的漏极则桥36的电极构件32耦接,进而与电极构件34耦接。同样地,存取存储器51的漏极则桥36的电极构件33耦接,进而与电极构件34耦接。电极构件34则与位元线41耦接。为了图示的目的,电极构件34则图示于与位元线41分开的区域。于其他的实施例中,则可以领会分隔的电极成员可以于分开的存储单元桥所使用。存取晶体管52,53与相对应存储单元的线42耦接。共用源极线28则共用于存储单元的两列,在图示中每一列皆以Y方向排列。同样地,电极构件34则被阵列中一行的两存储单元所共用,在图示中每一行皆以X方向排列。
根据实施例,图8则为一集成电路的简化方块图。集成电路74包含了于半导体基底上,以薄膜相变化存储单元完成的存储阵列60。列解码器与多数字元线62耦接,并沿着存储阵列60的列排列。一行解码器63则与沿着存储阵列60的行排列的多数位元线64耦接,以由阵列60中的多栅极存储单元读取及可编程数据。
位址则被提供于总线65,到行解码器63及列解码器61。区块66中的感测放大器及数据输入结构,则以数据总线与行解码器63耦接。数据则通过数据输入线77从集成电路75上的输入输出端口,或由集成电路75其它数据来源的内部或外部,提供至区块66中的数据输入结构。于实施例中,其他的电路亦被包含于集成电路,例如一般目的处理器,或特殊目的应用的电路,或者提供系统及成晶片功能的模组组合,并以薄膜融合相变化存储单元阵列支持。数据则通过数据输出线72由区块66中的感测放大器传输到集成电路75上的输入输出端口,或到集成电路75其它数据终点内部或外部。
于此例中,一控制器利用偏压排列状态机器69,控制偏压排列提供电压68的应用,例如读、可编程、抹除、抹除确认、可编程确认电压。如先前技术,一控制器可以特殊目的的逻辑电路被实现。于另一实施例中,控制器可由一般目的处理器所构成,而此处理器可于同样用以执行电脑程序以控制元件操作的集成电路上完成。而于其他实施例中,特殊目的逻辑电路的组合以及一般目的的处理器可被用于控制器的实现。
图9为前端线制造后的结构99,形成与图7中字元线、源极线和阵列中存取晶体管相对应的标准互补金属氧化物导体(CMOS)的组成。于图9中,源极线106横躺于半导体基底中的掺杂区103,其中掺杂区103与图左方第一存取晶体管和图右方第二存取晶体管的源极终端相对应。于此实施例中,源极线106延伸至结构99的上表面,然而,在其他实施例中源极线并不一定是如此延伸直至表面的。掺杂区104与第一存取晶体管的漏极终端相对应。字元线包含有多晶硅化物107以及金属硅化物盖108,其功能就像第一存取晶体管的栅极。介电层109横躺于多晶硅化物107以及金属硅化物盖108之上。插塞110与掺杂区104相接触,并提供一传导路径至结构99的表面,以能跟下述的存储单元电极相接触。掺杂区105提供了第二存取晶体管的漏极终端,包含多晶硅线111以及金属硅化物盖(未标示)的字元线,其功能如第二晶体管的栅极一般。插塞112与掺杂区105相接触,并提供一传导路径至结构99的表面,以能跟下述的存储单元电极相接触。绝缘槽101和102由相邻的双晶体管结构,分隔出与插塞110,112相接的一双晶体管结构。图左中标示出字元线多晶硅化物117和插塞114,图右则标出字元线多晶硅化物118和插塞113。图9的结构99提供了形成存储单元组成的基材,包含了第一和第二电极以及存储材料桥,将详述于下。
图10说明了下一阶段的步骤,其中由氮化硅(SiN)或其他材料所组成的薄介电层120,在结构99的表面形成,而传导电极材料,如氮化钛TiN,则形成于介电层120之上。
图11A和11B阐明了下一阶段的步骤,其中传导电极层121以及介电层120被图案化,以定义结构99表面的电极堆叠130、131和132。于实施例中,以遮罩微影术定义电极的堆叠,以产生一图案化的光阻层,随后为规格的量测以及如先前技术的确认步骤,再加以氮化钛TiN、氮化硅SiN蚀刻以生成121、120层,而此堆叠有侧壁133和134。
图12为下一阶段的步骤,利用形成与堆叠和堆叠侧壁区块一致的薄膜介电层(未显示),进而以非等向性蚀刻此薄膜介电质,使之由堆叠和堆叠表面间的区域移除,但仍表留在侧壁之上,进而于堆叠130、131、132侧壁之上形成介电侧壁140、141、142、143。实施例的过程中,用以形成侧壁140、141、142、143的材料包含氮化硅,或其他介电材料如二氧化硅、氮氧化硅、氧化铝及其类似者等。
图13说明下一阶段的步骤,其中第二电极材料层150形成于堆叠130、131、132以及侧壁140、141、142、143之上。电极材料层150可由氮化钛或其他合适的传导物如氮化钽、铝合金、铜合金、掺杂的多晶硅等所组成。
图14说明下一阶段的步骤,其中第二电极材料层150,侧壁140、141、142、143,和堆叠130、131、132被蚀刻和平坦化,以定义结构99所提供的基材上的电极层。抛光的实施例步骤,包含一化学机械抛光过程,并之后进行现有技术中的擦拭清洁及液体且或气体清洁步骤。电极层包含有电极构件160、161、162及其间的绝缘构件163、164。实施例中的电极层大体上为一平坦上表面。而于实施例的中,绝缘构件163、164由部分结构所组成,其延伸于电极构件161之下,并将它由源极线中隔绝出。其它范例的结构,则可以用不同的材料做为电极构件和绝缘构件。
图15阐明下一阶段的步骤,其中相变化存储材料的薄膜层170形成于一电极层的平坦上表面上。存储材料于250℃以非瞄准式喷镀法沉积,造成以Ge2Sb2Te5为相变化存储材料时,薄膜的厚度约为60nm或更小。实施例中所包含喷渡整个晶圆直至平坦表面上厚度为40nm。于部分实施例中薄膜层170的厚度为100nm并以40nm为佳或更少。于存储元件的实施例中薄膜层170的厚度为小于20nm如10nm。于形成薄膜层170之后,则形成一保护盖层171,此保护盖171层由一低温沉积二氧化硅或其他介电材料形成于薄膜层170之上,保护盖层171较佳为良好的电绝缘体及热绝缘体,以及避免存储材料曝露于下述步骤,如可能损坏材料的光阻剥除步骤。此制造牵涉到形成低温线性的介电质的过程,如氮化硅层、氧化硅层,需使用低于200℃的温度。利用离子辅助化学气相沉积(PECVD)来提供二氧化硅为一较合适的过程,在形成保护盖层171之后,填充于存储料上的介电质可以以高温步骤完成,如密度等离子化学气相沉积(HDP CVD)。
图16A和16B阐明下一阶段的步骤,其中利用遮罩微影术形成及图案化一光阻层180,以定义薄膜层170上的带状180a、180b和保护盖层171。如图16A所见,绝缘构件163、164曝于光阻线条180a、180b之间。根据所用的微影制造,光阻线条需尽可能的窄小,例如带状的宽度与微影过程所使用的最小特征尺寸F相等,在现今遮罩微影制造中,最小特征尺寸依序可为0.2微米(200纳米),0.14微米或0.09微米。明显地,在较先进的微影制造中,制造的实施例则可以被采用以符合较狭窄的最小特征尺寸。
图17A和17B阐明下一阶段的步骤,其中图16的光阻线条180a、180b被修整以形成更窄的光阻线条190a、190b。如图17B所示,修整过的光阻线条190比图16B的光阻线条180更薄。于一实施例中,利用反应离子刻蚀或其他方法的等向性蚀刻来修整光阻线条,以蚀刻修整光阻线条至更为狭窄的线宽。更狭小光阻线条190a、190b的实施例,为小于100nm宽度。于其他实施例中,更狭小光阻线条190a、190b的线宽约为40nm或更小。通过氧化物等离子体,光阻修整亦可用于等向性蚀刻,在最小特征尺寸0.09微米(90纳米)的微影过程环境下,修剪其宽度及厚度低至约40nm。另外一硬遮罩层,如氮化硅、二氧化硅的低温沉积层可放于光阻图案的底部,以避免于光阻剥除过程中,蚀刻损坏存储材料。
如图18A和17B说明下一阶段的制造,其中较狭小的光阻线条190a和190b用于蚀刻遮罩,而无论有无保护盖层201,存储材料薄膜层200以微影蚀刻定义出存储材料的带状200a、200b。如图所示,带状200a、200b横跨过绝比构件163、164以及电极层中的电极构件。于存储材料制造的实施例中,包含了一GST硫属化合物为基础的材料,并可被如以氯为主(chlorine-based)或氟为主(fluorine-based)等反应离子蚀刻过程蚀刻。
图19A和19B说明下一阶段的制造,其中形成另一光阻层210、211及图形化以定义光阻结构210a、210b、211a、211b、212a、212b。对应于成对存储单元的单元结构如下所述。单元结构较宽于存储材料的带状200a、200b,这是由于在制造过程中,其宽度等同于微影制造可达的宽度,例如没有修整的遮罩式微影制造。因此,在一些实施例中,宽度等同于微影制造中用以形成层的最小特征尺寸F。
图20A和20B说明下一阶段的制造,利用蚀刻沟槽225、226至结构99中的绝缘介电结构,以及单元里与字元线正交的行间的沟槽227,并以光阻结构210a、210b、211a、211b、212a、212b作为蚀刻遮罩来定义单元结构220a、220b、221a、221b、222a、222b。单元结构220a包含了第一电极构件215、第二电极构件216、第三电极构件217。绝缘构件163将第一电极构件215由第二电极构件216分开,绝缘构件164将第一电极构件215由第二电极构件217分开。存储材料桥218横于电极构件215、216、217以及绝缘构件163、164之上,以于结构220上建构两存储单元。
图21说明下一阶段的步骤,其中一平坦上表面的介电填充层230于电极结构上形成,并有缝隙和沟槽充斥于其间。于一制造的实施例中,以高密度等离子体(HDP)化学气相沉积(CVD)并接以化学机械抛光和清洁以形成填充层230。一介电充物可能含有二氧化硅、氮化硅以及其他绝缘物质,并以有良好的电热绝缘性质者为佳。
于部分实施例中,除了或以替代介电层之外,提供了一结构作为桥的热绝缘用。于其中一例,在提供介电充物前,利用提供一热绝缘材质的盖层于桥218之上,亦可于电极层之上,以形成热绝缘结构。热绝缘层代表性的材料包含了硅、碳、氧、氟、氢等元素相结合所形成的材料。而用于热绝缘盖层的候选材料可有二氧化硅、硅碳氧化物(SICOH)、聚醯胺及碳氟聚合物。而于其他例子中,热绝缘盖层的候选材料可有氟化二氧化硅(fluorinated SiO2)、硅酸盐类(silsesquioxane)、聚亚芳香醚(Polyarylene ether)、聚对二甲苯(Parylene)、氟聚合物(fluoro-polymer)、氟化非晶硅碳(fluorinated amorphous carbon)、类钻碳(diamond likecarbon)、中孔径硅土、多孔倍半硅氧烷、多孔聚亚醯胺及多孔聚亚芳香醚。其它实施例中,热绝缘结构包含了于介电充物中,在桥218之上形成气充空隙,以形成热绝缘结构。单一层或多层的组合可以提供电热绝缘。
图22A和22B说明下一阶段的制造,经由存储材料和填充物,在填充层230到电极材料间蚀刻出孔洞(未显示)。此蚀刻的步骤可为填充物和存储材料的单一步非等向性蚀刻,或者两步的步骤。先以第一次蚀刻化学第一次蚀刻填充物,再由第二次的蚀刻化学蚀刻存储材料。为了电极层上电路间的电子传导,在形成孔洞之后,以钨或其他传导金属填充于其间,形成插塞240、241、242,以与电极结构间第一电极构件(如构件215)相接触。于制造的实施例中,孔洞沿着扩散障碍层且/或吸附层排列,如现有技术,并以钨或其他合适的传导金属填充于其间。接以利用化学机械抛光和清洁平坦化此结构。最后施以「洁净(clean up)」蚀刻,使最后的结构洁净。
图23说明下一阶段的步骤,一图案化传导层250形成于填充层之上与插塞相接,提供位元线以及其他存储元件的传导物,并产生如图5所描述的结构。于制造实施例中,一铜合金镶嵌金属化过程用于图案化传导层形成,其中以沉积氟硅酸玻璃(FSG)形成传导层于曝露表面之上,并形成所需的光阻图案。利用蚀刻以移除曝露的氟硅酸玻璃,接着于图案中沉积内衬与晶种层,再以铜电镀填充图案,在电镀之后,提供一回火韧化步骤,并接以抛光的过程。于其他实施例中可用标准铜铝制造或如其他现有技术中的金属化过程。
图24A到E提供一替代的步骤,利用抛光图13的结构以产生图14的结构。如图24A所示,图13的结构被一填充层260所覆盖,如光阻或多晶硅化物,亦覆住了第二电极材料层150。图24A亦显示了周边电路于存储阵列外制造的效应。尤其是第一电极材料层261与周边电路上的结构侧壁一起覆于周边电路之上。同样地,填充层260则横于第一电极材料层261之上。
图24B说明下一阶段的步骤,利用化学机械抛光或其他方法蚀刻及平坦化填充层260直到第二电极材料层150之上层270、272横越阵列以及周边电路,使填充层271留于第二电极材料层150的突出部分间。
图24C说明下一阶段的步骤,其中第二电极层(如氮化钛)以选择性非等向性蚀刻回蚀至约所需的电极层表面高度,并留下填填充构件271以及电极材料毛边(burr)于填填充构件的边缘以及绝缘构件之上。接着如图24D所示,选择性蚀刻填充构件,并留下毛边290,291,292于第二电极材料内。
图24E说明了制造的最后步骤,其中以化学机械抛光步骤平坦化结构,分别于阵列区内与周边区域内留下一大体上平坦的表面300以及301,如图14的结构。图14所标示的元件符号等同于图24E相似的结构,不再覆述。
形成电极结构和存储材料桥于图25A、B至图26A、B中说明,而另一可选择的技术则参照图20A至B并涉及图16A到B。第二十五B图中的结构包含了一前端线存取电路组成,其中包含有半导体基底内的漏极区104、105,共用源极区103,横于通道区上的字元线106、107,与共用源极区103相接的金属源极线111,以及延伸于漏极终端104、105和如上所述的电极层内的存储单元第二电极间的接触插塞110、112。根据所示的制造,图案化电极于电极层内,以及于自行对准制造的过程,图案化存储材料桥。因此于准备图25A和25B过程中,如相关于图14或其他所述,电极层亦会形成。于此阶段的电极层含有第一电极构件400,此电极构件400沿着垂直于页面的基材延伸于带内,而页面乃分布于绝缘构件401底部,并介于绝缘篱籓402、403之间。此阶段的电极层亦含有两第二电极构件402、403,沿着垂直于页面的基材延伸于平行带内,而页面乃于分隔第一第二电极构件的绝缘篱籓402、403之外。于形成电极层之后,即产生一层存储材料406以及一保护盖层407,如图15的讨论。接着,如所示,一层光阻408沉积并图案化以定义两存储单元组的图形(图25A)其中包含由构件400所形成的第一电极于中央,以及由构件404所形成的一第二电极于左方,以及由构件405所形成的一第二电极于右方。利用图25A所示的图案,蚀刻盖层407存储材料层408以及电极层以定义堆叠,其中电极层404、400、405以及存储材料406的剩余部分会对准。
如图26A与B所示的下一步,提供一光阻修整制造,其中以同向性蚀刻蚀刻图25A的光阻408,以形成一更狭窄的蚀刻遮罩409于存储材料层和保护盖层407之上。
如图27A到B所示的下一步,按照更狭窄的蚀刻遮罩409,蚀刻盖层407以及存储材料层406。进而剥除光阻,留下一存储材料的窄桥,并具有次微影宽度,以及与电极构件400、404、405自行对准。
图25A、B至图27A、B的步骤,可应用于制造自行对准的狭线结构,如于其他正文所述。
另一可选择的方法,自行对准及次微影桥技术可以经由如图28A、B至图33实现。图28A和28B阐明了制造的第一步骤,并如图25A、25B中所示的步骤。由于皆使用相同的元件符号,因而不在覆述其组成。于图28A和28B中,扩展透视图以显示存储单元对间的绝缘构件420、421,并显示光阻内的图形408的编号。因此,如所见一般,利用微影制造定义电极层上存储材料桥的位置,并图案化光阻层。
如图27A到B所示的下一步,利用等向性蚀刻修整光阻图形408,使的形成更为狭窄的图形403。接着,蚀刻存储材料层406和盖层407,并以图形403所定义的狭窄蚀刻遮罩保护,并剥除光阻,留下如图30A、B所示的结构。
如图30A、B所示,一窄桥包含存储材料436的堆叠,置于第一电极构件400上方的盖层437,以及左方的第二电极构件402,还有右方的第二电极构件405。桥则延伸过绝缘构件404和403。
如图31A到B所示的下一步,利用沉积一材料层,如氮化硅于结构之上,再施以非等向性蚀刻于该层,最后留下一侧壁结构438,形成于存储材料436以及盖层437之上。存储材料436与侧壁438的堆叠,再与盖层437的组合会形成新的电极层的蚀刻遮罩,较桥宽并与其自行对准。
如图32A到B所示,利用侧壁蚀刻遮罩,以蚀刻电极层,移除材料下至介电填充层440,并为与狭窄的存储材料桥和绝缘构件403、404自行对准的电极层留下电极结构。
如图33所示,介电充物441被用于结构之上,其中于电极结构和存储材料桥之间有沟槽充填。此结构已可用于形成孔洞和插塞的制造,以和电极层接触,并作金属化的用。
图34A到B至图46说明了另一替代的制造,用以于电极层上完成存储材料桥,以镶嵌技术为基础,可避免存储材料曝于光阻或光阻剥除过程之下。第一个镶嵌技术步骤始于图34A到B。图34A到B显示出图14的结构包含了一前端线结构(标示为103-107,110-112,420,421)以及如上所述,沿着垂直于页面的基材,延伸于带内的电极层,其中包含第一电极构件400、左方的第二电极构件404、右方的第二电极构件405。根据镶嵌技术的第一实施例,介电层500,如二氧化硅,形成于电极层之上,而盖层501,如氮化硅,则覆于层500上方。曝露盖层501的表面,并横越绝缘篱芭403、403,提供并图形化光阻502,以定义层500、501内所需蚀刻的沟槽位置503。
于图35A到B所示的下一步,蚀刻层500、501,并剥除光阻,留下沟槽504、505于层500及501内,并延伸至电极层表面。
接着如图36所示,以选择蚀刻介电层500的方式蚀刻图35B的结构,在介电层500的侧壁507上,留下盖层501的突出506。二氧化硅层500与氮化硅层的选择性蚀刻可浸泡于稀释或缓冲溶液中,例如氢氟酸(HF)。接着,如图37,存储材料层沉积于结构之上,留下带状508于沟槽底部之内,层509于盖层501之上。由于突出506的缘故,存储材料层并不会形成于侧壁507之上。
于下段步骤中,部分509于盖层501之上,而盖层501则被移除,而沟槽则以介电质填充,以覆盖存储材料的带状507,并且平坦化结构,以形成介电层512,如图38所示。图39A和39B图则说明下一步骤,其中提供光阻于介电层512之上并图形化以定义第一电极514,第二电极515、516,和存储材料桥511、513的布局。依据光阻遮罩520的图形,蚀刻介电层512、存储材料层以及电极金属层直至电层420的基底。随后的步骤乃用以填充电极周边所形成的沟槽,与第一电极514产生接触,并提供位元线于结构之上,如图21-23的制造。
图40说明一替代的镶嵌技术的起始步骤,以形成存储材料桥。此制造始于前端线结构(标示为103-107、110、112、420、421)以及电极层形成之后。其中包含第一电极构件400、左方第二电极构件404以及右方第二电极构件405,如详述于前,沿着垂直于页面的基材延伸于带内。此替代的技术,可牺牲的多晶硅层或其他材料层450则沉积于电极层之上。
如图41A、B,提供并图形化一光阻层以定义遮罩451,其位于电极结构位置之上,并由电极构件400、404、405形成。利用等向性蚀刻法蚀刻光阻层,以形成较狭窄的遮罩结构452,如图42A、B所示。再利用较狭窄的遮罩结构452为蚀刻遮罩,在电极层上定义牺牲材料的更狭窄牺牲桥453,如图43A、B所示。
然后提供侧壁结构454于牺牲桥453之上,其作用有如电极层内电极结构的蚀刻遮罩,其中包含电极构件400、404、405,其中有绝缘构件402、403。
图44A、B显示出以牺牲桥453及侧壁454为蚀刻遮罩蚀刻电极的结果,造成沟槽455下至介电充物440,以及电极结构绝缘。蚀刻之后,牺牲材料桥453被移除,留下侧壁结构454并形成存储材料层460,覆盖侧壁结构454并位于沟槽455内,如图45所示。
如图46所示,完成的结构以抛光方式移除层460之上部,留下部分461于电极结构之上,以及部分462于沟槽455内。提供并平坦化介电充物464,以形成如图46的结构,以用于形成如上所述的孔洞、接触插塞、以及金属化之用。
图47至图54A、B提供另一替代的技术,可做为基材上的材料狭线,以用于制造电极层上的存储材料桥,如于此所述。如图图47所示,此制造首先提供有材料层601的基材600,例如上述的存储材料。一保护盖层可包含于层601。材料牺牲层602,如二氧化硅、氮化硅、多晶硅化物或其他相似物则形成于层601之上。提供并定义光阻层,以形成一蚀刻遮罩603于牺牲层602之上。如上述的制造存储材料桥实施例,蚀刻遮罩603可以垂直于页面的宽度定义,此页面等同于电极上桥材料的长度。蚀刻遮罩603用于蚀刻牺牲层602之时,剥除后则形成如图48的结构,其中层601含有牺牲层604,并以蚀刻遮罩603定义其图并具有一壁架(ledge)605。
图49显示了下一步骤,其中侧壁材料层606,如氮化硅、二氧化硅或多晶硅化物,形成于已图形化的牺牲层604上方。接着,如图50所示,以非等向性蚀刻法蚀刻侧壁材料606,并选择性的生成侧壁607。可利用同于侧壁蚀刻的步骤,或使用选择用于层601及盖层的曝于蚀刻化学的蚀刻法来蚀刻层601,若有的话,停于基材600之上,使得层601的末端608可于侧壁结构607之下,并延伸出已图案化牺牲层604的壁架605之外。
图51显示下一步骤其中材料层609,如用于形侧壁结构607的材料,则形成于最终结构之上。接着,使用一平坦化技术,以移除牺牲层604上方的部分层609,并使牺牲层604的表面610出来,如图52所示,继其后的蚀刻过程。如所见,601层的末端608于所呈现侧壁之下,其中层609的框架包含了相同的材料,用以与层609剩余部分相融合。沉积以及平坦化层609的步骤,可以随意地略去,而在移除牺牲层604之后,侧壁结构607则被留下以为遮罩之用,如图53所提及。
图53则显示选择性蚀刻牺牲层604,留下侧壁结构607,(选择性)保留部分层609,以及层601延伸于层609剩余部分边缘的侧壁下方的结果。
图54A、B说明以侧壁遮罩技术形成材料窄线608的下一步骤。于移除层601未被材料609所保护的部分后,图54中为一层609以及细线608的顶视图,由层601边缘下方俯视(实际位于层609边缘之下方,如第此五十四图B所示)。
图54B则为一侧面图,其中层601的末端608被材料609保护于基材600之上。利用此法则可行成一材料窄线,如上所述存储单元结构里,用于桥的存储材料窄线,其中含有次影宽度以及次微影厚度,而两者皆由薄膜厚度定义。
图55到图65说明了以电极层的双重镶嵌结构使用为基础的结构及制造。于双重镶嵌(DD)结构中,以介电层形成两层(“dual”)图形,其中第一层图形定义了传导线的沟槽,而第二层则定义与下方结构相接的孔洞。单一金属沉积步骤,可同时形成传导线,并于孔洞里沉积金属,以与下方结构的传导线相接。利用双微影法定义孔洞和沟槽,通常沟槽会蚀刻至第一深度,而孔洞会蚀刻至第二深度,以制造一开口与下方结构相接触。于蚀刻完毕孔洞和沟槽后,利用金属或其他传导材料,以沉积步骤填充孔洞及沟槽。完成填充后,沉积与沟槽外过剩的材料可以化学机械抛光(CMP)移除,最后可得平坦且具有传导镶嵌的双重镶嵌结构。
如图55所示于双重镶嵌结构中材料层651,通常为介电质,形成于前端线结构之上,以作为镶嵌电极所嵌入的层。镶嵌过程包含了横于层651之上的图1案化光阻层652,如图56所示。图1案化光阻层652定义了层651之中要被蚀刻之沟槽位置653、654、655,并与镶嵌电极结构中的电极构件相对应。
以图案化光阻层652为遮罩,层651会蚀刻至第一深度,但却不会完全穿透层651,以形成更浅之沟槽656、657、658,如图57所示。接着图2案化光阻层659则形成于层651之上,第二光阻层659定义了以电极构件和插塞110、112相接之位置660、661。以图2案化光阻层659为遮罩,层651会被蚀刻并完全穿透,直至插塞110、112,以于较浅的沟槽656、657、658之中形成较深的沟槽662、663,如图59所示。
最后的双沟槽层651可以金属如铜或铜合金填充,并以现有技术中,与吸附及障碍层形成层664,如图60所示。如图61化学机械抛光或其他步骤,可用于移除部分金属层664至介电质651,造成有电极结构665、666、667的电极层具有双重镶嵌结构。当电极结构666由源极线106隔离时,电极结构665及667的连接可延伸至插塞110、112。
于下一步中,如图62所示,一存储材料层668以及保护盖层669形成于电极层651之上。图案化光阻层包含有遮罩670、671,则形成于层669之上,如图63所示。遮罩670、671定义了存储单元的存储材料桥的位置。然后以蚀刻方式移除未被遮罩670、671所覆盖的层669和存储材料层668,并留下存储材料桥672、673。桥672由电极结构665延伸至电极结构666,横越了绝缘构件674。绝缘构件674的宽度定义了经由存储材料桥672,电极间的通路的长度。桥673由电极结构667延伸至电极结构666,并横越了绝缘构件675。绝缘构件675的宽度定义了经由存储材料桥673,电极间的通路的长度。
如图65所示,在定义桥672、673之后,介电充物(未显示)则被使用且平坦化。然后蚀刻电极构件666上的介电充内的孔洞。孔洞以插塞填充,如钨,以形成导电插塞676。图案化一金属层,以定义与插塞676相接的位元线677,并沿着存储单元对的行排列,如图65的结构。
图66说明以双镶嵌电极层制造所形成的结构,其中如图65所示的电极层651的介电材料则被移除。如所见,当电极结构666由源极线106隔离时,电极结构665、667向下延伸并与钨插塞110、112相接。图66亦说明了单元布局的规格。基本的两存储单结构的筹画,可根据8F乘2F区域内的制造,其中F为微影制造的最小特征尺寸,以微影法由遮罩转移图案到所制造的元件,并用以制造元件,且定义电极间绝缘构件的厚度限制,和横越电极的桥的宽度。布局上8F主要的长度乃于制造插塞110、112时,用以提供对准误差的所需。
图67至图72中说明了另一方法,可用于制造具有自我校准接触孔洞,以与电极层相接触的前端线结构,可容许存储单元布局里的较小使用量(footprint)。制造包含以具有金属硅化物盖的多晶硅所制造的多数平行传导线的筹布,并形成植体,以提供平行传导线间的漏极和源极终端。图67乃由这些步骤所产生的结构的截面图,其中平行传导线801-806横于具有掺杂区807-813的半导体基底上,而此掺杂区乃用以定义传导线801-806间的源极和漏极终端。于实施例中传导线802、803、805作为存取晶体管的字元线。传导线801、804则作为偏压线,以避免源极和漏极终端807、809、811、812之间的倒置。因此,传导线801、804为隔绝晶体管的绝缘线,以替代先前实施例里的绝缘沟槽。如图示,用图68-71所示的自行对准接触结构制造,基本的两存储单元结构的布局长度可以减小到约6F。
自行对准接触结构制造的实施例第一步为形成一填充层820于平行传导线801-806之上如图68所示。接着以微影制造蚀刻填充层820,以定义源极线位置821、822,以及插塞位置823、824、825、826、827。任何微影制造中的对准失当误差,会通过以平行传导线为自行对准蚀刻遮罩来补偿,如现有技术。介电填充层820的沟槽以传导材料来填充,如钨插塞材料,以定义插塞833至837以及源极线831、832,如图70所示。
接着,如图71所示,以图11A至B的制造来形成电极层,制造含有氮化硅层120及氮化钛层121于其上的图案化结构,以提供由源极线831所隔离出的电极结构。图71说明了介于2F和3F间的电极结构范围,包含层120以及121,可容许更小的存储单元结构布局。根据上述的步骤,可实现电极层以及存储材料桥的形成步骤的平衡。
图72为一存储阵列的概略图示,如图7,增加了绝缘线,其中可参照图5和图6完成,并经由图71的自行对准接触结构修饰。因此,图72的元件符号与图7相对应。而图72的阵列结构亦可利用其它单元结构实行。于图72的概略图示中,共用源极线28、字元线23、字元线24皆编排平行于Y方向,绝缘地线801、804亦平行于Y方向,位元线41、42则平行于X方向。因此Y解码器和字元线驱动程序则与字元线23、24相耦接。偏压源极则和用于大地电位或其他电位的绝缘线801、804耦接,以分隔双单元结构。X解码器及感测放大器组则和位元线41、42耦接。共用源极线28则和存取晶体管源极终端50、51、52、53相耦接。存取晶体管50的栅极则和字元线23耦接,存取晶体管51的栅极则和字元线24耦接,存取晶体管52的栅极则和字元线23耦接,存取晶体管53的栅极则和字元线24相接。存取晶体管50的漏极则与桥35的电极构件32耦接,即依序与电极构件34耦接。同样地存取晶体管51的漏极则与桥36的电极构件33耦接,即依序与共享电极构件34耦接。电极构件34与位元线41耦接。为了图示的目的,电极构件34则被图示于位元线41上方的分隔位置。于其他实施例中,分隔的电极构件可用于分隔存储单元桥。存取晶体管52、53与线42上相对应的存储单元耦接。共用源极线28则由存储单元两列所共享,在图中其中一列则安排于Y方向。同样地,电极构件34则由阵列中一行的两存储单源所共享,在图中其中一行则安排于X方向。于关闭状态时,绝缘地线801、804则加偏压于晶体管850、851、852、853上,以避免电流流于相邻存储单元的漏极终端间。
大部分为应用者所知的相变化存储单元乃由相变化材料填充于小细孔所制成,且顶端和底部电极与相变化材料相接。小细孔结构乃用于降低可编程电流。此发明减低了可编程电流,并且不会形成小细孔,因而有较好的制造控制。此外,并无顶端电极于单元之上,避免了形成顶端电极的制造中,相变化材料可能遭受的损伤。
于此所描述的单元中,包含两底部电极,并有介电质间隙壁于其间,以及一相变化材料桥于电极上方,并跨越了间隙壁。底部电极以及介电质间隙壁形成于电极层内,并于前端线互补性氧化金属半导体逻辑结构或其他电路结构之上,以提供一结构,以易于支持单一晶片上的嵌入式存储和功能性电路,此晶片则被称作系统整合晶片元件。
于此所描述实施例的优点,包括了相变化发生于桥中心,介电间隙壁之上,而不是电极间的介面,提供了较佳的可靠度。用于重设或可编程的电流则被局限于小体积,以容许高电流密度及组合局部增温于较低的重设电流及重设电力程度。于此所述的实施例结构允许以薄膜厚度定义单元的两维,以于纳米等级下达到较佳的制造控制。只有单元的一维,可利用修整遮罩层的微影制造定义,以避免更复杂的缩减技术。
本发明的揭露参照前述的详细具体实施例,可理解的是这些实施例乃是说明之用而无限定之意。本发明其它修改及润饰当可由熟此技艺者实现,但仍不悖于下列请求项所述,本发明真正的精神与范围。

Claims (28)

1.一种存储器件,包含:
可编程存储单元,包含具有一上表面的第一电极、具有一上表面的第二电极、位于该第一电极和该第二电极之间的绝缘构件、以及位于该第一和第二电极间并横越该绝缘构件的桥,该桥具有第一端和第二端,该第一端与该第一和第二电极的该上表面相接触,其中该桥包含具有至少两个固相的存储材料;
以及
绝缘元件,具有位于该第二电极之下的终端,以及延伸于该终端及该第二电极之间的导体。
2.如权利要求1所述的存储器件,其中该绝缘构件的厚度为约50nm或更小,以及该桥包含一厚度约50nm或更小以及宽度约为50nm或更小的薄膜。
3.如权利要求1所述的存储器件,其中该构件的厚度约为20nm或更小,以及该桥包含厚度约20nm或更小以及宽度约为20nm或更小的薄膜。
4.如权利要求1所述的存储器件,其中该桥的厚度约为10nm或更小以及宽度约为10nm或更小。
5.如权利要求1所述的存储器件,其中该第一和第二电极以及绝缘构件包含位于单一材料层中的元素,以及该桥包含一顶面和一底面,且该第一端是该底面。
6.如权利要求1所述的存储器件,其中该第一和第二电极以及绝缘构件包含位于具有大体上平坦上表面的单一材料层中的元素,以及该桥包含一顶面和一底面,该底面与该单一层的该大体上平坦的上表面相接触,且该第一端是该底面。
7.如权利要求1所述的存储器件,其中该绝缘元件包含一晶体管。
8.如权利要求1所述的存储器件,其中介于该终端和该第二电极之间的该导体包含在接触孔内的导电插塞。
9.如权利要求1所述的存储器件,其中该终端包含半导体基材内的掺杂区。
10.如权利要求1所述的存储器件,其中该绝缘元件包含晶体管,以及该终端包含半导体基材内的掺杂区以作为该晶体管的源极或漏极,以及更包含与该掺杂区相邻的晶体管栅极结构,位于该半导体基材上。
11.如权利要求1所述的存储器件,其中该绝缘构件包含氮化硅。
12.如权利要求1所述的存储器件,其中该存储材料包含锗(Ge),锑(Sb),以及碲(Te)的组合。
13.如权利要求1所述的存储器件,其中该存储材料包含选自锗(Ge),锑(Sb),碲(Te),铟(In),钛(Ti),镓(Ga),铋(Bi),锡(Sn),铜(Cu),钯(Pd),铅(Pb),银(Ag),硫(S),以及金(Au)构成的族中的两种或多种材料的组合。
14.一种集成电路,包含:
半导体基材;
多个晶体管,具有包含位于该半导体基材内的掺杂区的终端,以及包含适用于数据处理的功能电路成分;以及
可编程存储单元阵列,在该阵列的该可编程存储单元分别包含有上表面的第一电极,有上表面的第二电极,介于该第一电极和该第二电极之间的绝缘构件,以及介于该第一和第二电极之间并横越该绝缘构件的薄膜桥,该桥具有第一端和第二端以及该第一端与该第一和第二电极的该上表面相接触,以及其中该桥包含的存储材料有至少两个固相;
其中该多个晶体管包含该可编程存储单元阵列的存取电路成分。
15.如权利要求14所述的存储器件,其中该绝缘构件的厚度约为50nm或更小,以及该桥包含厚度约为50nm或更小而宽度约为50nm或更小的薄膜。
16.如权利要求14所述的存储器件,其中该构件的的厚度约为20nm或更小,以及该桥包含厚度约为20nm或更小而宽度约为20nm或更小的薄膜。
17.如权利要求14所述的存储器件,其中该桥厚度约为10nm或更小,而宽度约为10nm或更小。
18.一种存储器件,包含:
基材;
位于该基材上的电极层,该电极层包含电极对阵列,该电极对阵列包括具有上表面的第一电极、具有上表面的第二电极以及介于该第一电极和该第二电极之间的绝缘构件;以及
横越各个电极对的该绝缘构件的桥阵列,该桥具有相应的第一端和第二端,且各个电极对里的该第一与第二电极的上表面与该第一端相接触,其中该桥包含的存储材料至少有两个固相;以及
多个位元线,这些位元线与该阵列中存储单元的各个行的存储单元的第一电极相接触;
多个偏压线;
多个绝缘元件,这些绝缘元件具有:与这些偏压线中的一偏压线耦接的第一终端、第二终端、以及延伸于该阵列中一相对应存储单元的该第二终端和该第一电极之间的导体;以及
多个字元线,这些字元线沿着该阵列中各个列与存储单元绝缘元件耦接,以便这些字元线上的控制信号控制存储单元沿着所述各个列与这些偏压线中的该偏压线的连接。
19.如权利要求18所述的存储器件,其中这些偏压线中的该偏压线被安排与该阵列中相对应列的对相邻,以及与该列相对应的对耦接的这些绝缘元件中的两列也与这些偏压线中的一共享偏压线耦接。
20.如权利要求18所述的存储器件,其中所述位元线被安排与该阵列中相对应的行相邻,以及与该相对应行中的两相邻存储单元共享一接触结构,以使该两相邻存储单元的该第一电极与这些位元线中的一位元线相接。
21.如权利要求18所述的存储器件,其中该绝缘构件的该厚度约为50nm或更小,该桥包含厚度约为50nm或更小而宽度约为50nm或更小的薄膜。
22.如权利要求18所述的存储器件,其中该构件的厚度约为20nm或更小,以及该桥包含厚度约为20nm或更小而宽度约为20nm或更小的薄膜。
23.如权利要求18所述的存储器件,其中该桥厚度约为10nm或更小,而宽度约为10nm或更小。
24.一种制造存储器件的方法,包含:
形成电路于具有上表面的基材上,该电路包含位于该基材上的该上表面上的接触阵列;
形成一电极层于该基材上,该电极层有一上表面,该电极层包含一电极对阵列,包含各第一和第二电极以及介于该第一和第二电极之间各绝缘构件,其中该第二电极与该接触阵列中相对应的接触点接触,以及其中该第一和第二电极以及该绝缘构件延伸至该电极层的该上表面,以及该绝缘构件有着介于该上表面的该第一和第二电极间的宽度;
形成一存储材料的桥阵列于该电极层的该上表面上,该桥阵列包含用于该电极对阵列中每一电极对的桥,与该各个第一和第二电极相接触并延伸横越过该各个绝缘构件,该桥包含:
具有第一端和第二端的存储材料膜,且在该第一端上与该各个第一和第二电极相接触,该桥定义该第一和第二电极间横越该绝缘构件的电极间通路,并以该绝缘构件的该宽度定义该通路长度,其中该存储材料至少有两个固相;以及
形成一图案化导电层于该桥之上,以及形成一接触阵列介于该电极对阵列中的该第一电极以及该图案化导电层之间。
25.如权利要求24所述的方法,其中该电路包含多个字元线以及由该多个字元线上信号所控制的绝缘元件,以及该图案化导电层包含多个位元线。
26.如权利要求24所述的方法,其中该电极对阵列中的两电极对包含由排于一列的导电构件,包括第一导电构件以作为该两电极对中第一者的第二电极,第二导电构件作为该两电极对中两者的第一电极,以及第三导电构件作为该两电极对中第二者的第二电极。
27.如权利要求24所述的方法,其中该存储材料包含一锗,锑,以及碲的组合。
28.如权利要求24所述的方法,其中该存储材料选自锗,锑,碲,硒,铟,钛,镓,铋,锡,铜,钯,铅,银,硫,以及金中两种或多种材料的组合。
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