CN1926660A - 模板层形成 - Google Patents
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- CN1926660A CN1926660A CNA200480024106XA CN200480024106A CN1926660A CN 1926660 A CN1926660 A CN 1926660A CN A200480024106X A CNA200480024106X A CN A200480024106XA CN 200480024106 A CN200480024106 A CN 200480024106A CN 1926660 A CN1926660 A CN 1926660A
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- 230000015572 biosynthetic process Effects 0.000 title claims 4
- 238000000034 method Methods 0.000 claims abstract description 136
- 230000008569 process Effects 0.000 claims abstract description 89
- 239000007789 gas Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 57
- 239000010703 silicon Substances 0.000 claims abstract description 50
- 239000000460 chlorine Substances 0.000 claims abstract description 48
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 46
- 238000009833 condensation Methods 0.000 claims abstract description 45
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 44
- 230000005494 condensation Effects 0.000 claims abstract description 44
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims abstract description 20
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims abstract description 20
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 claims abstract description 10
- UOCLXMDMGBRAIB-UHFFFAOYSA-N 1,1,1-trichloroethane Chemical compound CC(Cl)(Cl)Cl UOCLXMDMGBRAIB-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 54
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 54
- 230000001590 oxidative effect Effects 0.000 claims description 32
- 230000004888 barrier function Effects 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 125000001309 chloro group Chemical group Cl* 0.000 abstract 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 36
- 239000000463 material Substances 0.000 description 30
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 20
- 150000002500 ions Chemical class 0.000 description 20
- 238000007254 oxidation reaction Methods 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 13
- 238000002347 injection Methods 0.000 description 13
- 239000007924 injection Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000001301 oxygen Substances 0.000 description 13
- 229910052760 oxygen Inorganic materials 0.000 description 13
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 229910052757 nitrogen Inorganic materials 0.000 description 10
- 229910021529 ammonia Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011261 inert gas Substances 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 4
- -1 silicon nitrides Chemical class 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000003085 diluting agent Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- KCFIHQSTJSCCBR-UHFFFAOYSA-N [C].[Ge] Chemical compound [C].[Ge] KCFIHQSTJSCCBR-UHFFFAOYSA-N 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 210000004483 pasc Anatomy 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 208000035126 Facies Diseases 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- 229910000681 Silicon-tin Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- KAJBHOLJPAFYGK-UHFFFAOYSA-N [Sn].[Ge].[Si] Chemical compound [Sn].[Ge].[Si] KAJBHOLJPAFYGK-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- LQJIDIOGYJAQMF-UHFFFAOYSA-N lambda2-silanylidenetin Chemical compound [Si].[Sn] LQJIDIOGYJAQMF-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002510 pyrogen Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
本发明公开一种形成应变半导体层的过程。该过程包括在晶片上流动含氯气体(例如氯化氢、氯气、四氯化碳和三氯乙烷)同时加热晶片。在一个实例中,含氯气体在缩合过程期间在用作用于形成应变半导体层(例如应变硅)的模板层的半导体层上流动。在其他实例中,含氯气体在缩合操作之后在晶片的二次加热期间流动。
Description
技术领域
本发明一般地涉及半导体电路,尤其涉及形成应变半导体层(strained semiconductor layer)。
背景技术
对于一些应用,例如使用绝缘体上半导体(semiconductor oninsulator,SOI)构造在绝缘体上产生一层应变硅是期望的。应变硅层是其晶格间距不同于天然硅(例如弛豫硅晶体)的晶格间距(例如5.43095A)的一层硅。应变硅间距的一个实例是对于1%的拉伸应变5.4843A。应变硅层可以比一层弛豫硅晶体提供更大的电子和空穴迁移率。
形成应变硅层的一种方法是在具有比天然硅晶体的晶格间距大的晶格间距的模板层上形成一层硅。在模板层上(例如由外延沉积)形成的作为结果的硅被加压以提供更大或更小的晶格间距。
图1显示SOI衬底构造实例中的现有技术原片101,其包括位于绝缘层105(例如二氧化硅)上的硅锗(SiGe)层103。绝缘层105位于层107上。
参考图2,为了增加模板层中锗的含量从而增加其晶格间距,层103经历氧化过程以增加层103下部205中锗的量。上部被氧化以形成SiO2层203。在氧化过程期间,来自层103上部的锗原子注入到部分205中并且遍及205而扩散。在一个实例中,氧化过程涉及在以惰性气体(例如氩或N2)作为稀释气体的包含氧气的气氛中加热原片101高达1200C。
所得到的SiO2层203然后被去除(例如通过蚀刻)。一层硅然后在层205上(例如外延地)生长。因为层205具有较大的晶格间距,上部硅层将处于拉伸双轴应力下,以便比使用天然生成的硅晶体提供更大的晶格间距。
该过程的一个问题是,模板层205不完全弛豫,因为晶格间距不完全对应于具有层205具有的锗百分比的晶体。因此,并不是所有注入的锗原子都在晶格位置上,该层由下面的绝缘层105加压,并且层205的间隙锗和硅原子易于形成缺陷。
可能因这种过程而发生的另一个问题是,锗可能没有充分地扩散到硅锗层的剩余部分。因此,相对于剩余层下部的锗浓度,剩余层上部的锗浓度相对较高。模板层中锗浓度的这些差异可能引起错位,这可以导致在错位区域中形成的功能故障半导体器件。
图3显示比具有相同锗含量的弛豫硅锗晶体具有更小晶格间距的硅锗晶体的晶格301的二维视图。间隙锗原子(例如305)和间隙硅原子(例如311)在图3中显示位于晶格位置(例如313和315)之间。这些间隙原子可能引起硅锗模板层中以及随后形成的应变硅层中的扩展缺陷。
因此,需要一种形成模板层的改进方法。
附图说明
本发明可以更好地理解,并且它的许多目的、特征和优点通过参考附随附图变得对本领域技术人员显然。
图1是现有技术晶片的部分侧视图。
图2是现有技术晶片的部分侧视图。
图3是现有技术模板层晶格的部分二维视图。
图4是根据本发明一种实施方案在其制造的一个阶段期间晶片的部分侧视图。
图5是根据本发明的模板层晶格的部分二维视图。
图6是根据本发明一种实施方案在其制造的另一个阶段期间晶片的部分侧视图。
图7是根据本发明另一种实施方案在其制造的一个阶段期间晶片的部分侧视图。
图8是根据本发明另一种实施方案在其制造的一个阶段期间晶片的部分侧视图。
图9是根据本发明另一种实施方案在其制造的一个阶段期间晶片的部分侧视图。
图10是根据本发明一种实施方案在其制造的一个阶段期间晶片的部分侧视图。
图11是根据本发明另一种实施方案在其制造的一个阶段期间晶片的部分侧视图。
图12是根据本发明另一种实施方案在其制造的另一个阶段期间晶片的部分侧视图。
图13是根据本发明另一种实施方案在其制造的另一个阶段期间晶片的部分侧视图。
图14是根据本发明另一种实施方案在其制造的另一个阶段期间晶片的部分侧视图。
图15是根据本发明另一种实施方案在其制造的另一个阶段期间晶片的部分侧视图。
图16是根据本发明另一种实施方案在其制造的另一个阶段期间晶片的部分侧视图。
不同附图中相同参考符号的使用表示完全相同的零件除非另外注释。
具体实施方式
下面陈述实施本发明的方式的详细描述。该描述目的在于说明本发明而不应当认为是限制。
已经发现,提供在绝缘层上形成的一层模板层材料中注入空位的过程允许锗(或其他晶格间距修改种类)原子占据模板层的晶格位置,从而增加模板层的晶格的有效晶格间距。
图4是在晶片已经经历根据本发明的氮化过程之后晶片的部分侧视图。晶片401包括由例如位于层407上的氧化硅制成的绝缘层405。层407由硅锗制成,但是可以由其他材料例如多晶硅,单晶硅,非晶硅,玻璃或石英制成。绝缘层405或许通过形成硅锗层然后将氧注入硅锗层中,跟着退火以形成绝缘层405来制成。图4中所示的结构也可以通过将包含SiGe的第二晶片粘合到层405然后切割第二晶片的一部分,保留一层硅锗在绝缘层405上来形成。这种硅锗层将具有比如图4中所示层403更大的厚度。在其他实施方案中,绝缘层405可以延伸到晶片的底部。在另外其他实施方案中,包含硅的晶片可以粘合到绝缘层405然后切割以保留一层硅在层405上。一层SiGe可以使用外延附生过程在硅层上形成。
层409是通过使层405上的硅锗层(没有显示)经历氮化过程而生长的一层氮化硅。在一种实施方案中,氮化过程涉及以升高的温度在绝缘层405上的硅锗层上流动氨(NH3)。铵中的氮与硅锗层的硅反应以生长氮化硅层409,从而将硅锗层减小到如图4中所示硅锗层403的厚度。在氮化过程期间,空位被注入到硅锗层的剩余部分(层403)中并且遍及层403而扩散。空位是原子的空晶格位置中的空间。而且在氮化过程期间,来自硅锗层上部的锗原子注入到硅锗层的剩余部分(层403)中。这些锗原子与层403的空位重新结合,变成置换。而且间隙锗(以及硅)原子与空位重新结合,变成置换。
空位通过层403的晶格中的硅原子向上传播以与氨中的氮结合以形成氮化硅层409而注入到层403中。因为锗不与氨反应,锗原子通过扩散到剩余硅锗层403的晶格中来注入。
图5显示硅锗晶格501的实例。晶格501包括空位503和505。在氮化过程期间,锗原子(例如间隙锗原子507)与空位(例如503)重新结合以填充晶格结构。
返回参考图4,氮化物层409由对硅锗层403选择性的蚀刻而剥离。层403用作应变外延硅层(参看图10的层1009)的随后涂敷的模板层。
注入空位到模板层中可以使得现有间隙原子在模板层的晶格中置换。这减少模板层中间隙原子的数目,从而减小模板层的缺陷密度。而且,注入空位到模板层中也允许绝缘层405与模板层403之间分界面的重新构建,从而允许模板层403的更高程度的弛豫。
在其他实施方案中,其他过程可以用于注入空位到模板层材料中。例如,位于层405上的硅锗模板层材料的层可以经历硅化过程,其中金属(例如钛)沉积在模板层材料上并且(当加热时)与模板层材料的硅反应以形成一层硅钛化合物(在如图4中所示层409近似的位置)。在硅化过程期间,空位由剩余部分的硅原子向上传播以与钛结合以形成硅钛层(例如在409的位置)而注入到硅锗模板层材料的剩余部分(例如层403)中。
在另一种实施方案中,模板层材料或许经历氮氧过程以增加模板层中的锗并且注入空位在模板层中。在氮氧过程的一个实例中,氨和氧流过模板层材料的表面以从模板层材料层中生长一层氮氧化合物。在氮氧过程期间,空位由该部分中的硅原子向上传播以与氨的氮以及氧结合以在与图4的层409相对应的位置处形成氮氧化硅层而注入到模板材料层的下部。因为锗不与氨和氧反应,锗原子由扩散到模板层材料的下部(位于图4中层403的位置处)的硅锗晶格中而注入。氮氧化合物层然后被去除,其中模板材料的下部(例如403)用作模板。在其他实施方案中,一氧化氮气体(NO)或一氧化二氮气体(N2O)可以流过模板层材料的表面以从模板层材料层中生长一层氮氧化合物。
在另一种实施方案中,一层模板材料可以经历氧化过程,其中含氯气体(例如氯化氢气体(HCl),氯气(Cl2),四氯化碳气体(CCl4),或三氯乙烷气体(C2H3Cl3))与氧一起引入以注入锗原子和空位到模板层中。在这种氧化过程的一个实例中,HCl和氧(并且在某种实施方案中氩或氮(N2)作为稀释气体)以1100C流过模板材料层以在模板材料层上生长一层氧化硅。在一种实施方案中,HCl处于6%的浓度,但是在其他实施方案中可以处于其他浓度例如在其他实施方案中0.1-10%。HCl浓度取决于氧化装备在其他实施方案中可能更高。氧化硅层位于与图4的层409相对应的位置。氯化物的引入被认为增加氧化过程的氧化速率,并且空位注入在模板材料层中。
使用HCl(或其他含氯气体)的氧化过程的使用可能出现的另一个优点是,该氧化过程可以比使用常规氧化过程以相对较低的温度(例如在一些实施方案中1050-1100C)执行。因为在氧化过程期间,模板材料层的剩余部分含有丰富的锗,浓化的锗层的熔点降低。因此,以较低温度(相对于1200C,1050-1100C)执行氧化的能力允许氧化过程执行并且避免模板材料层的熔化。此外,以较低温度执行氧化的能力可以使得氧化过程更容易与CMOS过程整合。
此外,在氧化过程中引入HCl(或其他含氯气体)增加氧化速率,从而减少执行氧化所需的时间。此外,对于一些实施方案,HCl不影响生长的氧化物的质量。因此,氧化物保持在氧化物与模板材料剩余层之间的高选择性。
在其他实施方案中,使用含氯气体的氧化在700-1200C的温度执行,但是在其他实施方案中可能以其他温度执行。在其他实施方案中,氧化可以执行,其中HCl或其他含氯气体在氧化过程的至少一部分期间引入。例如,在一种实施方案中,氧化可以使用氧气在1050C执行长达30分钟,然后使用氧和HCl气体在1050C执行长达三十分钟。在其他实施方案中,HCl可能在氧化过程期间引入多次。在其他实施方案中,氧化和蚀刻循环可能在多个步骤中执行以更有效地执行空位注入过程并简化氧化物蚀刻过程。
在其他实施方案中,其他材料可以用作模板层材料,例如硅锗碳(Si1-x-yGexCy,其中Ge含量>C含量并且x>y),硅锡(SiSn),硅碳(Si1-y’Cy),硅锡锗(SiSnGe),以及锗碳(GeC)。
在一些实施方案中,在氮化硅层409(氮氧化硅,硅化钛,氧化硅层,在一些实施方案中)去除之后,后缩合步骤可以施加到晶片。在氧化过程期间,层403的硅向上传播以与氧结合以生长氧化硅层604(参看图6),从而消耗层403的一部分。因为锗不与氧反应,锗原子由扩散到层403的剩余部分(图6中的层603)的晶格中而注入。层604然后被蚀刻,其中层603用作模板层。层603因后氧化过程而比层403更应变。在其他实施方案中,后氧化过程可以在硅化或氮氧化过程之后执行。
在其他实施方案中,空位注入过程的执行可以在缩合过程之后(例如在模板层材料的氧化之后)执行。
图7是首先经历氧化过程然后经历氮化过程以注入空位到模板层中的晶片的部分横截面视图。层706和709由一层应变硅锗的氮化过程形成(例如类似于图2的层205)。应变硅锗层由氧化过程形成,其中氧化物层(例如203)在硅锗层(例如图1的103)上生长。所得到的应变硅锗层(例如层205)因锗原子从锗层的消耗部分到结果层的扩散而含有丰富的锗。因为氧化过程不是空位产生过程,扩散的锗原子的一部分变成在应变硅锗层(例如205)的晶格中间隙的。然后,氧化物层(例如205)被去除。在其他实施方案中,氧化物层(例如205)的仅一部分被去除。
在随后的氮化过程期间,氮化硅层709从应变硅锗层(例如205)生长。空位由层706的晶格中的硅原子向上传播以与氮结合以形成氮化硅层709而注入到剩余硅锗层706中。这些空位与锗丰富的应变硅锗层706的间隙锗重新结合以减少间隙锗的数目。而且,应变硅锗(例如205)的消耗部分的锗原子由扩散到层706的晶格中而注入。层709被去除,并且层706用作模板层。因为空位的注入,所得到的层706比先前的应变硅锗层(例如205)较不应变。
图8和9显示另一种空位注入过程的阶段期间的晶片。在图8中,氮(809)注入到位于绝缘层805上面的一层模板材料803(例如SiGe)的上部811中。在一些实施方案中,氮以大于10^13原子/cm2的剂量以及10-50keV的能量注入。晶片801然后经历氧化过程,其中一层氮氧化合物905生长,并且空位和锗原子注入到层803的下部907的晶格中(参看图9)。然后,层905被蚀刻,其中部分907用作模板层。
在其他实施方案中,一层模板材料可以经历氧化过程以及随后的惰性气体二次加热(退火)过程。在一种实施方案中,氢二次加热过程以T=900-1100C执行长达1-100分钟,随着H2气体以PH2=1-100Torr的压力在SiO2层上流动。空位在惰性气体二次加热过程期间注入到模板材料的剩余层中。在其他实施方案中,其他惰性气体例如氩可以低的氧气压力(PO2)使用。
在其他实施方案中,二次加热过程可以使用含氯气体执行。在一种实施方案中,在缩合过程(例如氧化,氮化)之后,晶片在1050C加热长达30分钟,随着HCl(例如6%的浓度)以例如PH2=1-100Torr的压力在晶片上流动。在其他实施方案中,其他气体(例如惰性气体例如氩,N2和氦)可以在二次加热过程期间与HCl一起(例如以6%的浓度)流动。在其他实施方案中,晶片可以在二次加热过程期间以其他温度加热(例如700-1200C或以其他温度),二次加热可以在其他气体存在的情况下执行,二次加热可以使用其他气体浓度(例如0.1-10%的HCl浓度)执行,二次加热可以其他气体压力(1-100Torr)执行,和/或执行长达其他持续时间(例如在一些实施方案中1-1200分钟)。
使用含氯气体执行二次加热在硅锗层的剩余部分中注入空位。这也可以因增强应变感生扩散而提高扩散,其可以产生更均匀的锗轮廓(较少的锗堆积)以及更弛豫的硅锗层。
参考图10,在绝缘层1005上的模板层1003形成之后(例如由与上述过程的任何一个类似的过程),一层应变硅1009在模板层1003上形成(例如外延地生长)。然后,器件例如晶体管在应变硅和模板层中形成。在一种实施方案中,晶体管的沟道区在应变硅层1009中形成。
在其他实施方案中,一层单晶硅在绝缘层(例如405)上形成。一层硅锗(或其他模板材料)然后将在硅材料层上形成。在空位注入过程和氧化过程(在一些实施方案中)期间,锗原子和空位将注入到硅层中,其中硅层将用作模板层的一部分。
图11-16显示在半导体器件制造中的各个阶段期间晶片1101的横截面视图。图11-16的视图中陈述的方法包括另一种空位注入过程。
参考图11,晶片1101具有SOI构造,绝缘体1105位于硅衬底1103上。硅层1106位于绝缘体1105上。一层硅锗1107位于层1105上。
在所示实施方案中,P沟道区1113用光刻胶1109掩蔽。硅锗层1107然后选择性地用离子1111注入以在N沟道区1115中形成注入区1203(参看图12)。这些注入将空位注入,并且在区域1203中形成其他类型的点缺陷。在其他实施方案中,P沟道区1113用电介质或硬质材料,例如顶上具有光刻胶的氮化物或氧化物掩蔽。
在一种实施方案中,硅罩层(200A)(没有显示)可能在区域1113被掩蔽之前形成在层1107上。
在一种实施方案中,离子在小于层1107总厚度的深度注入。在层1107为1000A的一种实施方案中,离子1111注入到100~900A的深度。在其他实施方案中,离子1111注入到硅层1106上大约100A。在一种实施方案中,离子1111注入层1106中。
在一种实施方案中,离子1111包括锗。在其他实施方案中,离子1111包括硅,硼,砷,磷或其组合。在一些实施方案中,不同类型的离子在不同的深度注入。在一些实施方案中,不同类型和深度的离子在不同的时间注入。在一种实施方案中,硅离子可能注入到硅锗层1107中而锗离子可能注入到硅层1106中。
在注入离子包括硼,磷,或砷的一些实施方案中,这些离子也可以用来掺杂阱到期望的传导率,除了注入空位之外。在一种实施方案中,离子1111包括硼以提供N沟道区1115,在该区域中具有随后形成的晶体管的掺杂阱区。在一种实施方案中,离子1111包括以5e12原子每平方厘米的剂量以10KeV的能量注入的硼。
在其他实施方案中,离子1111包括以3e15原子每平方厘米的剂量以3KeV的能量注入的硼。在其他实施方案中,离子1111包括以1e13原子每平方厘米的剂量以40KeV的能量注入的锗。在另一种实施方案中,离子1111可以其他剂量和/或以其他能量注入。
图12显示光刻胶1109去除之后的晶片1101。在其他实施方案中,区域1115可以随后掩蔽,其中离子可以注入到用于注入空位在层1107中的区域1113中。对于这种实施方案,空位注入的量可以在N沟道区与P沟道区而不同。这种差异可以用来区别地控制在P沟道区和N沟道区中随后形成的硅层(例如1503)的应变。
图13显示缩合操作在晶片1101上执行之后的晶片1101。在一种实施方案中,缩合操作包括消耗层1107的一部分并且在硅锗层1107的剩余部分上形成氧化物1305的氧化过程。在所示实施方案中,氧化过程之后硅锗层1107的剩余部分由层1307表示。在氧化过程期间,层1107的消耗部分中的锗原子扩散到层1107的剩余部分以增加剩余部分的锗浓度。而且,层1107的锗原子扩散到层1106中。图13中的层1307表示氧化过程之后的层1106以及层1107的剩余部分。
离子1111到层1107中的注入将空位注入到该层中,这使得锗能够在缩合过程期间在层的剩余部分中更快速且均匀地扩散。因此,与没有先前注入的氧化过程(或其他缩合过程)相比较,锗堆积可以减少。
在一种实施方案中,缩合过程涉及使氧气和HCl气体(例如6%)或其他含氯气体(以及在一些实施方案中,氩或氮(N2)作为稀释气体)以例如1050度的温度流过晶片1101长达例如30-60分钟。在其他实施方案中,其他氧化过程可以利用。在其他实施方案中,其他缩合过程(例如氮化,氮氧化)可以利用。
在所示实施方案中,离子1111(例如锗离子)到区域1115中的层1107中的注入,引起没有预先缩合注入的区域上氧化速率的增加。因此,对于给定的氧化时间,在区域1115中,氧化硅1305比对于区域1113厚并且层1107中更多因增加的氧化速率而消耗。因此,层1307在区域1113中比在区域1115中厚。
图14显示氧化物1305去除之后的晶片1101。在一些实施方案中,晶片的二次加热(例如使用HCl气体)可以在缩合操作之后执行。
图15显示一层应变硅1503以层1307用作模板层在层1307上外延生长(例如200A)之后的晶片1101。
在一些实施方案中,由离子1111注入的空位在区域1115中比在区域1113中提供更弛豫的硅锗层。例如,区域1115中层1307的部分比P沟道区1113中层1307的部分相对更弛豫。在锗原子以1e13每平方厘米的剂量以40KeV的能量注入的一种实施方案中,注入区的弛豫度从32%(没有注入)增加到52%(使用注入)。
因此,区域1115的应变硅层1503具有比区域1113中层1503的应变相对更多的拉伸应变,因为层1307在区域1115中比在区域1113中相对更弛豫。区别应变的能力可以提供因那些器件的沟道区拉伸应变的差异而具有N沟道器件和P沟道器件的更好性能的电路。
图16是P沟道晶体管1603在P沟道区1113中形成且N沟道晶体管1605在区域1115中形成之后晶片1101的部分侧视图。晶体管1603包括栅极1611,侧壁隔板1613,栅极氧化物1612,以及在层1503和1307中形成的源极/漏极区1617和1619。晶体管1603也包括位于层1503中栅极1611下面的沟道区。晶体管1605包括栅极1625,侧壁隔板1627,栅极氧化物1622,以及在层1503和1307中形成的源极/漏极区1621和1623。晶体管1605也包括位于层1503中栅极1625下面的沟道区1620。隔离槽绝缘体1607位于区域1113和区域1115之间。晶片101包括没有显示的其他N沟道和P沟道晶体管。其他实施方案的晶体管可能具有其他构造。
在其他实施方案中,N沟道区或P沟道区的一个可能在缩合过程期间被掩蔽。因此,层1107的仅选择的部件在缩合过程期间被消耗(未掩蔽区域中的部件)。在其他实施方案中,最初被掩蔽的其他区域(例如1113或1115)然后暴露,而最初未掩蔽的区域(例如1113或1115)被掩蔽。第二缩合操作然后在随后未掩蔽区域上执行。因此,区域1113中层1503的应变和区域1115中层1503的应变可以进一步使用对每个区域的各自缩合过程来区分。
在本发明的一个方面,一种方法包括提供晶片。该晶片具有绝缘体上半导体(SOI)构造。该晶片包括包含锗和硅的第一半导体层。该方法包括在晶片上流动含氯气体同时加热晶片,以及在流动之后在第一半导体层上形成包含硅的第二半导体层。
在本发明的另一方面,一种方法包括提供包含第一半导体层的晶片。第一半导体层包括第一类型和第二类型的原子。该方法包括在晶片上执行缩合过程。执行缩合过程消耗第一半导体层的一部分。执行缩合过程包括在晶片上流动含氯气体。执行缩合过程在第一半导体层的剩余部分上形成包含第二类型原子的层。该方法还包括去除包含第二类型原子的层,以及在去除之后在剩余部分上形成第二半导体层。第二半导体层包含第二类型的原子。
在本发明的另一方面,一种方法包括提供晶片。该晶片具有绝缘体上半导体(SOI)构造。该晶片包括包含硅和锗的第一半导体层。该方法还包括执行缩合过程。执行缩合过程消耗第一半导体层的一部分。该方法也包括在执行缩合过程之后在晶片上流动含氯气体同时加热晶片。该方法还包括在流动之后在第一半导体层的剩余部分上形成第二半导体层。
虽然本发明的特定实施方案已经显示和描述,本领域技术人员将认识到,基于这里的讲授,更多改变和修改可以进行而不背离本发明及其更广泛的方面,因此,附加权利要求将在其范围内包括所有这种改变和修改,如在本发明的真实本质和范围内一样。
Claims (43)
1.一种方法,包括:
提供晶片,该晶片具有绝缘体上半导体(SOI)构造,该晶片包括包含锗和硅的第一半导体层;
在晶片上流动含氯气体,同时加热晶片;
在流动之后在第一半导体层上形成包含硅的第二半导体层。
2.根据权利要求1的方法,其中在晶片上流动含氯气体同时加热晶片包括以至少700C的温度加热晶片。
3.根据权利要求1的方法,其中流动含氯气体在缩合过程期间执行。
4.根据权利要求3的方法,其中缩合过程消耗第一半导体层的一部分。
5.根据权利要求4的方法,其中缩合过程包括氧化过程,其中氧化过程包括在第一半导体层上形成氧化物。
6.根据权利要求5的方法,还包括:
在形成第二半导体层之前去除氧化物。
7.根据权利要求3的方法,其中缩合过程消耗第一半导体层的一部分,其中形成第二半导体层包括使用第一半导体层的剩余部分作为模板层。
8.根据权利要求3的方法,还包括:
在缩合过程之后且在形成第二半导体层之前,在晶片上流动含氯气体长达第二时间,同时加热晶片。
9.根据权利要求1的方法,其中第二半导体层特征为应变层。
10.根据权利要求1的方法,其中含氯气体的流动作为晶片的二次加热的部分执行。
11.根据权利要求1的方法,还包括:
在形成第二半导体层之前在晶片上执行缩合过程;
其中流动含氯气体在执行缩合过程之后执行。
12.根据权利要求1的方法,其中在晶片上流动含氯气体同时加热晶片包括以1100C或更低的温度加热晶片。
13.根据权利要求1的方法,其中执行缩合过程增加第一半导体层的剩余部分中的锗。
14.根据权利要求1的方法,还包括:
形成具有沟道区的晶体管,其中沟道区的至少一部分位于第二半导体层中。
15.根据权利要求1的方法,其中流动含氯气体包括流动近似6%浓度的含氯气体。
16.根据权利要求1的方法,还包括:
与含氯气体一起流动惰性气体。
17.根据权利要求1的方法,其中含氯气体包括氯化氢、氯气、四氯化碳、或三氯乙烷中至少一种。
18.根据权利要求1的方法,其中流动含氯气体包括流动0.1-10%浓度的含氯气体。
19.一种方法,包括:
提供包含第一半导体层的晶片,该第一半导体层包含第一类型和第二类型的原子;
在晶片上执行缩合过程,执行缩合过程消耗第一半导体层的一部分,其中执行缩合过程包括在晶片上流动含氯气体,执行缩合过程在第一半导体层的剩余部分上形成包含第二类型原子的层;
去除包含第二类型原子的层;
在去除之后在剩余部分上形成第二半导体层,该第二半导体层包括第二类型的原子。
20.根据权利要求19的方法,其中执行缩合过程包括以至少900C的温度加热晶片。
21.根据权利要求19的方法,其中执行缩合过程包括以低于1100C的温度加热晶片。
22.根据权利要求19的方法,其中第一类型的原子是锗原子且第二类型的原子是硅原子。
23.根据权利要求19的方法,其中晶片具有绝缘体上半导体(SOI)构造。
24.根据权利要求19的方法,其中:
缩合过程包括氧化过程;
包含第二类型原子的层是氧化物。
25.根据权利要求19的方法,其中形成第二半导体层包括使用剩余部分作为模板层。
26.根据权利要求19的方法,其中流动含氯气体包括流动近似6%浓度的含氯气体。
27.根据权利要求19的方法,其中流动含氯气体包括流动0.1-10%浓度的含氯气体。
28.根据权利要求19的方法,其中含氯气体包括氯化氢、氯气、四氯化碳、或三氯乙烷中至少一种。
29.根据权利要求19的方法,还包括:
形成具有沟道区的晶体管,其中沟道区的至少一部分在第二半导体层中。
30.根据权利要求19的方法,还包括:
在执行缩合过程之后且在形成第二半导体层之前,使用含氯气体执行二次加热过程。
31.根据权利要求19的方法,其中执行缩合过程消耗晶片选择区域中第一半导体层的一部分。
32.根据权利要求19的方法,其中第二半导体层特征为应变。
33.一种方法,包括:
提供晶片,该晶片具有绝缘体上半导体(SOI)构造,该晶片包括包含硅和锗的第一半导体层;
执行缩合过程,执行缩合过程消耗第一半导体层的一部分;
在执行缩合过程之后,在晶片上流动含氯气体同时加热晶片;
在流动之后在第一半导体层的剩余部分上形成第二半导体层。
34.根据权利要求33的方法,其中执行缩合过程还包括在剩余部分上形成包含硅的一层,该方法还包括在形成第二半导体层之前去除包含硅的层。
35.根据权利要求33的方法,其中流动含氯气体还包括以1100C或更低的温度加热晶片。
36.根据权利要求33的方法,其中流动含氯气体还包括以700C或更高的温度加热晶片。
37.根据权利要求33的方法,其中形成第二半导体层包括使用剩余部分作为模板层。
38.根据权利要求33的方法,其中流动含氯气体包括流动近似6%浓度的含氯气体。
39.根据权利要求33的方法,其中流动含氯气体包括流动0.1-10%浓度的含氯气体。
40.根据权利要求33的方法,其中含氯气体包括氯化氢、氯气、四氯化碳、或三氯乙烷中至少一种。
41.根据权利要求33的方法,还包括:
形成具有沟道区的晶体管,其中沟道区的至少一部分在第二半导体层中。
42.根据权利要求33的方法,其中第二半导体层特征为应变。
43.一种方法,包括:
在绝缘层上提供包含硅和锗并且具有晶体结构的第一半导体层;
在晶体结构上形成氮氧化合物层,其中形成包括使用消耗第一半导体层一部分的过程;
去除氮氧化合物层;
在去除氧化物层之后在晶体结构上形成包含硅的第二半导体层。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/670,928 US7029980B2 (en) | 2003-09-25 | 2003-09-25 | Method of manufacturing SOI template layer |
US10/670,928 | 2003-09-25 | ||
US10/919,784 | 2004-08-17 | ||
US10/919,784 US7056778B2 (en) | 2003-09-25 | 2004-08-17 | Semiconductor layer formation |
PCT/US2004/030088 WO2005034191A2 (en) | 2003-09-25 | 2004-09-14 | Template layer formation |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1926660A true CN1926660A (zh) | 2007-03-07 |
CN1926660B CN1926660B (zh) | 2011-06-22 |
Family
ID=34376030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200480024106XA Expired - Fee Related CN1926660B (zh) | 2003-09-25 | 2004-09-14 | 模板层形成 |
Country Status (4)
Country | Link |
---|---|
US (3) | US7029980B2 (zh) |
JP (1) | JP4690326B2 (zh) |
CN (1) | CN1926660B (zh) |
TW (1) | TWI387848B (zh) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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FR2861497B1 (fr) * | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
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JP3873012B2 (ja) * | 2002-07-29 | 2007-01-24 | 株式会社東芝 | 半導体装置の製造方法 |
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-
2003
- 2003-09-25 US US10/670,928 patent/US7029980B2/en not_active Expired - Lifetime
-
2004
- 2004-08-17 US US10/919,784 patent/US7056778B2/en not_active Expired - Fee Related
- 2004-08-17 US US10/919,922 patent/US7208357B2/en not_active Expired - Fee Related
- 2004-09-14 CN CN200480024106XA patent/CN1926660B/zh not_active Expired - Fee Related
- 2004-09-14 JP JP2006528055A patent/JP4690326B2/ja not_active Expired - Fee Related
- 2004-09-22 TW TW093128720A patent/TWI387848B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2007507109A (ja) | 2007-03-22 |
US7056778B2 (en) | 2006-06-06 |
US20050070056A1 (en) | 2005-03-31 |
TWI387848B (zh) | 2013-03-01 |
US20050070053A1 (en) | 2005-03-31 |
US20050070057A1 (en) | 2005-03-31 |
JP4690326B2 (ja) | 2011-06-01 |
CN1926660B (zh) | 2011-06-22 |
US7208357B2 (en) | 2007-04-24 |
US7029980B2 (en) | 2006-04-18 |
TW200513791A (en) | 2005-04-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110622 Termination date: 20180914 |
|
CF01 | Termination of patent right due to non-payment of annual fee |