CN1945829A - 单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构 - Google Patents

单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构 Download PDF

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Abstract

本发明是有关一种单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构，是一种单一电晶体(1T－RAM)型的随机存取记忆位元晶单元和其制造方法。其是提供一种MIM(Metal－Insulator－Metal；金属/绝缘体/金属)电容结构；及在包含有1T－RAM位元晶单元的finFET电晶体(鳍式场效电晶体)的整合集成制程中，制造MIM电容结构的方法。此finFET电晶体和MIM电容是形成于记忆体区，并揭示非对称制程。1T－RAM记忆晶单元和其他电晶体可结合成巨集(Macro)晶单元，而多个巨集晶单元可形成集成电路。MIM电容可包含奈米粒子或奈米结构，以有效增加电容量。FinFET电晶体可形成于绝缘体上，而MIM电容可形成于基材的层间绝缘层中。此制造上述结构的制程可利于使用习知光罩。

Description

单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构
技术领域
本发明涉及一种半导体装置的制造方法与结构，为单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构，特别是涉及一种整合装置的制造方法，其中此整合装置包含有平面金属氧化电晶体、一或多个金属/绝缘体/金属(Metal-Insulator-Metal；MIM)电容器、和/或一或多个鳍式场效电晶体(finFET)，以形成记忆体(memory，记忆体即存储介质，存储器，内存等，以下均称为记忆体)记忆单元，例如：单一电晶体位元晶单元(说明：本文全文中有多处的“单元”，即为台湾技术术语“胞”，以下均称为单元)、和包含一或多个记忆单元的巨集晶单元(Macro Cells)。
背景技术
在半导体的技艺中，所希望的是将RAM(Random Access Memory；随机存取记忆体)储存装置加入至集成电路上，此集成电路亦包含有其他电路，例如：微处理器电路(Microprocessor Circuits；MPUs)、微控制器电路(MicroController Circutis；MCUs)、数位处理器(Digital Signal Processors；DSPs)、使用储存资料或参数资讯的射频或滤波器、类比数位转换器和其类似装置，或其他需要资料或程式储存装置来被可程式化或逻辑电路快速存取的高级电路。在现有习知技艺中，此种需求是藉由所谓“嵌入(Embedded)式”RAM电路来达成，此嵌入式RAM电路可至少包含多电晶体SRAM(StaticAccess Memory；静态随机存取记忆体)记忆晶单元，或电晶体加电容性储存晶单元，而有时每一个储存晶单元是由一个电晶体和一电容所形成，即所谓的1T-RAM位元晶单元。例如：Leung等人在公元2000年IEEEInternational ASIC Conference and Exhibits，会议记录第32至36页的论文(题目为“The Ideal SoC Memory：1T-SRAM”)中描述到具有一电容的1T-储存晶单元的应用，此1T-储存晶单元并使用透明(隐藏)更新技术来建构“SRAM”记忆晶单元。
具有嵌入式RAM电路的半导体装置可分为不同的区域，以让相容但不相同的制程步骤和材料被用来建构具有不同物理特性的装置，例如：一种BiCMOS(双载子互补式金属氧化半导体)半导体装置的周边电路包括有大型驱动电路，当内部或核心逻辑电路仅为CMOS技术时，此BiCMOS半导体装置可包含用以驱动缓冲区的双载子电晶体，，此CMOS技术是实施在平面技术中。在其他现有习知的制程中，其他的嵌入式电路可被制成SOI(SiliconOn Insulator；绝缘层上有硅)或SIMOX(Separation by ImplantationOxygen；氧植入隔离)装置，其是位于平面电路上，而平面电路是形成于硅基材的表面上。此些整合或嵌入式技术需被使用来设置系统在集成电路上(SOICs)或系统在晶片上(SOC)；或建构目前正在设计或日后将要设计的高度积集的微处理器和信号处理器。
电容为半导体装置中用以储存电荷的元件。某些位准的储存电荷的存在或消失可代表资料值，例如：资料值“0”和“1”是用于典型的二进制电路中。在半导体记忆装置、或包含有嵌入式记忆阵列的半导体集成电路的一部分中，可使用电容为资料储存元件，此资料储存元件的读取和/或写入是通过存取电晶体来进行，而此存取电晶体是耦接电容储存元件至位元线，此位元线可用来提供储存用的写入资料；或在读取模式中感测储存电荷并将此电荷译成读取资料。在某些记忆体阵列中，电晶体和电容是被排列形成1T-RAM晶单元。最受欢迎的记忆体形式为“静态”或SRAM，而许多不同的记忆晶单元均可制作成SRAM记忆晶单元，但这些记忆晶单元通常需使用6个或甚至8个电晶体来建构，比起类似的电容储存记忆晶单元，其实质占用较多的面积。电容可能需通过自记忆晶单元读取储存电荷和将储存电荷写回至记忆晶单元来被定期更新。此种情形的记忆晶单元一般是被称为“动态”RAM或DRAM记忆晶单元。然而，若电容是用于1T-RAM的位元晶单元，其中电容所需的更新相当不频繁，故可通过自动电路板上电路而让电容的更新动作不被得知，并在其他操作时进行(一种所谓“隐藏”(Hidden)或“透明”(Transparent)更新)，其可称为拟静态(Pseudo-static)RAM记忆晶单元或正好是1T-RAM(单一电晶体RAM)位元晶单元。
与多电晶体型SRAM记忆晶单元相比较，1T-RAM位元晶单元的一大优点为其设置1面积小，故可以在小硅面积中提供更多的记忆容量。对系统在晶片上(SoC或SOIC)或应用导向集成电路(Application SpecificIntegrated Circuit；ASIC)而言，此记忆晶单元面积的优点在嵌入式RAM阵列忠系特别重要。以下列举三个美国专利案为本发明的参考：Tzeng等人的美国专利第6,638,813号(名称为“Method of Forming a CompositeSpacer to Eliminate Polysilicon Stringers Between Elements in aPseudo SRAM Cell”)、Huang等人的美国专利第6,528,422号(名称为“Method to Modify 0.25μM 1T-RAM by Extra Resist Protect Oxide(RPO)Blocking”)、和Chen等人申请的美国专利第6,420,226号(名称为“Method to Defining a Buried Stack Capacitor Structure for a OneTransistor RAM Cells”)，这些专利案皆让渡给本发明的受让人，并描述使用电容储存元件的各种1T-RAM位元晶单元。
巨集晶单元可制造成包含有1T-RAM位元晶单元、及如驱动电路、缓冲区、时脉扇出电路、不需电容的其他周边电路的其他逻辑电路；这些其他相关电路所使用的电晶体可与储存记忆晶单元相同或相异；此些巨集晶单元是被组织在一起以成为功能性电路，而形成应用导向集成电路，藉由提供已验证和重复使用的巨集晶单元形式的预设功能，可以大幅地减少具有新或修正功能的集成电路的设计时间。巨集晶单元可简单为少数几个电晶体、或复杂成嵌入式RAM、ROM、快闪(Flash)或EEPROM(ElectricallyErasable Programmable Read Only Memory；电性可抹除可程式化只读记忆体)阵列、暂存器档案或FIFO(First In First Out；先进先出)记忆缓冲区；或巨集晶单元可为包含有嵌入式ROM、RAM和可程式化处理器的完整数位讯号处理器(DSP)装置。
半导体装置中的电容是通过提供至少两个导电板来形成，此些导电平板是被绝缘层或介电层、或多层绝缘材料层所分离。电容量、或针对两导电板间的施加电位电容所存的电荷量，是根据例如导电板面积、两导电板间的距离和两导电板间的绝缘体的介电常数等许多参数来决定。除了做为储存元件之外，嵌入于集成电路的电容尚有许多其他应用，包括有RC(电阻电容)电路中的元件，用于滤波电路、类比-数位转换器和数位-类比转换器和交换式电容网路，并可与应用于其他使用电容量做为电路元件的任何电路排列。
MIM(Metal-Insulator-Metal；金属/绝缘体/金属)电容为储存电容的特别重要的类型。MIM电容是由堆叠材料所形成，而此堆叠材料包含有金属或多晶硅的第一电极或第一导电板、含有包括高K介电材料的各种介电质的绝缘层、可为金属或多晶硅材料的第二电极或第二导电板。MIM电容对于整合嵌入式应用的优点为：MIM电容可形成于硅基材上的层间绝缘层，因而可有效地提供MIM电容而不会消耗基材本身的有用的主动区域。此外，MIM电容可被提供在基材的上方，而可设置平面MOS电晶体装置于MIM电容的下方，或若使用SOI或SIMOX方式，甚至可置于MIM电容的上方。经常，此些导电板的至少之一者是被形成于半导体装置的金属化层或金属内连线层中。另一电容导电板则可被形成于一般较接近基材表面的多晶硅层或多晶(Poly)层中；当然，MIM电容亦可形成在位于远离基材上方的材料层中。平面或“基材内”电容，亦可见于Tu等人所申请的美国专利第6,720,232号(其名称为“Method of Fabricating an Embedded DRAM forMetal-Insulator-Metal(MIM)Capacitor Structure”)，此专利案是让渡于本发明的专利受让人，在此亦列为本发明的参考，其是描述形成MIM电容于RAM位元晶单元的基材上方的层间绝缘层中的方法。
由现有习知技术可知，若以织构导电板来增加导电板的有效面积，可增加整合电容的电容量。已知可使用各种材料和技术来制造出用于电容的粗糙或具有特定结构的表面，例如：可使用沉积和特殊回火、或化学处理或沉积后蚀刻材料，来产生所谓的半球状晶粒(Hemispherical GrainMaterial；HGS)材料。这些方法皆可应用于MIM电容。
例如：可使用绝缘层中的各种所谓的高介电常数(k)材料来进一步加强电容效能。习知的使用在半导体技术上的介电材料为二氧化硅，其介电常数(k)为3.9。介电常数大于3.9的介电材料可称为“高介电常数(k)”的介电材料。例如：Ding等人所发表的论文(“High-Performance MIM Capacitorusing ALD High-k HfO2-Al2O3 Laminate Dielectrtics”，发表于IEEEElectron Device Letters，Vol.24，No.12，December 2003，pp.730-732)，其是描述具有由两种材料所形成的介电层的MIM电容，此两种材料是为氧化铪(HfO2)和氧化铝(Al2O3)，其是使用原子层沉积技术(Atomic LayerDeposition；ALD)来制成类似薄层的层压“三明治”结构。Yang等人发表的论文(“High-Density MIM Capacitors using AlTaOx Dielectrics”，发表于IEEE Electron Device Letters，Vol.24，No.5，May 2003，pp.306-308)是类似地描述在集成电路的MIM储存电容中使用氧化铝钽(AlTaOx)介电材料而获得的所欲得到的结果。
请参阅图1所示，是绘示现有习知半导体装置的剖面示意图，其中此半导体装置包含形成于单一装置结构中的平面电晶体、存取电晶体和MIM电容。图1所示是绘示现有习知的包含MIM储存电容位元晶单元的半导体装置100的剖面示意图(其是用于图示说明，而其元件并未按比例绘示，故仅具有描述说明性)。该半导体装置100，包含具有记忆体区和逻辑区的基材101。基材101可为例如具有其他习知的晶格方向(Crystal Orientation)的硅基材、硅锗基材或用于半导体技艺的其他习知基材。此硅基材可为例如在SOI制程中沉积或长成于绝缘体上的硅层。
基材是具有形成于其中的掺杂井区，如图1所示的N型井103和P型井105。可使用各种习知的半导体制程步骤来形成这些掺杂井，包括掺杂离子的离子布植法和其后的热退火，或其他习知制程步骤。例如：这些井可在形成剖面所示的其他特征前形成；或在沉积闸介电层后，使用高能量离子穿透层的植入法来形成。如此技艺所习知，周期表的第五族中之一或多个元素可做为形成N型井的掺质。亦如此技艺所习知，周期表的第三族中之一或多个元素则可做为形成P型井的掺质。如此技艺所习知，亦可植入惰性材料以改善元件的电性特性。
浅沟渠隔离Shallow Trench Isolation；STI)区107是形成于基材中，且具有比N型井103和P型井105稍浅的深度。如习知技艺所知，浅沟渠隔离区107提供许多优点：包括由浅沟渠隔离区107所分开的半导体区域的电性隔离。浅沟渠隔离区107可填充有例如高密度电浆(High DensityPlasma；HDP)氧化物材料的绝缘材料。
复数个电晶体是形成于基材101中和上，逻辑区中的电晶体113和115形成平面MOS电晶体，其可用于行各种逻辑或电性功能。电晶体113是具有形成于N井103中的源极区和汲极(本文全文中有多处的“汲极”，即为漏极，以下均称为汲极)区的P通道元件，此源极区和汲极区是被覆盖有栅极(注：本文全文中有多处的“栅极”，即为台湾技术术语的“闸极”，以下均称为栅极)介电层或氧化层的通道所隔离，而平面电晶体115则是具有形成于P井105中的源极区和汲极区的N道通元件，此源极区和汲极区是被覆盖有栅极介电层或氧化层的通道所隔离。每一个平面电晶体113和115亦具有多晶硅或金属栅极端，并且在图1中，源极区、汲极区和栅极区皆绘示有降阻抗的硅化钴层，此硅化钴层是覆盖或束缚源极、汲极和栅极，此为可造成较佳元件效能的特征选项。藉由形成于层间氧化层153、155和157中的介层堆叠窗(Via Stack)131，浅沟渠隔离区107可提供让导电金属层151接触多晶硅导体111的连接处。导电金属层149是藉由延伸穿过层间氧化层153、155和157的介层堆叠窗129而电性耦接至N型通道的平面电晶体115。电晶体113和115围一P通道和N道组的CMOS逻辑电晶体，并可形成例如反向器(Inyerter)，但是亦可分开使用；或如此技艺所习知，改变金属材料层的连接处以做为二极体、开关电晶体或产生其他功能。
形成于记忆体区的N型井103中的电晶体119至少包含如图1所示的RAM储存晶单元的存取电晶体。虽然图1是绘示单一存取电晶体和电容，但是实际装置可具有数千个此些晶单元于典型的设置中。MIM电容121是形成于基材101上的层间氧化层153和155中，并具有穿过层间氧化层157的接触插塞123，用以提供电性接触至P通道电晶体119的源极区/汲极区。此电容是MIM电容或MIS(Metal-Insulator-Semiconductor；金属/绝缘体/半导体)电容，其是形成为如图所示的垂直电容。接触插塞123是提供电性接触至MIM电容的底导电板，且介层窗177是电性接触至MIM电容的顶导电板，其是电性耦接至金属导电层143。
如图1所示的现有习知装置是提供平面逻辑电晶体和嵌入式记忆体电路于单一集成电路装置中。现将制造图1所示的现有习知装置的制程步骤简明地描述说明如下。
请参阅图2所示，是绘示制造图1的剖面结构的第一部分制程步骤的示意图，是绘示说明制造如图1所示的嵌入式记忆体晶单元的制程的早期步骤。在图2中，基材101是以剖面绘示，且未按比例绘示。基材101为习知所使用的硅单结晶(Monocrystalline)基材，但是亦可使用其他习知的半导体基材材料。基材101可以为主体硅基材(Bulk Silicon Substrate)，或沉积于绝缘体上的SOI区。在此所示的例子中，基材101为P型材料，但是亦可使用此技艺所知的其他基材型式。垫氧化(Pad Oxide)层102是形成于基材101上。典型地，垫氧化层102为如二氧化硅的习知垫氧化层材料，而其他来长成或沉积的方式可使用例如包含有四乙氧基硅烷(TEOS)和二氧化硅、或氮氧化物或栅极介电层的复合氧化物。垫氧化层102可被热长成于例如温度800℃至1000℃的氧蒸气环境中。垫氧化层102具有多种厚度，例如可为介于约30埃至约300埃的厚度。可用来制造垫氧化层的其他氧化制程包含有：在高压或低压、高温或低温环境中的干氧气和无水氯化氢气中的氧化制程，亦可使用快速热氧化制程。
材料层104为形成于垫氧化层102上的氮化层。氮化材料层104可由例如氮化硅(Si3N4)所制成，并可使用习知的沉积技术来沉积成氮化层，此习知沉积技术包含有低压化学气相沉积法(Low Pres sure Chemical VaporDeposition；LPCVD)或电浆辅助气相沉积法(Plasma Enhanced ChemicalVapor Deposition；PECVD)的制程，例如，使用如NH4和SiH4的气体为反应物在400℃至800℃间的温度；及300毫托尔至400毫托尔间的压力。其他方法包含使用LPCVD或PECVD设备；使用如二氯化烷(SiCl2H2)和氨(NH3)的其他气体为反应物。
请参阅图3所示，是额外制程步骤之后的图2的结构的剖面示意图，是绘示浅沟渠隔离区107为使用习知光学微影图案化制程(图中未绘示)后由习知蚀刻制程所初始形成。例如，可使用电浆蚀刻来去除氮化层、垫氧化层，并蚀刻浅沟渠隔离区107中的基材。在如此技艺所习知的电浆蚀刻制程中，第一电极是被设置于习知电浆蚀刻制程反应器的反应室内，而基材是被置于第一电极上。第二电极是相分离且相对于第一电极，例如，第二电极可被置于制程反应器的盖子中或或依附于其上，然而亦可以使用其他排列方式。电浆的气体介质是以流通过反应室，无线电频率或射频电压型式(其可包含具有不同频率的成分)的能源是被施加于两电极之间以产生气体放电，此气体放电可离子化介质、形成电浆、离子轰击和蚀刻晶圆。如此技艺所习知，可改变气体和射频来产生高选择性和非等向性蚀刻。典型地，干式蚀刻是使用在晶圆暴露于电浆反应室的蚀刻气体中，蚀刻气体包括例如四氟甲烷(CF4)、三氟甲烷(CHF3)、六氟化硫磺(SF6)或三氟化氮(NF3)，亦可使用如氮、氧和氩的其他气体。然而，可改变浅沟渠隔离区107的深度，如使用介于1000埃至5000埃之间的深度。
图3是绘示了填满沟渠氧化层106于浅沟渠隔离区107中后的基材101。可用二氧化硅的CVD来传统地形成沟渠氧化层106，此二氧化硅是填满浅沟渠隔离区107并进一步位于其余的氮化层上。或者，可使用PECVD沉积法来形成沟渠氧化层106。该沟渠氧化层106可以形成于对硅烷/氧或硅烷/氮前驱物使用200℃至350℃的温度的PECVD反应器中。沟渠氧化层106的厚度为一变数，但是可为例如介于约3000埃至约5000埃之间。
图3是绘示从浅沟渠隔离中去除多余的沟渠氧化层并经化学机械研磨(Chemical Mechanical Polishing；CMP)后的基材101。化学机械研磨是去除多余的材料，并将表面暴露至施加有压力和旋转的研磨材料而使表面平坦化。可使用如此技艺所习知的其他习知CMP步骤。沟渠氧化层106是被去除至某特定厚度；氮化材料层104是被移除，以保留所需量的沟渠氧化层106于基材101表面的浅沟渠隔离区107中。
图3是绘示沉积栅极介电层122和电晶体111、113、115、117和119的栅极电极材料；并接着进行图案化和蚀刻来形成具有侧壁的个别栅极后的基材。使用习知方法来沉积栅极氧化层或栅极介电层于基材101和浅沟渠隔离区107上；沉积栅极多晶硅层于栅极氧化层上；进行图案化步骤以形成保护区和非保护区；使用习知的蚀刻步骤以去除非保护区中的栅极导电材料和栅极氧化材料；再自栅极和多晶硅导电层去除硬罩幂或硬化光阻，以形成如图3所示的结构。例如：栅极氧化层的形成可造成20埃至70埃厚的二氧化硅。
在形成栅极氧化层或介电层后，沉积多晶硅材料或金属栅极导电材料于氧化层上，以形成栅极电极层，其可为具有约1500埃至约2500埃的厚度的多晶硅层。然后，使用如本技艺所知的习知光罩和光阻制程来图案化此多晶硅层和位于其下的栅极，并去除多余材料而留下电晶体113、115和119的栅极和位于其下方的栅极氧化物与多晶硅导体111、117。由于栅极电极是位于浅沟渠隔离区107的上方而非位于主动区的上方，其当然不是做为如剖面所示的区域中的栅极装置，反而是提供多晶硅阶层的连接区，以容许其他阶层的导电体连接至栅极多晶硅层。
请参阅图4所示，是施加于图3结构的离子植入步骤的示意图，是绘示用以生产集成电路的记忆区的重要制程步骤。因为此装置的逻辑区需要时可具有与记忆体区不同的某些物理特征，故在记忆体区的轻掺杂汲极扩散区和源极扩散区114植入前，使用光罩(图中未绘示)来产生保护图案化光阻层112于逻辑区的上方，此植入步骤是绘示于图4中。保护光阻层112是使用有时称为CLDD(Cell Lightly Doped Drain；晶单元轻掺杂汲极)光罩来形成，并用以形成光阻涂布112，此光阻涂布是在CLDD植入步骤中，用以保护逻辑区装置。在记忆体区装置的源极和汲极掺杂完成后，使用类似的第二光罩来形成光阻层(图中未绘示)于记忆体区上，且当使用不同能量和/或不同掺杂材料的离子植入于逻辑装置区进行轻掺杂汲极扩散时，第二光罩可用来保护记忆体区。此非对称的光学微影制程可使单一装置的记忆体区和逻辑区电晶体区具有最佳化的物理特性，在单一相容的制程中，此两区域的物理特性不相同。特别是，此两区域是受制于源极和汲极轻掺杂植入的不同且分开的离子植入步骤。
如此技艺所知，当栅极多晶硅电极是在源极区和汲极区植入步骤前形成时，此些栅极被称为自行对准，电晶体113、115和119的栅极形成部分光罩于基材上，此基材是在植入步骤中定义出源极区和汲极区。在N井区中，可使用的P型植入是导至较佳为约10-14atoms/cm2至约5×10-15atoms/cm2的浓度；及为2keV至大约5keV的能量，以形成P型区，其是使用如硼和/或二氟化硼的掺质。可使用垂直角度来对基材进行植入步骤，或如习知技艺所知，某些植入步骤可为口袋型离子植入(Pocket Implant)，其是旋转和倾斜基材以达成成功的植入。可利用如砷或磷的掺质来对P井区进行N型植入，以达到如约1013atoms/cm3至约5×1013atoms/cm3的浓度；及约500埃至约1200埃的深度，其是使用约2keV至约5keV的能量来进行垂直植入；使用约100keV至约150keV的能量来进行较深的植入或口袋型植入。
请参阅图5所示，是额外制程步骤后的图4装置的剖面示意图，是绘示在记忆体区或逻辑区的电晶体；一些层间绝缘层的沉积；以及形成电容于基材上的第一步骤完成后的基材101，其中已进行习知的离子植入和退火步骤，以对具有电晶体113、115和119的栅极的平面电晶体产生源极区和汲极区114。侧壁氧化层124被绘示为沉积在电晶体113、115和119的栅极(即闸极，亦以元件符号113、115和119来表示)上。此氧化层是藉由习知的沉积步骤所产生，例如：使用习知沉积技术(如快速热氧化)来沉积二氧化硅。侧壁氧化层124可由氮化物、氮氧化硅、氧化物、二氧化硅、氮氧化硅或如氧化层-氮化层-氧化层(ONO)或氮化层-氧化层(NO)的复合物所形成。
图5是绘示在形成栅极的侧壁氧化层124于具有栅极的电晶体113、115和119的侧壁上；和完成源极和汲极区114的源极/汲极(汲极即漏极)深植入步骤后的基材101。因此，源极区和汲极区114的每一者皆具有浅区，此浅区是位于相邻的侧壁氧化层下方，且为由习知离子植入和掺质退火步骤所产生的深源极汲极区的一部分。这些步骤为此技术领域中具有通常知识者所知。
图5是绘示在自动对准金属步骤和形成共形的保护氧化层于完成的电晶体上后的基材101，此些完成的电晶体113、115和119具有栅极与多晶硅导体111和117。如现有习知技术所知，沉积于基材上的导电材料的阻抗可以藉由于材料上进行自动对准硅化物(Self AlignedSilicidation；Salicidation)来降低。以习知步骤是来形成自动对准硅化物层130，其是被指为图5中的电晶体113、115和119的涂布栅极、源极区和汲极区122、以及导体111和117的顶表面。金属层是形成于此结构上，并被加热以形成硅化物于如图5所示的暴露出的多晶硅栅极和导体、及源极和汲极植入区上。硅化结构130较佳的是由硅化物和/或钛硅化物所形成，此硅化物是藉由施加涂布钴并加热、或形成钴的金属硅化物(Co-salicide)的步骤来形成；钛硅化物是藉由进行涂布钛并予以加热的步骤、或形成钛金属硅化物(Ti-salicide)来形成，然而亦可藉由其他习知的自动对准硅化物的步骤。在进行自动对准硅化物的步骤后，形成共形的保护氧化层126于此结构上。
图5是绘示形成第一绝缘层157后的基材101。第一绝缘层157是沉积于共形的保护氧化层126上，且其厚度在初始时是相当厚(从约3000埃至约5000埃)，且可使用如快速热氧化(Rapid Thermal Oxidation；RTO)、CVD的习知技术来沉积，其材料是可以包含如CVD二氧化硅、磷硅玻璃(Phosphosilicate Glass；PSG)、硼磷硅玻璃(BorophosphosilicateGlass；BPSG)、高密度沉积氧化电浆或其他他材料的任何数量的习知绝缘层。在此厚度沉积后，以CMP技术加工并平坦化第一绝缘层157至较薄尺寸，如此技艺所知及如上所述。然后，可以使用例如电浆干式蚀刻或更精密控制的CMP技术的回蚀(Etching Back)步骤，来进一步的薄化第一绝缘层157。在CMP后，第一绝缘层157可为例如约3000埃厚，而在回蚀后，其最终厚度可为例如：位于电晶体113、115和117的栅极上方约600埃至1400埃。
在进行沉积步骤、CMP步骤和回蚀步骤或其他制程步骤而形成第一绝缘层157后，形成图5中的钨插塞129、131、133、135和137以接触多晶硅导体、栅极和源极或汲极区，其中是使用习知技术来形成钨插塞。终止层(图中未绘示)是形成于第一绝缘层157上。此终止层可至少包含例如氮化硅或氮氧化硅。接触窗开口是被蚀刻至穿透终止层和第一绝缘层，而接触窗的开口是形成于多晶硅导体(电晶体)111、117、113、115和119的栅极、及源极或汲极区114上的共形保护氧化层126中，如图5所示。然后，以阻挡(Barrier)材料形成衬垫(Lined)(图中亦未绘示)于接触窗开口内，且以钨或其他类似的导电材料来填充接触窗开口，其中此导电材料是沉积至填满接触窗的开口并延伸至第一绝缘层157的顶表面。然后，以CMP或其他习知蚀刻技术来去除多余的材料，而留下如图5所示的结构。
本技艺已知：使用接触插塞(参考符号为133)来形成MIM电容于层间绝缘层中，此接触插塞是做为后续形成的电容底板的电性接触，而此电容是形成于接触插塞上的被蚀刻的凹槽中。在此特别的例子中，具有栅极的电晶体119将对电容形成平面NMOS或PMOS型式的存取电晶体，而电容和电晶体的组何(将在下文描述)将形成1T的储存位元晶单元。
图5更绘示基材101为具有第二绝缘层155。由于第二绝缘层155的厚度将实质提供电容的垂直高度，而影响可能达成的电容值，因此虽然第二绝缘层155的厚度可能大于(或可能大很多)第一绝缘层157，仍使用与形成第一绝缘层157相同的技术来形成第二绝缘层155。例如：对某一电容架构而言，第一绝缘层157的厚度可为3000埃至5000埃左右。在形成并以CMP技术平坦化第二绝缘层155后，形成氮化物或氮化硅的终止层(图中亦未绘示)于第二绝缘层155的氧化层上，并使用习知技术来图案化和蚀刻接触窗的开口，而产生接触介层窗堆叠138、136、134和132的介层窗的开口，并填充有钨插塞或其他类似材料于其中，以延续接触多晶硅层和源极区或汲极区的垂直介层窗堆叠。此时尚未于介层窗133上形成开口，此是因为电容的底导电板将在下列步骤中形成。
请参阅图6所示，是额外制程步骤后的图5装置的剖面示意图，是绘示形成电容121后的基材101。再次，第二绝缘层155的表面是被图案化和蚀刻以形成凹槽于电容121中，此凹槽将容纳电容的底层。下列步骤是用以完成此结构，并描述由图6至图1的完成结构的最后步骤。可使用各种习知制程步骤或材料来形成电容121。可藉由例如沉积与电容凹槽共形的氮化钽或氮化钛来形成底导电板，然后，基材受制于共形层上的光阻层，此共形层是被去除到只留下凹槽内的氮化钽或氮化钛沉积，而顶层的光阻和沉积材料并被剥除。在习知制程中，再沉积电容介电层，此电容介电层可为具有高介电常数的材料，并具有例如介于100埃至800埃的厚度，且可包含如氧化钽(Ta2O5)的介电材料、如氧化铝(Al2O5)的铝化合物、铪、镧、氮化物或其他类似材料，或如二氧化硅的传统介电材料。或者，例如：可藉由如Ding等人的论文(“High-Performance MIM Capacitor Using ALD High-kHfO2-Al2O3 Laminate Dielectrics，”(发表于IEEE Electron DeviceLetters Vol.24，No.12，December 2003)所述的原子层沉积(Atomic LayerDeposition；ALD)制程步骤，来使用并形成氧化铪-氧化铝的薄层，此论文在此列为本发明的参考。
亦可知悉的是，可使用半晶粒型(Hemispherical Grain；HSG)多晶硅或其他晶粒材料当做底导电板，来自电容架构增加有效电容量，接着以共形的方式沉积在介电材料和顶电极的底导电极材料上，由于颗粒状表面的缘故，因而实质地增加所造成的电容板的面积，故增加所造成的电容量而不用相对应增加硅晶片面积。因此，如需要的话，可使用这些方法于来制造电容121。
电容121是包含顶导电板，较佳是由两材料层所形成，其他氮化钛层或氮化钽层是形成于介电层上，接着，以镶嵌(Damascene)制程来形成铜顶导电板，并延伸至如图所示的第三绝缘层153，此些步骤为习知，故在此不再详细地阐述。
沉积通常与底导电板相同(如氮化钛层或氮化钽层)的导电材料层，以形成这些绝缘层于介电材料。可使用退火制程来完成氮化钛层和介电层间的结合。沉积金属层(例如铝层或较佳是铜层)于顶导电板上，并填满凹槽且延伸至第三绝缘层153，此第三绝缘层153是被图案化以完成电容。可使用电镀或沉积来形成铜顶层，并以CMP步骤去除铜顶层来平坦化而完成此图案，其中可使用双重金属镶嵌制程。然后，以第三绝缘层153覆盖电容的顶层，其是被沉积并再次受制于CMP平坦化。
为完成图1所示结构，介层窗是形成于与元件符号138、136、134、132和177相同的位置。再次，对接触窗进行开口并填入钨插塞，以完成穿透第三绝缘层153至金属层的介层窗堆叠。照惯例，沉积和图案化导电金属151、149、147、145和143(可能为铝)，或者，若导电体为铜(其正在成为习知技艺的标准)，则可利用铜金属镶嵌制程。
因此，如图1所示，基材101被绘示为具有包含形成于层间绝缘层中的MIM电容121的习知结构。层间氧化层153是被形成于层间氧化层155上，并具有导电金属151、149、147、145，导电金属151、149、147、145是被形成来接触耦接至介层窗堆叠的源极、汲极和栅极电极。金属导体143是经由穿通过第三绝缘层的介层窗177来接触电容121。传统地，电容121可由底导电板所形成，此底导电板是由氮化钽、氮化钛、或包含氧化钽(Ta2O5)、氧化铪(HfO2)、氧化铝钽(AlTaOx)的高介电常数材料所形成，并可由沉积和退火制程来形成。HSG或粗糙的多晶硅可被用来增加导电板的面积和所造成的电容的容量。
为了取得集成电路的嵌入式RAM区的最大可能储存容量，用以实作RAM的各种装置必须尽可能地缩小并相当密集地被集中在一起。因此，除了储存电容本身之外，用来存取记忆体电容和存取电晶体的电晶体的所需面积亦相当重要。然而，当以习知MOS电晶体尺寸随着整体制程技术的尺寸缩减而缩小时，习知的平面MOS电晶体结构则开始变得较不需要。当金氧半场效电晶体的通道宽度减时，某些“短通道”效应会发生，其中即使当装置关闭时，源极区和汲极区仍电性耦接在一起，此些效应会造成不受欢迎或甚至不被接受的性能或失误。
最近，己发展出另一种MOS电晶体布局，即鳍式场效电晶体，如Chen等人的美国专利案第6,729,619号所述，此美国专利案是让渡至本发明的专利受让人，且列为本发明的参考；鳍式场效电晶体亦被描述于Hu等人的美国专利案第6,413,802号，其亦在此列为本发明的参考中。鳍式场效电晶体具有由硅或其他半导体鳍状物(Fins)所形成的源极区、汲极区和栅极区，此些半导体鳍状物可被制造在任何基材或绝缘体上，以使电晶体通道不被形成在基材表面上，而被设置于基材上方的材料层中。因为通道可形成于绝缘体(绝缘层覆硅)上，而不在习知平面布局所使用的主体硅基材上，故可在一些应用中消除短通道效应。典型的鳍式场效电晶体亦具有至少两个栅极区(形成于鳍式的任一边侧壁上)，在某一装置表面积下，此些栅极区可增强装置效能。为了增加电流承载容量，可能可以加入额外的栅极区至装置中，因而可制造出各种容量的电晶体。
请参阅图7所示，是现有习知的鳍式场效电晶体装置的三维示意图，是绘示如本技艺所习知的鳍式场效电晶体装置的立体示意图。此装置可以被设置于绝缘体、主体硅或硅基材201上，其可设置于绝缘体上，如SOI或SIMOX。
当然可使用如硅化锗(SiGe)或锗的其他基材材料。图7绘示有基材201并提供硅鳍状物(在此编号为203)。鳍状物203将形成完成的电晶体的源极区和汲极区，而通道将会形成于源极区和汲极区之间。栅极氧化层或介电层205是被提供且沉积于鳍状物203的侧边、和如此例所示的源极汲极鳍式区(鳍状物203)的顶部上。因为栅极氧化层205是沉积于源极汲极的两侧上，所以此装置具有多重栅极，其可以称为“多重栅极”装置。栅极207是形成于栅极氧化层205上，且其形成方向可为例如垂直于鳍状物203的方向，而使栅极与鳍状物203相交，且位于通道区和栅极氧化层中的鳍状物203的上方。在形成栅极电极后，可使用例如离子植入的习知制程步骤来掺杂源极区和汲极区，且亦可形成保护的侧壁以窄化和保护鳍状物203，然而亦可使用其他额外的习知制程步骤，在此并未描述。
相较于平面电晶体装置(如图1所形成的平面电晶体)，图7的装置具有许多优点。多重栅极结构可大幅地减少或消除因习知装置的尺寸缩小而造成的许多问题：包括短通道效应，并可改善习知平面装置上的汲极感应能障减低(Drain Induced Barrier Lowering；DIBL)的问题。在目前的半导体缩小元件尺寸的制程中，这些效应将会变得越来越显著，因此，finFET电晶体的优点便变得更加重要。
因此，需要一种单一半导体制程，用以制造习知的平面逻辑MOS电晶体或电路的各种元件、MIM电容和finFET电晶体装置于单一集成电路，而适用于制造使用任何或所有此些元件的充分整合和高度功能性的集成电路。本发明的各种方法和结构正是用以满足此需要。
有鉴于上述现有的半导体装置的制造方法与结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构，能够改进一般现有的半导体装置的制造方法与结构，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明各种实施例的目的在于，克服现有的半导体装置的制造方法与结构存在的缺陷，而提供一种新的单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构，所要解决的技术问题是提供一种新颖的制程，用以制造平面逻辑电路结构、MIM电容结构和finFET电晶体结构于单一集成电路或半导体装置上，其中finFET电晶体是形成于多晶硅层中，而MIM电容是形成于半导体装置的基材上方的绝缘层中。finFET电晶体和MIM电容可形成1T-RAM位元晶单元，然而其他电路排列亦可被考虑来形成这些元件。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置，其至少包含：一基材；一平面金属氧化半导体(Metal Oxide Semiconductor；MOS)电晶体，形成于该基材的一第一区中；至少一鳍式场效电晶体(finFET)，形成于该基材的一第二区中；复数个浅沟渠隔离区，形成于该第一区和该第二区之间；一第一绝缘层，形成于该基材上；一第二绝缘层，形成于该第一绝缘层上；以及至少一MIM(Metal-Insulator-Metal；金属/绝缘体/金属)电容，形成于该第二绝缘层中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中所述的鳍式场效电晶体是具有一端点，该端点是电性连接至该至少一MIM电容之一第一电极，该鳍式场效电晶体和该至少一MIM电容因而形成一储存晶单元于该第二区中。
前述的半导体装置，其中所述的MIM电容的该第一电极是由一织构状表面所形成。
前述的半导体装置，其中所述的MIM电容的该第一电极是由半晶粒型(Hemi spherical Grain；HSG)材料所形成。
前述的半导体装置，其中所述的MIM电容更至少包含：一第一金属层，沉积于该第二绝缘层的一凹槽中，其中该第一金属层具有复数个奈米粒子；一第一电极层，共形地沉积于该第一金属层上，其中该第一电极层至少包含一导电材料；一第一介电层，共形地沉积于该第一电极层上，其中该第一介电层至少包含一高介电常数(High-k)的介电材料；以及一第二电极层，共形地沉积于该第一介电层上，其中该二电极至少包含一导电材料，用以接收之一电位。
前述的半导体装置，其中所述的鳍式场效电晶体至少包含：一硅鳍，形成于该基材的一凹槽中，其中该硅鳍是由该基材所形成，该硅鳍具有复数个侧壁，和包含半导体掺杂物的源极区和汲极区；一栅极介电材料层，沉积于该硅鳍上，且定义出一通道区；以及一栅极电极，沉积于该硅鳍上，并形成来位于该通道区中的该硅鳍的上且与其相交错，该栅极电极和该栅极介电材料层是形成一MOS电晶体的一栅极区；其中，该栅极电极和该栅极介电材料层是位于该硅鳍的该些侧壁上，藉以形成一多栅极MOS电晶体。
前述的半导体装置，其中所述的鳍式场效电晶体更至少包含：位于该硅鳍的顶表面上的该栅极电极和该栅极介电材料层，以形成一三栅极MOS电晶体。
前述的半导体装置，其中所述的形成于该第一区中的该平面金属氧化半导体电晶体是由沉积于该基材上的一应变半导体材料所形成。
前述的半导体装置，其中所述的形成于该第一区中的该平面金属氧化半导体电晶体是由一应变硅化锗(SiGe)材料所形成。
前述的半导体装置，其中所述的平面金属氧化半导体电晶体的源极和汲极是形成于一提升区(Raised Region)中，该提升区是形成于该基材的表面的上方。
前述的半导体装置，其中所述的形成于该第一区的该平面金属氧化半导体电晶体和形成于该第二区中的该鳍式场效电晶体是耦接在一起，而形成一巨集晶单元(Macro Cell)。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造集成电路装置的方法，其中该集成电路装置至少包含一记忆体储存晶单元，该制造集成电路装置的方法至少包含以下步骤：定义一逻辑区和一记忆体区于一基材中；提供填充有一沟渠隔离绝缘材料的复数个浅沟渠隔离区于该基材中；使用一第一记忆体核心的轻掺杂汲极的步进式光罩，来形成一第一涂布光阻于该基材上，并在留下暴露出的该记忆体区时，图案化该第一记忆体核心的轻掺杂汲极的步进式光罩以覆盖该逻辑区；以该记忆体区中的暴露出的侧壁来形成至少一硅鳍；沉积一栅极介电材料层于该基材上；沉积一栅极电极材料层于该闸介电材料层上；形成一第二涂布光阻层于该基材上；图案化该第二涂布光阻层于该基材上，以定义出至少一第一栅极电极于该逻辑区上、及至少一第二栅极电极于该硅鳍相交错的该记忆体区上；蚀刻该第二涂布光阻层、该栅极电极材料层和该闸介电材料层，以暴露出该栅极电极材料层和该闸介电材料层的侧壁；使用该第一记忆体核心的轻掺杂汲极的步进式光罩，来形成一第三涂布光阻层于该逻辑区上，且在留下暴露出的该记忆体区时，形成该第三涂布光阻层于该逻辑区上；植入源极和汲极掺杂材料至位于邻近该第二栅极电极的该记忆体区的该至少一硅鳍中，以形成一鳍式场效电晶体；去除该逻辑区上的该第三涂布光阻层，并形成一第四涂布光阻层于该记忆体区上，且留下暴露出的该逻辑区；植入源极和汲极掺杂材料至位于邻近该第一栅极电极的侧壁的该逻辑区的该基材中，以形成至少一平面金属氧化半导体电晶体的源极端和汲极端；形成一第一层间绝缘层于该基材上；形成一第二层间绝缘层于该第一层间绝缘层上；以及形成一MIM电容于该记忆体区上的该第二层间绝缘层中，其中该MIM电容的一底电极是穿过该第一层间绝缘层电性连接至该鳍式场效电晶体；藉以使该MIM电容和该至少一鳍式场效电晶体是一起形成一记忆体储存晶单元于该记忆体区中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造集成电路装置的方法，其中所述的形成该MIM电容的步骤更至少包含：形成一凹槽于该第二层间绝缘层中；形成一金属层于该凹槽内；处理该金属层而形成复数个奈米结构；共形地沉积一第一电极层于该金属层上；共形地沉积一高介电材料层于该第一电极层上；共形地沉积一第二电极层于该高介电材料层上；沉积一顶导体金属层于该第二电极层上；以及图案化该基材，以定义出该MIM电容，并蚀刻该MIM电容外面的材料，以去除多余的该第一电极层、该介电层、第二电极层和该顶金属导体层。
前述的制造集成电路装置的方法，其中所述的形成该些奈米结构的步骤更至少包含：以一准分子激光(即雷射)的放射线处理该金属层，以形成复数个奈米粒子。
前述的制造集成电路装置的方法，其中所述的形成该些奈米结构的步骤更至少包含：以一脉冲式激光沉积法来沉积一第一氮化钛金属层；以及以该脉冲式激光沉积法来沉积一第二镍金属层，以形成复数个镍的角锥型奈米结构。
前述的制造集成电路装置的方法，其中所述的沉积该介电材料层的步骤至少包含：沉积选自由铝、硅、氧、氮、钛、氟化氢、镧、锆钛酸铅(Lead-zirconate-titanate；PZT)、钛酸锶钡(Barium Strontium Titanate；BST)、氮化钽、氧化铝、二氧化硅、氮氧化硅铪(HfSiON)及其结合物所组成的一族群的材料。
前述的制造集成电路装置的方法，其中所述的沉积该介电材料层的步骤更至少包含：沉积由一第一氧化铪(HfO2)层和一第二氧化铝(Al2O3)层所组成的一积层(Laminate)材料。
前述的制造集成电路装置的方法，其中所述的沉积该介电材料层的步骤更至少包含沉积氧化铝钽(AlTaOx)材料的步骤。
前述的制造集成电路装置的方法，其中所述的形成该MIM电容的步骤更至少包含：共形地沉积半球状晶粒多晶硅的一第一电极层于一凹槽中；共形地沉积一高介电常数的介电材料的一介电层于该第一电极层上；共形地沉积一第二电极层于该介电层上；沉积一顶导体金属层于该第二电极层上；以及图案化该基材，以定义出该MIM电容，并蚀刻该MIM电容外面的材料，以去除多余的该第一电极层、该介电层、第二电极层和该顶金属导体层。
前述的制造集成电路装置的方法，其更至少包含：耦接该记忆体区中的该记忆体储存晶单元至该逻辑区中的该平面金属氧化半导体电晶体，以形成一巨集晶单元。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体装置，包含一逻辑区和一嵌入式记忆区，其中该半导体装置至少包含：一半导体基材，具有复数个浅沟渠隔离区形成于其中，并包含一沟渠隔离体；至少一平面金属氧化半导体电晶体，形成于该基材的该逻辑区中，其中该逻辑区是通过该些浅沟渠隔离区的至少一者，而与该嵌入式记忆区隔离；至少一鳍式场效电晶体，形成于该嵌入式记忆区中的一硅鳍状物上，其中该硅鳍状物是形成在两相邻的浅沟渠隔离区间；以及至少一MIM电容，形成于该嵌入式记忆区中，其中该至少一MIM电容至少包含一第一导电层、设置成于该第一导电层上的一介电层、和形成于该介电层上的一第二导电层，该第一导电层是耦接至该鳍式场效电晶体。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其更至少包含：一巨集晶单元，其中将该至少一鳍式场效电晶体和该至少一MIM电容耦接在一起，以形成一第一记忆储存晶单元，并耦接该第一记忆储存晶单元至该至少一平面金属氧化半导体电晶体，来形成该巨集晶单元。
本发明与现有技术相比具有明显的优点和有益效果。现结合技术方案来说明。为了达到上述目的，本发明的主要技术内容如下：
根据本发明的一较佳实施例，该半导体装置包含：其中形成有一个或多个平面电晶体装置的基材；形成于基材上的第一绝缘层；形成于第一绝缘层上的至少一个第二绝缘层；形成于第一绝缘层和第二绝缘层中的至少一个MIM电容；及形成于半导体装置中的至少一个finFET电晶体。此至少一个MIM电容包含第一导体层、沉积于第一导体层上的介电层和沉积于介电层上的第二导体层。第一导体层是完全延伸至此至少一个第二绝缘层的顶表面。finFET电晶体是形成于第一多晶硅层中或可形成于基材上方的其他绝缘层中。
根据本发明的又一较佳实施例，该半导体装置包含：包含有至少一个平面电晶体的基材；定义出硅状鳍在基材上的浅沟渠隔离层；形成至少一个平面电晶体和至少一个finFET电晶体的栅极于基材上的栅极多晶硅层和栅极介电层；形成于基材上的第一绝缘层；形成于第一绝缘层上的第二绝缘层，及至少一个MIM电容，其是形成于至少一个第二绝缘层中，并且藉由通过第一绝缘层的介层窗耦接至finFET电晶体。此至少一个MIM电容包含第一导体层；沉积于第一导体层上的介电层；及形成于介电层上的第二导体层。
在本发明的较佳方法中，形成至少一个平面电晶体、至少一个finFET电晶体和至少一个电容于基材上，如下所述。蚀刻基材以产生浅沟渠隔离区。形成涂布层于平面电晶体区上并暴露出其他区域。在此暴露出的区域中，在某些浅沟渠隔离区中进行蚀刻，以去除部分的浅沟渠隔离氧化物，并提供具有暴露出的侧面的硅鳍状物于基材中。去除保护涂布层，并继续沉积栅极介电层于硅鳍状物上和平面逻辑区上，且沉积栅极导体层于基材上。接着，图案化栅极导体层和位于其下方的栅极介电层，以提供位于栅极介电层上的复数个栅极导体层于平面电晶体区中、及栅极导体层于finFET中。使用掺杂步骤来产生自行对准至栅极导体层的源极和汲极掺杂区于平面电晶体区和finFET区中，较佳的是，使用习知的光罩来沉积保护涂布层，以容许进行不同掺杂步骤于平面电晶体区和finFET区。在形成平面电晶体和finFET后，沉积至少一个第一绝缘区和至少一个第二绝缘区于基材上，并形成至少一个MIM电容于第二绝缘区上。在变异例中，形成第三绝缘层于第二绝缘层上，并形成和图案化导体层于第三绝缘层上。形成接触窗和介层窗于每一个绝縁层中，以将源极、汲极、栅极导体与电容的至少一个导电板，耦接至形成于第三绝缘层上的某些导体，而使电路被平面电晶体、finFET电晶体和MIM电容所定义出。
在又一实施例中，提供一方法来形成嵌入式RAM晶单元，以与单一半导体电路中的平面电晶体整合在一起。在半导体基材或另外于沉积在绝缘体上的半导体材料区中，形成浅沟渠隔离区并填充氧化物于其中。定义出平面电晶体区和记忆体区。利用第一光罩来形成用以保护平面电晶体区的保护涂布层是平面电晶体区上。部分蚀刻某些浅沟渠隔离区，以形成具有部分暴露的侧壁的硅鳍状物于记忆体区中。从沉积于基材上的平面电晶体区和闸介电材料区中，去除保护涂布层。沉积栅极导体材料层于栅极介电材料层上。图案化栅极导体材料层和栅极介电材料层，以形成栅极于平面电晶体区，并形成栅极于记忆体区中的finFET电晶体上。再次使用第一光罩，以形成涂布层于平面电晶体区上，并且藉由植入与栅极导体相邻的掺质，来形成记忆体区的finFET电晶体的源极区和汲极区。接着，提供类似的保护涂布层于记忆体区上，并藉由植入掺质至与平面电晶体中的栅极导体相邻的基材，来为平面电晶体形成源极区和汲极区。在平面电晶体区和记忆体区的电晶体皆完成后，沉积第一绝缘层于基材上。藉由蚀刻第一绝缘层来形成接触区至栅极导体，并至选自源极区和汲极区的区域。沉积导电材料于介层窗中，以形成导电介层窗。沉积第二绝缘层于基材上。图案化和蚀刻一开口于第二绝缘层中，并沉积第一导电极材料、一或多个介电或绝缘材料和第二导电极材料，以形成电容于记忆区中。图案化和蚀刻其他接触窗于第二绝缘层中，并提供导体介层窗以电性接触第一绝缘层中的导电介层窗。提供第三绝缘材料层，其亦被图案化和蚀刻以形成接触至第二绝缘材料层的介层窗和电容的第二导电板，并藉由沉积、图案化和蚀刻导电材料于第三绝缘材料层上来形成导体。在上述的方法中，finFET电晶体是以其源极端或汲极端来耦接至电容的一导电板，而finFET电晶体和电容是一起提供1T-RAM位元晶单元。在又一较佳实施例中，1T-RAM位元晶单元可为巨集晶单元的一部分，此巨集晶单元可选项地包含额外的1T-RAM位元晶单元，以形成如记忆体阵列、暂存器、FIFO记忆缓冲区、暂存器档案(Register File)或其他储存元件的逻辑电路，此巨集晶单元亦可包含以标准CMOS逻辑技术所制成的平面电晶体，例如：无finFET电晶体的周边电路，诸如缓冲器、时脉扇出电路、反向器、逻辑闸和其他类似电路。
在又一实施例中，提供一种嵌入式RAM晶单元于具有平面电晶体的半导体装置中。此RAM位元晶单元为finFET电晶体的1T RAM位元晶单元，此finFET电晶体是耦接至字元线和位元线、及MIM电容的一导电板，以容许电荷置入至电容和自电容去除；此电晶体和电容形成了RAM储存位元晶单元。平面电晶体可被耦接至finFET，而可提供与RAM储存位元晶单元相关联的额外功能，或者，平面电晶体可不耦接至RAM储存位元晶单元，而可提供独立于RAM储存位元晶单元的功能。
在又一较佳实施例中，提供一种嵌入式记忆体阵列于具有平面逻辑电晶体电路的半导体装置中；此记忆体阵列至少包含：形成于基材中的复数个finFET电晶体；及相邻并电性连接至每一个finFET电晶体的复数个MIM储存电容系，以提供1T-RAM位元晶单元的阵列，其中每一个1T-RAM位元晶单元具有此些finFET电晶体的一存取电晶体、和此些MIM电容的一储存电容。较佳地，字元线是耦接于finFET电晶体的栅极导体，位元线是耦接于finFET电晶体的源极端或汲极端，而电容的一导电板则是耦接至finFET电晶体的其余的汲极或源极端，操作电容和finFET电晶体来对字元线和位元线有所反应，以形成记忆体阵列于集成电路中。
在又一本发明的较佳实施例，以一种技术来形成MIM电容的是利用，来产生粗糙的、颗粒状的底导电板于被照射到的金属层上，以原子层沉积(Atomic Layer Deposition；ALD)技术来共形地沉积介电材料和顶电极材料，而导电板和介电材料间的粗糙表面是导致相同区域中的电容量的增加。
借由上述技术方案，本发明单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构至少具有下列优点：本发明的实施例的优点包括：提供形成MIM电容于一制程的方法，此制程亦与形成finFET电晶体、P型MOS电晶体和N型MOS电晶体的方法相容。例如：当同时形成周边电路的习知平面MOS电晶体时，这些元件可用来形成以finFET电晶体为晶单元存取电晶体的有效率的记忆体阵列。
本发明提供了一种新颖的制程，用以制造平面逻辑电路结构、MIM电容结构和finFET电晶体结构于单一集成电路或半导体装置上，其中finFET电晶体是形成于多晶硅层中，而MIM电容是形成于半导体装置的基材上方的绝缘层中。finFET电晶体和MIM电容可形成1T-RAM位元晶单元，然而其他电路排列亦可被考虑来形成这些元件。
综上所述，本发明是有关一种单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构，是一种单一电晶体(1T-RAM)型的随机存取记忆位元晶单元和其制造方法。本发明提供一种MIM(Metal-Insulator-Metal；金属/绝缘体/金属)电容结构；以及在包含有1T-RAM位元晶单元的finFET电晶体(鳍式场效电晶体)的整合集成制程中，制造MIM电容结构的方法。此finFET电晶体和MIM电容是形成于记忆体区，并揭示非对称制程。1T-RAM记忆晶单元和其他电晶体可结合成巨集(Macro)晶单元，而多个巨集晶单元可以形成集成电路。MIM电容可包含奈米粒子或奈米结构，可以有效的增加电容量。FinFET电晶体可以形成于绝缘体上，而MIM电容可以形成于基材的层间绝缘层中。此制造上述结构的制程可利于使用习知光罩。本发明具有上述诸多优点及实用价值，其不论在制造方法或功能上皆有较大改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的半导体装置的制造方法与结构具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述是为了让下文的实施方式更清楚明了，故概略性地介绍本发明实施例的特征和技术优点。此应足以让熟习此技艺的人士理解到本发明所揭露的观念和特定实施例所提到的结构或实现本发明相同目的的制程。亦即让任何熟习此技艺的人士，在不脱离本发明的精神和范围内，当可作各种均等更动，因此本发明的保护范围应视权利要求书所附的申请专利范围所界定为准。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示现有习知半导体装置的剖面示意图，其中此半导体装置包含形成于单一装置结构中的平面电晶体、存取电晶体和MIM电容。
图2是绘示制造图1的剖面结构的第一部分制程步骤的示意图。
图3是绘示额外制程步骤后的图2的结构的剖面示意图。
图4是绘示施加于图3的结构的离子植入步骤的示意图。
图5是绘示额外制程步骤后的图4的装置的剖面示意图。
图6是绘示额外制程步骤后的图5的装置的剖面示意图。
图7是绘示现有习知的鳍式场效电晶体装置的三维示意图。
图8是绘示部分制程步骤后的本发明的较佳实施例的剖面示意图。
图9是绘示蚀刻步骤后的图8的剖面示意图。
图10是绘示形成浅沟隔离材料后的图9的剖面示意图。
图11是绘示形成涂布保护层于部分基材上后的图10的剖面示意图。
图12是绘示蚀刻图11的基材的未保护区后的图11的剖面示意图。
图13是绘示形成氧化物侧壁于被蚀刻的鳍状物上后的图12的剖面示意图。
图14是绘示额外制程步骤后的图13的剖面示意图。
图15是绘示进行额外制程步骤以形成本发明的装置后的图14的剖面示意图。
图16是绘示本发明的完成较佳实施例的剖面示意图。
图17是绘示可使用本发明的结构来形成的例示电路的排列的示意图。
图18是绘示图16的剖面图所示的装置的俯视图。
图19是绘示应用于本发明的MIM电容的放大剖面示意图。
100：半导体装置                     101、201、300、301：基材
102、303：垫氧化层                  103：N型井
104：氮化材料层                     105：P型井
106、308：沟渠氧化物                107：浅沟渠隔离区
111、113、115、119：电晶体          112：光阻涂布保护层
114、331、333：源极/汲极区          121：MIM电容
122：闸介电层                       123、129：接触插塞
124：侧壁氧化层                     126：共形保护氧化层
131、132、134：介层窗堆叠           133、135、137：接触插塞
136、138、177：介层窗堆叠           153、155、157：层间氧化层
143、353、355：金属导体层           145、147、149、151：导电金属
203：鳍状物                         205：栅极氧化层
207、315：栅极                      305：垫氮化层
307：浅沟渠隔离区                   309：鳍状物
310、330：光罩涂布                  311：氧化侧壁
313：介电材料层                     321：平面电晶体
323、325：鳍式场效电晶体            327：字元线
341、343：电容                      345、347：层间绝缘层
350：氧化保护层                     361、363：介层堆叠窗
362：第一电极层                     364：第二电极层
365：第一金属层                        366：第一介电层
371、373：源极接通体
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构其具体实施方式、制造方法、步骤、结构、特征及其功效，详细说明如后。
需要说明的是，除非另外指示，否则不同图示中的相对应的元件符号与象征通常是代表相对应的元件。图示是为了清楚说明本发明的较佳实施例的相关方面，而并不需要按尺寸比例绘示。
本发明的较佳实施例的操作与制作将在下文中详细地描述。然而，其中所述的较佳实施例并非本发明所能想到的唯一应用或使用。本发明所讨论的特定的较佳实施例仅是为制造和使用本发明的特定方法的描述，并未限制本发明的范围。本发明的图示是为了说明的目的，因此而未按比例描绘。
本发明将针对较佳实施例来描述，其中一些较佳实施例的描述是就嵌入式DRAM装置的例示应用而言，此嵌入式DRAM装置包括有记忆阵列区中的fFinFET电晶体的存取电晶体。此嵌入式DRAM装置可并入至任何数量的集成电路中，此些集成电路包含有微处理器、数位与类比信号处理器、微控制器、任何种类的特殊应用集成电路，和使用储存记忆为部分电路的其他集成电路，特别是处理资料的集成电路。然而，本发明的实施例亦可被应用于其他使用MIM电容的半导体应用中，例如：可使用本发明的MIM电容和finFET电晶体来制作集成(即积体)记忆装置(SDRAM、DRAM、DDR SDRAM、RDRAM和类似装置等)；利用电容来做为有利于本发明使用的电路元件的其他应用，其包含有交换式电容(Switched Capacitor；SC)电路、滤波器、类比至数位转换器、数位至类比转换器、射频电路、信号处理器、数位信号处理器、类神经网路和类似装置等。
请参阅图8所示，是部分制程步骤后的本发明的较佳实施例的剖面示意图，是绘示基材301的剖面示意图，其中基材301已被分成逻辑区和记忆体区。垫氧化层303、垫氮化层305和图案光罩(图中未绘示)已被沉积于基材上，而图案光罩已被图案化而定义出将被蚀刻的浅沟渠隔离区。
请参阅图9所示，是蚀刻步骤后的图8的剖面示意图，是绘示浅沟渠隔离蚀刻步骤后，具有基材301的图8的剖面示意图，其中浅沟渠隔离蚀刻步骤可在例如使用如氟化氢(HF)的化学湿蚀刻，或干式蚀刻的电浆蚀刻制程中进行。浅沟渠隔离区307的深度可相当深，例如：约500埃至约5000埃，在一较佳实施例中，其深度为约2000埃。图案光罩、垫氮化层305和垫氧化层303可以在习知的蚀刻技术完成后被去除，或在后续的化学机械研磨步骤中被去除。此时，“鳍状物”(Fins)309是被定义为基材材料的柱体，这些鳍状物309的顶部将形成鳍式场效电晶体装置的源极区、汲极区和通道区。
请参阅图10所示，是形成浅沟隔离材料后的图9的剖面示意图，是绘示形成沟渠氧化物步骤后的半导体装置300的剖面示意图。如上所述，沟渠氧化物308是被沉积于基材301上，并填充浅沟隔离区，且延伸超过基材301，通常是如图所示的共形地形成。沟渠氧化物308可为由上述的方式所形成的高密度电浆。
请参阅图11所示，是形成涂布保护层于部分基材上后的图10的剖面示意图，是绘示化学机械研磨步骤后的图10的剖面示意图，其中化学机械研磨步骤是用以通过平坦化来完成沟渠氧化物308，和形成光罩涂布310于半导体装置300的逻辑区上。光罩涂布310至少包含习知光阻，在保护逻辑区时，此习知光阻历经沉积、曝光和图案化而留下暴露出的记忆体区，以供处理。如本技艺所习知，可藉由热制程或其他习知制程来硬化光罩涂布310。重要的是，当此罩幕步骤为在无finFET装置的习知制程中形成finFET装置所需的额外步骤时，可使用相同的CLDD光罩，如同用于后续步骤中，以形成轻掺杂汲极区和源极区于记忆体区中，故不需要额外的光罩制作，仅需额外的光阻涂布和曝光步骤，因而可使用来自习知方法的现有光罩来制造新装置，此为本发明的优点。一种光阻涂布的使用，以容许基材301中的不同区域能在不对称制程中被处理，是描述于Tzeng等人的美国专利第6,620,679号说明书第3段第30行-第67行至第4段第1行-第55行，此专利在此是列为本发明的参考；在此专利中，输入/输出(Input/Output；I/O)区和核心装置区受到不同离子值入，以产生所需的不同的掺杂浓度。同样地，在本发明的制程中，某些制程步骤是在记忆体区中进行，其是不同于基材301的逻辑区中进行的制程步骤，故本发明的制程亦为非对称性。
请参阅图12所示，是蚀刻图11的基材的未保护区后的图11的剖面示意图，是绘示额外的蚀刻步骤后的图11的剖面示意图。再次进行氧化物蚀刻于记忆体区的浅沟渠隔离区307中，并图案化沟渠氧化物308于浅沟渠隔离区307中，此蚀刻去除部分的浅沟渠隔离氧化物，以暴露出finFET电晶体的柱状物309的上半部的一部分。柱状物309的上半部(半导体基材301的一部分)是暴露至深度“r”，此深度“r”足以容许多重栅极鳍式场效电晶体装置制造于此些硅鳍状物上。深度“r”可为如所需的约100埃至约1000埃之间。
请参阅图13所示，是形成氧化物侧壁于被蚀刻的鳍状物上后的图12的剖面示意图，是绘示施加至半导体装置300的又一制程步骤后的图12的剖面示意图。在图12的图案化蚀刻(其暴露出柱状物309的侧壁)后，藉由热氧化来形成垫氧化物于这些侧壁上，以形成二氧化硅或氮氧化硅311。习知的热氧化步骤(如快速热氧化法)可用来形成此侧壁氧化物，其较佳的是消耗侧壁上的一些硅，因而薄化后续将由柱状309所形成的鳍式场效电晶体的鳍状物，并且，氧化物具有修补侧壁损坏的效果；及在后续的氮化物去除步骤中保护侧壁的表面，此侧壁损坏一般是发生于形成侧壁的蚀刻步骤中。
请参阅图14所示，是额外制程步骤后的图13的剖面示意图，是绘示去除光罩涂布310、垫氮化层305、垫氧化层303和薄氧化侧壁311(留下一组较薄的鳍状物309)后的图13的剖面示意图，并绘示半导体装置300。此组较薄的鳍状物309可以仅在栅极介电层或氧化层和栅极覆盖鳍状物之处变薄，如下文所述，源极区和汲极区可形成于鳍状物的端点，此些端点的面积较大，以易于形成接触和介层窗至上层金属层，其将叙述于后续步骤中。
在进行沉积、图案化和蚀刻，以形成栅极和绝缘栅极于平面MOS电晶体321的逻辑区后，图14是进一步描绘示闸介电材料层313和栅极315，其中并形成共栅极，以完成两个鳍式场效电晶体323和325于记忆体区中。本示例中的鳍式场效电晶体可为例如：用于共字元线上的两个记忆晶单元的存取记忆体，此共字元线为栅极315，并继续形成记忆体阵列中的列线。
正如熟悉此项技艺的人士所知，鳍式场效电晶体是由硅基材材料所形成，或可由掺杂的N型井或P型井材料所形成。已发现的是，正在形成的电晶体的型式，和关于晶圆晶格方向的鳍状物的方向是重要的，且可用以进一步改善效能。当有足够的栅极电压(Vg)提供于栅极时，已完成的finFET电晶体的汲极电流(Id)将自图14的页面流进或流出(从finFET的源极区至汲极区)。若此装置为是P型，则鳍状物的源极汲极应被定向，以使得电流沿着晶格方向表面从源极流至汲极。若鳍式场效电晶体装置为N型，从源极流至汲极的电流应沿着晶格方向表面流动。此定向步骤可在开始处理半导体基材前，藉由正确地定位半导体基材而被控制，以使硅鳍状物的方向正确地被定向至所使用的半导体基材材料的型态。
图14中的平面MOS电晶体321和鳍式场效电晶体323、325，亦可以形成在磊晶成长或沉积于硅基材或SOI材料上的材料层中。例如：应变硅材料的使用为熟悉此技艺技术人员所习知，藉以改善使用高介电常数(k)的介电材料做为栅极介电层的电晶体的通道层效能。可使用应变硅化锗(SiGe)为硅基材301，其亦可形成于硅基材上或SOI实施例的绝缘层上。如熟悉此技艺技术人员所知，针对P型电晶体，应变硅或应变硅化锗可以被压缩地变形；或相对地，针对N型电晶体，应变硅或应变硅化锗可于张力应变(Tensile Strain)下被提供。应变通道已知可通过加强载子移动率，来改善装置的效能；在另一较佳实施例中，应变通道亦可与本发明的制程和结构一起使用来进一步改善效能。应力装置亦能从接触蚀刻终止层(ContactEtch Stop Layer；CESL)或浅沟隔离氧化物来产生。此方法是描述于Ge等人的美国专利(US10/366,220)和论文(题目为“Process-Strained Si(PSS)CMOS Technology Featuring 3D Strain Engineering，”发表于IEEE，2003，pp.3.7.1-3.7.4)中，其是列为本发明的参考。
请参阅图15所示，是进行额外制程步骤以形成本发明的装置后的图14的剖面示意图，是绘示在制造记忆区的源极、汲极离子布植步骤时，在逻辑区上再次使用光罩光阻涂布330的半导体装置300的剖面示意图。利用光罩光阻涂布330来植入邻近于字元线的掺杂物，以形成鳍式场效电晶体323、325的源极、汲极区，此光罩光阻涂布330是使用与图11所示的氧化蚀刻过程相同的光罩。在本发明的两个不同的制程步骤，使用来自先前制程的现有光罩能使本发明的使用具有经济效率，其为本发明的优点。
请参阅图16所示，是本发明的完成较佳实施例的剖面示意图，是绘示在几个额外的习知步骤后的半导体装置300的剖面示意图，以使用并耦接鳍式场效电晶体323、325至电容341和343来完成记忆体装置。层间绝缘层347和层间绝缘层345是形成于氧化保护层350上，并覆盖位于逻辑区和记忆体区中的整个电晶体源极区、汲极区和栅极区，金属导体层353和355是藉由介层堆叠层而耦接至源极区/汲极区331和333，且经由氧化保护层321来接触这些区域。电容341和343是形成于鳍式存取场效电晶体325和323上，并藉由习知介层堆叠窗361和363来耦接至鳍式场效电晶体的汲极区。位元线(未绘示)则耦接至鳍式场效电晶体的源极区，以完成嵌入式DRAM阵列，而栅极315是形成耦接至两鳍式场效电晶体的共栅极元件的共列或字元线导体。
请参阅图17所示，是可使用本发明的结构来形成的例示电路的排列的示意图，是绘示鳍式场效电晶体325、323和电容341、343，其可耦接于嵌入式记忆储存阵列电路的典型应用中。在此图中，与现有习知技术相同，位元线(B/L)、( B/L)是绘示为如记忆体习知技艺所知的位元线对。这些位元线形成记忆体阵列中的行(Columns)，其可包含数千个晶单元。字元线327是耦接至鳍式场效电晶体325和323的栅极端点。每一个电晶体形成储存晶单元的存取记忆体，其包含如图17所示的MIM电容343和341，每一个电容具有耦接至各自的存取电晶体的汲极端的电极或电极板，而另一个电极或电极板则耦接至固定电极电位(Vplate)，此固定电极电位可为接地或其他固定的电压。在操作中，当字元线327在工作时，存取电晶体能储存或移除代表某资料数值的电荷，并施加电压于栅极端，而施加相对应字元线上的电位至电容的第一电极板。每一个存取电晶体325和323具有耦接至字元线的源极端。
请参阅图18所示，是图16剖面图所示的装置的俯视图，是绘示图16的剖面所示的半导体装置300的记忆体区的俯视示意图。电容341和343是绘示成位于鳍式场效电晶体323和325的汲极区上方的圆柱形排列。字元线源极接触(Source Contacts)371和373是藉由垂直介层堆叠层而耦接各自的位元线(未绘示)至鳍式场效电晶体的源极区。电晶体325和323是形成于字元线327与每一个电晶体的各自的源极汲极鳍状物的交错位置。金属导体层355和353是位于逻辑装置上。
电容341和343可为MIM电容，其在此技艺所知是做为形成于第一绝缘层347、第二绝缘层345中的存取储存电晶体上的金属/绝缘体/金属。此技艺亦知可使用半晶粒型(HSG)多晶硅做为底电极板和顶电极板；及使用共形介电层来增加电容量，藉以增加电极板和介电质的表面积，因而制成电容。在Yang等人的论文中，其题目为“Excimer laser manipulation andpatterning of gold nanoparticles on the SiO2/Si surface，”(发表于Journal of Applied Physics(JAPL)Vol.95，No.9，May 2004)，其亦列为本发明的参考，其描述以准分子激光(Excimer Laser)处理金属层来获得金属层中的颗粒化表面或奈米粒子的技术。在本发明的较佳实施例中，此种金属层是做为底层，而后续的制程步骤是被用来形成如下所述的电容341和343。
如金或如银、镍、铜、铂、钯、钛等的其他金属的第一金属层是沉积于凹槽区中，此凹槽区是被蚀刻至电容的层间绝缘层345中。如此领域技术人员所知，针对制作于存取电晶体上的垂直MIM的电容而言，可利用如某个制程和标的电容量所欲获得的较薄或较厚的层间绝缘层，来改变垂直侧壁的高度。电容的底层是藉由穿透第一绝缘层347的介层窗，而耦接至存取电晶体，且藉由典型的接触窗而耦接至存取电晶体的汲极端，此接触窗是图案化至位于finFET电晶体上的氧化保护层或氮化保护层。可利用例如电子束(E-beam)蒸镀或其他方式来形成底层。
施加准分子照射至金底层上，以形成奈米粒子，例如：可使用具有约248nm波长且操作于例如约20Hz频率和约20ns脉冲宽度(Pulse)的氟化氪(KrF)激光(此激光可为如由美国GSI Lumonics所制造的PulseMasterPM-800的商业上可取得的准分子脉冲激光)，来处理此金底层。只要在处理后奈米粒子可形成于金属层中，亦可使用其他频率和脉冲宽度。在其他实施例中，金层可由类似料材所形成，如银、铂或钯，且可形成数奈米至数微米的厚度。
或者，可以使用脉冲激光沉积技术于金属层中制造出角锥形。在Zhou等人发表的论文(“Formation of self-assembled epitaxial nickelnanostructure”，Journal of Applied Physics(JAPL)Vol.94，No.8，October 2003，pp.4841-4846；其亦列为本发明的参考)中，藉由脉冲激光沉积来沉积氮化钛(TiN)层和第二镍化层；而若在400℃至650℃的温度范围进行沉积，则可形成角锥形的奈米结构。此面积增加的结构亦可用在本发明的电容结构的底层中，此结果将增加电容电极板的表面积，因而可以获得有效电容。
在底层中形成奈米粒子或角锥形结构后，可使用原子层沉积(AtomicLayer Deposition；ALD)来共形地沉积由多晶硅、掺杂多晶硅或金属所制成的第一导电电极。第一电极可至少包含金属或耐火金属，例如：包括有氮化钛(TiN)或氮化钽、钽、氮硅化钽、钨化钛、铬化镍、氮化钼、钌、氮化钨、硅化钨、铜、铝、钨、钛、钴、氮、镍、钼或其他可组合金属的任何习知金属和组合物。此第一电极层的厚度较佳为例如约50埃至约1000埃。
第一电极层362是MIM电容的底电极板的一部分，接着，沉积如上所述的介电层，例如高介电常数(k)的介电材料或材料组合物。第一电极层362可包含如氮化钽、氧化镧、氧化铝的高介电常数(k)材料、或如氮化铪、氧化硅铪和其类似物的其他习知高介电常数(k)材料、包含有铝、硅、氧、氮、钛、钽、锆钛酸铅(Lead-zirconate-titanate；PZT)、钛酸锶钡(BariumStrontium Titanate；BST)、氮化钽、氧化铝、二氧化硅、其他介电材料或其组合物。第一介电层366是再次沿着底层的奈米粒子图案共形地形成，且较佳是包含有例如约10埃至500埃的厚度。
第二电极层364(掺杂多晶硅或金属)亦是藉由原子层沉积法来沉积，且共形于第一介电层366、第一电极层362和第一金属层365。一般，第一电极层362和第二电极层364是由相同或类似的材料所形成。接着，再使用如半导体技术人员所知的接触窗、介层窗和金属化来耦接第二电极层364至电极板电位，此电极板电位可为固定电位或由习知电路在晶片上所产生的电压。如上所述，使用铜或铝金属化或金属镶嵌(Damascene)制程来完成上电极板。上电极板亦将耦接至固定电极板电位，并可排列成具有在特定区域中与其他电容相连接的共连接，或形成具有共同上电极端的阵列。
请参阅图19所示，是绘示应用于本发明的MIM电容的放大结构剖面示意图，是图16中的电容341和343的剖面示意放大图。层间绝缘层347是和位于电容341和343下方的介层窗361和363一起绘示，以耦接至存取电晶体(图中未绘示)的汲极端。第一金属层365可以为金或其他金属材料层，例如：钨、钛、钯、铂、银、铜、镍和可用做第一金属层365的其他金属。在使用准分子激光法来沉积与形成奈米粒子；或使用金属脉冲激光沉积来形成角锥形奈米粒子后，可使用例如原子层沉积或其他能形成共形层于奈米粒子上的沉积技术，来沉积第一电极层362，藉以达到增加表面积的目的。同样地，可藉由原子层沉积法或其他沉积技术来沉积第一介电层366于第一电极层362上，并沉积第二电极层364，且可填满整个电容341和343的凹槽的剩余空间，以完成电容的制作。
根据本发明的实施例，形成一种新颖的结构。具有一或多个平面MOS电晶体的逻辑区是被提供于基材中，此新颖的结构亦包含在相同基材上的具有MIM电容和至少一个鳍式场效电晶体的记忆体区。较佳地，记忆体区中的存取电晶体为finFET电晶体。MIM电容可包含形成奈米粒子的准分子激光照射层，用以增加表面积和电容量。形成本发明的结构的新颖制程是以现有的半导体制程和现有的光罩来描述，以使本发明的应用不需昂贵的更换工具(Retooling)步骤。在其他实施例中，电容可不用为储存资料的记忆体元件，而是做为滤波器、交换式电容网路、电阻-电容网路、类比-数位转换器或其他电路的一部分。逻辑区和记忆体区的组合可形成巨集晶单元的布局，此巨集晶单元包含有1T RAM位元晶单元中的至少一个存取finFET电晶体和至少一个电容，且亦包含至少一个互补式金属氧化半导体(CMOS)的逻辑电晶体。许多个电晶体可形成为单一巨集晶单元。可制造由许多个巨集晶单元所成的集成电路，其中此集成电路是包含至少一个巨集晶单元，此巨集晶单元包含至少一个记忆体储存晶单元，而此记忆体储存晶单元是使用如上所述的存取finFET电晶体、MIM电容和至少一个平面电晶体。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (22)

1、一种半导体装置，其特征在于其至少包含：
一基材；
一平面金属氧化半导体(Metal Oxide Semiconductor；MOS)电晶体，形成于该基材的一第一区中；
至少一鳍式场效电晶体(finFET)，形成于该基材的一第二区中；
复数个浅沟渠隔离区，形成于该第一区和该第二区之间；
一第一绝缘层，形成于该基材上；
一第二绝缘层，形成于该第一绝缘层上；以及
至少一MIM(Metal-Insulator-Metal；金属/绝缘体/金属)电容，形成于该第二绝缘层中。
2、根据权利要求1所述的半导体装置，其特征在于其中所述的鳍式场效电晶体是具有一端点，该端点是电性连接至该至少一MIM电容的一第一电极，该鳍式场效电晶体和该至少一MIM电容因而形成一储存晶单元于该第二区中。
3、根据权利要求2所述的半导体装置，其特征在于其中所述的MIM电容的该第一电极是由一织构状表面所形成。
4、根据权利要求2所述的半导体装置，其特征在于其中所述的MIM电容的该第一电极是由半晶粒型(Hemispherical Grain；HSG)材料所形成。
5、根据权利要求1所述的半导体装置，其特征在于其中所述的MIM电容更至少包含：
一第一金属层，沉积于该第二绝缘层的一凹槽中，其中该第一金属层具有复数个奈米粒子；
一第一电极层，共形地沉积于该第一金属层上，其中该第一电极层至少包含一导电材料；
一第一介电层，共形地沉积于该第一电极层上，其中该第一介电层至少包含一高介电常数(High-k)的介电材料；以及
一第二电极层，共形地沉积于该第一介电层上，其中该二电极至少包含一导电材料，用以接收的一电位。
6、根据权利要求1所述的半导体装置，其特征在于其中所述的鳍式场效电晶体至少包含：
一硅鳍，形成于该基材的一凹槽中，其中该硅鳍是由该基材所形成，该硅鳍具有复数个侧壁，和包含半导体掺杂物的源极区和汲极区；
一栅极介电材料层，沉积于该硅鳍上，且定义出一通道区；以及
一栅极电极，沉积于该硅鳍上，并形成来位于该通道区中的该硅鳍的上且与其相交错，该栅极电极和该栅极介电材料层是形成一MOS电晶体的一栅极区；
其中，该栅极电极和该栅极介电材料层是位于该硅鳍的该些侧壁上，藉以形成一多栅极MOS电晶体。
7、根据权利要求6所述的半导体装置，其特征在于其中所述的鳍式场效电晶体更至少包含：位于该硅鳍的顶表面上的该栅极电极和该栅极介电材料层，以形成一三栅极MOS电晶体。
8、根据权利要求1所述的半导体装置，其特征在于其中所述的形成于该第一区中的该平面金属氧化半导体电晶体是由沉积于该基材上的一应变半导体材料所形成。
9、根据权利要求8所述的半导体装置，其特征在于其中所述的形成于该第一区中的该平面金属氧化半导体电晶体是由一应变硅化锗(SiGe)材料所形成。
10、根据权利要求8所述的半导体装置，其特征在于其中所述的平面金属氧化半导体电晶体的源极和汲极是形成于一提升区(Raised Region)中，该提升区是形成于该基材的表面的上方。
11、根据权利要求1所述的半导体装置，其特征在于其中所述的形成于该第一区的该平面金属氧化半导体电晶体和形成于该第二区中的该鳍式场效电晶体是耦接在一起，而形成一巨集晶单元(Macro Cell)。
12、一种制造集成电路装置的方法，其中该集成电路装置至少包含一记忆体储存晶单元，其特征在于该制造集成电路装置的方法至少包含以下步骤：
定义一逻辑区和一记忆体区于一基材中；
提供填充有一沟渠隔离绝缘材料的复数个浅沟渠隔离区于该基材中；
使用一第一记忆体核心的轻掺杂汲极的步进式光罩，来形成一第一涂布光阻于该基材上，并在留下暴露出的该记忆体区时，图案化该第一记忆体核心的轻掺杂汲极的步进式光罩以覆盖该逻辑区；
以该记忆体区中的暴露出的侧壁来形成至少一硅鳍；
沉积一栅极介电材料层于该基材上；
沉积一栅极电极材料层于该闸介电材料层上；
形成一第二涂布光阻层于该基材上；
图案化该第二涂布光阻层于该基材上，以定义出至少一第一栅极电极于该逻辑区上、及至少一第二栅极电极于该硅鳍相交错的该记忆体区上；
蚀刻该第二涂布光阻层、该栅极电极材料层和该闸介电材料层，以暴露出该栅极电极材料层和该闸介电材料层的侧壁；
使用该第一记忆体核心的轻掺杂汲极的步进式光罩，来形成一第三涂布光阻层于该逻辑区上，且在留下暴露出的该记忆体区时，形成该第三涂布光阻层于该逻辑区上；
植入源极和汲极掺杂材料至位于邻近该第二栅极电极的该记忆体区的该至少一硅鳍中，以形成一鳍式场效电晶体；
去除该逻辑区上的该第三涂布光阻层，并形成一第四涂布光阻层于该记忆体区上，且留下暴露出的该逻辑区；
植入源极和汲极掺杂材料至位于邻近该第一栅极电极的侧壁的该逻辑区的该基材中，以形成至少一平面金属氧化半导体电晶体的源极端和汲极端；
形成一第一层间绝缘层于该基材上；
形成一第二层间绝缘层于该第一层间绝缘层上；以及
形成一MIM电容于该记忆体区上的该第二层间绝缘层中，其中该MIM电容的一底电极是穿过该第一层间绝缘层电性连接至该鳍式场效电晶体；
藉以使该MIM电容和该至少一鳍式场效电晶体是一起形成一记忆体储存晶单元于该记忆体区中。
13、根据权利要求12所述的制造集成电路装置的方法，其特征在于其中所述的形成该MIM电容的步骤更至少包含：
形成一凹槽于该第二层间绝缘层中；
形成一金属层于该凹槽内；
处理该金属层而形成复数个奈米结构；
共形地沉积一第一电极层于该金属层上；
共形地沉积一高介电材料层于该第一电极层上；
共形地沉积一第二电极层于该高介电材料层上；
沉积一顶导体金属层于该第二电极层上；以及
图案化该基材，以定义出该MIM电容，并蚀刻该MIM电容外面的材料，以去除多余的该第一电极层、该介电层、第二电极层和该顶金属导体层。
14、根据权利要求13所述的制造集成电路装置的方法，其特征在于其中所述的形成该些奈米结构的步骤更至少包含：以一准分子激光的放射线处理该金属层，以形成复数个奈米粒子。
15、根据权利要求13所述的制造集成电路装置的方法，其特征在于其中所述的形成该些奈米结构的步骤更至少包含：
以一脉冲式激光沉积法来沉积一第一氮化钛金属层；以及
以该脉冲式激光沉积法来沉积一第二镍金属层，以形成复数个镍的角锥型奈米结构。
16、根据权利要求13所述的制造集成电路装置的方法，其特征在于其中所述的沉积该介电材料层的步骤至少包含：沉积选自由铝、硅、氧、氮、钛、氟化氢、镧、锆钛酸铅(Lead-zirconate-titanate；PZT)、钛酸锶钡(Barium Strontium Titanate；BST)、氮化钽、氧化铝、二氧化硅、氮氧化硅铪(HfSiON)及其结合物所组成的一族群的材料。
17、根据权利要求13所述的制造集成电路装置的方法，其特征在于其中所述的沉积该介电材料层的步骤更至少包含：沉积由一第一氧化铪(HfO2)层和一第二氧化铝(Al2O3)层所组成的一积层(Laminate)材料。
18、根据权利要求13所述的制造集成电路装置的方法，其特征在于其中所述的沉积该介电材料层的步骤更至少包含沉积氧化铝钽(AlTaOx)材料的步骤。
19、根据权利要求12所述的制造集成电路装置的方法，其特征在于其中所述的形成该MIM电容的步骤更至少包含：
共形地沉积半球状晶粒多晶硅的一第一电极层于一凹槽中；
共形地沉积一高介电常数的介电材料的一介电层于该第一电极层上；
共形地沉积一第二电极层于该介电层上；
沉积一顶导体金属层于该第二电极层上；以及
图案化该基材，以定义出该MIM电容，并蚀刻该MIM电容外面的材料，以去除多余的该第一电极层、该介电层、第二电极层和该顶金属导体层。
20、根据权利要求12所述的制造集成电路装置的方法，其特征在于其更至少包含：耦接该记忆体区中的该记忆体储存晶单元至该逻辑区中的该平面金属氧化半导体电晶体，以形成一巨集晶单元。
21、一种半导体装置，包含一逻辑区和一嵌入式记忆区，其特征在于其中该半导体装置至少包含：
一半导体基材，具有复数个浅沟渠隔离区形成于其中，并包含一沟渠隔离体；
至少一平面金属氧化半导体电晶体，形成于该基材的该逻辑区中，其中该逻辑区是通过该些浅沟渠隔离区的至少一者，而与该嵌入式记忆区隔离；
至少一鳍式场效电晶体，形成于该嵌入式记忆区中的一硅鳍状物上，其中该硅鳍状物是形成在两相邻的浅沟渠隔离区间；以及
至少一MIM电容，形成于该嵌入式记忆区中，其中该至少一MIM电容至少包含一第一导电层、设置成于该第一导电层上的一介电层、和形成于该介电层上的一第二导电层，该第一导电层是耦接至该鳍式场效电晶体。
22、根据权利要求21所述的半导体装置，其特征在于其更至少包含：一巨集晶单元，其中将该至少一鳍式场效电晶体和该至少一MIM电容耦接在一起，以形成一第一记忆储存晶单元，并耦接该第一记忆储存晶单元至该至少一平面金属氧化半导体电晶体，来形成该巨集晶单元。
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