CN1950938A - 智能剥离分开后的热处理 - Google Patents

智能剥离分开后的热处理 Download PDF

Info

Publication number
CN1950938A
CN1950938A CNA2005800141649A CN200580014164A CN1950938A CN 1950938 A CN1950938 A CN 1950938A CN A2005800141649 A CNA2005800141649 A CN A2005800141649A CN 200580014164 A CN200580014164 A CN 200580014164A CN 1950938 A CN1950938 A CN 1950938A
Authority
CN
China
Prior art keywords
peel ply
donor wafer
layer
aforementioned
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800141649A
Other languages
English (en)
Other versions
CN100592493C (zh
Inventor
T·赤津
N·达瓦尔
N-P·源
K·布德尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN1950938A publication Critical patent/CN1950938A/zh
Application granted granted Critical
Publication of CN100592493C publication Critical patent/CN100592493C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Abstract

本发明涉及一种形成包括层(1)的结构(30)的方法,该层(1)由选自半导体材料的材料制成且从施主晶片(10)剥离。本发明的方法包括:(a)注入原子种类用于在施主晶片(10)中接近剥离层(1)厚度的深度处形成脆弱区(4),(b)将该施主晶片键合到接收晶片(20),(c)提供热能用于在脆弱区(4)中从施主晶片(10)分开剥离层(1),以及(d)处理该剥离层(1)。所述方法的特征在于:阶段(e)包括当所述剥离层仍与施主晶片(10)的剩余部分接触时所进行的剥离层(1)的恢复操作,且所述恢复操作通过在比剥离层(1)与施主晶片剩余部分(10′)的重附着温度低的温度的热处理进行。

Description

智能剥离分开后的热处理
技术领域
本发明涉及一种形成含有从施主晶片剥离的半导体材料层的结构的方法,该方法包括以下的连续步骤:
(a)注入原子种类以在施主晶片中给定深度处形成弱区(weaknesszone);
(b)将施主晶片键合(bonding)到主晶片;
(c)提供能量以在弱区处从施主晶片分离(detach)该层;
(d)处理该分离层。
背景技术
这种类型的层剥离还被称为Smart-Cut并且对于本领域技术人员是公知的。尤其是,可在已经公开了的许多文献中找到详细资料,例如在由“Kluwer Academic Publishers”出版的Jean-Pierre Colinge的著作“Silicon on Insulator technology:material tools VLSI,second edition”的第50和51页的摘录。
借助由诸如SiO2的介电材料制成的键合层,一般在已经受注入的施主晶片的表面上进行键合(剥离层的)主晶片的步骤(b)。
以该方式,可形成绝缘体上半导体结构,如SOI结构(在剥离层由硅制成的情况下)、SiGeOI(在剥离层由锗硅制成的情况下)、sSOI(在剥离层由应变硅制成的情况下)、SGOI(在剥离层包含应变Si层位于其上的松弛SiGe层的情况下)或GeOI(在剥离层由锗制成的情况下)。
一般,在步骤(c)期间,至少部分地以热的形式提供能量。然后必须考虑热预算(热处理的温度/持续时间的组合)以确定要去除的层被分离的时刻。
可以观察到,在剥离层分离了之后,特别是由于预先已进行了注入和分离步骤的事实,剥离层会具有十分粗糙的表面以及其表面上较低质量的晶体结构。
参考图1,示意性地示出了绝缘体上半导体结构30(由借助电隔离层5通过剥离层1覆盖的主晶片20组成),在其半导体部分(即,剥离层1)中具有晶体质量的这种降低。
可观察到,剥离层1包含缺陷区1A,该缺陷区1A包括现有的晶体缺陷和表面粗糙度。
缺陷区1A一般具有150nm左右的厚度。
此外,注入步骤会导致要剥离的层1的晶体质量降低。
尤其是由于存在于剥离层内的缺陷,所以分离之后必须完全去除缺陷区。因此通常剥离更显要厚度的层,以在分离之后进行的精整(finishing)操作期间完全消除这些缺陷。例如,形成包括500埃厚剥离层的结构必需转移2000至2500埃及去除1500至2000埃,例如通过抛光、选择性蚀刻或牺牲氧化。
因此,通常进行处理剥离层1的步骤(d)以去除该缺陷区1A,并由此复原该剥离层1的完好区1B的至少一部分。
通常,首先使用缺陷区1A的氧化,随后利用氢氟酸HF借助化学蚀刻去除(由此产生了称为牺牲氧化的处理),然后例如通过机械抛光或化学-机械抛光来精整。
因此,所去除的层1的这种处理步骤(d)从经济角度看成本高并且复杂。
此外,使用这些处理方式需要系统地去除施主晶片的反面(negative)以便可接近所去除的层1的表面,并且因此需要从炉(其中已进行了步骤(c)的热处理)中移动晶片,其耗时、需额外处理晶片且需要使用适合的设备。
文献FR 2,842,349试图通过在由SiGe制成的要去除的层中、以及在未来的缺陷区1A和下面的未来完好区1B之间包括由Si制成的终止层来解决这些问题,以借助(缺陷区1A和终止层的)选择性双蚀刻改善在步骤(d)期间使用的精整操作,所述选择性双蚀刻基本上减小了取决于它们的最大值(峰和谷)和取决于在由SiGe制成的完好区1B表面上它们的平方值(以埃RMS计)所测量的粗糙度。
然而,选择性蚀刻从来都不是完美的,且当第一化学蚀刻的边缘到达缺陷区1A和终止层之间的界面处时,粗糙度仍保留,因此该化学蚀刻对终止层的表面处理得不均匀。而且,终止层通常不很厚,第一选择性蚀刻能够穿过它,并且开始显著地侵蚀下面的完好区1B。在该同一文献中,还提出在选择性蚀刻之前进行抛光,以消除这些潜在问题中的一些。然而抛光和选择性蚀刻的组合使这些操作更复杂且更长,经济成本未必有利。
在文献FR 2,842,350中,去除的层1由应变Si制成的完好区1B和SiGe缺陷区1A组成,然后相对于完好区1B选择性地去除该缺陷区。我们发现当蚀刻的边缘到达完好区1B时这里存在与先前问题类似的问题,完好区1B在表面上蚀刻得不均匀。
进一步提到,还提出通过注入若干原子种类(通常通过注入氦和注入氢)来进行注入的步骤(a)。这种类型的注入在下文以术语共同注入来指称。
进行共同注入实际上允许使用比注入单种类时低的共同注入种类的总剂量。由此共同注入的总剂量一般为单种类注入剂量的1/3。由于总注入剂量的减少导致缺陷区厚度的减小,其尤其允许减少或简化分离之后进行的精整处理。
然而,关于在Si层内的共同注入,如申请人在2004年9月21日提交的n°IB2004003300的PCT申请(尚未公开)中所示出,且其教导在2005年3月1日在IP.com网站以参考IPCOM000083333D在线公开,帮助使粗糙度最小化的共同注入参数导致形成某些缺陷(如在键合界面处的气泡(blisters),或在剥离层厚度内的晶体缺陷),相反地,帮助使所述缺陷最小化的共同注入参数导致增大的粗糙度。
换句话说,必须在粗糙度和这些缺陷的形成之间作一个折衷,并且求助共同注入因此并不能同样满意地解决涉及存在缺陷和表面粗糙度的上述问题。
发明内容
本发明试图通过根据第一方面提出一种形成结构的方法来解决这些问题,该结构包含来自施主晶片、材料选自半导体材料的剥离层,该方法包括以下步骤:
(a)注入原子种类以在施主晶片中接近要去除层的厚度的深度处形成弱区;
(b)将该施主晶片键合到主晶片;
(c)提供能量以使该剥离层在弱区的平面处从施主晶片分开(disunite);
(d)处理该去除层;其中步骤(d)包括当该剥离层仍与施主晶片的剩余部分接触时所进行的剥离层的恢复操作,且其中借助在比剥离层与施主晶片剩余部分的重附着(re-adhesion)温度低的温度的热处理使用恢复操作。
本发明的其它特征是:
-所述重附着温度近似为800℃;
-在300℃和550℃之间的温度进行步骤(c);
-该恢复温度在350℃和800℃之间;
-该恢复温度在550℃和800℃之间;
-在惰性气氛例如Ar或N2气氛中进行该恢复操作;
-在氧化气氛中进行恢复操作;
-在同一炉中从步骤(c)连续地进行步骤(d)的恢复操作;
-步骤(d)的恢复操作包括从步骤(c)的分开温度到所选择的恢复温度的单一温度改变;
-在500℃左右进行步骤(c)约30分钟至约2小时之间;
-步骤(a)包括氢或氦的单一(simple)注入;
-步骤(a)包括氢和氦的共同注入;
-在基本包括在575℃和625℃之间的温度通过热处理进行步骤(d)的恢复操作;
-该施主晶片包含SiGe层,在适于在所述SiGe层中形成弱区的条件下通过共同注入进行步骤(a),并且在施主衬底的厚度中,氦浓度峰位于比氢散布区(spreading zone)更深并且比弱区更深;
-进行该恢复热处理30分钟至四个小时之间;
-在步骤(d)的恢复操作之后进行允许在剥离层和施主晶片的剩余部分之间取消(withdrawn)接触的步骤,可能接着进行包括在步骤(d)中的精整步骤,包括以下操作中的至少一个:CMP、化学蚀刻、牺牲氧化、热退火;
-该剥离层由Si1-xGex制成,其中0<x≤1;
-该剥离层包含Si1-xGex其中x≠0和用于选择性蚀刻的终止层,且步骤(d)包括在恢复操作之后且在取消剥离层与施主晶片剩余部分的接触之后所使用的这种选择性蚀刻;
-施主晶片包含由固体Si制成的支撑衬底、由SiGe制成的缓冲结构、以及包含Si1-xGex(x≠0)的上层,且主晶片由固体Si制成;
-在步骤(b)之前,该方法还包括用于在施主晶片上和/或在主晶片上形成键合层的步骤,该键合层包含电绝缘材料,例如SiO2、Si3N4或SixOyNz
根据第二方面,本发明提出了所述形成结构的方法的应用,用于形成绝缘体上半导体结构。
根据第三方面,本发明提出了在恢复操作之后并且在取消剥离层与施主晶片剩余部分的接触之后所获得的绝缘体上半导体结构,粗糙度小于40ARMS。
附图说明
在阅读了借助非限制性实例并参考附图给出的对本发明优选方法的应用的以下详细描述之后,本发明的其它特征、目的和优点将变得显而易见,其中:
图1是在应用根据当前技术的Smart-Cut方法之后获得的绝缘体上半导体结构的截面示意图。
图2是申请人由TEM得到的在应用本发明方法之后获得的绝缘体上半导体结构的截面图。
图3a至3示意性代表用于形成含利用Smart-Cut剥离的层的结构的本发明方法的不同步骤。
图4是在分开步骤期间和在根据图3a至3中所示方法处理剥离层期间所使用的热处理温度的第一时间进展。
图5是在分开步骤期间和在根据图3a至3f所示方法处理剥离层期间所使用的热处理温度的第二时间进展。
图6a、6b和6c是由TEM得到的已经受到He/H共同注入的Si施主晶片的截面图。
图7、8和9特别给出了在分别包括含Si和SiGe的剥离层的结构上的粗糙度测量。
图10特别给出了对于包括分别含Si和SiGe的剥离层的结构的缺陷量化结果。
具体实施方式
本发明的第一目的是减少对于使用Smart-Cut的剥离层的处理方式的持续时间、经济成本和数量。
本发明的第二目的是减少在处理使用Smart-Cut的剥离层期间所去除的材料量。
本发明的第三目的在于相对于当前技术改善剥离层的晶体质量。
本发明的第四目的是提出一种易于结合到Smart-Cut剥离方法中的用于处理使用Smart-Cut的剥离层的简单方法。
本发明的第五目的是找到一种对于剥离层在惰性气氛和氧化气氛中使用恢复热处理的方式,然而基本没有改变剥离层的性能。
本发明的第六目的是制备具有高晶体质量且工作层厚度可以很薄的绝缘体上半导体结构。
本发明的第七目的是制备对于半导体部分包含SiGe或Ge的绝缘体上半导体结构。
本发明的第八目的是确定允许同时减小缺陷区厚度、限制缺陷的存在和最小化表面粗糙度的分离参数(注入、能量)。
基于在IV族材料或合金中、尤其是在Si1-xGex中其中x≠0使用Smart-Cut剥离的层,我们在下面给出了根据本发明方法的实施例的实例以及根据本发明的应用。
参考图3a至3f,示出了根据本发明从施主晶片剥离Si1-xGex其中x≠0的层以使它转移到主晶片的第一方法。
参考图3a,示出了施主晶片10,其包含要剥离的由Si1-xGex制成的层(未示出)。
一般,包含Si1-xGex的施主晶片10包括固体Si衬底,在该固体Si衬底上已形成由不同层构成的SiGe缓冲结构(未示出),以使得该不同层在厚度中具有其Ge组分的渐进变化,从固体Si衬底平面处0%开始到在与由Si1-xGex制成的上层的界面的平面处100x%左右。
当然,施主晶片10可具有任何其它构造,其中松弛的或不松弛的Si1-xGex层存在于其上部分中。
任选地,应变Si层通过在Si1-xGex层上晶体生长(例如CVD)来形成。
参考图3b,然后在施主晶片10中在由Si1-xGex制成的其上部分的水平面处形成弱区4。
该弱区4优选通过注入原子种类形成,特别选择原子种类的剂量、本性和能量以便确定注入深度和脆弱程度。
原子种类的注入可是单一注入(即,主要是单原子类型的注入),例如注入氢、氦或稀有气体。
原子种类的注入可是原子种类的共同注入(即,主要是两种原子种类的注入),例如注入氢之后注入氦(以及相反地)。
在共同注入的情况下,申请人观察到,弱区4一般比单一注入的情况薄。
选择注入的深度以使得它接近或大于要剥离层1的所希望厚度。
因此,对于以近似6.1016/cm2及20与60keV之间能量的氢的单注入,我们可以获得300至600纳米左右的注入深度。
因此,对于以0.9.1016/cm2及50与90keV之间能量的氦以及以1016/cm2及20与60keV之间能量的氢的共同注入,我们可以获得300至600纳米左右的注入深度。
在此发现共同注入的一个优点,其允许利用比注入单种类时所使用剂量低的共同注入种类总剂量来剥离薄层。因此共同注入的总剂量一般为单种类注入剂量的1/3。
参考图3c,执行主晶片20与已经受共同注入的施主晶片10一侧的键合步骤。
主晶片20可由固体Si制成。
在注入步骤之前,可形成键合层,例如在要键合的各表面的一个和/或另一个上包括SiO2、Si3N4、SixOyNz层。
在这个或这些键合层由SiO2制成的情况下,它们可通过热氧化或SiO2沉积来形成。
通常优选主晶片20的热氧化,如同在大多数Si氧化情况下使用。
可在要剥离的Si1-xGex层1的平面处进行施主晶片10的热氧化。
在主晶片20与施主晶片10接触之前,可利用公知的清洗和表面准备技术例如SC1和SC2溶液、臭氧溶液等来准备要键合的表面。
考虑到要键合的两个表面中每一个的亲水性(hydrophily),可首先通过分子附着进行键合自身。
其次,尤其是在一个或多个键合层位于施主晶片10和主晶片20之间的情况下,可在以下论述的恢复操作之后进行热处理,以尤其是通过产生共价连接来进一步增强键合。
可用于本发明范围内的键合技术信息可尤其在文献“Semiconductor Wafer Bonding Science and Technology”(QY Tong andU.Gsele,Wiley Interscience Publication,Johnson Wiley and Sons,Inc.)中找到。
参考图3d和3e,描述了剥离层1的各自的分开和恢复步骤。
参考图3d,描述了分开步骤。这通过提供热能和/或机械能来进行,足以断开在弱区4处的弱连接,由此使剥离层1从施主晶片的其余部分10′分开。带来的热能例如于是足以在弱区4平面处引起对封入在那里导致弱连接裂开的气体种类的热影响,而不需要任何的机械干预。
在300℃左右和550℃左右之间的温度持续不同长度的时间可获得分开,持续时间依赖于温度低(较长)还是高(比较短)。例如,对于由Si1-xGex制成的要剥离层,我们可以使用在500℃左右的温度持续时间可从15到30分钟达2小时的热处理。
当仅利用热进行时,剥离层1从施主晶片的其余部分10′的这种分开于是允许剥离层1分开,而没有断开与施主晶片10′的其余部分的接触(参见图3d)。
然后可在分开之后直接进行恢复热处理,而不必从炉(其中分开热处理方法发生)中移动晶片,且不需要任何额外的处理。
而且,施主晶片的剩余部分10′可保护剥离层1不受任何可能的污染物、氧化剂或其它这种剂的影响,其还提供了在各种气氛中使用热处理的可能性。
以该方式,在本发明方法的范围内,且参考图3e,通过在重附着温度以下所选择的温度T2的热处理来进行恢复操作,从该重附着温度剥离层1与施主晶片的剩余部分10′重附着(或再次结合在一起)。
有利地,在本发明的范围内以及基于申请人的经验,在此认为重附着温度等于大约800℃。
在氧化或轻微氧化的惰性气氛(例如Ar或N2气氛)中对剥离层1进行该恢复热处理。
任选地,温度T2比分开时晶片10和20经受的温度T1高。
例如,温度T2可在350℃和800℃之间,保持30分钟至4小时。
温度T2可更尤其在550℃和800℃之间。
参考图4和5,给出了在结合阶段和剥离层1恢复期间根据本发明的可能温度进展实例。
因此,参考图4,到达500℃左右的第一平台并保持30分钟左右,以在最后产生分开(在箭头1000处),然后提高温度至大约600℃以根据本发明进行恢复操作(在温度平台2000处)。该恢复操作然后可持续30分钟至2小时之间。
恢复温度由此例如可持续30至60分钟之间。
参考图5,分开没有在温度平台期间发生,而在温度升高期间发生(例如在500℃左右的温度,在图中箭头1000处),然后在600℃左右到达恢复操作温度平台2000。
令人惊讶地的是,申请人由此观察到,通过对剥离层1使用这种恢复操作步骤,剥离层于是具有:
-在注入期间(参考图3b)和分开期间(参考图3d)所损伤的部分中改善的晶体质量;
-平滑表面,尤其是对于高频粗糙度(HF粗糙度);
参考图3f,去除施主晶片的剩余部分10′和恢复的剥离层1′之间的接触,以最后获得结构30,该结构30包括由Si1-xGex制成的恢复的剥离层1′以及主晶片20。该结构30具有改善的晶体质量和减小的粗糙度,而不需要牺牲氧化操作且没有剥离层1部分的任何显著损耗。
然后可使用精整步骤来去除在剥离层1′表面处的任何轻微粗糙度和少数剩余晶体缺陷,例如使用CMP、抛光或化学蚀刻。
任选地,可通过将Si层外延添加到Si1-xGex层上以使其弹性应变。
在本发明的一个特定实施例中,应变Si层在其从Si1-xGex层剥离之前形成。在该情况下,结构30于是包括具有应变Si层的剥离层1,其上有Si1-xGex层。
可去除该Si1-xGex层(例如通过使用HF:H2O2:CH3COOH选择性蚀刻),以最后获得最终的sSOI结构。
在本发明的另一具体实施例中,其中Si1-xGex剥离层包含一个或多个终止层,例如Si1-xGey层,其中y∈[0;1]且y≠x(在剥离之前,形成于要剥离层中),我们可以通过使用公知的溶液和允许进行特别有效的精整步骤来有利地进行至少一次选择性蚀刻(与或不与抛光结合),如在文献FR 2,842,349和FR 2,842,350中所特别教导的。
例如,该Si1-xGey层可是被邻近Si1-xGex弹性应变的Si(其中y=0)。
事实上,由于先前的恢复操作相当大地减小了剥离层1的表面粗糙度和厚度的非均匀性,于是能够使用与当前技术或多或少相同的选择性蚀刻,而且还消除了它们存在的缺点(在本文中在前描述过)。
参考图2,由申请人在600℃分开后恢复热处理转移之后所获得的20%Ge的SiGeOI结构30(TEM相片),显示出了相比图1的绝缘体上半导体结构包括很少晶体缺陷和很小粗糙度的恢复剥离层1′(覆盖SiO2层5)。
尤其可注意到,参考图1的剥离层1的缺陷区1A的厚度和参考图2的修补剥离层1′的缺陷区1A的厚度之间的不成比例。
相似地,对于图1和图2的剥离层1的相同厚度,完好区1B在根据本发明获得的SGOI中比在根据现有技术的绝缘体上硅中按比例更大。
必须注意,当弱区通过原子种类的共同注入形成时更尤其观察到了缺陷区1A厚度的减小。
这主要是由于以上已经提及的事实引起的,即共同注入种类的总剂量的确比注入单种类时要注入的剂量低。
因此,当相比单种类的注入时,共同注入具有减小缺陷区厚度的优点,其特别允许减小或简化分离之后进行的精整处理。
在下面的表中给出了由申请人在具有20%Ge的这种SGOI结构上进行的表面粗糙度测量结果。这些测量是恰在单一注入或共同注入后的在500℃30分钟分开、以及在500℃或600℃的恢复处理之后进行的。
用原子力显微镜(AFM)扫过10×10μm2的表面区域测量了粗糙度,并且是以RMS或峰到谷(PV)值给出。
应当注意,申请人进行了足够数目的测量以验证结果。
注入的本性 键合增强处理   表面粗糙度
 RMS()   PV()
  单一注入H:40keV-6.1016/cm2   500℃/30分钟   80-85   850
  600℃/30分钟   38   420
  H和He的共同注入:H:35keV-1.0.1016/cm2He:70keV-0.9.1016/cm2   500℃/30分钟   49   407
600℃/30分钟 33 272
在该表中,可以注意到,在所有的情况(注入单种类或共同注入若干种类)中,在600℃的恢复处理相比在分开温度(近似500℃)进行的恢复处理减小平均(RMS)和最大(PV)粗糙度的几乎三分之一,在单种类注入之后粗糙度小于40RMS,对于共同注入的情况甚至小于35RMS,并且在275PV以下。
申请人由此确认,当剥离层1已经受恢复处理时存在显著小的粗糙度。
在该表中,还可观察到,在共同注入的情况下比在单注入的情况存在更小的粗糙度。
此后给出了申请人对sSI结构(在包含20%Ge的SiGe上沉积了应变Si层)进行的其它粗糙度测量。这些结果尤其涉及某些分离参数,特别是几个共同注入参数。
在此之下想起当根据Smart-Cut类型的剥离工艺形成包含从施主晶片剥离的Si层的结构时遇到的不同问题。在以上已经提到的申请人的PCT申请中已论述了这些问题,并且其教导已在2005年3月1日在参考IPCOM000083333D下公开。
求助于共同注入实际上会导致在键合界面形成气泡和在剥离层厚度内形成缺陷。
存在于要键合晶片中的一个和/或另一个上的颗粒或有机物质可防止在键合界面的某些区域以令人满意的方式进行键合。注入的种类于是可扩散到弱键合的键合界面区,在键合界面的平面处形成气泡。
此外,局部地,键合能可能不足以使施主晶片分离。于是剥离层的某些区域可能没有转移到主晶片上(以术语“非转移区”或ZNT共同指称这些区域)。
另外,取决于所选择的共同注入条件,可在剥离层厚度内在缺陷区外观察到纳米腔型的晶体缺陷(呈现出几纳米的直径)。这些缺陷可能由注入期间位移的硅或锗原子的聚集产生。尤其是,当在与氢相同深处显著地注入氦时,在剥离层的厚度内观察到了这些纳米腔型缺陷(位于缺陷区之外,但与存在于缺陷区中的缺陷一样不是所希望的)。这些缺陷的出现使得需要在分离之后去除比必需更显要的材料厚度,由此使得需要剥离较厚的层。
参考由TEM获得的图6a、6b和6c,示出了对于在热分离处理之后层的剥离在Si施主晶片中共同注入氦和氢。
图6a是由TEM获得的已经受(参见箭头)氦和氢的共同注入的Si施主晶片的图。在该图6a中可看得出(参见黑点)这些种类在施主晶片厚度中的分布。
在键合到主晶片上之后,热处理导致在弱区的平面处分离(参见图6b)。图6c代表(与图2相比相反视野)在分离并且转移到主晶片上之后的剥离层。在图6c中,可以注意到缺陷区靠近表面,以及在剥离层的厚度中存在缺陷(黑点)。
所注入的每一种类根据具有散布区的重新分配剖面(profile)分布在施主晶片的厚度内,在该散布区内种类主要是集中的并且呈现出最大的浓度峰。
更准确地,该重新分配具有呈现标准偏差(限定其中种类主要分布的所述散布区,例如在其内发现70%的注入种类)和显著地取决于注入能量的最大浓度峰的准高斯分布。
氦原子在Si基质内扩散比氢原子更容易。因此如果注入氦接近键合界面,则形成在缺陷区之外的气泡或晶体缺陷的风险增大。解决该问题的一种方式在于注入氦比氢更深,以使得含氢的区域能阻挡氦的扩散。
更准确地的是控制共同注入参数的问题,以使得氦峰比氢散布区更深。
然而,已显示出分离之后的粗糙度并不沿同一趋势,并且当注入氦比氢更深时易于增大。这意味着注入条件(即,注入剂量和能量)不允许独立地控制粗糙度和缺陷区外的气泡和晶体缺陷的形成。由此需要在限制形成气泡和缺陷的最好参数以及限制表面粗糙度的最好参数之间折衷。
申请人已在前面已经提到的且其教导在2005年3月1日公开的PCT申请中提出了能够克服该问题的方案。一般而言,该方案在于准确地控制所注入的施主晶片中氦峰和氢峰的相对位置(氦峰位于脆弱区的平面并且比氢散布区更深),并且共同地控制每种种类的剂量(氦剂量占总量的大约40%至60%)。通过根据这些参数共同注入而执行注入步骤,可以在粗糙度和缺陷的形成之间找到满意的折衷。
申请人对含Ge层的平面处分离所进行的实验(通常SiGe层包含大于15%的Ge)关于粗糙度和缺陷区之外形成气泡和晶体缺陷导致令人惊讶的结果。
根据本发明的工艺的可能实施例如下:
-根据适于移动氦和氢的浓度峰的注入参数,在SiGe层中进行通常是氦和氢的共同注入,尤其是使得氦峰位于比氢散布区更深,而且使得氦峰位于比脆弱区更深;
-以及在约600℃(+/-25℃)的温度进行分开后恢复热处理,保持30分钟到四个小时,例如在大约一个小时的期间内。
通常,使注入参数适合于将氦峰“放置”在比氢峰的深度深近似1,2倍的深度。作为实例,对于在本申请中提出的注入剂量和能量的条件,这意味着将氦峰放置在离氢峰大于500埃。
氦剂量在总剂量(氢+氦)的30%和70%之间,优选在总剂量的40%和60%之间的范围。总剂量一般为几个1016原子/cm2,而不是限制性的。
这样的实施例能够强烈地减小粗糙度(尤其是高频粗糙度),并另外使低粗糙度与氦注入深度无关。因此,在该实施例的构架内,可以注入氦比氢更深,其能够限制在剥离层中的缺陷区之外形成气泡和晶体缺陷,氦在转移层中的扩散被氢散布区阻挡。
因此,该实施例能够同时最小化分离后的粗糙度、气泡型缺陷的数目和在剥离层的厚度中发现的缺陷的数目。这导致允许剥离较小的总厚度,其能够减少或至少简化分离后的精整操作(抛光、选择性蚀刻、牺牲氧化等)。尤其是,为了形成包含500埃厚剥离层的结构,其能够仅剥离1500埃的厚度,并因此将要去除的区域的厚度减小至大约1000埃。
图7至9代表对SOI结构和SGOI结构(20%的Ge)的分离后粗糙度的测量。这些测量是恰在仅仅氢的单注入(在这些图中由Honly指示)或He/H共同注入(在这些图中由Col指示)后的分开、以及在500℃或600℃一个小时的恢复处理之后进行的。
更准确地,在分开和恢复的操作时的温度改变如下:在大约一个小时的期间在350℃保持一阶段,然后根据5℃/mn的斜率升高温度,然后在大约一小时的期间分别在500℃和600℃保持一阶段(以进行恢复操作)。
由此图7和8代表利用AFM显微镜通过分别扫过2*2μm2的表面区域和10*10μm2的表面区域而进行的高频粗糙度测量。图9代表利用Veeco设备有限公司的Dektak工具通过投影轮廓术(profilometry)进行的低频粗糙度测量。
在图7至9的每一个图中,给出了在左侧以平均值(RMS)表示和在右侧以最大值(statement)表示的粗糙度测量结果。
在这些图中,显示出在Si层中和SiGe层中注入之后进行的测量结果(参见图7,其中清楚地区分了分别相关于Si和SiGe的柱)。
关于Si,研究了经受到He/H共同注入的两个晶片。共同注入参数如下:
H:30kev-1.1016/cm2
He:52或60keV-1.01016/cm2
关于SiGe,研究了五个晶片,即仅经受到H注入的晶片(H:30keV,6.1016/cm2),和根据以下参数经受到He/H共同注入的四个其它晶片:
H:30keV-1.1016/cm2
He:48,52,56或60keV-1.1016/cm2
图7确认了有关He/H共同注入相比单独H注入(其接着在500℃或600℃的恢复处理)的高频粗糙度方面很有趣的益处。
然而观察到对于在600℃的高温处理,对于所有的可选方案粗糙度强烈减小(通常大于一半),包括单独注入H。并且当进行共同注入时粗糙度的这些值甚至更小。
另外,观察到,对于500℃处理(以与在Si中观察到的相似方式),当氦峰位于比脆弱区更深时粗糙度易于增大(通常这里对于氦注入能量高于56keV)。
另一方面,在600℃高温处理的构架内,当注入氦比脆弱区更深时,粗糙度没有明显改变。在这里观察到没有料到的行为,与在硅中以及在SiGe中用500℃处理观察到的相反。
在图8和9中给出的结果证实了这些观察。
在下面的范围内,即申请人在Si层平面处分离的构架内至今注意到的现象是当氦注入能量增大时粗糙度增大(氦峰移动到比脆弱区更深),共同注入的行为在600℃的处理期间是令人惊讶的。
参考图10,申请人还针对存在于各转移层中的缺陷(ZNT型,气泡)的数目进行了测量。
宏观观察(用掠入光)使得能够探测到ZNT型缺陷或气泡。这里认为这些缺陷(ZNT+气泡)的总和代表与注入有关且在分离后所观察到的特定缺陷。
在两个可选方案He:48keV和He:52keV中发现显著数目的缺陷,即氦分布剖面与氢剖面重叠或准重叠的可选方案(氦峰于是在氢散布区“内部”)。
另一方面,在可选方案He:56keV和He:60keV中发现低数目的缺陷,即氦峰位于比氢散布区更深的可选方案。换句话说,当深注入氦时,最小化了气泡型的缺陷(以及,在600℃的恢复操作的情况下,粗糙度没有增大)。
当然,本领域的技术人员可以容易地将以上提出的本发明变换至除Si1-xGex之外的其它材料,只要知道与这些其它材料有关的性能和物理特性(grandeur)。
我们还可以以相同的方式使根据本发明的方法适于III-V或II-VI合金的其它剥离层。
我们还可以将所有的这些材料扩展至包含少量(5%左右)碳或掺杂剂的那些材料。

Claims (25)

1.一种形成结构的方法,该结构包含来自施主晶片的选自半导体材料的剥离层,该方法包括以下的连续步骤:
(a)注入原子种类以在施主晶片中接近要剥离层的厚度的深度处形成弱区;
(b)将该施主晶片键合到主晶片;
(c)提供能量以在弱区处从施主晶片分开剥离层;
(d)处理该剥离层;
其中步骤(d)包括当该剥离层仍与施主晶片剩余部分接触时所使用的剥离层恢复操作,且其中通过在比剥离层与施主晶片剩余部分的重附着温度低的温度的热处理施加该恢复操作。
2.根据权利要求1的方法,其中所述重附着温度在800℃左右。
3.根据前述权利要求中任一项的方法,其中在包括于300℃和550℃之间的温度进行步骤(c)。
4.根据前述权利要求中任一项的方法,其中该恢复温度在350℃和800℃之间。
5.根据前述权利要求中任一项的方法,其中该恢复温度在550℃和800℃之间。
6.根据前述权利要求中任一项的方法,其中在惰性气氛例如Ar或N2气氛中进行该恢复操作。
7.根据权利要求1至5中任一项的方法,其中在氧化气氛中进行该恢复操作。
8.根据前述权利要求中任一项的方法,其中在同一炉中从步骤(c)连续地进行步骤(d)的恢复操作。
9.根据前一权利要求的方法,其中步骤(d)的恢复操作包括从步骤(c)的分开温度到选择用于恢复的温度的单温度改变。
10.根据前一权利要求的方法,其中在500℃左右进行步骤(c),可持续从30分钟到2小时左右的持续时间。
11.根据前述权利要求中任一项的方法,其中步骤(a)包括氢或氦的单一注入。
12.根据权利要求1至11中任一项的方法,其中步骤(a)包括氢和氦的共同注入。
13.根据前述权利要求中任一项的方法,其中通过基本包括在575℃和625℃之间的温度的热处理进行步骤(d)的恢复操作。
14.根据权利要求12和权利要求13的方法,其中该施主晶片包含SiGe层,并且其中根据适于在所述SiGe层中形成脆弱区、以及氦浓度峰在施主晶片的厚度中位于比氢散布区更深且比脆弱区更深的注入参数进行步骤(a)。
15.根据前述权利要求中任一项的方法,其中实施该恢复热处理的时间长度在30分钟和四个小时之间。
16.根据前述权利要求中任一项的方法,其中在步骤(d)的恢复操作之后,实施可从施主晶片剩余部分(10′)取消剥离层(1)的接触的步骤。
17.根据前一权利要求的方法,其中在从施主晶片剩余部分(10′)取消剥离层(1)的接触之后,步骤(d)进一步包括以下操作中的至少一个:CMP、化学蚀刻、牺牲氧化、热退火。
18.根据前述权利要求中任一项的方法,其中剥离层(1)为Si1-xGex,0<x≤1。
19.根据权利要求1至17中任一项的方法,其中该剥离层(1)为应变Si和Si1-xGex,其中0<x≤1。
20.根据前一权利要求的方法,其中在步骤(d)之后,相对于应变Si层选择性地蚀刻Si1-xGex层。
21.根据前述权利要求中任一项的方法,其中剥离层(1)包含Si1-xGex x≠0和选择性蚀刻的阻挡层,且步骤(d)包括在该恢复操作随后、且在从施主晶片剩余部分(10′)取消剥离层(1)的接触之后实施的选择性蚀刻。
22.根据前述权利要求中任一项的方法,其中施主晶片(10)包含体Si支撑衬底、SiGe缓冲结构、以及含Si1-xGex(x≠0)的顶层,且其中主晶片(20)是体Si。
23.根据前述权利要求中任一项的方法,其中在步骤(b)之前,它还包括在施主晶片(10)上和/或在主晶片(20)上形成键合层的步骤,该键合层由电绝缘材料例如SiO2、Si3N4或SixOyNz制成。
24.前述权利要求的方法形成绝缘体上半导体结构的应用。
25.在执行根据权利要求1至23中任一项方法的步骤(d)的恢复操作之后并且在取消剥离层(1)与施主晶片剩余部分(10′)之间的接触之后所获得的绝缘体上半导体结构,表面粗糙度小于40RMS。
CN200580014164A 2004-03-05 2005-03-07 智能剥离分开后的热处理 Active CN100592493C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0402340A FR2867307B1 (fr) 2004-03-05 2004-03-05 Traitement thermique apres detachement smart-cut
FR0402340 2004-03-05

Publications (2)

Publication Number Publication Date
CN1950938A true CN1950938A (zh) 2007-04-18
CN100592493C CN100592493C (zh) 2010-02-24

Family

ID=34855097

Family Applications (3)

Application Number Title Priority Date Filing Date
CN2005800141634A Active CN1950937B (zh) 2004-03-05 2005-03-07 用于改善剥离薄层的质量的方法
CNA2005800071260A Pending CN1930674A (zh) 2004-03-05 2005-03-07 用于改进所剥离薄层质量的热处理
CN200580014164A Active CN100592493C (zh) 2004-03-05 2005-03-07 智能剥离分开后的热处理

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN2005800141634A Active CN1950937B (zh) 2004-03-05 2005-03-07 用于改善剥离薄层的质量的方法
CNA2005800071260A Pending CN1930674A (zh) 2004-03-05 2005-03-07 用于改进所剥离薄层质量的热处理

Country Status (7)

Country Link
US (1) US7285495B2 (zh)
EP (1) EP1726039A1 (zh)
JP (1) JP4876068B2 (zh)
KR (1) KR100910687B1 (zh)
CN (3) CN1950937B (zh)
FR (1) FR2867307B1 (zh)
WO (1) WO2005086228A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165511A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种制备goi的方法
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
CN104011840A (zh) * 2011-10-27 2014-08-27 原子能和代替能源委员会 通过热处理使表面平滑化的工艺
CN111834520A (zh) * 2020-06-29 2020-10-27 中国科学院上海微系统与信息技术研究所 一种表面均匀性优化的压电单晶薄膜制备方法
CN112204710A (zh) * 2018-12-28 2021-01-08 富士电机株式会社 半导体装置及制造方法
US11972950B2 (en) 2018-12-28 2024-04-30 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
EP1652230A2 (fr) * 2003-07-29 2006-05-03 S.O.I.Tec Silicon on Insulator Technologies Procede d' obtention d' une couche mince de qualite accrue par co-implantation et recuit thermique
FR2858462B1 (fr) * 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique
US7935613B2 (en) * 2003-12-16 2011-05-03 International Business Machines Corporation Three-dimensional silicon on oxide device isolation
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
FR2914495B1 (fr) 2007-03-29 2009-10-02 Soitec Silicon On Insulator Amelioration de la qualite d'une couche mince par recuit thermique haute temperature.
FR2923079B1 (fr) * 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
WO2009084311A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
JP5303957B2 (ja) * 2008-02-20 2013-10-02 株式会社デンソー グラフェン基板及びその製造方法
US8133800B2 (en) * 2008-08-29 2012-03-13 Silicon Genesis Corporation Free-standing thickness of single crystal material and method having carrier lifetimes
JP5493343B2 (ja) 2008-12-04 2014-05-14 信越半導体株式会社 貼り合わせウェーハの製造方法
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
CN102184882A (zh) * 2011-04-07 2011-09-14 中国科学院微电子研究所 一种形成复合功能材料结构的方法
FR2978604B1 (fr) * 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
FR2980916B1 (fr) * 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
CN105140171B (zh) * 2015-08-26 2018-06-29 中国科学院上海微系统与信息技术研究所 一种绝缘体上材料的制备方法
CN105957831A (zh) * 2016-07-06 2016-09-21 中国科学院上海微系统与信息技术研究所 一种用于制造支撑衬底上的单晶材料薄层结构的方法
CN107195534B (zh) * 2017-05-24 2021-04-13 中国科学院上海微系统与信息技术研究所 Ge复合衬底、衬底外延结构及其制备方法
CN109427538B (zh) * 2017-08-24 2021-04-02 中国科学院上海微系统与信息技术研究所 一种异质结构的制备方法
CN111722321A (zh) * 2020-01-19 2020-09-29 中国科学院上海微系统与信息技术研究所 一种光膜转换器及其制备方法
FR3108440A1 (fr) * 2020-03-23 2021-09-24 Soitec Procédé de préparation d’une couche mince

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462847A (en) * 1982-06-21 1984-07-31 Texas Instruments Incorporated Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition
US4604304A (en) * 1985-07-03 1986-08-05 Rca Corporation Process of producing thick layers of silicon dioxide
US4722912A (en) * 1986-04-28 1988-02-02 Rca Corporation Method of forming a semiconductor structure
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH06318588A (ja) 1993-03-11 1994-11-15 Nec Corp 半導体装置の製造方法
US6155909A (en) * 1997-05-12 2000-12-05 Silicon Genesis Corporation Controlled cleavage system using pressurized fluid
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
JP3412470B2 (ja) * 1997-09-04 2003-06-03 三菱住友シリコン株式会社 Soi基板の製造方法
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP3582566B2 (ja) * 1997-12-22 2004-10-27 三菱住友シリコン株式会社 Soi基板の製造方法
FR2774510B1 (fr) * 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
CN1241803A (zh) * 1998-05-15 2000-01-19 佳能株式会社 半导体衬底、半导体薄膜以及多层结构的制造工艺
JP3358550B2 (ja) 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
US6352942B1 (en) * 1999-06-25 2002-03-05 Massachusetts Institute Of Technology Oxidation of silicon on germanium
EP1212787B1 (en) * 1999-08-10 2014-10-08 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
DE10031388A1 (de) * 2000-07-03 2002-01-17 Bundesdruckerei Gmbh Handsensor für die Echtheitserkennung von Signets auf Dokumenten
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6448152B1 (en) * 2001-02-20 2002-09-10 Silicon Genesis Corporation Method and system for generating a plurality of donor wafers and handle wafers prior to an order being placed by a customer
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US7238622B2 (en) * 2001-04-17 2007-07-03 California Institute Of Technology Wafer bonded virtual substrate and method for forming the same
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
FR2839385B1 (fr) 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2003105189A2 (en) 2002-06-07 2003-12-18 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
FR2842349B1 (fr) 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
JP5005170B2 (ja) 2002-07-19 2012-08-22 エーエスエム アメリカ インコーポレイテッド 超高品質シリコン含有化合物層の形成方法
US20040137698A1 (en) * 2002-08-29 2004-07-15 Gianni Taraschi Fabrication system and method for monocrystaline semiconductor on a substrate
FR2844634B1 (fr) 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
RU2625370C2 (ru) * 2011-12-07 2017-07-13 Конинклейке Филипс Н.В. Способ и устройство для обнаружения движения лифта

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011840A (zh) * 2011-10-27 2014-08-27 原子能和代替能源委员会 通过热处理使表面平滑化的工艺
CN103165511A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种制备goi的方法
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
CN103165511B (zh) * 2011-12-14 2015-07-22 中国科学院上海微系统与信息技术研究所 一种制备goi的方法
CN112204710A (zh) * 2018-12-28 2021-01-08 富士电机株式会社 半导体装置及制造方法
US11972950B2 (en) 2018-12-28 2024-04-30 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing
CN111834520A (zh) * 2020-06-29 2020-10-27 中国科学院上海微系统与信息技术研究所 一种表面均匀性优化的压电单晶薄膜制备方法

Also Published As

Publication number Publication date
JP4876068B2 (ja) 2012-02-15
US7285495B2 (en) 2007-10-23
KR20070088279A (ko) 2007-08-29
CN1950937A (zh) 2007-04-18
US20050196936A1 (en) 2005-09-08
EP1726039A1 (fr) 2006-11-29
CN100592493C (zh) 2010-02-24
KR100910687B1 (ko) 2009-08-04
JP2007526646A (ja) 2007-09-13
FR2867307A1 (fr) 2005-09-09
CN1950937B (zh) 2010-06-16
CN1930674A (zh) 2007-03-14
FR2867307B1 (fr) 2006-05-26
WO2005086228A1 (fr) 2005-09-15

Similar Documents

Publication Publication Date Title
CN1950938A (zh) 智能剥离分开后的热处理
CN1175498C (zh) 复合部件及其分离方法和半导体衬底的制备方法
CN1090381C (zh) 绝缘体上的硅衬底的制造方法
CN1157768C (zh) 腐蚀半导体工件的方法和制备半导体工件的方法
CN1205664C (zh) 半导体装置及其制造方法
CN1153257C (zh) 半导体衬底的处理方法和半导体衬底
CN1155065C (zh) 半导体衬底的制造方法
CN1246909C (zh) 半导体器件及其制造方法
CN1036813C (zh) 半导体衬底及其制造方法
CN1187811C (zh) 半导体装置及其制造方法
CN1202291C (zh) 氮化镓结晶的制造方法
CN1666330A (zh) 从包括缓冲层的晶片转移薄层
CN1528009A (zh) 可拆除基片或可拆除结构及其生产方法
CN1914709A (zh) 由选自半导体材料的材料层形成的多层晶片的表面处理
CN101036222A (zh) 通过实施共注入获得薄层的方法和随后的注入
CN1959952A (zh) 再循环外延施予晶片的方法
CN1826433A (zh) 外延生长层的制造方法
CN1115716C (zh) 半导体衬底的处理方法和半导体衬底
CN1249531A (zh) 半导体衬底的制造工艺
US7282449B2 (en) Thermal treatment of a semiconductor layer
CN1830077A (zh) 通过共同注入和热退火获得质量改进的薄层的方法
CN1826434A (zh) 制造外延生长层的方法
CN1666331A (zh) 转移应变半导体材料层的方法
CN1902747A (zh) 具有确定热膨胀系数的衬底
CN1860604A (zh) 键合层消失的间接键合

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: SUTAIKE INC.

Free format text: FORMER NAME: S.O.J. TEC SILICON ON INSULATOR TECHNOLOGIES

CP01 Change in the name or title of a patent holder

Address after: French Bernini

Patentee after: SOITEC

Address before: French Bernini

Patentee before: S.O.J. Tec Silicon on Insulator Technologies