CN1957460B - 具有源极/漏极基座的dram结构及其制造方法 - Google Patents

具有源极/漏极基座的dram结构及其制造方法 Download PDF

Info

Publication number
CN1957460B
CN1957460B CN2005800167437A CN200580016743A CN1957460B CN 1957460 B CN1957460 B CN 1957460B CN 2005800167437 A CN2005800167437 A CN 2005800167437A CN 200580016743 A CN200580016743 A CN 200580016743A CN 1957460 B CN1957460 B CN 1957460B
Authority
CN
China
Prior art keywords
source
drain regions
line
substrate
along
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005800167437A
Other languages
English (en)
Other versions
CN1957460A (zh
Inventor
维尔纳·云林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN1957460A publication Critical patent/CN1957460A/zh
Application granted granted Critical
Publication of CN1957460B publication Critical patent/CN1957460B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05Making the transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642Vertical transistors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/908Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines

Abstract

本发明包括一种具有包围垂直源极/漏极区(88)的栅极线栅格(94)的半导体结构(10)。在一些方案中,源极/漏极区可以是成对设置的,其中每对源极/漏极区之一延伸到数字线(120,122),而另一个延伸到诸如电容器之类的记忆存储器件(145),从而形成DRAM。延伸到数字线的源极/漏极区可以具有与延伸到记忆存储器件的源极/漏极区相同的组成,或者可以具有与延伸到记忆存储器件的源极/漏极区不同的组成。本发明还包括形成半导体结构的方法。在示例方法中,设置包括第一材料的栅格,以包围第二材料的重复区。然后用栅极线结构取代至少一些第一材料,并且用垂直源极/漏极区取代至少一些第二材料。

Description

具有源极/漏极基座的DRAM结构及其制造方法
技术领域
本发明涉及半导体结构、存储器件构造和形成半导体结构的方法。
背景技术
半导体器件应用的目标始终是提高器件集成度,换言之,增大支持衬底上的器件密度。用于增大密度的方法可以包括减小单个器件的尺寸、以及/或者增大器件的组装密度(即,减小相邻器件之间的间距)。为形成更高的集成度,需要开发可以用于半导体应用的新的器件构造,以及开发用于制造半导体器件构造的新方法。
比较普遍的半导体器件是存储器件,动态随机存取存储(DRAM)单元是示例的存储器件。DRAM单元包括晶体管和记忆存储结构,示例的记忆存储结构是电容器。半导体器件的现代应用可以使用大量DRAM单位的单元。因此,需要开发可应用在DRAM结构中的新的半导体器件,还需要开发用于制造DRAM结构的新方法。
虽然本发明是以改进DRAM结构和形成这种结构的方法方面为目的而提出的,但是本发明不限于这些方案。本发明只受到所附权利要求所述的字面意义的限制,而不包括说明书和图的解释或其它限制性参考,并且与等同物的教导一致。
发明内容
在一种方案中,本发明包括一种形成半导体结构的方法。设置半导体衬底,并在衬底上形成第一和第二材料。相对于彼此,第一和第二材料是可选择性地蚀刻的。第一材料形成栅格,第二材料形成由栅格段彼此分隔的重复区。重复区形成阵列。阵列具有沿第一轴限定的第一间距、以及沿大致与第一轴正交的第二轴限定的第二间距。第二间距大约是第一间距的两倍。用一种或多种栅极线的导电材料取代栅格的至少一些第一材料,并用掺杂的半导体材料取代至少一些第二材料,以形成垂直延伸的源极/漏极区。
在一种方案中,本发明包括一种半导体结构。该结构包括半导体衬底和衬底上的栅极线栅格。栅格限定由栅格段彼此分隔的非栅极线区的阵列。该阵列具有沿第一轴限定的第一间距、以及沿大致与第一轴正交的第二轴限定的第二间距。第二间距大约是第一间距的两倍。非栅极线区包括垂直延伸的源极/漏极区。
在一种方案中,本发明包括一种存储器件构造。该构造包括半导体衬底和衬底上的栅极线栅格。该构造还包括至少部分地由栅极线包围的、在衬底上的垂直延伸的源极/漏极区对。源极/漏极区之一是第一源极/漏极区,基本上由导电掺杂的外延硅构成,另一源极/漏极区是第二源极/漏极区,基本上由导电掺杂的非外延硅构成。源极/漏极区通过栅极线,门控地彼此相连。记忆存储器件与第一源极/漏极区或第二源极/漏极区电气相连。数字线与第一和第二源极/漏极区中不与记忆存储器件电气相连的那一个电气相连。
附图说明
以下参考下列附图,描述本发明的优选实施例。
图1-3是在初步处理阶段,半导体构造的局部示意顶视图和两个横截面侧视图。图2和3分别沿图1的线2-2和3-3;图3沿图2的线3-3;以及图2沿图3的线2-2。
图4-6分别是在图1-3之后的处理阶段示出的图1-3的局部示意顶视图和两个横截面侧视图。图5和6分别沿图4的线5-5和6-6;图6沿图5的线6-6;以及图5沿图6的线5-5。
图7-9是在图4-6之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图8和9分别沿图7的线8-8和9-9;图9沿图8的线9-9;以及图8沿图9的线8-8。
图10-12是在图7-9之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图11和12分别沿图10的线11-11和12-12;图12沿图11的线12-12;以及图11沿图12的线11-11。
图13-15是在图10-12之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图14和15分别沿图13的线14-14和15-15;图15沿图14的线15-15;以及图14沿图15的线14-14。
图16-18是在图13-15之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图17和18分别沿图16的线17-17和18-18;图18沿图17的线18-18;以及图17沿图18的线17-17。
图19-21分别是在图16-18之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图20和21分别沿图19的线20-20和21-21;图21沿图20的线21-21;以及图20沿图21的线20-20。
图22-24是在图19-21之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图23和24分别沿图22的线23-23和24-24;图24沿图23的线24-24;以及图23沿图24的线23-23。
图25-27是在图21-23之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图26和27分别沿图25的线26-26和27-27;图27沿图26的线27-27;以及图26沿图27的线26-26。
图28-30是在图25-27之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图29和30分别沿图28的线29-29和30-30;图30沿图29的线30-30;以及图29沿图30的线29-29。
图31-33是在图28-30之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图32和33分别沿图31的线32-32和33-33;图33沿图32的线33-33;以及图32沿图33的线32-32。
图34是图32的构造的示意横截面侧视图,示出了合并为单个结构的、典型地包括彼此相同的组成的结构,以简化绘图。图34的图示用于图34之后的图中。
图35-37是在图31-33之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图36和37分别沿图35的线36-36和37-37;图37沿图36的线37-37;以及图36沿图37的线36-36。
图38-40是在图35-37之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图39和40沿图38的线39-39和40-40;图40沿图39的线40-40;以及图39沿图40的线39-39。
图41-43是在图38-40之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图42和43沿图41的线42-42和43-43;图43沿图42的线43-43;以及图42沿图43的线42-42。
图44是图43的构造的示意图,其中示出了典型地具有相同组成的结构彼此合并。图44的表示将用于图44之后的图中。
图45-47是在图41-43之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图46和47沿图45的线46-46和47-47;图47沿图46的线47-47;以及图46沿图47的线46-46。
图48-50是在图45-47之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图49和50沿图48的线49-49和50-50;图50沿图49的线50-50;以及图49沿图50的线49-49。
图51-53是在图48-50之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图52和53沿图51的线52-52和53-53;图53沿图52的线53-53;以及图52沿图53的线52-52。
图54-56是在图51-53之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图55和56沿图54的线55-55和56-56;图56沿图55的线56-56;以及图55沿图56的线55-55。
图57-59是在图54-56之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图58和59沿图57的线58-58和59-59;图59沿图58的线59-59;以及图58沿图59的线58-58。
图60-62是在图57-59之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图61和62沿图60的线61-61和62-62;图62沿图61的线62-62;以及图61沿图62的线61-61。
图63-65是在图60-62之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图64和65沿图63的线64-64和65-65;图65沿图64的线65-65;以及图64沿图65的线64-64。
图66是图64的构造的示意顶视图,示出了典型地具有彼此相同组成的结构合并在一起以形成共用结构。图66的图示将用于图66之后的图中。
图67-69是在图63-65之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图68和69沿图67的线68-68和69-69;图69沿图68的线69-69;以及图68沿图69的线68-68。
图70-72是在图67-69之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图71和72沿图70的线71-71和72-72;图72沿图71的线72-72;以及图71沿图72的线71-71。
图73-75是在图70-72之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图74和75沿图73的线74-74和75-75;图75沿图74的线75-75;以及图74沿图75的线75-75。
76-78是在图73-75之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图77和78沿图76的线77-77和78-78;图78沿图77的线78-78;以及图77沿图78的线77-77。
图79-81是在图76-78之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图80和81沿图79的线80-80和81-81;图81沿图80的线81-81;以及图80沿图81的线80-80。
图82-84是在图79-81之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图83和84沿图82的线83-83和84-84;图84沿图83的线84-84;以及图83沿图84的线83-83。
图85-87是在图82-84之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图86和87沿图85的线86-86和87-87;图87沿图86的线87-87;以及图86沿图87的线86-86。
图88-90是在图85-87之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图89和90沿图88的线89-89和90-90;图90沿图89的线90-90;以及图89沿图90的线89-89。
图91-93是在图88-90之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图92和93沿图91的线92-92和93-93;图93沿图92的线93-93;以及图92沿图93的线92-92。
图94-96是在图91-93之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图95和96沿图94的线95-95和96-96;图96沿图95的线96-96;以及图95沿图96的线95-95。
图97-99是在图94-96之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图98和99沿图97的线98-98和99-99;图99沿图98的线99-99;以及图98沿图99的线98-98。
图100-102是在图97-99之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图101和102沿图100的线101-101和102-102;图102沿图101的线102-102;以及图101沿图102的线101-101。
图103-105是在图100-102之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图104和105沿图103的线104-104和105-105;图105沿图104的线105-105;以及图104沿图105的线104-104。
图106-108是在图103-105之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图107和108沿图106的线107-107和108-108;图108沿图107的线108-108;以及图107沿图108的线108-108。
图109-111是在图103-105之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图110和111沿图109的线110-110和111-111;图111沿图110的线111-111;以及图110沿图111的线110-110。
图112-114是在图109-111之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图113和114沿图112的线113-113和114-114;图114沿图113的线114-114;以及图113沿图114的线113-113。
图115-117是在图112-114之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图116和117沿图115的线116-116和117-117;图117沿图116的线117-117;以及图116沿图117的线116-116。
图118-120是在图115-117之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图119和120沿图118的线119-119和120-120;图120沿图119的线120-120;以及图119沿图120的线119-119。
图121-123是在图118-120之后的处理阶段示出的图1-3的构造的局部示意顶视图和两个横截面侧视图。图122和123沿图121的线122-122和123-123;图123沿图122的线123-123;以及图122沿图123的线122-122。
图124是可以根据本发明方案形成的示例存储器件构造的示意横截面图。
图125是可以根据本发明示例方案形成的另一示例存储器件构造的示意横截面图。
图126是可以根据本发明示例方案形成的另一示例存储器件构造的示意横截面图。
图127是示出了本发明的示例应用的计算机示意图。
图128是示出了图127的计算机的母板的特定特征的方框图。
图129是根据本发明示例方案的电子系统的高级方框图。
图130是根据本发明方案的示例存储器件的简化方框图。
具体实施方式
本发明包括用于形成包括围绕多个源极/漏极区的栅极线栅格的半导体构造的方法。在本发明的一些方案中,通过在一些源极/漏极区上形成与之电气连接的数字线,并通过形成与一些源极/漏极区电气连接的多个电容器构造,可以将这种构造合并到DRAM阵列中。
参考图1-123,描述本发明的示例方案。首先参考图1-3,示出了在初步处理阶段的半导体构造10。构造10包括衬底12。衬底12可以包括、或基本上或完全由适当掺杂的单晶硅构成。为帮助解释后面的权利要求,术语“半导性衬底”和“半导体衬底”定义为表示包括半导性材料的任何构造,包括但不限于诸如半导性晶片(单独的或其上包括其它材料的组合)之类的本体(bulk)半导性材料、以及半导性材料层(单独的或包括其它材料的组合)。术语“衬底”表示任何支持结构,包括但不限于上述半导性衬底。
构造10还包括衬底12上的材料14。在特定方案中,材料14可以包括、或基本上或完全由二氧化硅构成,并可以形成例如大约3,的厚度。
层16在材料14上。层16可以包括、或基本上或完全由例如多晶硅等的硅构成,并且可以形成例如大约
Figure S05816743720061128D000082
的厚度。在(以下论述的)特定方案中,可以将层16形成图案,并用作硬掩膜。因此,在本发明的一些方案中,层16可以被称作“硬掩膜层”。
在本发明的特定方案中,构造10的结构12、14和16可以分别被称作第一半导体材料、含氧化物材料和含硅硬掩膜。在这些方案中,要理解,材料14可以包括二氧化硅和/或其它任何合适的氧化物,材料16可以包括多晶硅或其它任何合适形式的硅。此外,要理解,最终将在构造10上形成(以下论述的)其它半导体材料,因此,可以将材料12称作第一半导体材料,以区别材料12与之后在其上形成的半导体材料。
接着参考图4-6,在层16上形成形成图案的掩膜材料18。例如,掩膜材料18包括、或基本上或完全由光刻胶(photoresist)构成,并可以通过光刻,使其形成所示配置的图案。形成图案的材料18形成为多根分隔的线20,这些线通过间隙22彼此分离。线和间隙的间距19是由间隙22和线18的组合距离限定的。可以认为线20沿限定的水平方向延伸。
接着参考图7-9,将来自形成图案的掩膜材料18(图4-6)的图案转印(transfer)到硬掩膜层16。具体地,通过硬掩膜层转印间隙22,从而在材料14上留下硬掩膜层16的分隔线26。随后,去除掩膜材料18(图4-6)。可以认为线26沿与线20(图4-6)相同的限定的水平方向延伸。
接着参考图10-12,在线26上且在间隙22内形成材料28的薄层,以使间隙变窄。例如,材料28可以包括、或基本上或完全由诸如氮化硅之类的含氮化物材料构成。材料28可以形成例如大约160
Figure S05816743720061128D000083
的厚度。图10中用虚线图示出线26,以指示线在材料28的下面。
接着参考图13-15,用各向异性蚀刻,使材料28形成间隔区(spacer)30的图案。在形成间隔区30之后,变窄的间隙22延伸到材料14的上表面。
接着参考图16-18,变窄的间隙22延伸穿过材料14。在图16-18的处理阶段的间隙22与延伸到衬底12的上表面的开口相对应。间隙形成沿形成图案的掩膜18(图4-6)的线20的水平限定方向、纵向伸长的刻槽(trench)形状。
接着参考图19-21,在开口22内形成间隔区32,以使开口变窄。例如,间隔区32可以包括、或基本上或完全由诸如氮化硅之类的含氮化物材料构成。通过在线26上和在开口22内设置薄层的含氮化物材料(例如,大约80
Figure S05816743720061128D000091
厚的氮化硅层),随后使用各向异性蚀刻将该层转换为所示的间隔区32,可以形成间隔区32。
间隔区32和28共同形成间隔区构造34。在一些方案中,间隔区32和28可以在组成上彼此相同,因此,将在间隔区构造34中合并在一起。间隔区构造34使开口22变窄,从图19可见,间隔区构造34形成沿与开口22相对应的刻槽内侧边缘、在水平方向上纵向延伸的条带(strip)。
接着参考图22-24,采用适当的蚀刻,使开口22延伸进入衬底12。如果衬底12包括本体硅(bulk silicon),则蚀刻可以是干法蚀刻。这种蚀刻可以使开口22延伸进入衬底22大约
在图22-24的处理阶段,去除掩膜层16(图19-21)。这种去除可以发生在开口22延伸进入衬底12之前、之后或之中。典型地,用于使开口22延伸进入衬底12的蚀刻相对于层16的材料是非选择性的,因此,在开口22延伸进入衬底12期间,将去除层16。
硬掩膜材料16的去除在材料14上和间隔区34之间留下了间隙36。因此,可以认为间隔区34在开口22两侧形成成对的线,或者可选地,可以认为间隔区34在间隙36的两侧形成成对的线。例如,图23示出了三个间隔区34,标记为33、35和37。可以认为间隔区33和35在间隔区之间延伸的间隙22的相对侧形成线对。可选地,可以认为间隔区35和37在间隔区之间延伸的间隙36的相对侧形成线对。
在使开口22延伸进入衬底12之后,可以认为开口包括在半导体衬底12内延伸的第一部分38、以及在第一部分上的第二部分40。
接着参考图25-27,在开口22的第一部分38内设置电介质材料42,以填充第一部分,而保留开口的第二部分40未被填充。例如,电介质材料40可以包括、或基本上或完全由二氧化硅构成。如果衬底12包括单晶硅,则可以通过氧化衬底12来形成电介质材料42。合适的示例氧化条件是形成大约
Figure S05816743720061128D000101
厚的氧化物42的条件,大约
Figure S05816743720061128D000102
厚的氧化物42足以填充开口22的下部。
接着参考图28-30,在间隙22和36内设置材料44。材料填充间隙22,并使间隙36变窄。例如,材料44可以包括、或基本上或完全由诸如氮化硅之类的含氮化物材料构成。材料44可以形成例如大约的厚度。
在图28中,用虚线图示出结构34,以指示该结构在材料44的下面。
接着参考图31-33,材料44经过适当的蚀刻,形成间隔的柱(pillar)46。柱46在材料14上延伸。间隙48在间隔的柱之间,将柱彼此分离开来。间隙48在氧化物材料14上,每个间隙沿氧化物材料14的水平延伸线直线地水平延伸。间隙48可以被称作第二间隙,以与上述间隙22相区别。
接着参考图34,示出的是图32的处理阶段上的构造10,但是示出了典型地具有彼此相似的组成的组件合并为单个组件。具体地,材料28、32和44都可以典型地由彼此相同的组成(例如,氮化硅)构成,因此,柱46可以均质地包括单一材料。因此,图34示出了包括相同种类材料的柱46,这种材料由标记47指示。为简化绘图,将在随后的图中使用图34的表示,但是要理解,由图34表示的方案只是本发明的一个方案,本发明包括其它方案,其中材料28、32和44不全是彼此相同的组成。
接着参考图35-37,通过适当的蚀刻,使间隙48延伸通过材料14。在示例方案中,材料14可以基本上上由二氧化硅构成,材料47可以基本上上由氮化硅构成,蚀刻可以是相对于氮化硅、对二氧化硅是选择性的干法蚀刻。在本发明的一些方案中,使用这里所述的处理,形成DRAM阵列。在这些方案中,在用于将开口48延伸到衬底12的蚀刻期间,可能需要用光刻胶或其它合适的保护材料,保护阵列的周边区域。
接着参考图38-40,对构造10进行平面化处理(例如,化学机械抛光),使构造的上表面成为平面。这种平面化处理从材料14上去除了材料47,结果产生包括平面化上表面51的柱50。每个柱包括夹在材料14的线对之间的材料47的单根线。如图38可见,线沿水平方向延伸。由间隙48将柱50彼此分离开来。
虽然示出上表面51位于与材料14的原始上表面大致相同的高度(elevational)位置,但是要理解,在本发明的一些方案中,平面化处理可以去除一些材料14,从而表面51在材料14的原始表面之下。在本发明的一些方案中,在化学机械抛光之后剩余的柱50的高度可以是大约5500
Figure S05816743720061128D000111
接着参考图41-43,在间隙48内且在柱50(因为柱沿水平方向纵向延伸,所以柱也可以被称作线)上沉积材料52。例如,材料52可以包括、或基本上或完全由诸如氮化硅之类的含氮化物材料构成。在本发明的特定方案中,材料52可以形成例如大约200
Figure S05816743720061128D000112
的厚度,这足以完全填充间隙48。图41中用虚线图示出层14和47,以指示这些层在材料52的下面。
在本发明的特定方案中,材料52和47将包含彼此相同的组成,因此将合并为单一结构。图44中示出了这种方案,其中单一材料53表示材料52和47的组合。例如,材料53可以包括、或基本上或完全由氮化硅构成。为简化绘图,将在图44之后的图中使用图44的方案。这些图将使用组成53替代组成47和52(图42)。但是,要理解,本发明包括组成47和52彼此不同的方案。在图44中,基座(pedestal)14和基座之间的间隙中的材料53构成重复图案,这种重复图案限定了由一个间隙和基座14之一的距离构成的间距55。
参考图45-47,在材料53上设置形成图案的掩膜材料54。例如,掩膜材料54可以包括光刻胶,因此,可以通过光刻处理,使其形成图案。形成图案的材料54包括多个由间隙58彼此分隔的垂直延伸的线56。
线56和间隔58形成重复图案,这种图案具有限定为一个间隙58与一根线56的距离的间距59。在本发明的特定方案中,间距59和间距19(图5)彼此大致相同,间距55(图44)大约是间距19和59的一半。
接着参考图48-50,使间隙58延伸通过材料53和14,随后去除掩膜层54(图45-47)。这样形成从材料14和53垂直延伸的线60。可以认为由与开口58相对应的垂直延伸的刻槽将这些线彼此分离开来。
接着参考图51-53,在线60上且在间隙58内,设置材料62。例如,材料62可以包括、或基本上或完全由氮化硅构成,并可以形成大约375的厚度。材料62部分地填充间隙58,以使间隙变窄。在图51中,用虚线图示出线60,以指示这些线在材料62的下面。
接着参考图54-56,对材料62进行各向异性蚀刻,以形成间隔区64。在形成间隔区64之后,间隙58在间隔区之间延伸,直到衬底12的上表面。
接着参考图57-59,使开口58延伸进入衬底12,随后在开口内形成电介质材料66。例如,开口可以延伸进入衬底12大约2000
Figure S05816743720061128D000122
深。例如,电介质材料66可以包括二氧化硅,在衬底12包括单晶硅的应用中,可以通过使硅氧化,来形成电介质材料66。可以认为开口58包括下部68和上部70,下部68填充有电介质材料66,而上部70未填充。
接着参考图60-62,在线60上且在间隙58内,形成材料72。例如,材料72可以包括、或基本上或完全由诸如二氧化硅之类的含氧化物材料构成。在示例方案中,沉积材料72,达到大约350的厚度。在图60中,用虚线图示出材料53和62,以指示这些材料在材料72的下面。
接着参考图63-65,对构造10的上表面进行平面化处理,形成平面化的上表面75。平面化处理从材料14的上表面上去除了材料72和53。平面化处理也去除了一些材料14,从而平面化表面75在材料14的上表面的初始高度水平之下。例如,在示例实施例中,可以通过化学机械抛光,实现平面化处理,并且可以进行平面化处理,使上表面75在衬底12的最上表面之上大约5500如图63的顶视图所示,在平面化处理之后,交替的层53和14沿垂直方向延伸,交替的层14、62和72沿水平方向延伸。
在特定方案中,材料53是氮化硅(即,由氮化硅构成),材料14是二氧化硅,材料62是氮化硅,材料72是二氧化硅。因此,图64的平面化表面75延伸穿过交替的氮化硅层和二氧化硅层;相似地,图65的平面化上表面75也延伸穿过交替的二氧化硅表面和氮化硅表面。图66中示出了这种思想,图66是在图63的处理阶段的简化顶视图,其中示出了典型地具有彼此相同的组成的层合并在一起。具体地,层53和62典型地可以包括彼此相同的组成,并且在特定方案中,可以包括、或基本上或完全由氮化硅构成。图66中示出了这些层合并在一起,形成单一结构76。示出了材料14和72延伸通过结构76。在特定方案中,材料14和72将包含彼此相同的组成,例如,可以包括、或基本上或完全由二氧化硅构成。
在一些方案中,材料76和14可以是相对于彼此、可选择性地蚀刻的材料。在这些方案中,可以认为材料76是以栅格形式形成的第一材料,可以认为材料14是形成为由栅格段分隔的重复区的第二材料。重复区14形成阵列,这种阵列具有沿该阵列的第一轴的第一间距80(所示间距80沿所示阵列的垂直伸长轴),并具有沿与第一轴大致正交的第二轴的第二间距82(所示第二间距沿阵列的水平延伸轴)。第二间距大约是第一间距的两倍。
虽然采用第一材料76是氮化硅、第二材料14是二氧化硅,来描述本发明,但是要理解,在本发明的其它方案中,可以相反地使用材料。因此,材料14可以包括、或基本上或完全由氮化硅构成,而材料76可以包括、或基本上或完全由二氧化硅构成。
术语“水平”和“垂直”是参考图66的顶视图而使用的,以分别表示从左向右穿过页面和从上向下穿过页面而延伸的轴。要理解,这里也可以使用术语“垂直”来表示从衬底向上延伸的凸起,因此,例如,参考图65的结构,可以使用术语“垂直”来表示凸起14、62和72从衬底12的上表面“垂直地”延伸。为避免由于使用术语“垂直”来表示横向方向和沿高度方向而引起的混淆,在此可以使用术语“沿高度方向垂直伸长”和“沿高度方向伸长”,来表示从表面向上延伸的凸起(例如,图65的凸起14、62和72)。
图66的简化图将用在图66之后的图中,以简化以后的论述。但是,要理解,本发明包括材料53和62(图63)彼此不同、从而材料未合并为单一共用结构76的方案。
接着参考图67-69,在区72上形成掩膜材料84,以保护该区不经受后续处理(稍后论述)。例如,掩膜材料84可以包括光刻胶,并可以使用光刻处理,使掩膜材料84形成图案。在图67的顶视图中,掩膜材料84形成垂直延伸的线(或条带)。在图67中,用虚线图示出材料72,以指示在所示图中,材料72在掩膜材料84的下面。因为标记76用来表示图64和65的材料53和62,所以图68和69的横截面具有与图64和65的横截面不同的标记,以与前面参考图66所述的标记习惯一致,并在图66之后的图中采用。
接着参考图70-72,相对于材料76,选择性地去除材料14,随后去除掩膜材料84(图67-69)。材料14的去除形成通过材料76、延伸到衬底12上表面的开口86。如果材料14包括二氧化硅、材料76包括氮化硅,则可以用诸如干法或湿法氧化蚀刻等方法实现材料14的选择性去除。
接着参考图73-75,在开口86内形成半导体材料88。例如,通过在开口86内且在材料76上形成多晶硅,随后经平面化处理或其它合适方法、从材料76上去除多晶硅,可以形成材料88。可选地,如果衬底12包括单晶半导性材料(例如,单晶硅),则材料88可以从衬底12的上表面外延式生长。外延式生长的半导体材料一般是单晶材料,而非外延式生长的半导体材料典型地不是单晶材料,而是,非外延式生长的半导体材料典型地是非晶和/或多晶的。
所示材料88具有沿高度方向在材料76和72的最上表面之下的最上表面,但是要理解,在未示出的本发明的多种可选方案中,材料88的最上表面可以是与材料76和72的最上表面共面的,或者可以沿高度方向在材料76和72的表面之上。
虽然示出了所有开口都同时填充有材料88,但是要理解,可以将开口划分为组,一组填充一种半导体材料88,而另一组填充另一种半导体材料88。例如,开口86内的半导体材料88可以最终与源极/漏极区相对应,一些源极/漏极区最终与数字线相连,而其它源极/漏极区最终与记忆存储器件(例如,电容器)相连。在与数字线相连的源极/漏极区中使用的材料88可以是一组,而在与记忆存储器件相连的源极/漏极区中使用的材料88可以是另一组。因此,与数字线相连的材料88可以不同于与记忆存储器件相连的材料88的半导体材料。例如,最终与数字线相连的半导体材料88可以由外延材料形成,而最终与记忆存储器件相连的材料88可以由多晶半导体材料形成。外延硅中的p-n结比本体硅中的p-n结更易泄漏(1eaky),这在本发明的一些方案中是有利的。以下将参考图124-126,更加详细地论述这些方案。
可以在沉积时对半导体材料88进行导电掺杂(即,就地掺杂),和/或在进行沉积之后、用一种或多种合适的注入物对其进行掺杂。此外,可以在开口内设置材料88之前,或在向材料88提供适当注入物或从材料88进行杂质的向外扩散之后,对紧接开口86的衬底12的区域进行适当的导电掺杂。在一些方案中,将在图1-3之前的处理阶段,特别是在衬底上形成材料14之前,向衬底12设置适当的增强导电性的杂质。在可选或其它方案中,将在形成开口86之后,在衬底中设置杂质,从而杂质与开口自对准。以下将参考图124-126,论述在本发明的特定方案中,可以设置在衬底12和区88内的特定杂质。
在本发明的示例方案中,材料88包括、基本上或完全由外延式生长的硅构成,在硅的生长期间对其进行就地掺杂,并使其生长到大约1400的厚度(即,图74和75的垂直高度)。
接着参考图76-78,去除材料76(图73-75),留下开口90。开口在材料72的垂直线之间、并且在材料88的柱周围延伸。开口90延伸到衬底12的上表面,并延伸到在衬底12内形成的电介质材料42的上表面。
优选地,相对于材料88和72,材料76的去除对于材料76是选择性的(术语“选择性的”指示用于去除材料76的条件以比用这种条件去除材料86和72的速度更快的速度,去除材料76,包括但不限于去除材料88和72的速度大约为零的方案)。在材料76由氮化硅构成、材料88由导电掺杂的硅构成、材料72由二氧化硅构成的方案中,材料76的选择性去除可以包括氮化硅的干法和/或湿法蚀刻。
接着参考图79-81,在开口90内,特别是在材料88和衬底12的外露表面上,形成电介质层92。在图79中,用虚线图示出基座88,以指示在所示图中这些基座在电介质材料92的下面。
如果材料88和衬底12包括硅,则电介质材料92可以包括二氧化硅,并可以通过氧化衬底12和材料88的表面而形成。因此,电介质92可以包括、基本上或完全由二氧化硅构成。在图79-81的方案中,示出了电介质材料92、材料42、材料72和材料66包括彼此相同的组成,并合并为共用(common)电介质结构。材料92、42、72和66可以全部包括、基本上或完全由二氧化硅构成。材料92、42、72和66的合并简化了图,并且在图79-81之后的图中将示出这种合并,但是要理解,本发明也包括材料92、42、72和66的一种或多种具有与其它不同的组成的方案。
电介质材料92可以最终用作栅极氧化物,在本发明的这种方案中,电介质材料92可以形成为大约
Figure S05816743720061128D000161
的厚度。
接着参考图82-84,在开口90内形成栅极线材料94。虽然图中示出材料94是均质的,但是要理解,标记“94”表示的结构可以包括多个不同的层。在特定方案中,材料94可以包括、基本上或完全由金属、金属合金和/或导电掺杂的硅构成。优选地,在本发明的一些方案中,材料94包括、基本上或完全由导电掺杂的多晶硅构成。示出了材料94只是部分地填充开口90,但是要理解,本发明包括材料94完全填充开口的其它方案(未示出)。在示例方案中,材料94包括初始沉积到
Figure S05816743720061128D000162
的厚度的导电掺杂的多晶硅。因为开口90的宽度小于
Figure S05816743720061128D000163
所以这种厚度足以完全填充开口90。因此,沉积到的厚度的多晶硅可以在具有或更大高度的开口内形成垂直基座。接着用干法蚀刻,深蚀刻(etch back)多晶硅,使开口内的硅只延伸到大约的上高度水平。
栅极线材料94门控地(gately)连接材料88的基座对的源极/漏极区,形成晶体管构造。在图83中,可以彼此门控地相连、并合并为单一晶体管构造的基座对由标记89标识。
接着参考图85-87,将结构10置于去除材料72和电介质92的外露部分的适当条件下。在示例方案中,材料72和电介质92都由二氧化硅构成,并且用于去除材料72和电介质92的外露部分的条件是去除大约的氧化物的湿法氧化蚀刻。从基座88上去除电介质材料使基座的上表面外露。
接着参考图88-90,在栅极线材料94上且在基座88的外露表面上,形成第二电介质材料。在特定方案中,第二电介质材料包括与第一电介质材料92(图85-87)相同的组成。例如,第一和第二电介质材料可以都包括、基本上或完全由二氧化硅构成。示出了第二电介质材料包括与材料92相同的组成,因此,两种材料合并形成单一电介质材料98。在第二电介质材料基本上由二氧化硅构成、材料88包括硅、并且材料94包括硅的方案中,可以通过材料88和94的外露表面的氧化来形成第二电介质材料。在这些方案中,第二电介质材料可以由形成厚度为大约
Figure S05816743720061128D000175
的二氧化硅构成。包括组合的第一和第二电介质材料的材料98可以由二氧化硅构成,并整个具有大约的厚度。
在本发明的特定方案中,基座88是垂直伸长的源极/漏极区(具体地,沿高度垂直伸长),材料94是在源极/漏极区周围延伸的栅极线。要注意,图88-90的电介质材料98和栅极线材料94共同取代了图66的第一材料76,并且垂直伸长的源极/漏极区88取代了图66的第二材料14。因此,图88-90的栅极线材料94现在形成了可与图66的材料76形成的栅格相比的栅格,源极/漏极区88形成了具有由栅格段彼此分隔的重复区的阵列。该阵列具有沿参考图66所述的第一轴的第一间距、以及沿与第一轴正交的第二轴的第二间距,第二间距大约是第一间距的两倍。在特定方案中,第一材料76是氮化硅,第二材料14是非氮化物材料(例如,二氧化硅),因此,本发明包括用一种或多种导电的栅极线材料取代至少一些氮化硅栅格,并用掺杂的半导体材料取代栅格内的至少一些非氮化物区,以形成垂直延伸的源极/漏极区。在本发明的其它方案中,可以反转栅格76和间隔区14的组成,从而图66的栅格是二氧化硅,而间隔区14是非氧化物材料(例如,氮化硅)。在这些方案中,可以用一种或多种导电的栅极线材料取代至少一些二氧化硅栅格,并且可以用垂直延伸的源极/漏极区取代至少一些非氧化物区14。
在图66-90的本发明方案中,在用栅极线材料取代栅格材料76之前,用源极/漏极材料取代图66的间隔区14。但是,要理解,本发明包括在用源极/漏极材料取代区14之前,用一种或多种栅极线材料取代栅格的方案。
接着参考图91-93,在电介质材料98上形成电绝缘覆盖(capping)材料100。覆盖材料100可以包括任何合适的电绝缘材料,并且在特定方案中,包括、基本上或完全由氮化硅构成。例如,这种氮化硅可以形成大约
Figure S05816743720061128D000181
的厚度。在图91中,用虚线图示出材料72和88,以指示在所示图中,这些区在其它材料的下面。
接着参考图94-96,对材料100进行间隔区蚀刻,形成间隔区102和在间隔区之间延伸的开口104。
接着参考图97-99,在材料100的间隔区102上、且在开口104内形成电绝缘材料106。例如,材料106包括、基本上或完全由二氧化硅构成,并可以形成大约的厚度。
接着参考图100-102,对构造10的上表面进行平面化处理,以从基座88的上表面上去除材料106和98,从而使基座88的上表面外露。对材料106的平面化处理形成平面化表面107。例如,平面化处理可以通过化学机械抛光来实现,并可以向下进行到衬底12的最上表面之上大约
Figure S05816743720061128D000183
的高度水平。材料106和98可以彼此相同,在特定方案中,两者可以都是二氧化硅。
接着参考图103-105,在平面化表面107上形成电介质材料110,并在电介质材料110上形成形成图案的掩膜材料112。材料110可以包括任何合适的材料,在特定方案中,包括、基本上或完全由二氧化硅构成。如果材料110是二氧化硅,则这种材料可以形成例如大约的示例厚度。例如,形成图案的掩膜材料112可以是光刻胶,并通过光刻处理,使其形成为所示图案。图103和104中示出了材料112形成多个水平延伸的条带114,这些条带由间隙116彼此分隔。在图103的顶视图中,用虚线图示出基座88,以指示这些基座上有其它材料。
接着参考图106-108,使间隙116延伸通过材料110,并随后去除掩膜层112(图103-105)。在材料110包括二氧化硅的方案中,通过材料110的蚀刻可以包括去除至少大约
Figure S05816743720061128D000192
的二氧化硅的干法蚀刻。这种蚀刻使一组导电基座的上表面外露,而留下另一组导电基座被材料110覆盖。在图106的顶视图中,外露组和覆盖组以水平延伸的线彼此交替。外露的基座组最终与数字线相连,而覆盖组最终与记忆存储器件相连,这在以下论述中将更加清楚。
在图106的顶视图中,在使间隙116延伸通过材料110之后所保留的材料110形成沿水平方面延伸的多根线118。
接着参考图109-111,在间隙116内且在材料110的线118上形成第一导电数字线材料120。导电数字线材料120与间隙116内外露的基座组接触,但是不与由材料110的线118保护的基座组接触。导电材料120可以包括任何合适的导电材料,在特定方案中,包括、基本上或完全由导电掺杂的硅构成。例如,材料120可以是形成厚度为大约
Figure S05816743720061128D000193
的导电掺杂的多晶硅。
在第一导电数字线材料120上形成第二导电数字线材料122。第二材料122可以包括任何合适的材料,在特定方案中,包括、基本上或完全由金属和/或金属化合物构成。例如,材料122材料可以包括、基本上或完全由钨构成。在示例应用中,材料120可以是形成厚度为大约500
Figure S05816743720061128D000194
的钨。
在第二导电层122上形成电绝缘覆盖材料124。电绝缘覆盖材料可以包括任何合适的材料,在特定方案中是含氮化物材料。例如,覆盖材料124可以是形成厚度为大约
Figure S05816743720061128D000201
的氮化硅。
在覆盖材料124上形成形成图案的掩膜材料126。例如,掩膜材料126可以是通过光刻处理而形成所示图案的光刻胶。掩膜126形成由间隙130彼此分隔的一系列线128。掩膜126限定数字线图案。图109的顶视图中示出了线126和间隙130沿水平伸长的方向延伸。在图109中,用虚线图示出基座88,以指示这些基座在其它材料下面。
接着参考图112-114,通过层120、122和124,从形成图案的掩膜层126(图109-111)转印图案,随后去除掩膜层126。通过层120、122和124的图案转印使间隙130延伸通过这些层,并使层120、122和124形成与水平延伸的数字线堆叠(stack)132相对应的形成图案的堆叠。
可以使用任何合适的蚀刻或蚀刻组合,使材料120、122和124形成图案。例如,材料124可以是氮化硅,并可以使用干法蚀刻使其形成图案;材料122可以是钨,并可以使用干法蚀刻使其形成图案;材料120可以是多晶硅,并可以使用干法蚀刻使其形成图案。
导电数字材料120与第一基座组88接触,第二基座组在开口130内外露。在图112中,用虚线图示出第一基座组,以指示在所示图中,这个组被其它材料覆盖。
接着参考图115-117,沿堆叠132形成绝缘材料间隔区134。间隔区134可以包括、基本上或完全由氮化硅构成,并可以通过沉积厚度大约
Figure S05816743720061128D000202
的氮化硅层、随后对该层进行各向异性的间隔区蚀刻而形成。间隔区134使堆叠132之间的开口130变窄。
在开口130内且在堆叠132上形成电绝缘材料136。例如,电绝缘材料136可以包括、基本上或完全由二氧化硅构成。在特定方案中,材料136是形成厚度大约为
Figure S05816743720061128D000203
的二氧化硅。可选地,材料136可以是形成厚度大约为
Figure S05816743720061128D000204
的掺杂硼磷的硅玻璃(BPSG)。材料136具有平面化的上表面137,例如,可以通过在材料136的表面上进行化学机械抛光处理,形成上表面137。在特定方案中,对材料136进行化学机械抛光处理,使得从开口130的底部到材料136的最上表面、材料136的剩余厚度大约为
Figure S05816743720061128D000205
在材料136上形成形成图案的掩膜材料138。材料138可以是通过光刻处理而形成所示图案的光刻胶。形成图案的掩膜138形成由间隙142彼此分隔的一系列线140。在图115的顶视图中,线和间隙沿水平方向延伸。在顶视图115中示意性地示出了基座88,以提供线140的位置的参考。
接着参考图118-120,使间隙142延伸通过材料136,以使未被数字线堆叠132覆盖的基座组外露,随后去除形成图案的掩膜138(图115-117)。
优选地,相对于间隔区134的材料,用于延伸通过材料136的蚀刻对于材料136是选择性的。因此,在去除材料136期间,间隔区保护导电数字线材料120和122不会外露。在特定方案中,材料136可以是二氧化硅,间隔区134可以是氮化硅,并且用于去除材料136的蚀刻可以是去除大约的二氧化硅的干法蚀刻。
接着参考图121-123,在间隙142内形成导电材料146。导电材料146可以包括任何合适的材料。在特定方案中,导电材料包括、基本上或完全由导电掺杂的硅构成。例如,材料146可以是形成厚度大约为
Figure S05816743720061128D000212
的导电掺杂的多晶硅。材料146典型地可以形成在材料136上,然后对其进行平面化处理,以形成在材料136和146上延伸的所示平面化的上表面147。
示意性示出了多个记忆存储器件145、148、150和152是与导电材料146电气相连的。例如,记忆存储器件可以包括电容器,并通过由材料146限定的导电基座,与合并在基座88内的下覆(underlying)源极/漏极区电气相连。
图121的顶视图示出了基座146和数字线堆叠132形成交替的水平伸长的行。虽然图121中未示出,但是要理解,沿导电基座146的水平延伸行,典型地设置隔离区,从而沿该行的每个源极/漏极区88将电气连接到单个记忆存储单元,该单个记忆存储单元与沿相同行的其它源极/漏极区所连接到的记忆存储单元电气分离。因此,行内的每个源极/漏极区可以用来存储单个比特的信息。
将与导电基座材料146电气相连的源极/漏极区同与数字线132电气相连的源极/漏极区配对,以限定各个晶体管。在图121中,用括号160和162示意性地示出这种配对,括号160和162示出了可以在各个晶体管内配对的示例源极/漏极区。栅极线材料94限定了将配对的源极/漏极区彼此门控地相连的晶体管的栅极。参考图124-126,描述可以在本发明的示例方案中使用的特定晶体管构造。
参考图124,根据本发明的示例方案,在图82-84的处理阶段或该阶段之后,以横截面图示出了构造10的局部。参考图124的构造,在适当的地方,将使用与以上在图1-123的描述中一样的编号。因此,示出了图124的构造包括上述的衬底12、栅极线材料94和栅极电介质材料92。图124的构造还包括基座200和202对,这是上述基座88的特定方案。基座200和202在晶体管构造内配对,因此可以对应于与沿横截面图83的基座对,例如上述参考图83的配对基座。图124中的基座和栅极线材料与上述这种应用中的基座和栅极线材料的不同之处在于,图124的基座处于衬底12上的、与栅极线材料大约相同的立面高度,而在参考图1-123所述的本发明方案中,情况并非如此。图124和图1-123的栅极线/基座关系可以互换地用于这里所述的本发明的多种方案中。
图124构造的基座88之一可以最终成为用来与数字线电气相连的源极/漏极区,而另一个可以最终成为用来与记忆存储器件电气相连的源极/漏极区。为将基座彼此区别开来,基座之一标记为200,而另一个标记为202。在示例方案中,基座200将用于与数字线相连,而基座202将用于与存储器件相连,但是要理解,可以相反地使用基座。基座200与202之间的栅极线材料94最终用作晶体管器件的晶体管栅极,这种晶体管栅极将与基座202相关联的源极/漏极区和与基座200相关联的源极/漏极区门控地连接。
基座200和202的每一个在基座最上部分中具有重度掺杂的源极/漏极区,基座200的重度掺杂区标记为204,基座202的重度掺杂区标记为206。在本发明的所示示例方案中,两个重度掺杂区都掺杂为n型掺杂区。这些区被示为n+区,以指示这些区相对于图124构造的其它区是重度掺杂的。
基座202包括从重度掺杂区206延伸到衬底12的上表面的轻度掺杂区,这种轻度掺杂区指示为n-。衬底12在其中包括扩散区210,基座88的轻度掺杂部分被示出为与扩散区210电气相连。在所示的本发明方案中,将扩散区210掺杂为n-水平。
基座200包括从重度掺杂区204延伸到衬底12的上表面的中度掺杂区。该中度掺杂区被示出为p型区,标记为“p”。这种标记指示该区掺杂得比p-或n-区更重,但比n+或p+区更轻。
衬底12包括基座200下面的导电掺杂的扩散区212,基座200的中度掺杂区被示出为与导电掺杂区212电气相连。在所示的本发明方案中,导电掺杂区212被示出为是用p型杂质轻度掺杂的,因此示出为p-区。
衬底12具有使扩散区210和212互连的p--区。
栅极线94的晶体管栅极通过导电掺杂的基座200和202、通过导电掺杂区210和212、以及通过衬底12的p--区,将重度掺杂的源极/漏极区204与重度掺杂的源极/漏极区206门控地连接。晶体管器件的沟道长度是从源极/漏极区204延伸到源极/漏极区206的长度。通过调整沿沟道长度的杂质浓度和类型,可以影响该器件的沟道特征。此外,该器件的特征可以受到用于基座200和202的材料类型的影响。例如,如果外延材料用于基座,则这种材料比起其它半导体材料更加易于泄漏。在一些方案中,有利的是使与数字线相关联的源极/漏极区相对更加泄漏,而与记忆存储器件相关联的源极/漏极区更少地泄漏。在这些方案中,有利的是使与数字线源极/漏极区相关联的基座形成为包括、基本上或完全由导电掺杂的外延半导体材料(例如,外延硅)构成,而与记忆存储器件的源极/漏极区相关联的基座包括、基本上或完全由导电掺杂的非外延半导体材料构成,例如,导电掺杂的非外延硅。如果非外延半导体材料是硅,则可以是诸如非晶硅或多晶硅等形式。如上所示,在特定方案中,基座200将与数字线相关联,而基座202将与记忆存储器件相关联。
参考图125描述本发明的另一方案。参考图125,将使用与以上描述图124所用相同的编号。图125示出了构造10包括栅极线材料94、基座200和202对、衬底12和栅极电介质材料92。基座200和202包括重度掺杂的源极/漏极区204和206,但是与图124中所述的基座的不同之处在于,图125的基座彼此相同,都包括在重度掺杂区204和206与衬底12之间延伸的轻度掺杂(示出为p-)区。衬底12包括使基座200和202互连的p--掺杂。如上参考图124所述,两种基座可以包括彼此相同的组成,或者可选地,基座之一可以是外延式的,而另一种不是。
图126示出了本发明另一方案。在参考图126中将使用与以上描述图124和125所用相同的编号。图126包括上述栅极线材料94、栅极电介质材料92、衬底12、基座200和202、以及重度掺杂的源极/漏极区204和206。图126的构造与图124和125在几个方面不同。首先,图126的构造包括紧接基座202的间隔区216和218。这种间隔区可以使基座202变得比基座200更窄(即,相对于基座200的水平横截面宽度,减小基座202的水平横截面宽度)。可以用本领域普通技术人员将理解的方法,在以上参考图1-123所述的步骤之外的附加步骤中,设置间隔区216。例如,间隔区216和218可以包括氮化硅。与基座202相邻而不与基座200相邻的间隔区216和218的使用可以使基座202和200的电气特征特别地适用于要使用这些基座的特定应用,这在本发明的一些方案中是有利的。除了通过单独控制基座内的掺杂而获得的控制之外,控制基座宽度还可以允许附加控制。虽然示出了基座具有彼此不同的宽度,但是要理解,也可以在基座200相邻处形成与216和218类似的间隔区,从而也使基座200变窄。
示出了衬底12包括参考图124所述的导电掺杂的扩散区210和212,示出了基座200和202包括与参考图124所述的相同类型的掺杂。但是要理解,使用与基座之一相邻的间隔区的本发明方案可以使用任何合适的基座和衬底的掺杂,图126的方案仅是本发明多种方案之一。
图124-126示出了本发明的示例方案,要理解,本发明还包括这些方案的多种修改。例如,相对于所示方案,可以反转图中所示的掺杂类型。因此,可以将所有的n型区转换为相反导电型(即,p型)的区,类似地,p型区可以转换为相反导电型(即,n型)的区。
本发明方法可以用于多种应用。例如,本发明可以用于形成两个垂直晶体管、一个电容器的4F2DRAM单元。在特定方案中,可以认为本发明包括垂直DRAM单元技术。一个晶体管用来将单元连接到衬底,另一晶体管将数字线连接到衬底。自对准的横向晶体管将垂直源极/漏极区基座彼此连接。单元可以具有低数字电容和低字线电阻,并可以具有对抗垂直轴问题的冗余。
在所示的本发明方案中,虽然示出了栅极线在源极/漏极区的整个周围延伸,但是要理解,本发明包括栅极未在源极/漏极区的整个周围延伸的其它方案(未示出)。例如,栅极线可以围绕源极/漏极区的四分之一、一半或四分之三等而延伸。
本领域普通技术人员将理解,图1-123的方法有利地使多种特征彼此相对地自对准。
图127示例性但非限制性地大体上示出了根据本发明方案的计算机系统400的实施例。计算机系统400包括监视器410或其它通信输出设备、键盘402或其它通信输入设备、以及母板404。母板404可以承载微处理器406或其它数据处理单元、以及至少一个存储器件408。存储器件408可以包括上述本发明的多种方案。存储器件408可以包括存储单元阵列,该阵列可以与用于存取阵列中的各个存储单元的寻址电路相耦合。此外,存储单元阵列可以与用于从存储单元读取数据的读电路相耦合。寻址和读电路可以用于在存储器件408与处理器406之间传递信息。这显示在图128所示的母板404的方框图中。在该方框图中,寻址电路示为410,读电路示为412。其中包括处理器406的计算机系统400的多种组件可以包括以上在本公开中所述的一种或多种构造。
处理器器件406可以与处理器模块相对应,并且与模块一起使用的相关存储器可以包括本发明的教导。
存储器件408可以与存储模块相对应。例如,单列存储模组(SIMM)和双列存储模组(DIMM)可用在使用本发明教导的实现方式中。存储器件可以合并到提供从器件的存储单元读取或向其写入的不同方法的多种设计的任何一种中。一种这样的方法是页面模式操作。DRAM中的页面模式操作定义为存取存储单元阵列的一行,并随机存取该阵列的不同列的方法。当存取列时,可以读取并输出在行与列交叉处存储的数据。
可选类型的器件是扩展数据输出(EDO)存储器,允许在关闭所寻址的列之后,在存储阵列地址处存储的数据可以用作输出。这种存储器通过允许更短的存取信号,可以提高一些通信速度,而不减少存储器输出数据在存储总线上可用的时间。其它可选类型的器件包括SDRAM、DDR SDRAM、SLDRAM、VRAM和Direct RDRAM,以及其它诸如SRAM和闪存之类的器件。
存储器件408可以包括根据本发明的一种或多种方案而形成的存储器。
图129示出了本发明示例电子系统700的多种实施例的高级组织的简化方框图。例如,系统700可以与计算机系统、过程控制系统或采用处理器和关联存储器的任何其它系统相对应。电子系统700具有功能元件,包括处理器或算术/逻辑单元(ALU)702、控制单元704、存储器件单元706和输入/输出(I/O)设备708。一般而言,电子系统700将具有固有指令集,该指令集规定了要由处理器702对数据执行的操作、以及处理器702、存储器件单元706和I/O设备708之间的其它交互操作。控制单元704通过连续循环从存储器件706中获取并执行指令的操作集,协调处理器702、存储器件单元706和I/O设备708的所有操作。在多种实施例中,存储器件706包括但不限于随机存取存储(RAM)器件、只读存储(ROM)器件和诸如软盘驱动器和光盘CD-ROM驱动器之类的外围设备。本领域普通技术人员在阅读和理解本公开时,将理解所示电气组件的任何一种都能够制造为包括根据本发明的多种方案的存储器构造。
图130是示例电子系统800的多种实施例的高级组织的简化方框图。系统800包括存储器件802,存储器件802具有存储单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读/写控制电路812、以及输入/输出电路814。存储器件802还包括电源电路816和传感器820,例如,传感器820可以是电流传感器,用于确定存储单元是在低阈值导通状态,还是在高阈值非导通状态。所示电源电路816包括供电电路880、用于提供参考电压的电路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886和用于向位线提供脉冲的电路888。系统800还包括处理器822或用于存取存储器的存储器控制器。
存储器件802通过配线或金属化(metallization)线,从处理器822接收控制信号824。存储器件802用于存储通过I/O线存取的数据。本领域技术人员将理解,可以设置其它电路和控制信号,并且存储器件802是简化的,以有助于关注本发明。处理器822或存储器件802的至少一个可以包括本公开中的上述类型的存储器构造。
本公开的多种所示系统用于提供对本发明电路和结构的多种应用的理解,而不是用作对使用根据本发明方案的存储单元的电子系统的所有元件和特征的完全描述。本领域普通技术人员将理解,多种电子系统可以制造为单个封装的处理单元,或者甚至在单个半导体芯片上,以减少处理器与存储器件之间的通信时间。
存储单元的应用可以包括用于存储器模块、设备驱动器、功率模块、通信调制解调器、处理器模块和专用模块的电子系统,并可以包括多层、多芯片模块。这种电路还可以是时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机和其它等多种电子系统的子组件。

Claims (33)

1.一种用于形成半导体结构的方法,包括:
设置半导体衬底;
在衬底上形成第一材料和第二材料,第一和第二材料相对于彼此可选择性地蚀刻,第一材料形成栅格,第二材料形成由栅格段彼此分隔的重复区,重复区形成阵列,阵列具有沿第一轴的方向限定的第一间距、以及沿与第一轴正交的第二轴的方向限定的第二间距;第二间距是第一间距的两倍;
用一种或多种导电的栅极线材料取代栅格的至少一些第一材料;以及
用掺杂的半导体材料取代至少一些第二材料,以在衬底上形成向上伸长的源极/漏极区。
2.根据权利要求1所述的方法,其中:
第一向上伸长的源极/漏极区包括第一导电掺杂的半导体材料,所述第一向上伸长的源极/漏极区具有掺杂为n+的最上区、以及掺杂为n-的其余区;
第二向上伸长的源极/漏极区包括第二导电掺杂的半导体材料,所述第二向上伸长的源极/漏极区具有掺杂为n+的最上区、以及掺杂为p的其余区。
3.根据权利要求1所述的方法,其中,所述衬底包括使向上伸长的源极/漏极区互连的p--区。
4.根据权利要求1所述的方法,还包括在重复区内形成间隔区,以减小重复区的水平横截面宽度。
5.根据权利要求1所述的方法,其中,栅极线具有与由第一材料形成的栅格相对应的栅格结构。
6.根据权利要求1所述的方法,其中,取代至少一些第一材料发生在取代至少一些第二材料之前。
7.根据权利要求1所述的方法,其中,取代至少一些第二材料发生在取代至少一些第一材料之前。
8.根据权利要求1所述的方法,其中,第一材料包括氮化硅,以及第二材料包括二氧化硅。
9.根据权利要求1所述的方法,其中,第一材料包括二氧化硅,以及第二材料包括氮化硅。
10.根据权利要求1所述的方法,其中,一种或多种导电的栅极线材料包括导电掺杂的硅。
11.根据权利要求1所述的方法,其中,一种或多种导电的栅极线材料包括一种或多种金属。
12.根据权利要求1所述的方法,其中,一种或多种导电的栅极线材料包括一种或多种金属合金。
13.根据权利要求1所述的方法,其中衬底包括单晶半导体材料,以及向上伸长的源极/漏极区的至少一些掺杂半导体材料是从衬底的单晶半导体材料中外延式生长的。
14.根据权利要求1所述的方法,其中
衬底包括单晶半导体材料;
向上伸长的源极/漏极区的一些掺杂半导体材料是从衬底的单晶半导体材料中外延式生长的单晶材料;以及
向上伸长的源极/漏极区的一些掺杂半导体材料不是单晶材料。
15.根据权利要求1所述的方法,还包括在一些向上伸长的源极/漏极区上形成与该源极/漏极区电气相连的数字线。
16.根据权利要求15所述的方法,其中,数字线在向上伸长的第一组源极/漏极区上,并与第一组源极/漏极区电气相连,而不与第二组源极/漏极区电气相连;以及所述方法还包括在第二组源极/漏极区上形成与第二组源极/漏极区电气相连的记忆存储器件。
17.根据权利要求16所述的方法,其中,记忆存储器件是电容器。
18.一种用于形成半导体结构的方法,包括:
设置半导体衬底;
在衬底上形成栅格,所述栅格限定由栅格段彼此分隔的重复区的阵列,所述栅格包括第一材料,重复区中是第二材料,其中第二材料相对于第一材料可选择性地蚀刻;
用一种或多种导电的栅极线材料取代栅格的至少一部分;以及
用包括掺杂半导体材料的、向上伸长的多个源极/漏极区取代重复区的阵列中的至少一些第二材料。
19.根据权利要求18所述的方法,其中,所述栅格包括含氮化物材料。
20.根据权利要求18所述的方法,其中,所述重复区包括非氮化物材料。
21.根据权利要求18所述的方法,其中,所述阵列具有沿第一轴的方向限定的第一间距、以及沿与第一轴的方向正交的第二轴限定的第二间距;以及第二间距大于第一间距。
22.根据权利要求18所述的方法,其中:
用一种或多种导电的栅极线材料仅取代一些栅格;以及
用在栅极线与向上伸长的源极/漏极区之间设置的电介质材料取代一些栅格。
23.根据权利要求18所述的方法,其中,掺杂的半导体材料包括外延式生长的硅。
24.根据权利要求18所述的方法,还包括在一些向上伸长的源极/漏极区上形成与该源极/漏极区电气相连的数字线。
25.根据权利要求24所述的方法,其中数字线在向上伸长的第一组源极/漏极区上,并与第一组电气相连,而不与第二组源极/漏极区电气相连;以及所述方法还包括在向上伸长的第二组源极/漏极区上形成与向上伸长的第二组源极/漏极区电气相连的记忆存储器件。
26.一种存储器件构造,包括:
半导体衬底;
衬底上的栅极线材料;
衬底上的至少部分地由栅极线包围的向上伸长的基座,基座之一具有第一源极/漏极区,另一基座具有第二源极/漏极区;
记忆存储器件,与所述第一源极/漏极区电气相连;
数字线,与所述第二源极/漏极区电气相连;以及
其中:
栅极线材料形成栅格,其中基座形成由栅格段彼此分隔的重复区,其中栅极线材料将与基座之一相关联的第一源极/漏极区和与另一基座相关联的第二源极/漏极区门控地连接以形成晶体管;
第一源极/漏极区实质上由第一导电掺杂的半导体材料构成,所述第一导电掺杂的半导体材料具有掺杂为第一导电型的最上区;
第二源极/漏极区实质上由第二导电掺杂的半导体材料构成,所述第二导电掺杂的半导体材料具有掺杂为第一导电型的最上区;以及
所述半导体衬底包括在第一和第二源极/漏极区之间延伸、并掺杂为第二导电型的段,其中晶体管的沟道长度是从第一源极/漏极区延伸到第二源极/漏极区的长度。
27.根据权利要求26所述的存储器件构造,其中,第一柱和第二柱包括外延式形成的硅。
28.根据权利要求26所述的存储器件构造,其中,栅极线材料围绕基座对。
29.根据权利要求26所述的存储器件构造,其中,在第一源极/漏极区和第二源极/漏极区之间延伸的段形成本体半导体材料的一部分。
30.根据权利要求26所述的存储器件构造,其中,栅极材料包括从由金属、金属合金和导电掺杂的硅构成的组中选择的材料。
31.根据权利要求26所述的存储器件构造,其中,记忆存储器件包括电容器。
32.根据权利要求26所述的存储器件构造,还包括与源极区相连的数字线。
33.根据权利要求26所述的存储器件构造,其中第一导电型是n型,第二导电型是p型。
CN2005800167437A 2004-05-26 2005-05-17 具有源极/漏极基座的dram结构及其制造方法 Active CN1957460B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/855,429 US7098105B2 (en) 2004-05-26 2004-05-26 Methods for forming semiconductor structures
US10/855,429 2004-05-26
PCT/US2005/017156 WO2005119741A2 (en) 2004-05-26 2005-05-17 Dram structures with source/drain pedestals and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN1957460A CN1957460A (zh) 2007-05-02
CN1957460B true CN1957460B (zh) 2011-11-02

Family

ID=35033305

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800167437A Active CN1957460B (zh) 2004-05-26 2005-05-17 具有源极/漏极基座的dram结构及其制造方法

Country Status (6)

Country Link
US (5) US7098105B2 (zh)
EP (1) EP1779426A2 (zh)
JP (1) JP5071898B2 (zh)
KR (1) KR100914126B1 (zh)
CN (1) CN1957460B (zh)
WO (1) WO2005119741A2 (zh)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
JP4457798B2 (ja) * 2004-07-29 2010-04-28 セイコーエプソン株式会社 半導体装置の製造方法
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US20080061363A1 (en) * 2006-09-08 2008-03-13 Rolf Weis Integrated transistor device and corresponding manufacturing method
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7902057B2 (en) * 2007-07-31 2011-03-08 Micron Technology, Inc. Methods of fabricating dual fin structures
US7718496B2 (en) 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US9190494B2 (en) * 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7800965B2 (en) 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7808042B2 (en) * 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US7824983B2 (en) * 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8809902B2 (en) * 2011-10-17 2014-08-19 Infineon Technologies Austria Ag Power semiconductor diode, IGBT, and method for manufacturing thereof
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
KR20130110733A (ko) 2012-03-30 2013-10-10 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
US9059322B2 (en) * 2012-09-24 2015-06-16 International Business Machines Corporation Semiconductor-on-insulator (SOI) deep trench capacitor
US8669180B1 (en) * 2012-11-26 2014-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self aligned end-to-end conductive line structure and method of forming the same
US8999852B2 (en) 2012-12-12 2015-04-07 Micron Technology, Inc. Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate
US8889558B2 (en) 2012-12-12 2014-11-18 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8889559B2 (en) 2012-12-12 2014-11-18 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9570447B2 (en) * 2013-01-23 2017-02-14 Longitude Semiconductor S.A.R.L. Semiconductor device and production method therefor
US8937018B2 (en) * 2013-03-06 2015-01-20 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR102341458B1 (ko) 2015-04-15 2021-12-20 삼성전자주식회사 반도체 장치 제조 방법
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US11404423B2 (en) * 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10840249B2 (en) * 2018-08-23 2020-11-17 Micron Technology, Inc. Integrated circuitry constructions
US10957699B2 (en) * 2019-04-08 2021-03-23 Micron Technology, Inc. Integrated assemblies which include two different types of silicon nitride, and methods of forming integrated assemblies

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE440876C (de) 1927-02-18 Adolf Schiller Glasblasemaschine
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4984039A (en) * 1985-05-03 1991-01-08 Texas Instruments Incorporated Tapered trench structure and process
JPS6245058A (ja) * 1985-08-22 1987-02-27 Nec Corp 半導体装置およびその製造方法
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4992838A (en) * 1988-02-29 1991-02-12 Texas Instruments Incorporated Vertical MOS transistor with threshold voltage adjustment
FR2633101B1 (fr) * 1988-06-16 1992-02-07 Commissariat Energie Atomique Photodiode et matrice de photodiodes sur hgcdte et leurs procedes de fabrication
US5012306A (en) 1989-09-22 1991-04-30 Board Of Regents, The University Of Texas System Hot-carrier suppressed sub-micron MISFET device
JPH03155165A (ja) * 1989-11-14 1991-07-03 Toshiba Corp 半導体装置およびその製造方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JPH0677480A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 半導体装置
JPH06112481A (ja) * 1992-09-28 1994-04-22 Yokogawa Electric Corp Mosトランジスタの製造方法
US5319753A (en) 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
JPH06318680A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
KR970009054B1 (ko) * 1993-12-29 1997-06-03 현대전자산업 주식회사 평면구조 모스 트랜지스터 및 그 제조방법
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
JP2692639B2 (ja) * 1995-03-10 1997-12-17 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09293793A (ja) 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US5989998A (en) 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5817560A (en) * 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US5679591A (en) 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6214727B1 (en) * 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US5981333A (en) * 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6288431B1 (en) 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
DE19727436C1 (de) * 1997-06-27 1998-10-01 Siemens Ag DRAM-Zellenanordnung mit dynamischen selbstverstärkenden Speicherzellen und Verfahren zu deren Herstellung
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
DE59814170D1 (de) 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
DE19805712A1 (de) * 1998-02-12 1999-08-26 Siemens Ag Speicherzellenanordnung und entsprechendes Herstellungsverfahren
JPH11261056A (ja) * 1998-03-12 1999-09-24 Toshiba Corp 半導体装置及びその製造方法
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6191444B1 (en) 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6319782B1 (en) * 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6271141B2 (en) 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6159801A (en) 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
DE19928781C1 (de) 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2001036081A (ja) * 1999-07-26 2001-02-09 Fuji Electric Co Ltd 半導体装置
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
EP1292989A1 (en) * 2000-05-10 2003-03-19 Koninklijke Philips Electronics N.V. A semiconductor device
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6391720B1 (en) * 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
US6340614B1 (en) * 2000-10-03 2002-01-22 Vanguard International Semiconductor Corporation Method of forming a DRAM cell
US6483154B1 (en) * 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
JP2002203913A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6597203B2 (en) 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US7176109B2 (en) * 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6709929B2 (en) * 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US6737333B2 (en) * 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
JP2003031686A (ja) * 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
JP4870288B2 (ja) 2001-09-11 2012-02-08 シャープ株式会社 半導体装置およびその製造方法と集積回路と半導体システム
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
JP2003309192A (ja) * 2002-04-17 2003-10-31 Fujitsu Ltd 不揮発性半導体メモリおよびその製造方法
US6806123B2 (en) * 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6900521B2 (en) 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
KR100476924B1 (ko) * 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6777725B2 (en) * 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
US20030235076A1 (en) * 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7071043B2 (en) * 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6888187B2 (en) 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7304336B2 (en) 2003-02-13 2007-12-04 Massachusetts Institute Of Technology FinFET structure and method to make the same
DE10362018B4 (de) 2003-02-14 2007-03-08 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
DE102004036461A1 (de) * 2004-07-28 2006-02-16 Infineon Technologies Ag Elektronische Datenspeichervorrichtung für hohen Lesestrom
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line

Also Published As

Publication number Publication date
WO2005119741A3 (en) 2006-05-11
CN1957460A (zh) 2007-05-02
JP5071898B2 (ja) 2012-11-14
US7915692B2 (en) 2011-03-29
US20080203453A1 (en) 2008-08-28
EP1779426A2 (en) 2007-05-02
US7098105B2 (en) 2006-08-29
US20060011947A1 (en) 2006-01-19
JP2008502139A (ja) 2008-01-24
US20110169063A1 (en) 2011-07-14
KR20070026611A (ko) 2007-03-08
US8829602B2 (en) 2014-09-09
KR100914126B1 (ko) 2009-08-27
US20050277249A1 (en) 2005-12-15
US20060189078A1 (en) 2006-08-24
US7547949B2 (en) 2009-06-16
WO2005119741A2 (en) 2005-12-15
US7391070B2 (en) 2008-06-24

Similar Documents

Publication Publication Date Title
CN1957460B (zh) 具有源极/漏极基座的dram结构及其制造方法
US8304818B2 (en) Dram arrays, vertical transistor structures, and methods of forming transistor structures and dram arrays
US7514324B2 (en) Selective epitaxy in vertical integrated circuit
KR101933665B1 (ko) 3차원 반도체 메모리 장치의 제조 방법
US7453103B2 (en) Semiconductor constructions
US20210159242A1 (en) Three-dimensional semiconductor memory devices
JPWO2015132851A1 (ja) 半導体装置
US5237528A (en) Semiconductor memory
US5214496A (en) Semiconductor memory
JP6556277B2 (ja) 半導体装置
KR20210066989A (ko) 3차원 반도체 메모리 장치
JP2016021594A (ja) 半導体装置
JPH10163450A (ja) 集積回路とその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant