CN85106364A - 专用小交换机的改进型时间分割多路交换装置 - Google Patents

Abstract

一种改进的时分多路交换装置，特别适用于专 用小电话交换机，可将任何数目的端口与该交换装 置相连，每一端口都可在数据线和时隙的任意组合 上传输和接收。时隙和数据线的每一组合包括有通 路，其数量等于数据线和时隙的乘积。通过将包括一 个时隙控制字和一个数据线控制字的通路选择控制 字写入端口处的寄存器，即可实现在传输端口和接 收端口之间的连接。

Description

本发明是一种时间分割多路数字交换装置。进一步说，这是一种尤其适用于专用小变换机（PBX）电话系统的改进型时分多路（TDM）交换装置，但本发明也可用于其它一些数字通讯网络，这些都属于电话学及其它等领域。特别是本发明的改进型时分多路交换装置提供了真正不阻塞的变换，使连接到该交换装置的端口数不会超过通路数目，在这种情况下，任何端口都可以和任一线/时隙通路组合相连接。

近年来，在专用小交换机（PBX）电话系统中，时分多路数字交换的应用已经成为一种有效的标准。在这种系统中，把语言信号数字化，并且把语言信号的数字采样在整个系统的各个端口之间进行交换，通常，这些端口组成了PBX的分局线，电话公司中继线的接口以及会议桥等等。同时把类似的数字交换用来替换电话总局的纵横点交换和收费电话网络中的收费交换。

由于高速数字电子元件的成本降低，因此数字PBX设备的成本也随之下降并且专用小交换机也增加了一些新的特点。

但是在专用小交换机中，数字交换仍是一个花费很大的项目，而且，在传统上只用PBX扩展线的下限数目，以经济地用于某种特殊用途。因此，以某种观点来看，回到笨拙的、电缆成本不断增加的较旧按键式电话系统将更为经济些。

在先有技术的PBX中，几乎所有TDM数字交换在数字信号通路中都有一记忆时间交换器。记忆时间交换器是这样一种装置，它暂时存储送往特定地点的数字化样本，并等到在适当数据线和总线上对应于接收该数字化样本时隙/线组合的适当时隙出现时，将该样本插入适当的线或总线上的相应时隙之中。这种数字时间交换器成本很高，主要的因素一直是PBX分局线的下限数目仍然较高。

由于连到系统的端口（它包括中继线接口和PBX局线）数目的增加，所以其他先有技术的TDM交换必须有相当复杂的系统结构变型。

因此，在先有技术中必须提供一种尤其适用于专用小交换机的TDM交换装置，其结构成本不高，特别适用于接有较少数量的PBX分局线的场合。进而，要求组成这样一种交换装置，它应在没有结构变形的条件下，使专用小交换机适当地扩展至端口的总数超过通过交换装置的传输通路总数。

要达到第一个目的，最好提供一种用于专用小交换机的TDM交换装置，该装置在端口数少于或等于传输通路数时，不需要记忆时间交换器，而且它不要求达到这样一种系统规模的记忆时间交换器，在这种系统中，端口的总数为有效传输道路总数的几倍。

要实现第二个目的，有必要提供一种TDM交换装置，它拥有这样一种结构：当PBX系统扩展时，该结构可以容易地适应于记忆时间交换器的变型。

通过提供一种将任何端口与任何传输通路相连接的改进型时分多路交换结构，本发明满足了先有技术的要求。从而，可以容易地由系统把任意端口与时隙和传输线或干线的组合连接起来，该时隙/线组合包括一通过交换装置的传输通路。

本发明提供了一种相当简单的装置使之可以不用记忆时间交换器在传输通路上将任意端口连到发送和接收端，我们在此所用的“传输通路”一词的意思是指多个实际数据通路中的某个特定通路和多个时隙中的某个特定时隙的组合。

本发明是一种时分多路交换装置，这种交换装置包括N条输入/输出干线，N为大于0的整数;成帧和时钟电路，用来周期地为N条干线中的每条干线定义M个时隙，M是大于1的整数，并提供时钟信号;与干线、成帧和时钟电路以及多个利用装置相连的输入/输出端口，其特征在于，一主控制器，用来为多输入端口的每一端口提供通路选择指令，该指令定义了N条干线中的某条特定干线和M个时隙中的某一特定时隙;多个通路控制器，当由所述的通路选择指令定义的M个时隙中的某个特定时隙出现时，至少把通路控制器之一连到每个端口，并且响应于通路选择指令和时钟信号，将利用装置连到通路选择指令定义的N条干线中的某条特定干线上。

在本发明的最佳型式中，每个实际的数据通路构成了一串行比特线（以地为参考基准），同时，在该最佳形式中，使用了串行数据传输并且每个实际通路都和一信号线相对应。但是，显而易见，本发明可以实现这样的一些实施方案，此中每个实际的数据通路构成了并行的数据总线。因此，在本说明书中所提到的数据线或数据干线，应被视为包括以多比特总线构成每个数据线的诸实施例。

通过提供对每个端口都可作为单个寄存器使用的多个寄存器，本发明的最佳型式实现了该特性。主控制器将一个通路选择指令字写入端口寄存器，这个指令字完全指定了时隙选择和干线选择。最佳型式进而包括和每个端口相连的记数器或时隙选择器，它们可以从通路选择指令字指定的初始值到计算器的终止值进行循环计数。当达到终止值计数时，提供一输出信号来触发和端口相连的多路传输装置，而该端口具有选择输入，其输入是由通路选择指令字中，确定与端口相连的具体的实线数字通路的部分来控制的。因此，在某个特定的端口，当计数器达到终止计数时，多路传输装置就被触发，并在计数器输出信号指定的适当时刻选择连到端口的特定实线通路。

因此，在两个端口之间提供通信线路时（一个作为传输端而另一个作为接收端），将把同样的通路指令写入这两个端口。如果其中一个端口或两个端口是双向的，则该指令字将写入每个端口适当的寄存器（传输通路选择或接收通路选择）。与每个端口相连的计数器进行计数直至达到适当的时隙，在该时刻，把从每个计数器发出的终止计数值输出信号加到与每个端口相连的多路传输器上。从而使每个端口的多路传输装置选择特定的实线数据通路，并将传输端和接收端连到特定的实线数据通路上，因此使数据从传输端发往接收端。

根据上面的叙述，我们可以清楚的了解到本发明的最佳型式提供了下述特性。首先，它提供了一种设备，该设备在任一时隙都可把任一端口和任一实线数据通路相连。其次，该系统在它的最佳型式中是完全同步的。在最佳实施例中，根据一个同步的，全系统的帧信号（该帧信号指定了一帧M个时隙的起始时隙），把目前存储在与之相关的时隙选择寄存器中的数值装入上述的每个计数器中。然后，该计数器对时隙进行同步计数，当达到相应的终止计数值时，每个计数器为把相应的装置连到相应的数据通路而作好了准备。用这样一种方法，可以在不用记忆时间交换器的情况下，在任何可能进行传输的通路上的任意两个端口之间建立通信联系。

也就是说，根据下面的叙述，我们将清楚的知道本发明的交换装置的结构有助于实现以常用的记忆时间交换器不能完成的系统。以端口为基础，可以在不对交换作任何修改的条件下将端口上的时隙进行组合或再划分。需要进行修改的仅只是各个端口处的时隙选择器和对这些端口发布的指令。

由于采用了最佳实施例，当端口数超过现有的传输通路数时，就不需要对系统的结构进行修改。由于把每个端口的传输边和接收边都作为控制器地址空间内的一个地址来对待，并且由写入该端口的数据字指定了将被该端口使用的传输通路，所以就不必作为加入的附加端口对系统进行修改。这种情况只受在特殊用途中的统计通话经验限制。

图1是本发明的TDM交换装置实施例的框图。

图2是本发明最佳实施例的更为详细的方框图。

图3（包括图3A和图3B）是表明最佳实施例中所用的各种信号之间时间关系的时序图。

图4是最佳实施例的时隙产生和定时装置的示意图，所产生的信号如图3所示。

图5是译码装置的示意图，它是用来控制在最佳实施例中对一个单独插件上的多个端口的写入和读出的。

图6是最佳实施例的输入/输出端口的示意图，它表明了接收和传输时隙的选择装置。

图7是最佳实施例的双向干线和用于最佳实施例的一个插件的多个端口的干线或线选择控制装置的示意图。

下面，将参考附图对本发明的最佳实施例加以说明，在各个附图中，同类的数字表示同类的部件。图1是本发明实施例的一个框图。图中的数字15表明了若干接收和传输干线，它们为数据传输提供了通路，应该知道，本发明的最佳实施例中的设施就是一种专用小交换机。因此，“数据”一词的意思不仅是通常所说的2进制数据，而且也包括通过交换机传输的模拟信号的2进制编码样本。干线15由标志着H₁.H₂…H_N的N条干线组成，表明在构成本发明的实施例中，可以使用任意数目（N）的干线。由于通常在制作数字电子装置时，是使N为2的整幂数（但这并非一定如此），所以在最佳实施例中，N等于8。

和干线15相连的是若干个端口16。如图1所示，可以把本发明最佳实施例中的端口16中的任意数（X）个端口与干线15相连。而X是多少只受驱动干线15的装置的驱动容量（驱动装置在图1中没画出）及本发明使用环境中所遇到的统计通话经验的限制。和每个端口相连的是一个多路利用装置17。装置17a表明，每个利用装置可以由一个传输端口18和一个接收端口19组成。反之，可以构成另一种利用装置17，它只能进行传输或只能进行接收。

在干线15上的通话是由主控制器20控制的。在最佳实施例中，主控制器20是由Z-80微处理机和Z-80片组中的其他标准部件所构成的。当然，本发明的实施例也可由其他微处理器、微计算机和控制装置构成。控制器20通过地址总线21和双向数据总线22对每个端口16进行存取操作。另外，控制器20为图1所示的计时总线25提供同步的计时信号和控制信号。因此，在最佳实施例中，通过干线15的利用装置17中的数据通道是同步的。在最佳实施例中，微处理机27的时钟系统和为总线25提供计时信号的系统时钟发生器互不相关。

下面来看表明最佳实施例的展开框图。图2中的点划线20所包围的部分即为图1的控制器20所包括的元件。类似地，图2中的点划线16a所围绕的部分即为图1的端口16a所包含的元件。

显而易见，所公布的本发明实施例的电路元件之中，有大量的重复。因此，这个公开中的多数将描述发明中部件的典型实施方案，并指出在何处可以进行同样的互换。

从对图2的观察中，将清楚的看到，在控制器20和典型端口16a之间的通信通路上，有些元件是在点划线外边，而点划线所围绕的那些元件组成了端口和控制器。因此，它适于用来介绍本发明书所提及的最佳实施例的结构特性。本发明的最佳实施例是有向总线结构，其中，对每个连到交换装置的不同端口指定了一个特征地址。因此，当在控制器和不同端口之间执行输入/输出操作时，这些端口形成了一种存储交换输入/输出系统。

最佳实施例是这样构成的，其中，它的8个端口实际上位于一个单独的系统插件或系统模块中。每个插件实际上对应了本发明实施例中插在插件框架里的一块电路板。通常，地址译码装置执行插件选择功能。进而，在插件上的译码对该插件上的特定端口寻址。

因此，在说明书中，将对插件选择和插件地址以及特定的端口地址进行说明。然而，在本发明的整体结构中，在插件板上，插件/特定端口的组合，只是一个特定端口的地址，因此，本发明的实施例适于做成这样一种结构，它通过一电路而不是通常的存储变换I/O通向端口，这里只是在最佳实施例的范围中对特定插件作了说明。最重要的方面是每个端口可以被单独寻址。

更准确的说，图1和图2中表示的这种典型端口的传输边和接收边，分别在系统中定义了一个可寻址端口。因此，如图1中所示的端口16，对每个双向端口，系统把传输边和接收边作为单独的可寻址端口。但是，为方便起见，根据最佳实施例的性质，由于最佳实施例中所用的利用装置是双向通信装置，所以本说明将对一特定端口的接收边和输出边做一般性描述。

参照图2的右边部分，可以看到干线15包括一组传输干线15t和一组接收干线15r。正如上面所指出的，本发明是在专用小交换机电话系统范围内进行的改进。尤其是通过本发明的发展，可提供一种相当便宜的交换装置，该装置可以经济地用于小型PBX系统，而且通过使用传统的记忆时间交换器，该装置可被扩展成更大规模的系统。因此，在最佳实施例中，传输干线15t的每条干线通过图2所示的多个跳接器26和相应的接收干线15r进行电连接。所以，如图1所示，传输和接收干线对形成了一组双向干线15，然而，通过拆去跳接器及在各个传输干线和接收干线之间插进一个常用的时间记忆交换器，可把本发明最佳实施例本身的结构用于扩展PBX系统。

如图2所示，首先论及控制器20，该控制器最好用通常的微处理机集成片组，Z-80集成片组构成。主控制器的主要控制元件是Z-80CPU集成片27。Z-80CPU以通常的方法驱动地址总线21和双向数据总线22。系统存储器如28所示，它包括用来存储与最佳实施例有关的各种图表和状态信息的随机存储器和控制微处理器27的只读存储器。常用的Z-80控制总线如图29所示。该控制总线29的一部分被作为读/写控制30加以说明，它的工作方式为该领域技术人员所熟知。由缓冲器31和32以常用的方式缓冲总线21和22。

34表明了一种常用的I/O译码和插件选择地址译码器。正如该领域技术人员所知，译码器34是常用的第一级译码。它指定了用于I/O装置的系统存储空间部分。在最佳实施例中，所有I/O装置都在十六进制地址FOOO和FFFF之间的一个4K的系统地址存储块中。如图1和图2所示，一般的输入/输出端口16是在地址FOOO和F3FF之间的地址空间部分。在最佳实施例中，当较高位地址线处于一适当状态时，地址总线21和5个最低有效位（A0～A4）选择一个特定的插件。

在图2和图示例中，对所示的特定插件的寻址产生了在线35a上的激励状态。从线35b到线35m，都是去系统内其它插件的插件选择线。线35a触发插件电平端口和指令型译码器36，根据最佳实施例的存储交换I/O装置，该译码器36选择各个端口的读和写寄存器。同时，如图2所示，在图5中表明了端口和指令型译码器36的详细连接。

控制器20还包括用来在最佳实施例中产生时钟和时隙信号的系统时钟发生器37。如图2所指出的，系统时钟发生器37的详细情况如图4所示，该技术领域的熟练技术人员都很熟悉控制器20其它元件的构成，因此不必提供更多的细节。

另外，将对图2中的典型端口16a的元件进行描述。端口16a的目的是要将利用装置17的传输线38和接收线39在适当的时隙连到干线15上。如上所述，可以通过最佳实施例的交换装置把每个端口17和任一通路相连。每条通路构成了下述的一个时隙和一条实际干线的组合。

利用装置17与端口的输入线41和输出线42分别相连。端口接收线41是来自8到1多路装置45a的，该装置的8个输入端分别和干线15中每条相连。传输线42能使一个3位数与8位数据译码器46a中的一个相连。

如图2所示，从控制器20引出的数据总线22的延展部分作为插件数据总线CD去往典型的插件。数据总线的8位扩展中，有5位形成了5位子总线47而剩下的3位形成了子总线48。在最佳实施例中，当对时隙选择器进行写操作时，子总线5上的5位信息构成了一个时隙选择指令。与此相似，3位子总线48带有一个将在下面详述的干线选择指令。从此描述中，可以清楚的了解到，最佳实施例使用了八条可能的干线和三十二个可能的时隙。整个最佳实施例的交换装置，总共为二百五十六条通路。

在该最佳实施例中，装置45和46控制从接口装置40到干线15的通路，两个装置都分别包括一个三位寄存器，该寄存器在控制器20对这些寄存器执行写操作时，锁存在子总线48上的现存状态。因此，多路装置45a将使在子总线48上出现的3位选择指令锁存到它的寄存器中，该寄存器将选择八个输入线（D₀～D₇）中的一个作为特定的输入线与线41上的输出相连。因此，当利用装置接口40被激励时，选择的干线由一个3位数决定，该数在控制器20的写操作期间，被锁存在装置45a的寄存器中。一旦把该干线选择指令存入寄存器，利用装置17a就将与干线15中的某一特定干线相连，直到控制器确定了不再需要这个连结并将一个不同的数写入多路装置45a时为止。

在每个端口处的时隙选择是由传输时隙选择器49a和接收时隙选择器50a所决定的。与装置45a和46a相类似，选择器49a和50a分别都有寄存器，在主控制器20的控制下可对它们写入。时隙选择器49a和50a还包括可以由它们的寄存器循环装入的计数器。于是，在这些装置中的寄存器决定了计数器周期的连续模数。从计数器装入和时钟信号总线25而来的信号控制了在装置49和50中从寄存器到计数器的装入，并对计数器提供了时钟信号。

请注意，线51a和52a提供了端口和指令型译码器36的输出。线51a为传输时隙选择器49a提供了寄存器时钟（RCK）输入和多路器的选择时钟输入。线51a载有标记为TPS的信号，该信号用于传输通路选择。因此，应该明白的是在数据总线扩展CD上的11位字（它们被分为子总线47和48）形成了一个通路选择指令，该指令被写入装置46a和49a的寄存器中。在线51a受到触发时便发生写操作，此时，译码器36检测到了端口16a的传输边接收的指定时隙和传输数据干线的通路选择指令。用相类似的方法，当端口16a的接收边的地址由译码器36检测时，线52a开始动作。线52a载有标记为RPS的信号，它用于接收通路的选择。

传输时隙和接收时隙选择器的输出分别出现在55a和56a上。这些输出是常用的终止计数输出，它们表明计数器已经达到了最大（或最小）计数。这些线被用来将启动输入传送到利用装置接口40。

如将要在图3～5中所详述的，系统时钟产生器37提供周期地指定三十二个时隙的信号。每次出现的三十二个时隙都构成了一个帧，通过由系统时钟产生器37而来的同步信号，指定了这个帧的起始。从一个相应寄存器而来的值在每个同步装入信号发生时被装入时隙选择器49和50的相应计数器，并开始计数。

在每个时隙选择器中的计数器是由时钟信号控制的，当每个时隙发生时，该时钟信号为与装置有关的计数器的时钟输入提供一适当的检测变换。因此，在时隙选择器49和50中的计数器在时隙终了时都达到了它们的终止计数，这种情况是否同时发生，是由装入装置的寄存器内的数所决定的。从而，在线55a和56a上的信号将保持一个时隙周期，在适当的时隙内激励接口装置40的传输边和接收边，以上描述了最佳实施例的基本操作。所公开的这个文件均衡的提供了图2所示的各个装置的实施细节。正如上面所指出的，图2中各装置所引用的参考数字号在下列各图中也被同样引用。

图3A和图3B是表明系统时钟发生器37（图2）提供的各种定时信号之间关系的时序图。

下面结合图3A和图3B，把最佳实施例中所用的定时信号与图4详细说明的系统定时发生器37一并进行描述。

首先看图3A，它表明了数据位、时隙和帧同步定时信号之间的关系。在最佳实施例中，一个帧存在于图3A中相邻的帧同步信号60之间。每个帧同步信号大约宽为122×10^-9秒而且在最佳实施例中每个帧宽为125×10^-6秒，所以帧速率为8000赫芝。每个帧被分为三十二个宽为3.91微秒的时隙，该时隙在图3A中是以点划线61所表明的定时点所划分的。在每个时隙内，如图3A所示，定义38个宽为488.3纳秒（10^-9秒）的位时间，我们可以由图3A的符号看到，最佳实施例是将第一个发生的时隙作为时隙31而开始进行递减计数直至时隙计数到0为止。下一帧的起始时隙仍然是31，这可以从图3A右边的帧同步脉冲上而看到。

再来看图4，它表明了图2中的系统时钟发生器37的详细图。最佳实施例的构成有利于其本身的独立传输和接收定时。但是，由于传输和接收干线是以最佳实施例的形式连接的（如图2中所示的跳接线），因此，最佳实施例中的传输和接收定时电路实质上是相同的。所以很清楚，图4表明的装置用来产生标明去往最佳实施例各种端口的传输边信号。然而，也把同样的信号供给最佳实施例的接收边（由连接传输和接收干线而提供双向干线），所以，只要了解了传输定时信号（标明为T××），也就全明白相应的接收定时信号（标明为R××）。这种观点的基本概念在于，由歪斜了的一位时间传输和接收定时来补偿寄存器43（图2和图7）提供的延迟。

最佳实施例中的时钟源是一个16.384MH_z的晶体振荡器62。它被触发器65分频以便在线66上提供8.192MH_z的主时钟信号，这个信号被标记为PCLK并被加到图4的其他计数装置的时钟输入端，还被加到必须和主时钟同步的系统的其他部件。

图4的上方所表示的分频器链产生了图3所示的帧同步信号。计数器67和68通常提供一个被256除的函数。由于计数器69的两个最高有效位被强迫在并联负载上置逻辑“1”（如70所指出），所以计数器69为一个八进制计数器。这样，在线66和71之间提供了一个由1024所除的累积值，它为D触发器72提供输入。触发器72由线75上的信号定时，该信号是线66上的PCLK信号的“非”形式。因此可知，线76上的帧同步信号由图3A所示。在线75上使用的负时钟信号，使得帧同步信号相对于PCLK信号的一个正跳变时刻中心对称。图4下半部分的电路提供了图3B所示的其他定时信号。应该注意的是，这部分电路也利用在线66上的PCLK信号作为它的时钟源。

图3B表明了图3A所示的信号与图4下半部分电路产生的其他定时信号之间的关系。在图3B的时序图中，线77表示来自线76的帧同步信号。时序图的线78表明了来自线66的主时钟信号。也就是说在图3B中，以79表示位时间而以80表示时隙。

在回到图4以前，应该注意到下列问题。在最佳实施例的整个系统中，信号的数字经常通过反缓冲器所缓冲。因此，可以用正或负的跳变为通过系统的某些信号定时。应该知道，除非特别说明，否则在本说明书中的附图里只给出了信号名。由图4的电路所产生的信号，到底是确定形式还是否定形式，本技术领域的人们是熟知的。

来自线66的信号给图4下半部分所示的计数器81定时。从J- K触发器82的“非”端输出的信号启动计数器81，J- K触发器82也是由线66上的信号定时的。触发器82的 K输入端是帧同步信号的反相信号，该帧同步信号是由线85供给的。因此，在正常工作条件下（帧同步信号不激励），触发器82将处于双稳态，因此完成了除2的功能。计数器81的第一级输出由线86传送。该信号由反相器87反相以提供一个位于线88上的传输数据时钟（TDC）。因此，由TDC信号决定的位数据率是2.048MH_z，为主时钟速率的四分之一。

在帧同步信号激励的时钟周期内，线85为高电平，从而使触发器82处于J＝1，K＝0的状态。在另一个时钟跃变时，使触发器82的 Q端输出为低电平，从而封闭计数器81。在线85上的逻辑“1”被反相器89反相从而成为线90上的逻辑“0”。线90上的“0”被并行输入计数器81和91。该信号还将触发器92请零。由于计数器81的第一级加入的是逻辑“1”（如95所示），导致传输数据时钟信号在帧同步信号期间及终止时被强制在低电平。

计数器81的最后级提供了一个由反相器96反相了的输出信号，该信号作为传输帧时钟（TFC）信号出现在97上。同时该信号对触发器92定时。由于TFC信号等于TDC信号被8除，所以其频率为256KHz。当然，由于每个传输帧时钟周期有八个传输数据时钟的周期，所以传输帧时钟对时隙计数。因此，如图3A所示，每个时隙有8个数据位。

把触发器92接成反转触发器并由TFC信号所定时。它的输出由线98送至计数器91作为该计数器的计数终止触发信号。这就导致在线99上产生计数器91的一个终止计数输出，从而，每隔一段时间，在线110上便产生计数器81的终止计数输出。

NAND门111对计数器81和91的终止计数输出进行检测并当每次它们的输出均为“1”时，在线112上提供一个逻辑“0”输出。这种情况导致了触发器115的输入状态发生翻转，从而对于线66上的一个时钟信号周期使该触发器置为逻辑“1”状态。这样便在线116上产生了一个122纳秒的负脉冲作为传输负载（TLD）信号。从图4中，我们可以看到，计数器91进行十六进制的计数，它计下了出现的16次传输帧时钟。如此，计数器便记下了发生的16个时隙。由于触发器92激励了线99上的终止计数输出（这时计数器81每隔一段时间便达到终止计数），所以如上所述，线99在32个时隙发生时便被激励。

位时间TDC和TFC之间的时序关系如图3B所示。如上所说的，TDC信号在每帧开始时被强制为低电平。把传输数据时钟的负跳变指定为位时间。在线97上的TFC信号如图3B的定时线117所示。TFC信号的负跳变（如119所示）发生在位时间6的结束处及每个时隙的最后位（7位）开始处。很明白，TFC的负沿用于对时隙选择器49a和50a（图2）定时，以便对时隙进行计数。

从图3B和图4中可以了解定时的其他方面。传输负载（TLD）信号由图3B的定时线118表示。从图4中我们可以看到，当每次帧同步信号出现时，计数器8189强迫置于0001态。一旦这种情况发生，计数器81将以十六进制连续计数直到出现TLD信号。根据图4上部和下部的分频器链，本技术领域的人们将清楚的了解到，在线76上的帧同步信号和在线116上的传输负载（TLD）信号分别都有插在产生这些信号的触发器（72和115）之间的分频器链，其分频比为1024。

但是，由于帧同步信号发生时，计数器81被强制为0001计数，所以TLD信号在帧同步信号上可以认为是一个“开头”。因为计数器81被强制为逻辑“1”态，而且由二分频触发器82触发，所以很容易理解，在帧同步信号到来前，TLD信号将在线66上激活时钟信号的四个周期（1位时间）。正如本技术领域的人们所知，TLD信号就是加到时隙选择器49a和50a（图2）的计数器信号。因此这些计数器只是在每个帧同步信号之前由它们各自的寄存器装入。如上指出的，该装置对传输端口给出一个一位时间从而使接收端口补偿了寄存器43的延迟。

图5、图6和图7表明了图2所示的最佳实施例的详细结构。图5表明了图2所示的端口、指令型译码器36和I/O译码以及插件选择译码器34的结构。图5中，点划线34所围绕的部分是I/O和插件选择译码器。数据总线21的扩展提供给I/O和插件选择译码器34。从该总线，线A₀、A₁和A₅～A₁₁被送往外围地址缓冲器31，并形成了外围地址总线120。门121对出现的地址进行检测，这些地址具有等于十六进制F的线A₁₂～A₁₅。如上所述，对于在系统地址空间内将被寻址的外围端口来说，必须发生这种情况。当这种情况发生时，把插件译码器激励使其对五个最低地址位译码（它们总的以125表示）以选择最佳实施例的32个可能的插件之一。

在本公开文件中，图示的电路假设插件位于可能的插件地址的最低地址。因此线35a被引出到图5右边所示的特定插件上。点划线34围绕的I/O和插件选择译码器34的右边部分的所有电路对于最佳实施例的每个插件来说都是同样的。而且从插件选择器122而来的线35中的一根线将在外部读/写操作期间用来激励该电路。

系统数据总线22由缓冲器126缓冲并被扩展为外部数据总线22’。在经过三态缓冲器127的进一步缓冲后，对最佳实施例的所有插件，总线被扩展为插件数据总线CD。来自数据总线22的一个抽头加到状态读出电路128。在最佳实施例中，从普通I/O端口到连接电话，唯一要被读出的只是叉簧钩键的状态。图5中的129说明了本说明书中载有特定端口的叉簧钩键状态信号的线。可以看到，130表示了所有这八根叉簧键线。把它们供给特定的插件，每一个端口有一个叉簧钩键状态线。系统外部读线131控制缓冲器127的三态输入，并当从三态缓冲器131而来的总线22’的状态被读时，把这些缓冲器的输出以高阻抗状态，连到插件数据总线CD。

同时，提供了一种模块型字节以便“读”由指定端口所包含的这种模块。对于此处叙述的这种通用I/O端口插件，只用一个单一的位来指定插件作为通用I/O端口。对读操作的响应由反相器132执行。该反相器提供一个逻辑“1”输出，去响应该端口和控制从主控制器20而来的模块型字节“读”请求的指令型译码器36。

在继续对图5的其他电路进行论述以前，提供一份用于外围I/O地址的寻址方案的表格是适当的。下表提供了在对插件和I/O端口进行直接“读”和“写”操作中每个地址位的意义。如上所述，所有的外部I/O读入地址线A₁₂…A₁₅都是“1”，因此，这些位就不在图中分别标出了。

×××＝在模块中的端口号（φ至7）

Y＝自身号（φ＝基本的    1＝扩展的）

ZZZ＝插件槽号（φ至15）

如果以上表为参考，则图5的电路将更为明了，以控制器20而来的外部“写”（WR）线135由反相器136反相后在线137上给出一负跳变的写脉冲。门136对外部写信号和插件选择线35a上的激励状态的相“与”进行检测。因此，当图5右边部分所示的特定插件的写操作发生时，门138在线139上给出了一个激励信号。该信号被加到端口指令译码器140～142的一个启动输入端。

外部“读”线145也来自于控制器20并为门146提供一个输入。门146对外部“读”信号和外部地址总线120的线3和线4上的逻辑“0”的“与”状态进行检测。从表中可看到，对于表中所示的两个模块读操作中的每一个来说，都要求有线PA3和PA4的状态。当这些条件具备时，门146输出一个低电平去激励读译码器147的B输入端。

为了使Y0或Y1输出（分别在线148和149上出现）激励，必须先将线150激励在P34的逻辑“0”状态。这样，便指定了对位线152进行检测的两个“0”，该位线是外部地址线PA5和PA6。

从该表还可以清楚的了解到，当线PA3～PA6全为零时，就表明正在进行一个模块或插件“读”。

线PA2确定了特定类型的“读”，该PA2线由线155引至译码器147的A输入端。因此，线155为“0”时激励线149产生模块状态“读”操作，“读”出在特定插件上的所有叉簧钩键的状态。线155为相反状态时，激励线148产生了一个逻辑“1”作为反相器132的输出。

很明白，其他的外部插件，包括写入CRT终端的装置、会议桥等等，它们都有比反相器132提供的一位更为复杂的模块状态字节。应该注意，由于这种读操作不需要作为本实施例中电话连接所包含的I/O端口，所以由外部地址线PAS到PA5（它们带有十六进制的“3”）所指定的各个端口状态字节操作与在系统读线145上的激励状态一起是不译码的。所有这些必要的信息都是从叉簧钩键状态线130所获得的，该状态线130在上述模块状态字节读操作时正处于“读”状态。

译码器151是指令型译码器。门157对系统与线137上的激励状态同门158的输出的相“与”状态进行检测。门158对外部地址线PA7和PA8上的“0”条件进行检测。所以，在这两条地址线为“0”和系统写线激励的条件下，门157启动指令型译码器151。然后，把地址线152（PA5和PA6）译码以便在译码器的一个输出端供给一个指令型信号。

注意，对于垫整调节写操作，需要在这些线上一个为“10”的条件。在图5所示的这种特定的插件（这些插件是用来连接电话端口的）中，不存在这种垫整，因此指令型译码器151的YZ输出端是悬置的。其他三个输出150、159、160分别表示地址线152的译码输出。从上表可看到，这些条件（与激励写条件相重叠）定义了三种去往电话端口的写操作，这三种操作分别为：传输通路指令“写”，接收通路指令“写”，以及端口控制指令“写”。

线160、159和150分别与译码器140～142的激励输入端相连。这些译码器的其他启动输入端中，都有一输入端与线139相连，而剩下的启动端与系统读线145相连。因此，对于140～142中一个将要被启动的译码器（系统读线必须处于非激励状态），必须选择有这些译码器的特定插件（线35a为激励状态），而且该系统写线必须被激励。当具备这些条件时，译码器140～142中的一个，而且只能是一个译码器将由线150、159或160中的一条线上的一个激励状态所选择激励。

启动的译码器对来自缓冲器165的三位子总线162译码。因此，三位子总线162带有外部地址线PA2～PA4的负型式。从上面的表中，我们还可以看到，这些三位地址线定义了特定的端口，这是特定的“写”指令所直接去往的端口。译码器140～142的所有输出一起作为“写”选通166。应该知道，在系统的地址总线上所供给的任何一个特定地址，将激励一个，且只是一个写选通166，该特定地址定义了一个对图5所示的特定插件上的特定端口的写操作。

根据上表，译码器140在其输出线中的一根输出线上提供了一个端口指令寄存器“写”选通。译码器141提供了接收通路选择“写”选通，而译码器142提供了传输通路选择“写”选通。如图5所示，每个译码器有八个输出，一个加到特定插件上的一个端口。线167a是用于这个特定插件上最低号数端口的端口指令“写”选通。与此类似，线52a为特定端口提供了接收通路指令选通而线51a为特定端口提供了传输通路选通。请注意，在图5所示的线51和52同图2所示的具有同样号数的线是相同的。

再来看图6，它是一电路图示，它表明了用来将最佳实施例中的电话装置和与该端口有关的时隙选择装置连在一起的典型端口。图6是这样安排的，在附图左边所表明的所有这些线（除了塞尖/振铃对168以外）都具有共同的数据或时钟信号。插件数据总线47加到每个端口。在图6右边其余的线是从图4而来的定时信号。

图6右边引出的所有线都是只与特定图示端口有关的线，而且其中的每条线，对于该插件上的每个其他端口和最佳实施例中所有其他插件上的端口而言都是相同的。

对利用装置（图6中未画出）的连接处是塞尖/振铃对168，它用于将端口同常用的电话机连接起来。在图6中，与图2中利用装置接口40相对应的电路由点划线40所围绕。这里包括了常用的保护电路170，它用来将电话机连到该端口。一根振铃控制线171激励电路170中的电路，电路170是用来连接塞尖和振铃对178的线之间的振铃电压的。也就是说，从接口电路引出了一根叉簧钩键状态线129a。

接口电路170与典型MC3419电话馈线和两线到四线转换电路175相连。该装置目前是由莫托罗拉半导体产品公司（Motorola    Semieonduetor    Products）制造的。转换电路175在它的四线端提供了传输输出177和接收输入178。线177作为一个输入加到一个典型的4053多路器179上，在正常操作情况下，多路器179将线177连到线180，而线180输入到典型MC14403    CODEC181。从CODEC181发出的接收输出被连到线178上。在线182带有对多路器179的控制输入。当在主控制器20的控制下进行回送自检期间，该输入处于激励状态以便将线180与线178相连。

控制线180是来自于端口指令寄存器185的一个输出。该寄存器的其他输出包括振铃控制输出171、功率衰减控制线186和传输数据启动线187。从图6可知，当用于该特定端口的端口指令写选通信号出现在线167a上时，端口指令寄存器185从插件数据总线47中接收四位。因此，一个输出实现回送检测，一个输出将CODEC181置于低功率状态，另一个输出在塞尖/振铃对186的振铃线和塞尖线之间提供振铃电压。正如图7将叙述的，传输数据启动（TDE）线187启动连到干线的传输端口，从CODEC（TDDa）的数字输出出现在线188a上。它被加到图7所示的双向干线上。CODEC181在线189a上接收来自双向干线的数据。

在通话建立和断开期间，提供传输数据启动线187以控制在线188a上的输出数据进出该双向端口。因此，在接通该传输数据启动线（实际上是将该特定端口与双向干线相连）之前，通过把一个时隙选择择控制字写入传输时隙选择器49a，有可能建立起该传输通路。

根据前面所述，应该清楚了时隙选择器49a和50a的操作情形。只要说这些选择器包含在具有集成寄存器的典型74592计数器中就可以了。在线55a上的终止计数输出作为一个通常的终止计数输出激励。在线97上的传输帧时钟（TFC）为该74592的计数器部分定时，由线116上的TLD传输负载信号TLD控制来自寄存器的并行输入的寄存器装入。因此，在时隙选择器49a里的计数器周期性地将装置的内部寄存器所包含的数字装入计数器，并以TFC信号决定的速率进行计数直到达到终止计数导致线55a变为高电平为止。然后，线55a将在一个时隙时间内保持高电平。通过下一个TLD信号的产生，对计数器装入，而且这种操作是循环往复的。所以，对于每个帧时期的一个时隙，线55a将被激励并同时激励CODEC181的传输数据启动输入端，以使CODEC在线188a上传输一个八位字。

与线51a的跳变相对应，把数据写入74592的寄存器。注意线51a带有由图5所示电路产生的传输通路选择选通（TPS）。在插件数据总线47（它与系统数据总线22是逻辑一致的）上的有效数据字（这种字是一个通路选择指令）存在期间，该选通是激励的。指令数据总线47的五个最低序位，带有传输时隙指令。因此，在数据总线47上，包括传输通路指令的八位字中传输时隙选择指令占五位，而传输干线选择指令占三位。这与上面所阵述的定义是一致的，即一个通路是由干线和时隙的组合所构成的。

很容易理解，接收时隙选择器50a同传输时隙选择器49a的工作方式完全相同。当该74592的计数器部分到达终止计数时，线56a处于激励状态并激励CODEC181的接收数据启动（RDE）输入端。这样，就使得CODEC在线189a上接收一个八位串行数据。接收帧时钟（RFC）和接收装入（RLD）的数字参考号分别为97’和116’，在最佳实施例中，这些信号的定时同线97和116上带有的传输边定时信号是相同的。但是，应该记住，在本发明的实施例中，接收干线和传输干线不相连接，因此这些信号不必相同。

再来看图7，它表明了干线数据线15同所示插件的八个端口的接收和传输通路之间的接口。再一次说明一下，同前面各图所述一样的所有装置、线和定时信号，都标有相同的参考信号和信号名。

结合前述的图2可知，在一块系统底板上用跳接器26将传输数据干线15t和接收数据干线15r连接起来。所以，在最佳实施例中这些线形成八条双向干线。首先看传输边，包括八个D触发器的寄存器43通过190H将其八根输出线190A连到传输干线15t上。线190中的每条线都是来自8个输入“与”门44其中之一的输出。与门44的输出连接干线数据线15的特定线，而与门44的输入连接数据译码器46的输出。译码器46在标准组件74137中，该74137内包括有用于选择输入的寄存器，所有这些都连到插件数据总线CD的子总线48上。

因此，译码器46a的YO输出与线191a相连，译码器46a的Y1输出与线192a相连…而Y7输出与线199a相连。与此类似，线191b带有译码器46b和YO输出，而线196b带有Y7输出。观看图7可知，191线的全部（译码器46的所有YO输出）都连到“与”门44a上。同样，192线的全部都连到44b…而199线全部都连到“与”门44h。因此，每个“与”门都从译码器46选择适当的线以便连接同该门有关的干线数据线15的一根特定线。

当最佳实施例正常工作时，在任一特定的时隙期间，191到199的多组线中，只能把其中一种线激励。换句话说，在任何给定的时隙期间，来自将被激励的所有YO输出线191的最大数目是“1”。由于译码器46的输出是处于低电平。所以当“与”门44的其中一个门的所有输入暂停不用时，所有输入将是“1”而与门将在它的输出线190中的各条线上提供一个逻辑“1”。

如上所述，74137装置包括一个集成的寄存器，它用来锁存子总线148的一个三位输出选择字。寄存器选通（RSB）的输入连到带有传输通路选择选通信号的线151a上。因此，包括所有传输通路选择指令的数据干线选择指令的这三位，在一个传输通路选择指令被写入该特定插件上的端口“0”时，被锁存进译码器46a的寄存器里。进一步说，这只是特定时隙发生的问题，在该时隙发生时，该端口将和适当的启动输入一起传输，从而使得相关端口的传输边发来的信号置于该选择的数据干线上。

例如，假设图6所示的最低数的端口连接同寄存器43的Q2输出相连的第二数据干线。在这些条件下，当通路选择指令被写入寄存器46a（和图6的寄存器传输时隙选择器49a）时，插件数据子总线48在其插件数据线CD5到CD7上将带有数“010”。假设已经建立了连线，因为指令寄存器185（图6）将在线187上输出一个逻辑“1”去启动同它的传输数据通路相连的端口，所以线187a将处于激励状态。

当选择器49a（图6）选择特定的时隙发生时，在线188a上（图6和图7）的数据将供给寄存器46a的“非”启动输入端（E1）。所以，该寄存器对应于线188a上存在的逻辑“1”阻塞而对逻辑“0”却被启动。当逻辑“1”存在时，选择器46a处于阻塞状态并由线192a将一个逻辑“1”输出以强制“与”门44b的输出为高电平。该输出是在线190b上。并在连到寄存器43的时钟输入端的传输数据时钟88的下一个跳变时，对于寄存器43的适当输出而被定时。

寄存器43的输出通过集电极开路门183连到干线数据线15上。应该明白，门183的其他输入是电源重新接通时，被激励的一条线，以此来维持干线数据线处于一个特定状态。还应知道，在系统底板上的线15中的每一根的有效工作容量（图中未示出）。于是，可通过集电极开路门183以上述方法把多个端口连到干线数据线15上。

如上所述，寄存器43提供了一个一位时间延迟。在构成本发明实施例时，重要的就是使用一种装置来完成这种寄存器的功能。寄存器43在传输边提供了数据的重新计时，因此消除了积累传输延迟及其诸如此类的效应。实际上，在最佳实施例中用于每个插件的寄存器43设置在插件和系统信号板之间的连接器附近。

该特定典型插件的接收边如图7右半部分所示，当然，由于在把一个特定线连到一个接收端口之前，信号可以任何方式出现，并可忽略这一点，所以接收边的电路比传输边的电路简单的多。干线数据线15作为输入连到74540型反相驱动器10，它的输出出现在集合线15’上。线15’形成一个八位总线，该八位总线提供给八到一多路器的45a到45h输入端。这些多路选择器，每一个都包含一个象寄存器46一样用于三位选择字的集成寄存器。三位子总线48也加到这些装置的选择输入端。当把一个接收通路指令信号写入这些寄存器中的一个特定寄存器时，这个三位字（它定义了特定端口所在的并接收的特定干线）被锁存到寄存器45中的一个适当的寄存器中。

自然，从线52a到52h，每条线都表示一个接收通路选择选通，该选通脉冲是由用于该特定插件的图5的电路所产生的。以寄存器45为例，在这个多路选择器的内部寄存器中，锁存的选择字将把线15’中的一条特定线同线189a相连。线189a加到图6中的CODEC181的数据输入端。由于这是一个接收边，所以线189可以一直带着将被该CODEC所忽略的数据，直到线56A（图6）上的激励状态激励它的接收数据启动（RDE）输入端，这表明适当的接收时隙发生了。

根据前面所述的本发明最佳实施例，本技术领域的人们可以很容易的明白，本发明的交换装置在时隙连续和时隙分割的系统中都可使用。换言之，本交换装置有助于实现不同长度时隙的数据通信。如上所述，可以在不修改交换装置结构的条件下完成这种功能。只是时隙选择器的结构与写入它们之中的指令必须改变。

例如，可把一个第二寄存器加到图6所示的时隙选择器中。该寄存器可以装入由该系统位时钟TDC所定时的一个计数器，而且可以用一个门来检测两个计数器的计数状态的相“与”，以便进一步细分时隙。注意，对于所公开的实施例，只须修改端口的结构和存储变换即可。在系统时钟和定时总线25以及多路装置上，已经提供了所有必要的定时信号，它们只根据数据线选择指令而不根据指定时隙的系统时钟来控制对数据干线的选取。同时，只需借助于改变端口处的时隙选择器的电路，即可实现对任何时隙分割/连续设置，对于这种设置，可把时隙选择指令编码成为适用于时隙选择指令的位数。

上面，我们已经详细的描述了用于PBX中的本发明的最佳实施例。在论述中，清楚的指出了本发明所克服的先有技术的缺陷，并达到了上面陈述的各种目的。通过本发明的最佳实施例的公开，将把本发明的其它实施例也呈现在该领域里的技术人员面前，因此，本发明的范围应只取决于下面的权项。

Claims (7)

1、一种时间分割多路交换装置包括：

N条输入/输出干线，N是大于0的整数；成帧和时钟电路，用来周期地指定在所述N条干线的每条干线上的M个时隙，M是大于1的整数，并用来提供时钟信号；与所述干线、成帧和时钟电路以及多个利用装置相连的多个输入/输出端口，其特征是：

一主控制器，用来为所述多个输入端口的每一端口提供通路选择指令，该指令定义了N条干线中的一条特定干线和M个时隙中的一个特定时隙；

多个通路控制器，在由通路选择指令定义的M个时隙中的某一特定时隙发生时，至少把所述通路控制器之一连到每个端口，并且响应于通路选择指令和时钟信号，将利用装置与通路选择指令定义的N条干线中的某条特定干线相连，

2、如权利要求1的交换装置，其中的通路选择指令的特征是：

一个二进制字，具有至少Log₂〔N×M〕位;所述的Log₂N位包括在干线中定义某条特定干线的干线选择指令，而Log₂M位包括定义所述特定时隙的时隙选择指令。

3、如权利要求1的交换装置，其中的每个入口控制器的特征是：

具有一个用于存储通路选择指令的存储器。

4、如权利要求2的交换装置，其中所述的每个入口控制器的特征是：

一时隙寄存器，用来存储时隙选择指令，一个与时隙寄存器相连的计数器，该计数器包括一终值计数输出，该输出在计数器计数至预定终值时提供终止计数信号。

通路控制器响应于所述时钟信号周期地将预置计数值从所述时隙寄存器装入所述计数器，该预置计数值对应于所述的时隙选择指令，并且该计数器响应于时钟信号进行计数;

通路控制器根据所述的终止计数信号将多个利用装置之一与所述干线相连。

5、如权利要求2的交换装置，其中，每个通路控制器的特征是：

-干线寄存器，用来存储所述的干线选择指令;

-多路复用器，与所述干线寄存器、利用装置及N条干线相连，用于在由所述选择指令定义的某一特定时隙发生时，在所述N条干线中有选择地连接对应于干线选择指令的某条特定干线。

6、如权利要求1的交换装置，其中，多个输入/输出端口中的每个端口的特征是：

至少有一个存储通路选择指令的寄存器。

7、如权利要求6的交换装置，其中所述的主控制器的特征是：

具有预定空间的微计算机，以及

-地址译码器，它把所述地址空间的预定用户电话机定义为所述寄存器的某个特定单元。

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