CN86102662A - 输入/输出控制系统 - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims description 33
- 238000012217 deletion Methods 0.000 claims 1
- 230000037430 deletion Effects 0.000 claims 1
- 238000004146 energy storage Methods 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 7
- 101000741271 Sorghum bicolor Phosphoenolpyruvate carboxylase 1 Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 102100031476 Cytochrome P450 1A1 Human genes 0.000 description 7
- 101000941690 Homo sapiens Cytochrome P450 1A1 Proteins 0.000 description 7
- 238000010276 construction Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
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Abstract
输入输出控制系统包括与多个输入输出单元相联接的外部数据控制器、中央处理器、和能为它们进行存取的主存贮器。主存贮器有与每一输入输出单元相对应的存贮区和存贮对确定每一输入输出单元起初优先级进行排队的信息的存贮区。执行起动指令时,中央处理器将输入输出单元的控制信息存入与主存贮器相关的存贮区中并更改排队信息。外部数据控制器起动排在队列中优先级较高的输入输出单元。起动操作是按主存贮器中的该输入输出单元的控制信息实现的。
Description
本发明涉及一个用于控制输入/输出单元起动和中断的输入/输出(I/O)控制系统。
最近,一个新概念已被引入到计算机的输入/输出通道中。在“IBM系统/370扩展结构操作原理(SA22-7085-0)”(以下简称文献1)的第13章和第14章到第17章中分别给出了这种新想法的概述和详细描述。
根据这个概念,传输输入/输出信息的通道是被一通道子系统根据该通道的状态动态地确定。
按照文献1所描述的原理构成的计算机的一个例子是IBM-308处理器,它包括作为它的通道子系统的外部数据控制器(EDC)。在“IBM维修库:3081/3083/3084处理器复合外部数据控制器入门/维修(SY-22-7087-2)”(以下简称文献2)中给出了这种处理器的操作的概述。
根据文献2,输入/输出单元的一个起动请求一旦在它所属的逻辑控制单元中被保持,EDC便在逻辑控制单元中寻找这个起动请求并作用于被检测的起动请求。寻找操作是在许多个逻辑控制单元中按照轮转顺序进行。
参看图1-5,操作过程将被简单地描述如下:
图1是一表明整个系统的示意框图,在这个系统中EDC13是通过一系统控制器(SC)12和中央处理器(CP)11及主存贮器(MS)10相连接;此外,其中EDC13包含有利用标准接口与输入/输出控制单元(CU)142相连接的通道(CH)131。在图1中,CU142通过开关(SW)141与两个通道(CH)131相连接。输入/输出单元(I/O)143与两个CU142相连接。正如在这个框图中所见到的,I/O与多个CU相连接的这样一种结构在下面将被称作逻辑控制单元(logical CU),多个这样的逻辑CU存在于一系统中。另一方面,MS10被分成程序区域101和硬件系统区域(HSA)102。程序区域101被普通程序所占用,即,作为程序和数据区;此外,以后将被说明的操作请求字组103也在这个区域101中形成。HSA区域102是一个特殊的区域,它被CP11和EDC13所存取以及被用来在它里面形成以后将要说明的逻辑CU控制字组104和子通道字组105。这些逻辑CU控制字组和子通道字组104-105分别相应于多个逻辑CU和子通道而被处置。图2-4是表明在文献2中被分别地描述的操作请求字组103、逻辑CU控制字组104、和子通道子组105的结构范例的示意图。
根据文献2的新概念,I/O指令的执行是利用与各I/O有着一一对应关系的子通道来实现的。
子通道被作为实现与它相关的I/O的输入/输出操作所必须的信息而被保存在一联合的子通道字组105中。这个概念在下列方面不同于通常的输入/输出指令的执行。
(1) 起动I/O的控制程序并不考虑通道的状态。一条起动指令是利用一特殊的子通道来实现的,通到I/O的通道通路实际上是由硬件来选择的(在这个例子中是EDC选择的)。
(2) 如果沟通I/O的通路为忙,硬件便企图去寻找另一通路并起动I/O。如果硬件不能检测到一可用的通路,硬件将保持起动请求并等待一可用的通路。
在图1中,I/O起动过程的实现如下。CP11从MS10中取出一控制程序以便执行。如果取到的指令是一条I/O起动指令(起动子通道(SSCH)指令),图2的操作请求字组103的内容便被传输到与SSCH指令所规定的子通道相应的子通道字组105中去。操作请求字组103包含了诸如通道程序(CCW)地址这样的信息。图4是表明子通道字组构成例子的示意图,在这字组中,S和I分别是表示起动和中断的二进制位。被传输的操作请求字组103的内容被贮存在用来贮存子通道控制信息的一部分存贮区域中。子通道控制信息存贮区的其它区域被预先存上了固定的信息,它包括相对于某一I/O的ISC、逻辑CU数等等。逻辑CU数指出了和相关的子通道相联的I/O所属的那个Logical CU的地址。当操作请求字组103被传输时,I/O起动请求按照逻辑CU数被排列到相关的逻辑CU的队列中去。
将I/O起动请求列队到CU中去的方法如下。等待起动请求的子通道的子通道号顶部和底部被贮存在逻辑CU控制字组104中,下一个被链接的子通道号被贮存在子通道字组105中,指示起动请求正被保持的二进制位S被置“1”,这样便形成了一队列链。
图5是一表明两个起动请求列被列队到一逻辑CU字组中并且队列计数相应地指示“2”的这种情况的示意图。
在等待起动请求的子通道中,当子通道的顶部是子通道a而下一子通道是子通道b时,在逻辑CU字组104中的子通道号的顶部指示子通道a;此外,在子通道a的字组中的下一个子通道号指示子通道上的字组。因为逻辑CU包含多个I/O,所以正如在这个例子中所表明的,在一个逻辑CU字组中可以形成一个队列。此外,在全系统中包含多个逻辑CU,而在每一个逻辑CU字组中都产生一个I/O起动请求队列。
EDC13有一功能是去解列由此产生的队列并实际地起动I/O143。EDC13访问MS10去读取和修改子通道字组105和逻辑CU控制字组104。因为这些字组被CP11和EDC13所访问,因而在MS10中需要分出一部份HSA区域102来贮存这些字组。HSA区域102从被通常程序所占用的区域101中被分割出来。正如在图3-4中所表明的,字组104-105每一个都有一被称作“锁定字节”的区域,它被用来防止来自CP11和EDC13的访问之间的冲突。
EDC13对多个逻辑CU控制字组循环地进行读操作并检查以便确定所取出的逻辑CU字组是否具有一被存入队列中去的子通道。如果是这种情形(队列计数不等于0),EDC13便用子通道号的顶部去执行一起动操作;否则,EDC13读取下一个逻辑CU控制字组并重覆同样的过程。
当EDC13取出一队列时,根据在子通道字组105中的子通道控制信息和在逻辑CU控制字组104中的通道地址(图3的CH0CH1,CH8和CH9)起动一个I/O。如果所有通道的通路都被占用,这时请求便被再次列队。
虽然在队列中的I/O起动请求是按照由SSCH指令执行次序和逻辑CU数所规定的顺序执行的,但并不存在一个明显的执行优先级。另一方面,尽管控制程序在控制对I/O操作时所规定的优先级;然而,在前面的范例中一当起动指令发出以后这样的优先处理便不被考虑了。
虽然优先级处理的概念被使用在一个I/O已处理完成后的I/O中断中,然而,一般的例子不一定对优先级的规定有足够的灵活性。
因而本发明的目的是要根据其在通道子系统中的紧急级别来实现I/O起动和中断处理以便增加系统的处理效率。
本发明的特征是在队列中每一个等待处理的I/O处理请求的优先级是由根据紧急级别而给它规定的等级来鉴别的,因而I/O请求的起动和中断是由通道子系统根据等级状况来实现的。
通常,这种类型的优先控制是在I/O控制程序级别上实现的;然而,正如从由文献1所描述的“扩展结构”的概念所能看到的那样,当I/O起动请求被保持在硬件调用的通道子系统中时,则在程序级别上的优先控制便成为不可能。如果优先级仅仅被标识在物理单元例如I/O(子通道)上,分页数据集合和其它的数据集合可以存在于一个磁盘单元中,这对于系统的性能而言是不可取的。在上面的范例中,用来存取分页数据集合的I/O处理的优先程度应高于用来存取一般数据集合的I/O处理。也就是,甚至对一个I/O而言,I/O处理的紧急级别必须根据I/O处理请求来源的不同而改变。本发明成功地满足了这些要求。
本发明将通过下面详细的描述联同附加的图例得到说明:其中
图1是表明现有技术系统总结构的示意图;
图2是表明主存贮器中操作请求字组形式的图例;
图3是表示主存贮器中逻辑CU控制字组形式的图例;
图4是表示主存贮器中子通道字组形式的图例;
图5是表明主存贮器中一般字组链的图例;
图6是表明根据本发明构成的系统的总结构的图例;
图7是表明本发明的操作请求字组形式的图例;
图8是描写本发明的子通道字组形式的图例;
图9是表示本发明的起动队列控制字组形式的图例;
图10是表明本发明的逻辑CU控制字组形式的图例;
图11是表示CP21操作流程的流程图;
图12是表明EDC23操作流程的流程图;
图13是表明本发明的中断队列控制字组形式的图例;
图14是描写EDC23操作流程的流程图;
图15是表明CP21操作流程的流程图;
参看图6-15,将描述本发明的一个实施方案。
图6是表明按照本发明而构成的整个系统的示意框图。虽然系统结构与图1所示的相类似,但是在主存贮器20中所安置的每一字组的内容是不同的,这点在以后将被说明。作为新的特征是在这里将形成一起动队列控制字组116和一中断队列控制字组117。在CP21和EDC23中的处理与在图1所示的CP11和EDC13中的处理是不同的,这点在以后将结合图11-12和15-16加以说明。
系统控制器(SC)和逻辑CU与图1所示的相同。
图7表明了本发明的操作请求字组113的结构范例,它与图2所示的现有技术的范例不同之处在于I/O操作等级C被加到字3的内容中去了。等级C的二进制位分配如下,其中有效的等级码占有3位二进制位。
二进制位φ:“0”
二进制位1:等级码φ
二进制位2:等级码1
二进制位3:等级码2
等级码φ-2的每一个被译码后规定了等级φ-7,即:等级码“000”指示了最高I/O操作等级φ,而等级码“111”表示了最低I/O操作等级7。
图8表明了根据本发明构成的子通道字组115,它与图4所示的现有技术范例不同之处在于添加了一个用来贮存I/O操作等级C的区域。
图9表示了用来控制I/O的起动队列控制字组的形式,它包含有对每一操作等级的队列编号,队列顶部指针(子通道号的顶部),以及队列的底部指针(子通道的底部)。起动队列控制字组是存放在MS20的HSA202中。
正如由图10所示,逻辑CU控制字组的大小被缩减到仅仅保存一通道地址,并且它也被存放在HSA202中。
现在来看一下图6和11,一个具体的操作过程将被描述。
当SSCH指令被执行时,CP21将图7所示的操作请求字组113的内容由MS20传输到图8所示的特定的子通道字组115(步202)。与现有技术的范例不同,作为新特征而添加的I/O操作等级C的值被置入子通道字组115。此外,CP21读取和I/O操作等级相关联的起动队列控制字组(图9)(步203)并将I/O起动请求列队。如果操作等级队列中不包括任何I/O起动请求(步204),则该I/O操作等级的起动队列控制字组中的顶部和底部子通道号的区域装满需被列队的子通道号(步206),队列计数由“0”修改为“1”(步208),并且子通道字组115的二进制位S被置“1”。
在这种情况下,如果起动请求被发送到具有同一处理等级的子通道中时,CP21便从MS20的HSA202读取相应的起动队列控制字组(图9)(步203),把被起动的子通道号贮存到由子通道数底部指出的子通道控制字组(图8)的下一个链接的子通道号区域中去(步205),把被起动的子通道号贮存到在起动队列控制字组中的子通道号底部的区域中去(步207),并将队列计数增加1(步208),这样便建立了队列链。相关的子通道字组的二进制位S被置“1”。
正如上面所描述的,根据I/O操作等级而列队的I/O起动请求被EDC23所解列。图12表明了这个操作过程,也就是,首先EDC23从MS20的HSA202中读取具有被赋予最高优先级的I/O操作等级φ的起动队列控制字组(图9)(步301)并利用队列计数值来确定队列的存在与否(步302)。如果值不全为“φ”,由子通道号顶部所指示的子通道字组115(图8)被读取(步304)。根据在所得到的子通道字组115(图8)中的逻辑CU数,EDC23从逻辑CU控制字组(图10)中读取一通道地址(步305)。利用由此得到的在子通道字组115(图8)中的子通道控制信息和在逻辑CU控制字组(图10)中的通道地址来执行I/O操作(步308)。如果所有的通道通路都为忙(步306)请求便被再次列队(步307)。即,不能被实现的I/O起动请求被移到队列的最后位置,而紧接着的下一个I/O起动请求便被放置到队列的首位。
当一I/O请求被执行时,在子通道字组中的下一个链接的子通道号被移到在起动队列控制字组中的子通道号顶部区域中去(步209)并且队列计数被减1,这样便完成了一相应于I/O起动请求的解列操作。对于另一个解列操作,EDC23从具有I/O操作等级为φ的队列开始操作。因为EDC23的工作是独立于CP21进行的,因此在某些情况中在EDC23正实现一解列操作的同时用CP21可以生成一个具有较高I/O操作等级的队列。然而,正如实际情形所描述的,解列操作的实现是从具有最高I/O操作等级的队列开始的;所以,起动操作的优先级得到了保证。
与一般系统相比较,一般系统中的多个逻辑CU只是简单地做上面所说的循环起动操作,而按照本发明,子通道起动操作是根据由SSCH指令所规定的操作等级优先来实现的,这就允许优先执行具有较高紧急级别的I/O操作,因此与现有技术系统相比,子系统处理性能被提高了。特别是对于每一个I/O操作请求可以改变优先级,这就使优先处理得到了改善。
上面所描述的处理使得对I/O起动操作的优先级处理成为可能。下面的段落将详细地描述I/O中断。
在文献2所描述的计算机的I/O中断处理中,当计算机进行初始程序装入(IPL)操作时,预先规定的中断子等级被置入每一个子通道中。即,子等级信息被写在子通道字组的ISC区域中(图4)。当I/O中断请求从已被起动的I/O发出到相关的子通道时,中断队列便被寄存到与在IPL操作过程中被预先置入的中断子等级(图4的ISC)相应的中断队列控制字组中。这一操作是由EDC13完成的。ISC的形式和意义与本发明的I/O操作等级的形式和意义是相同的;然而ISC的功能仅仅适用于I/O中断。虽然中断队列控制字组的形式和操作方法与上面所述的起动队列的形式和操作方法是相同的,但是在现有技术系统中解列操作是由CP11完成的。此外,当一子通道被寄存到一中断队列中时,相关的子通道字组的二进制位I被置位。
根据本发明,I/O中断队列是利用I/O操作等级来控制的。当子通道被起动时,I/O操作等级便被规定,即,与现有技术的ISC相比,优先级能更灵活地被规定。
I/O中断操作被示于图14-15中。
当I/O中断请求发生时(步401),EDC23访问相应于该I/O的子通道字组(图8)中的I/O操作等级(步402)。该I/O操作等级是在I/O起动请求时被预先规定的。在访问操作过程中二进制位I被置位。EDC23读取在MS20的HSA102中形成的与被访问的等级相应的一中断队列控制字组(图13)并把I/O中断请求列队(步403)。这列队操作与对I/O起动请求列队的操作是相同的。
根据I/O处理等级而列队的I/O中断请求被CP21解列。即,CP21首先读取具有指定最高优先级的I/O操作等级φ的中断队列控制字组(图13)(步501)并利用队列计数值确定队列的出现与否(步502)。如果该值不全是“φ”,则子通道数的顶部所指示的子通道字组被读取(步504)。根据所得到的子通道字组中的信息,CP11实施中断处理(步505)。
当队列计数全为“φ”时,则在一具有标示着下一最高优先级的I/O操作等级的队列上实现中断处理(步503)。
设置I/O操作等级的方法将被描述。
设想一带有虚拟存贮器的计算机系统,在其中一磁盘单元被用作I/O,分页操作用的数据集合和用户的数据集合被贮存在磁盘单元中。一个控制程序预先为磁盘单元产生两个应当在程序区201中形成的操作控制字组(在图6中没有被表示出来)。每一个操作控制字的内容与图7的操作请求字组113的内容几乎相同。
其中的一个操作控制字组被用于分页操作,因而该I/O操作等级置成“0”;但是,另一个操作控制字组被用于用户因而I/O操作等级被置“1”。
当在一用户程序执行过程中发生地址翻译异常时(这发生在对一个在主存贮器中找不到的地址进行存取时),控制原先用户程序执行的控制程序将分页控制字组传输到操作请求字组113(图7)并发出SSCH指令。如果一用户程序想要请求一用户数据集合时,控制程序将用户控制字组传输到操作请求字组113(图7)中去并发出一SSCH指令。
为了处理用户控制字组,CP21的硬件构造一队列,而EDC23执行一解列操作。
因而,带有比用户数据集合优先级更高的分页数据集合被优先地从磁盘单元中读取。
如上面所述,I/O操作等级可以被控制程序预先地置入到根据I/O起动请求的特征而形成的操作控制字组的区域中去。
根据设置I/O操作等级的另一种方法,一操作控制字组可以,举例而言,对每一个用户配置。即,优先级较高的I/O等级被赋予与具有较高紧急水平的任务相关的计算机用户。
根据设置I/O操作等级的又一种方法,在磁盘单元中所贮存的每一程序都可以被赋予一I/O操作等级。即,一具有较高优先的I/O操作等级的操作控制字组是为故障处理程序准备的,当故障发生时,磁盘单元便被该操作控制字组起动。
除了上面所描述的那些以外还有一些用来设置I/O操作等级的不同的方法可以被考虑。
虽然本发明是借助于一特定的作为例证的实施方案来阐明的,它并不受到实施方案的限制而仅仅受到附加的权利要求的限制。可以意识到,本领域的技术人员在不偏离本发明的涉及范围和精神实质的情况下可以改变或修改该实施方案。
Claims (8)
1、一个包含有多个输入/输出装置的输入输出控制系统,其特征是
(a)一主存贮器,它包括:
(ⅰ)一相应于每一个所述的输入/输出装置的第一存贮区域以及
(ⅱ)用来贮存对每一个所述的输入/输出装置确定其起动优先级的各等级所构成的起动队列信息的第二存贮区域;
(b)一个与所述的主存贮器相联的中央处理单元,它将一为起动所述的输入/输出装置所必须的控制信息和指示所述的输入/输出装置起动优先级的等级送到所述的主存贮器中去,并且它还修改所述的第二存贮区以便将表明该输入/输出装置的信息寄存到与该等级相应的起动队列中去,从而对起动某一输入/输出装置的请求作出响应;和
(c)与所述的多个输入/输出装置和所述的主存贮器相联的外部数据控制装置,它从一具有较高优先级的队列中读取指示该输入/输出装置的信息,从该主存贮器中读取与该信息相应的输入/输出装置的控制信息,并且基于所得到的控制信息去起动该输入/输出装置。
2、根据权利要求1的一个输入/输出控制系统,其中所述的第二存贮区贮存了作为所述控制信息的表明该输入/输出装置的多个信息项,这些输出入装置是各被存在与每一等级相应的队列中的。
3、根据权利要求2的一个输入/输出控制系统,其中所述的外部数据控制装置是随着所述的输入/输出装置的起动而动作,以便从该输入/输出装置所属的队列中删除与该输入/输出装置有关的请求。
4、根据权利要求3的一个输入/输出控制系统,其中所述的外部数据控制装置在实现了该输入/输出装置的起动之后从具有较高优先级的队列开始起动它的处理过程。
5、根据权利要求1的一个输入/输出控制系统,其中:
(a)所述主存贮器还包含第三存贮区,用来贮存能对每一个确定来自各个输入/输出装置的中断请求优先级的等级所构成的中断队列的信息。
(b)所述外部数据控制装置因来自处于起动态的输入/输出装置的中断请求的发出而动作,以便访问存放在主存贮器第一存贮区中的等级信息,并修改所述第三存贮区以便将指示该输入/输出装置的信息寄存到相应于该等级的一中断队列中去;和
(c)所述中央处理单元从具有一较高优先级中断队列的队列中读取指示某一输入/输出装置的信息,并对该输入/输出装置实现中断处理。
6、含有多个逻辑控制单元的输入/输出控制系统,该逻辑控制单元包括
(ⅰ)多个通道装置
(ⅱ)与所述多个通道装置联在一起的输入/输出装置,其特征是
(a)一主存贮器,用来贮存该输入/输出装置的控制信息,贮存表明输入/输出装置和通道装置之间的连接状态的信息,和贮存表明输入/输出装置起动排除情况的队列控制信息;
(b)在输入/输出装置起动指令执行时动作的中央处理单元,它能动态地将确定一起动操作请求优先级等级的信息存入到该输入/输出装置的控制信息中去,以便根据等级去构成所述队列控制信息;
(c)外部数据控制装置,用来从具有较高优先级的队列中顺序地读取已编队的输入/输出装置的控制信息和表明该输入/输出装置和该通道装置之间连接状态的信息,及用来从与该输入/输出装置相联的通道装置中选择出一未被使用的通道装置,和用来通过所选出的通道装置来起动该输入/输出装置。
7、根据权利要求6的一个输入/输出控制系统,其中所述外部数据控制装置能在找不到未被使用的通道装置的情况下对起动请求进行再一次列队。
8、在含有存贮器的通道子系统中的输入/输出控制方法,在这一存贮器中贮存有若干个子通道,每一子通道表明一输入输出装置的控制信息和表明输入输出装置的起动和中断请求排除情况的队列控制信息,该方法的特征是,
(a)对输入/输出装置起动指令执行作出响应的一步,它动态地将确定起动和中断操作请求优先程度的等级信息送入到该子通道中去;
(b)用来根据等级构成队列控制信息的一步,以便实现输入/输出装置的起动和中断操作。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5702985 | 1985-03-20 | ||
JP57029/85 | 1985-03-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN86102662A true CN86102662A (zh) | 1986-11-05 |
Family
ID=13044008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN198686102662A Pending CN86102662A (zh) | 1985-03-20 | 1986-03-20 | 输入/输出控制系统 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4858108A (zh) |
EP (1) | EP0199053B1 (zh) |
JP (1) | JPH0750456B2 (zh) |
KR (1) | KR940003324B1 (zh) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
RJ01 | Rejection of invention patent application after publication |