DE02012810T1 - Protokoll zur Kommunikation mit dynamischem Speicher - Google Patents
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Abstract
Verfahren
zum Betreiben einer Halbleiterspeichervorrichtung, die ein externes
Taktsignal empfängt,
wobei die Speichervorrichtung eine Vielzahl von Bänken enthält, wobei
jede Bank der Vielzahl von Bänken ein
Speicherzellenfeld enthält,
wobei das Verfahren umfasst:
Empfangen eines ersten Codes, wobei der erste Code angibt, dass eine Schreiboperation in der Speichervorrichtung durchzuführen ist;
Abtasten der Daten beim Erfassen eines externen Abtastsignals, wobei erste und zweite Datenwerte der Daten aufeinander folgend während eines Taktzyklus des externen Taktsignals abgetastet werden;
Empfangen einer Bankauswahlinformation, wobei die Bankauswahlinformation eine Bank aus der Vielzahl von Banken identifiziert; und
Schreiben der ersten und zweiten Datenwerte in das in der durch die Bankauswahlinformation identifizierten Bank enthaltene Speicherzellenfeld, wobei die ersten und zweiten Datenwerte während der Schreiboperation geschrieben werden.
Empfangen eines ersten Codes, wobei der erste Code angibt, dass eine Schreiboperation in der Speichervorrichtung durchzuführen ist;
Abtasten der Daten beim Erfassen eines externen Abtastsignals, wobei erste und zweite Datenwerte der Daten aufeinander folgend während eines Taktzyklus des externen Taktsignals abgetastet werden;
Empfangen einer Bankauswahlinformation, wobei die Bankauswahlinformation eine Bank aus der Vielzahl von Banken identifiziert; und
Schreiben der ersten und zweiten Datenwerte in das in der durch die Bankauswahlinformation identifizierten Bank enthaltene Speicherzellenfeld, wobei die ersten und zweiten Datenwerte während der Schreiboperation geschrieben werden.
Claims (26)
- Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, die ein externes Taktsignal empfängt, wobei die Speichervorrichtung eine Vielzahl von Bänken enthält, wobei jede Bank der Vielzahl von Bänken ein Speicherzellenfeld enthält, wobei das Verfahren umfasst: Empfangen eines ersten Codes, wobei der erste Code angibt, dass eine Schreiboperation in der Speichervorrichtung durchzuführen ist; Abtasten der Daten beim Erfassen eines externen Abtastsignals, wobei erste und zweite Datenwerte der Daten aufeinander folgend während eines Taktzyklus des externen Taktsignals abgetastet werden; Empfangen einer Bankauswahlinformation, wobei die Bankauswahlinformation eine Bank aus der Vielzahl von Banken identifiziert; und Schreiben der ersten und zweiten Datenwerte in das in der durch die Bankauswahlinformation identifizierten Bank enthaltene Speicherzellenfeld, wobei die ersten und zweiten Datenwerte während der Schreiboperation geschrieben werden.
- Verfahren nach Anspruch 1, des Weiteren enthaltend Empfangen einer Adressinformation, die eine Untergruppe des Speicherzellenfelds identifiziert, in die die ersten und zweiten Datenwerte während der Schreiboperation geschrieben werden.
- Verfahren nach Anspruch 2, des Weiteren umfassend: Empfangen eines zweiten Codes, wobei der zweite Code angibt, dass die Speichervorrichtung eine Erfassungsoperation initiiert, in dem in der durch die Bankauswahlinformation identifizierten Bank enthaltenen Speicherzellenfeld, bevor die ersten und zweiten Datenwerte geschrieben werden; und Aktivieren einer Zeile von Leseverstärkern, so dass eine Zeile des in der durch die Bankauswahlinformation identifizierten Bank enthaltenen Speicherzellenfelds durch die Zeile der Leseverstärker während der Erfassungsoperation erfasst wird.
- Verfahren nach Anspruch 3, wobei der erste Code, der zweite Code und die Adressinformation in einem Anforderungspaket enthalten sind, und die Daten in einem Datenpaket enthalten sind.
- Verfahren nach einem der vorhergehenden Ansprüche, des Weiteren enthaltend Empfangen einer Vorladeinformation, wobei die Vorladeinformation angibt, ob eine Vorladeoperation in der Speichervorrichtung initiiert wird, nachdem die ersten und zweiten Datenwerte geschrieben sind.
- Verfahren nach Anspruch 5, des Weiteren enthaltend Empfangen einer Information, die angibt, welche Bank der Vielzahl von Banken während der Vorladeoperation vorzuladen ist.
- Verfahren nach Anspruch 5 oder 6, des Weiteren enthaltend Versetzen einer Vielzahl von Bitleitungen auf eine vorbestimmte Spannung während der Vorladeoperation.
- Verfahren nach einem der vorhergehenden Ansprüche, des Weiteren enthaltend: Abtasten zusätzlicher Daten bis zum Empfangen einer Anzeige, wann das Abtasten der zusätzlichen Daten zu stoppen ist; Empfangen einer zusätzlichen Adressinformation, die angibt, wohin die zusätzlichen Daten zu schreiben sind, wobei die zusätzliche Adressinformation während des Abtastens der zusätzlichen Daten empfangen wird; und Empfangen der Anzeige, wann das Abtasten der zusätzlichen Daten zu stoppen ist.
- Verfahren nach Anspruch 8, wobei die Anzeige, wann das Abtasten der zusätzlichen Daten zu stoppen ist und das externe Abtastsignal von einer einzelnen externen Signalleitung empfangen werden.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das externe Abtastsignal durch Abtasten des externen Abtastsignals synchron in Bezug auf das externe Taktsignal erfasst wird.
- Synchrone dynamische Speichervorrichtung mit wahlfreiem Zugriff, die ein externes Taktsignal empfängt, wobei die Speichervorrichtung umfasst: einen ersten Eingangsempfänger zum Empfangen eines ersten Codes, der eine Schreiboperation angibt, wobei die Speichervorrichtung Daten im Ansprechen auf den ersten Code abtastet; einen zweiten Eingabeempfänger zum Empfangen eines externen Abtastsignals, das angibt, wann die Speichervorrichtung das Abtasten der Daten zu beginnen hat, wobei beim Abtasten der Daten erste und zweite Datenwerte aufeinander folgend während eines Taktzyklus des externen Taktsignals abgetastet werden; und eine Vielzahl von Banken, wobei jede Bank der Vielzahl von Banken ein Speicherzellenfeld enthält, wobei die ersten und zweiten Datenwerte während der Schreiboperation in dem Speicherzellenfeld einer ausgewählten Bank der Vielzahl von Banken gespeichert werden.
- Speichervorrichtung nach Anspruch 11, wobei die Speichervorrichtung des Weiteren enthält: eine Vielzahl von Bitleitungen zum Zugreifen auf eine Untergruppe des Speicherzellenfelds, in die die ersten und zweiten Datenwerte gespeichert werden; und einen dritten Eingabeempfänger zum Empfangen eines zweiten Codes, der spezifiziert, ob eine Vorladeoperation durchgeführt wird, nachdem die ersten und zweiten Datenwerte gespeichert sind, wobei eine vorbestimmte Spannung an die Vielzahl von Bitleitungen während der Vorladeoperation angelegt ist.
- Speichervorrichtung nach Anspruch 11 oder 12, des Weiteren enthaltend einen vierten Eingabeempfänger zum Empfangen eines dritten Codes, der angibt, ob eine Erfassungsoperation in dem Speicherzellenfeld der ausgewählten Bank zu initiieren ist, bevor die ersten und zweiten Datenwerte gespeichert sind.
- Speichervorrichtung nach Anspruch 11, 12 oder 13, des Weiteren enthaltend eine Vielzahl von Anschlussstiften mit: einem ersten Anschlussstift, der mit dem ersten Eingangsempfänger gekoppelt ist, zum Empfangen des ersten Codes von einer ersten externen Signalleitung; und einem zweiten Anschlussstift, der mit dem zweiten Eingangsempfänger gekoppelt ist, zum Empfangen des externen Abtastsignals von einer zweiten externen Signalleitung.
- Speichervorrichtung nach Anspruch 14, wobei eine Untergruppe der Vielzahl von Anschlussstiften verwendet wird zum Empfangen einer Adressinformation, wobei die Adressinformation in einem gemultiplexten Format über eine Vielzahl von Taktzyklen des externen Taktsignals empfangen wird, und wobei die Adressinformation identifiziert, wo die ersten und zweiten Datenwerte in dem Speicherzellenfeld der ausgewählten Bank zu speichern sind.
- Speichervorrichtung nach Anspruch 14, wobei eine Untergruppe der Vielzahl von Anschlussstiften verwendet wird zum aufeinander folgenden Abtasten der ersten und zweiten Datenwerte von einem externen Bus.
- Speichervorrichtung nach Anspruch 15 oder 16, wobei der erste Anschlussstift in der Untergruppe der Vielzahl von Anschlussstiften enthalten ist, und wobei der zweite Anschlussstift aus der Untergruppe der Vielzahl von Anschlussstiften ausgeschlossen ist.
- Speichervorrichtung nach einem der Ansprüche 11 bis 17, wobei die Daten synchron in Bezug auf das externe Taktsignal abgetastet sind.
- Speichervorrichtung nach einem der Ansprüche 11 bis 18, wobei eine durch einen vorbestimmten Zustand des externen Abtastsignals relativ zu einer vorbestimmten Phase des externen Taktsignals angezeigte Zeitmarkierung angibt, wann die Speichervorrichtung mit dem Abtasten der Daten beginnen soll.
- Verfahren zum Steuern einer synchronen Halbleiterspeichervorrichtung durch eine Steuervorrichtung, wobei die Speichervorrichtung eine Vielzahl von Bänken enthält, wobei jede Bank der Vielzahl von Bänken ein Speicherzellenfeld enthält, wobei das Verfahren umfasst: Bereitstellen eines ersten Codes für die Speichervorrichtung, wobei der erste Code anzeigt, dass eine Schreiboperation in der Speichervorrichtung durchzuführen ist; Bereitstellen eines Abtastsignals für die Speichervorrichtung, wobei das Abtastsignal anzeigt, wann die Speichervorrichtung mit dem Abtasten von Daten beginnen soll, wobei die Speichervorrichtung beim Abtasten der Daten erste und zweite Datenwerte aufeinander folgend abtastet, während eines Taktzyklus des externen Taktsignals; und Bereitstellen einer Bankauswahlinformation für die Speichervorrichtung, wobei die Bankauswahlinformation eine Bank der Vielzahl von Bänken identifiziert, wobei die Speichervorrichtung während der Schreiboperation die ersten und zweiten Datenwerte in das in der durch die Bankauswahlinformation identifizierten Bank enthaltene Speicherzellenfeld schreibt.
- Verfahren nach Anspruch 20, des Weiteren enthaltend Bereitstellen einer Adressinformation für die Speichervorrichtung, wobei die Adressinformation eine Untergruppe des Speicherzellenfelds identifiziert, in die die ersten und zweiten Datenwerte geschrieben werden.
- Verfahren nach Anspruch 20 oder 21, des Weiteren enthaltend Bereitstellen eines zweiten Codes für die Speichervorrichtung, wobei der zweite Code anzeigt, dass die Speichervorrichtung eine Erfassungsoperation initiiert, bevor die ersten und zweiten Datenwerte geschrieben sind, wobei die Erfassungsoperation in dem in der durch die Bankauswahlinformation identifizierten Bank enthaltenen Speicherzellenfeld initiiert wird.
- Verfahren nach Anspruch 20, 21 oder 22, des Weiteren enthaltend Bereitstellen einer Vorladeinformation für die Speichervorrichtung, wobei die Vorladeinformation spezifiziert, ob eine Vorladeoperation in der Speichervorrichtung nach dem Schreiben der ersten und zweiten Datenwerte initiiert wird.
- Verfahren nach Anspruch 20, 21 oder 22, des Weiteren enthaltend Bereitstellen einer Bankinformation für die Speichervorrichtung, wobei die Bankinformation anzeigt, welche Bank der Vielzahl von Banken während einer Vorladeoperation vorzuladen ist, wobei die Speichervorrichtung eine Vielzahl von in der durch die Bankinformation gezeigten Bank enthaltenen Bit leitungen während der Vorladeoperation auf eine vorbestimmte Spannung setzt.
- Verfahren nach einem der Ansprüche 20 bis 24, des Weiteren enthaltend: Bereitstellen zusätzlicher Daten für die Speichervorrichtung, wobei die Speichervorrichtung die zusätzlichen Daten abtastet, bis eine Anzeige empfangen wird, wann das Abtasten der zusätzlichen Daten zu stoppen ist; Bereitstellen einer Adressinformation für die Speichervorrichtung, wobei die zusätzliche Adressinformation anzeigt, wohin die zusätzlichen Daten zu schreiben sind; und Bereitstellen der Anzeige für die Speichervorrichtung, wann das Abtasten der zusätzlichen Daten zu stoppen ist.
- Verfahren nach einem der Ansprüche 20 bis 25, des Weiteren enthaltend aufeinander folgendes Bereitstellen der ersten und zweiten Datenwerte für die Speichervorrichtung.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US545292 | 1995-10-19 | ||
US08/545,292 US5748914A (en) | 1995-10-19 | 1995-10-19 | Protocol for communication with dynamic memory |
Publications (1)
Publication Number | Publication Date |
---|---|
DE02012810T1 true DE02012810T1 (de) | 2006-01-26 |
Family
ID=24175641
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE02012810T Pending DE02012810T1 (de) | 1995-10-19 | 1996-10-18 | Protokoll zur Kommunikation mit dynamischem Speicher |
DE69625082T Expired - Lifetime DE69625082T2 (de) | 1995-10-19 | 1996-10-18 | Kommunikationsprotokoll für dynamischen speicher |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69625082T Expired - Lifetime DE69625082T2 (de) | 1995-10-19 | 1996-10-18 | Kommunikationsprotokoll für dynamischen speicher |
Country Status (8)
Country | Link |
---|---|
US (4) | US5748914A (de) |
EP (5) | EP1244110A3 (de) |
JP (1) | JPH11513830A (de) |
KR (1) | KR19990066947A (de) |
AT (1) | ATE228675T1 (de) |
AU (1) | AU7461296A (de) |
DE (2) | DE02012810T1 (de) |
WO (1) | WO1997014289A2 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-10-18 JP JP9516077A patent/JPH11513830A/ja active Pending
- 1996-10-18 KR KR1019980702870A patent/KR19990066947A/ko not_active Application Discontinuation
- 1996-10-18 DE DE02012810T patent/DE02012810T1/de active Pending
- 1996-10-18 DE DE69625082T patent/DE69625082T2/de not_active Expired - Lifetime
- 1996-10-18 EP EP10180872.3A patent/EP2290551B1/de not_active Expired - Lifetime
- 1996-10-18 EP EP10180514.1A patent/EP2290550B1/de not_active Expired - Lifetime
- 1996-10-18 EP EP96936776A patent/EP0870241B2/de not_active Expired - Lifetime
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- 1997-11-26 US US08/979,253 patent/US5966731A/en not_active Expired - Lifetime
- 1997-11-26 US US08/980,091 patent/US5913046A/en not_active Expired - Fee Related
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EP2290549A2 (de) | 2011-03-02 |
EP2290550A3 (de) | 2011-12-21 |
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