DE10040092A1 - Schaltungsanordnung zur Erkennung eines Fehlerzustands - Google Patents
Schaltungsanordnung zur Erkennung eines FehlerzustandsInfo
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Abstract
Es ist eine Schaltungsanordnung (IC1, IC2, IC3, IC4) zur Erkennung eines Fehlerzustands angegeben, bei der zur Erkennung des Fehlerzustands, beispielsweise des Bruchs einer Versorgungsleitung (VL2), unter Aufrechterhaltung der Betriebssicherheit ein erster Transistor von einem selbstleitenden Typ (S1, JF2, P1) vorgesehen ist, welcher in einem Normalbetriebszustand an seinem Steuereingang (E1) eine seinen Kanal abschnürende Spannung aufweist und in einem Fehlerzustand der Kanal des Transistors (S1, JF2, P1) niederohmig wird. Hierdurch kann vorzugsweise der Ausgang einer linearen Verstärkerstufe (PA) bei Bruch einer Versorgungsleitung (VL2) an das intakte Potential (VDD) gelegt werden.
Description
Die vorliegende Erfindung betrifft eine Schaltungsanordnung
zur Erkennung eines Fehlerzustands.
Aus Gründen der Betriebssicherheit ist es beispielsweise in
Kraftfahrzeugen häufig erforderlich, integrierte Schaltkrei
se, an denen über lange Leitungen elektrische Lasten an
schließbar sind, mit einer Fehlerzustandserkennung zu verse
hen. Ein derartiger Fehlerzustand kann beispielsweise bei ei
ner Unterbrechung einer Versorgungsleitung gegeben sein.
Es kann beispielsweise wünschenswert sein, den ausgangsseiti
gen Anschluß einer linearen Ausgangsstufe bei Bruch oder Un
terbrechung einer von zumindest zwei Versorgungsleitungen mit
der jeweils anderen, intakten Versorgungsleitung niederohmig
zu verbinden. In einem Normalbetriebszustand muß jedoch zwi
schen Ausgangsanschluß der Schaltungsanordnung und den Ver
sorgungspotentialanschlüssen eine hochohmige Verbindung be
stehen, um hohe Verlustleistungen der Schaltung zu vermeiden.
Zudem muß bei Auftreten eines Fehlerzustands der Übergang von
einer hochohmigen zu einer niederohmigen Verbindung sehr
schnell erfolgen. Schließlich dürfen wegen zusätzlicher
Schaltungsmaßnahmen keine unerwünschten Rückwirkungen auf die
Nutzsignale oder die Versorgungsspannung auftreten.
Das beschriebene Problem könnte mit einer Hochvolt-CMOS-
Technologie gelöst werden. Dies würde jedoch einen zusätzli
chen Aufwand bedeuten.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsan
ordnung zur Erkennung eines Fehlerzustands anzugeben, welche
eine geringe Verlustleistung aufweist, eine geringe Ansprech
zeit hat und für große Versorgungsspannungen geeignet ist.
Erfindungsgemäß wird die Aufgabe mit einer Schaltungsanord
nung zur Erkennung eines Fehlerzustands gelöst, mit
- - drei Anschlüssen, umfassend einen ersten Schaltungsknoten, an den eine elektrische Last anschließbar ist, einen An schluß für ein Versorgungspotential und einen Anschluß für ein Bezugspotential, welche an eine Spannungsquelle an schließbar sind,
- - einer signalverarbeitenden Schaltung, deren Ausgang an den ersten Schaltungsknoten angeschlossen ist,
- - einem ersten Transistor, der von einem selbstleitenden Typ ist,
- - der einen ersten Lastanschluß hat, welcher mit dem ersten Schaltungsknoten verbunden ist,
- - der einen zweiten Lastanschluß hat, welcher mit dem An schluß für Versorgungspotential oder Bezugspotential ver bunden ist,
- - wobei in einem Normalbetriebszustand am Steuereingang des ersten Transistors eine dessen Kanal abschnürende Spannung anliegt und in einem Fehlerzustand der erste und der zwei te Lastanschluß des Transistors niederohmig über dessen Kanal verbunden sind.
Selbstleitende Transistoren sind auch als Transistoren von
einem Verarmungstyp (Depletion Type) bekannt. Zum Abschnüren
des Kanals in einem Normalbetriebezustand kann eine Gatespan
nung des ersten Transistors entweder über ein positives Ver
sorgungspotential oder unter ein negatives Versorgungspoten
tial gepumpt werden, wodurch eine Entkopplung der Schaltungs
knoten gewährleistet ist. In einem Fehlerfall wird diese Ver
bindung niederohmig, so daß der Transistor aufgrund seiner
Beschaltung als nichtlinearer Widerstand wirkt.
In der Schaltungsanordnung können zur Bereitstellung von den
Kanal abschnürenden Spannungen Ladungspumpen vorgesehen sein,
welche eine entsprechende Steuerspannung, welche außerhalb
der Versorgungsspannung der Schaltungsanordnung liegt, be
reitstellen. In einem Fehlerfall, beispielsweise bei Unterbrechung
der Versorgungsspannung, an die die Ladungspumpen zu
ihrer Versorgung angeschlossen sind, bricht die Steuerspan
nung ein, wodurch der Kanal nicht mehr abgeschnürt ist, der
Transistor leitend wird und den ersten Schaltungsknoten nie
derohmig mit dem Bezugs- oder Versorgungspotentialanschluß
verbindet.
In einer vorteilhaften Ausführungsform der vorliegenden Er
findung ist der Fehlerzustand dann gegeben, wenn eine an die
Schaltungsanordnung angeschlossene Versorgungsleitung, welche
die Spannungsquelle mit Versorgungs- oder Bezugspotentialan
schluß verbindet, unterbrochen ist oder eine unter einer mi
nimalen Spannungsgrenze liegende Spannung aufweist. Die an
die Schaltungsanordnung angeschlossene Versorgungsleitung
kann dabei lang sein und zwischen der Schaltungsanordnung und
einer unmittelbar mit der Spannungsquelle verbundenen elek
trischen Last angeordnet sein.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist die signalverarbeitende Schaltung eine
lineare Ausgangsstufe. Bei linearen Ausgangsstufen kann es
aus Gründen der Betriebssicherheit vorteilhaft sein, bei
Bruch einer Versorgungsleitung das Ausgangspin der Ausgangs
stufe niederohmig mit der übrig bleibenden, intakten Versor
gungsleitung zu verbinden.
In diesem Fall kann ein Fehlerzustand beispielsweise dadurch
leicht detektiert werden, daß eine lineare Ausgangsstufe ei
nen Aussteuerbereich hat, welcher in einem Spannungsintervall
liegt, welches kleiner als die Versorgungsspannung ist, so
daß durch Festlegen des Ausgangspotentials auf ein Versor
gungspotential, welches nicht vom Aussteuerbereich umfaßt
wird, in einfacher Weise eine Fehlerzustandserkennung möglich
ist. Beispielsweise kann die lineare Ausgangsstufe einen Aus
steuerbereich haben, welcher von 1 Volt bis 4 Volt reicht.
Wenn nun das Ausgangspotential beispielsweise kleiner 0,5
Volt oder größer 4,5 Volt beträgt und demnach nahe am Bezugspotential
oder nahe am Versorgungspotential liegt, so ist da
durch ein Fehlerzustand in einfacher Weise detektierbar.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist der zweite Lastanschluß des ersten Tran
sistors an einen Versorgungspotentialanschluß angeschlossen
und eine elektrische Last in einem ersten Lastfall einerseits
an den ersten Schaltungsknoten und andererseits an ein Be
zugspotential angeschlossen. Ein Fehlerzustand ist in diesem
Fall dann gegeben, wenn die das Bezugspotential führende Ver
sorgungsleitung unterbrochen ist und der erste Transistor in
diesem Fall eine niederohmige Verbindung zwischen Versor
gungspotential und erstem Schaltungsknoten herstellt. Dabei
kann eine Spannungsquelle zwischen Versorgungs- und Bezugspo
tential vorgesehen sein, welche lastseitig an der elektri
schen Last angeschlossen sein kann. In einem zweiten Lastfall
kann die elektrische Last zwischen erstem Schaltungsknoten
und Versorgungspotential angeordnet sein, so daß bei Unter
brechung der das Versorgungspotential führenden Versorgungs
leitung eine niederohmige Verbindung zwischen erstem Schal
tungsknoten und Bezugspotential herzustellen ist.
Die elektrische Last kann eine rein ohmsche Last sein.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist ein zweiter Transistor vorgesehen, der
einen ersten Lastanschluß hat, welcher an das Bezugspotential
angeschlossen ist und der einen zweiten Lastanschluß hat,
welcher mit dem ersten Schaltungsknoten verbunden ist, wobei
in einem Normalbetrieb am Steuereingang des zweiten Transis
tors eine dessen Kanal abschnürende Spannung anliegt.
Das Vorsehen eines zweiten Transistors in der Schaltungsan
ordnung hat den Vorteil, daß je ein Transistor zwischen er
stem Schaltungsknoten und je einem Bezugs- bzw. Versorgungs
potential vorgesehen ist, so daß ein Fehlerzustand unabhängig
davon erkennbar ist, ob die elektrische Last zwischen erstem
Schaltungsknoten und Versorgungspotential oder zwischen er
stem Schaltungsknoten und Bezugspotential angeordnet ist.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung sind der erste und der zweite Transistor P-
Kanal-JFETs. P-Kanal-Sperrschicht-Feldeffekt-Transistoren
(Junction-FET) haben den Vorteil, daß diese verpolungsfest
sind, das heißt, daß das Versorgungspotential gegenüber dem
Bezugspotential negativ werden darf, ohne daß dabei ein unzu
lässig großer Strom fließt.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung sind der erste und der zweite Transistor N-
Kanal-JFETs.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist ein dritter Transistor vorgesehen, der
lastseitig einerseits an das Versorgungspotential und ande
rerseits an den ersten Transistor angeschlossen ist, und ein
vierter Transistor vorgesehen, der lastseitig einerseits an
den zweiten Transistor und andererseits an das Bezugspotenti
al angeschlossen ist. Das Vorsehen mehrerer, seriell geschal
teter Transistoren zwischen je einem ersten und einem zweiten
Schaltungsknoten hat den Vorteil, daß die Schaltungsanordnung
selbst für hohe angelegte Spannungen geeignet ist. Dabei ge
nügt es, wenn von mehreren, zwischen erstem und zweitem
Schaltungsknoten seriell lastseitig miteinander verbundenen
Transistoren zumindest einer mit einer Gatespannung betrieben
wird, welche außerhalb der Versorgungsspannung liegt, das
heißt betragsmäßig größer ist.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist eine Teilschaltung zur Begrenzung der
Verlustleistung vorgesehen, welche an die Steuereingänge des
ersten, zweiten, dritten und vierten Transistors angeschlos
sen ist. Die Teilschaltung zur Begrenzung der Verlustleistung
ermöglicht einen Betrieb der Transistoren als nichtlineare
Widerstände unabhängig von der Polarität der angelegten Span
nung.
Bei einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung, welche eine mögliche Ausführung der Teil
schaltung realisiert, ist
- - ein erster Widerstand zwischen Versorgungspotential und einem Lastanschluß des dritten Transistors angeschlossen,
- - ein zweiter Widerstand zwischen erstem Schaltungsknoten und erstem Lastanschluß des ersten Transistors und
- - ein dritter Widerstand zwischen erstem Schaltungsknoten und zweitem Lastanschluß des zweiten Transistors ange schlossen,
- - ein vierter Widerstand parallel zu einer ersten Diode zwi schen Versorgungspotential und einem Steuereingang des dritten Transistors angeschlossen, an dem eine zweite Diode seriell zu einem fünften Widerstand gegen den ersten Schaltungsknoten geschaltet ist,
- - ein sechster Widerstand einerseits an den ersten Schal tungsknoten und andererseits an den Steuereingang des vierten Transistors angeschlossen,
- - eine dritte Diode und eine vierte Diode einerseits an den ersten Schaltungsknoten und andererseits an je einen Steu ereingang des ersten bzw. zweiten Transistors angeschlos sen und
- - eine fünfte Diode einerseits mit dem Versorgungspotential und andererseits mit einem siebten Widerstand verbunden, welcher an den Steuereingang des ersten Transistors ange schlossen ist.
Die beschriebene Beschaltung der Transistoren weist zum einen
dadurch eine geringe Verlustleistung auf, daß die Transisto
ren bei höheren Spannungen höherohmig werden, was selbst dann
noch gilt, wenn die Transistoren bereits im Durchbruch be
trieben werden. Zudem wird die Leistungsaufnahme der Schal
tung selbst dann begrenzt, wenn die am ersten Schaltungskno
ten abgreifbare Spannung höher als das Versorgungspotential
ist, indem mittels der vierten Diode der Steuereingang des
ersten Transistors auf das Potential des ersten Schaltungs
knotens hochgezogen wird, während ein mit viertem und fünftem
Widerstand gebildeter Spannungsteiler am Steuereingang des
dritten Transistors ein Potential einstellt, welches erst bei
sehr hohen Spannungen zwischen erstem Schaltungsknoten und
Bezugspotential zu einem Durchbrechen des dritten Transistors
führt.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung sind Gate-Entladewiderstände vorgesehen, von
denen ein erster einerseits an den Steueranschluß des ersten
und andererseits an den Steueranschluß des zweiten Transi
stors angeschlossen ist und ein zweiter Gate-Entladewider
stand einerseits an den Steuereingang des ersten Transistors
und andererseits an das Versorgungspotential angeschlossen
ist. Hierdurch ergibt sich zum einen eine geringe Belastung
einer im Normalbetrieb das Potential für die Steuereingänge
von erstem und zweitem Transistor bereitstellenden Ladungs
pumpe sowie durch die Entkopplung von erstem und zweitem
Steuereingang selbst bei Durchbrechen von erstem oder zweitem
Transistor eine geringe elektrische Belastung der Ladungspum
pe.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung sind Glättungskondensatoren vorgesehen, von
denen ein erster zwischen zweitem Lastanschluß des ersten
Transistors und Steuereingang des ersten Transistors und ein
zweiter zwischen Steuereingang des zweiten Transistors und
zweitem Lastanschluß des ersten Transistors angeschlossen
ist. Diese Anordnung der Glättungskondensatoren vermeidet ei
ne hohe Belastung der Glättungskondensatoren durch hohe, an
den Steuereingängen anliegende Spannungen, sowie einen Schutz
vor elektromagnetisch oder elektrostatisch eingekoppelten Im
pulsen, und verhindert ein Übergreifen der Kondensator-
Entladeströme auf den ersten Schaltungsknoten.
In einer weiteren, vorteilhaften Ausführungsform der vorlie
genden Erfindung ist ein zweiter Transistor lastseitig zwi
schen Versorgungs- und Bezugspotential angeschlossen. Dadurch
wird insbesondere bei versorgungspotentialseitig angeschlos
senem Lastwiderstand und bei Vorsehen einer linearen Aus
gangsstufe ein monotones Einschaltverhalten des Potentials am
ersten Schaltungsknoten, dem Ausgang der Ausgangsstufe, er
reicht, da kein Transistor zwischen erstem Schaltungsknoten
und Versorgungspotential erforderlich ist. Außerdem weist die
Ausführungsform verbesserte Überspannungseigenschaften sowie
verminderte Störrippel auf.
Weitere Einzelheiten der Erfindung sind in den Unteransprü
chen angegeben.
Die Erfindung wird nachfolgend an mehreren Ausführungsbei
spielen anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Ausführungsbeispiel der vorliegenden Erfindung
anhand eines Blockschaltbilds,
Fig. 2 die Schaltung von Fig. 1, angewandt auf einen
zweiten Lastfall,
Fig. 3 eine unabhängig vom Lastfall gemäß Fig. 1 und 2
realisierte Schaltungsanordnung,
Fig. 4 eine Weiterbildung der Schaltungsanordnung IC3 aus
Fig. 3,
Fig. 5 ein weiteres Ausführungsbeispiel der vorliegenden
Erfindung anhand eines Blockschaltbilds und
Fig. 6 die Schaltung gemäß Fig. 5, angewandt auf den
zweiten Lastfall.
Fig. 1 zeigt eine erste Ausführungsform der Schaltungsanord
nung IC1 mit einer linearen Ausgangsstufe PA, welche einen
Ausgang OUT hat, an den ein erster, zur Vereinfachung als
Schalter dargestellter Transistor S1 lastseitig angeschlossen
ist. Der erste Transistor S1 weist einen Steuereingang E1 auf
und ist lastseitig andererseits an ein Versorgungspotential
VDD angeschlossen. Die Schaltungsanordnung IC1 ist zudem an
ein Bezugspotential GND angeschlossen. Weiterhin ist eine
elektrische Last RL vorgesehen, welche in einem ersten
Lastfall LF1 als sogenannter Pull-Down-Lastwiderstand an den
Ausgang OUT sowie an das Bezugspotential GND über Leitungen,
welche lang sein können, angeschlossen ist. An die elektri
sche Last RL ist bezugspotentialseitig eine Spannungsquelle Q
angeschlossen, welche mit ihrem Plus-Pol an das Versorgungs
potential VDD angeschlossen ist. Zum Führen des Versorgungs-
und Bezugspotentials VDD, GND sind Versorgungsleitungen VL1,
VL2 vorgesehen. Wenn in einem Fehlerfall die Versorgungslei
tung VL2 eine Bruchstelle BS aufweist, das heißt einen Masse
bruch, so schaltet der erste Transistor 51 den Ausgang OUT
der Ausgangsstufe PA auf das Versorgungspotential VDD. Hier
durch ist zum einen die Schaltung geschützt und zum anderen
kann der durch Bruch BS der Masseleitung VL2 gegebene Fehler
fall erkannt werden.
Fig. 2 zeigt einen zweiten Lastfall LF2, bei dem der Lastwi
derstand RL als sog. Pull-Up-Last realisiert ist, welche ei
nerseits an dem Ausgang OUT der linearen Verstärkerstufe PA
und andererseits mittels einer Versorgungsleitung VL1 an ein
Versorgungspotential VDD angeschlossen ist. Zwischen Versor
gungs- und Bezugspotential VDD, GND ist, wie in Fig. 1, eine
Spannungsquelle Q vorgesehen, welche an die elektrische Last
RL angeschlossen ist. In diesem Fall könnte vom Auftreten ei
ner Bruchstelle BS in der das Versorgungspotential VDD füh
renden Versorgungsleitung VL1 eine Gefahr für die Betriebssi
cherheit ausgehen, so daß in diesem Fall ein zweiter Transi
stor 52 vorgesehen ist, der lastseitig einerseits mit dem
Ausgang OUT und andererseits mit dem Bezugspotential GND verbunden
ist und einen zweiten Steuereingang E2 aufweist. Bei
Auftreten eines Fehlers, beispielsweise durch Auftreten einer
Bruchstelle BS, stellt der zweite Transistor S2 eine niede
rohmige Verbindung zwischen Ausgang des Verstärkers PA und
Bezugspotential GND her.
Fig. 3 zeigt eine Schaltungsanordnung IC3, welche eine Kom
bination der Schaltungsanordnungen IC1, IC2 der Fig. 1
und 2 darstellt. Dabei ist am Ausgang der linearen Ausgangs
stufe PA zum einen ein erster Transistor S1 angeschlossen,
der andererseits an ein Versorgungspotential VDD angeschlos
sen ist, und zum anderen ein zweiter Transistor S2 ange
schlossen, der andererseits mit einem Bezugspotential GND
verbunden ist. Erster und zweiter Transistor S1, S2 weisen
jeweils einen Steuereingang E1, E2 auf. Unabhängig davon, ob
an die Schaltungsanordnung IC3 eine elektrische Last RL gemäß
eines in Fig. 1 dargestellten, ersten Lastfalles LF1 oder
gemäß eines in Fig. 2 dargestellten, zweiten Lastfalles LF2
angeschlossen ist, ermöglicht es die Schaltungsanordnung IC3
gemäß Fig. 3, bei Auftreten einer Bruchstelle in der ersten
Versorgungsleitung VL1 oder der zweiten Versorgungsleitung
VL2 den Ausgang OUT der linearen Verstärkerstufe PA mit dem
Bezugspotential GND und/oder mit dem Versorgungspotential VDD
niederohmig zu verbinden und so zum einen eine einfache Er
kennung eines Fehlerzustands zu ermöglichen und zum anderen
Folgeschäden durch den Bruch der Versorgungsleitungen VL1,
VL2 zu vermeiden.
Fig. 4 zeigt eine Weiterbildung der Schaltungsanordnung IC3
von Fig. 3. Die Schaltung gemäß Fig. 4 weist zwei Steuer
eingänge E1, E2 zur Steuerung des ersten Transistors JF2 bzw.
des zweiten Transistors JF3 auf. Zudem ist ein Ausgang OUT
vorgesehen, an dem beispielsweise der Ausgang einer linearen
Ausgangsstufe anschließbar ist, sowie Anschlüsse für Versor
gungs- und Bezugspotential VDD, GND.
Lastseitig in Serie zu erstem und zweitem Transistor JF2, JF3
ist jeweils ein dritter bzw. vierter Transistor JF1, JF4 an
geordnet. Der erste bis vierte Transistor ist als P-Kanal-
JFET realisiert. Zwischen dem Ausgang OUT, der den ersten
Schaltungsknoten der Schaltung darstellt, und Versorgungs-
und Bezugspotential VDD, GND sind je zwei Transistoren last
seitig in Serie geschaltet, von denen je einer durch einen
Steuereingang E1, E2 steuerbar ist. Dabei ist der Source-
Anschluß des dritten Transistors JF1 über einen ersten Wider
stand R1 an das Versorgungspotential VDD angeschlossen. Der
Drain-Anschluß des dritten Transistors JF1 ist mit dem Sour
ce-Anschluß des ersten Transistors JF2 verbunden. Der Drain-
Anschluß des ersten Transistors JF2 ist über einen zweiten
Widerstand R2 an den Ausgang OUT angeschlossen. Der Source
Anschluß des zweiten Transistors JF3 ist über einen dritten
Widerstand R3 ebenfalls an den Ausgang OUT angeschlossen. Der
Drain-Anschluß des zweiten Transistors JF3 ist an den Source-
Anschluß des vierten Transistors JF4 angeschlossen, dessen
Drain-Anschluß mit dem Bezugspotential GND verbunden ist. An
die Steuereingänge E1, E2 des ersten bzw. zweiten Transis
tors JF2, JF3 ist in einem Normalbetrieb ein Potential ange
legt, welches jeweils den Kanal der selbstleitenden Transis
toren JF2, JF3 abschnürt. An die Steuereingänge der vier
Transistoren JF1 bis JF4 ist eine Teilschaltung TS aus mehre
ren Dioden D1 bis D5 sowie mehreren Widerständen R1 bis R7
angeschlossen, welche die Begrenzung der Verlustleistung bei
hohen Betriebsspannungen realisiert.
Im Einzelnen ist dabei mit einer ersten Diode D1 und einem
vierten Widerstand R4, welche zueinander parallel geschaltet
sind und einerseits jeweils an den Versorgungspotential-
Anschluß VDD und andererseits an das Gate des dritten Transi
stors JF1 angeschlossen sind, eine Schaltung realisiert, wel
che, wenn das Bezugspotential VDD groß gegenüber dem am Aus
gang OUT anliegenden Potential ist, das Gate des dritten
Transistors JF1 auf Versorgungspotential VDD hält, während
der über den ersten Widerstand R1 fließende Strom das Potential
am Source-Anschluß unter das am Gate-Anschluß des drit
ten Transistors JF1 drückt, wodurch der Kanal des dritten
Transistors JF1 mit zunehmendem Drain-Strom hochohmiger wird.
Eine fünfte Diode D5, welche einerseits an das Versorgungspo
tential VDD und andererseits an einen siebten Widerstand R7,
der mit dem Gate des ersten Transistors JF2 verbunden ist,
angeschlossen ist, bewirkt gemeinsam mit diesem, daß, wenn
das Versorgungspotential VDD groß gegenüber dem Potential am
Ausgang OUT ist, das Gate des ersten Transistors JF2 auf Ver
sorgungspotential VDD gehalten wird, während der über R1 und
den Kanal des ersten Transistors JF2 fließende Strom bewirkt,
daß der Source-Anschluß des ersten Transistors JF2 unter das
Potential des Gate-Anschluß desselben gedrückt wird, so daß
auch der Kanal des ersten Transistors JF2, ebenso wie der des
dritten Transistors JF1, mit zunehmendem Drain-Strom
hochohmiger wird. Der siebte Widerstand R7 begrenzt dabei,
falls das Gate des ersten Transistors JF2 bei zu hohen Ver
sorgungspotentialen VDD durchbricht, den Strom auf genügend
kleine Werte, so daß eine zu starke Degradation des Gates des
ersten Transistors JF2 vermieden werden kann.
Eine dritte Diode D3 ist einerseits am Ausgang OUT und ande
rerseits am Gate des zweiten Transistors JF3 angeschlossen.
Diese bewirkt, daß bei einem großen Spannungsunterschied zwi
schen Ausgang OUT und Bezugspotential GND der Gate-Anschluß
des zweiten Transistors JF3 auf dem Potential am Ausgang OUT
gehalten wird, während über dem dritten Widerstand R3 ein
Stromfluß resultiert, welcher bewirkt, daß der Source-
Anschluß potentialmäßig unter das Gate-Potential des zweiten
Transistors JF3 gedrückt wird, so daß wiederum der Kanal des
zweiten Transistors JF3 mit zunehmendem Drain-Strom hochohmi
ger wird.
Mit einem sechsten Widerstand R6, der einerseits an den Aus
gang OUT und andererseits an das Gate des vierten Transi
stors JF4 angeschlossen ist, wird bei einer Spannungsüberhöhung
am Ausgang OUT gegenüber Bezugspotential GND das Gate
des vierten Transistors JF4 auf dem am Ausgang OUT anliegen
den Potential gehalten, während der Stromfluß durch dritten
Widerstand R3 und zweiten Transistor JF3 bewirkt, daß der
Source-Anschluß des vierten Transistors JF4 potentialmäßig
unter die am Gate desselben anliegende Spannung gedrückt
wird, so daß auch der Kanal des vierten Transistors JF4 mit
zunehmendem Drain-Strom hochohmiger wird. Der Vorteil der
Verwendung eines sechsten Widerstands R6 anstelle einer Diode
hat den Vorteil, daß der Widerstand R6 bei einem Durchbruch
der Gate-Drain-Strecke des vierten Transistors JF4 den Gate-
Strom desselben beschränkt, um Degenerierung bzw. Degradation
am vierten Transistor JF4 zu vermeiden.
Eine vierte Diode D4, welche einerseits an den Ausgang OUT
und andererseits an den Gate-Anschluß des ersten Transi
stors JF2 angeschlossen ist, bewirkt bei Vorliegen einer
Spannungsüberhöhung am Ausgang OUT gegenüber Versorgungspo
tential VDD, daß das Gate des ersten Transistors JF2 auf Aus
gangspotential am Ausgang OUT gehalten wird, während sich
über dem zweiten Widerstand R2 ein Stromfluß einstellt, wel
cher die Drain potentialmäßig unter das Gate des ersten Tran
sistors JF2 drückt, so daß dessen Kanal mit zunehmendem
Drain-Strom hochohmiger wird. Dabei werden elektrisch be
trachtet die Funktionen von Drain und Source des ersten Tran
sistors JF2 vertauscht.
Weiterhin ist an den Ausgang OUT ein fünfter Widerstand R5
angeschlossen, zu dem eine zweite Diode D2 in Serie geschal
tet ist, welche am Gate-Anschluß des dritten Transistors JF1
angeschlossen ist. Diese Beschaltung der zweiten Diode D2 mit
dem fünften Widerstand R5 bewirkt, daß bei Anliegen einer
großen Potentialdifferenz des Ausgangs OUT gegenüber Versor
gungspotential VDD das Gate-Potential auf Potential am Aus
gang OUT gehalten wird, während durch zweiten Widerstand R2
und Kanal des ersten Transistors JF2 ein Strom fließt, wel
cher den Drain-Anschluß des dritten Transistors JF1 potentialmäßig
unter den Gate-Anschluß des dritten Transistors JF1
drückt, so daß schließlich auch der Kanal des dritten Transi
stors JF1 mit zunehmendem Drain-Strom hochohmiger wird. Auch
Drain und Source des dritten Transistors JF1 tauschen elek
trisch betrachtet ihre Funktion. Der fünfte Widerstand R5 be
grenzt für den Fall, daß die Gate-Source-Strecke des dritten
Transistors JF1 durchbricht, den Gate-Strom.
Die beschriebene Teilschaltung TS zur Begrenzung der Verlust
leistung, welche die erste bis fünfte Diode D1 bis D5 sowie
ersten bis siebten Widerstand R1 bis R7 umfaßt, dient neben
der beschriebenen Begrenzung der Verlustleistung bei hohen
Betriebsspannungen auch zur Begrenzung der Verlustleistung
bei negativer Betriebsspannung, das heißt im Verpolungsfall
des Versorgungspotentials VDD. Wenn der Ausgang OUT zugleich
Ausgang einer linearen Ausgangsstufe ist, so stellt sich am
Ausgang OUT ein Potential ein, welches in einem Verpolungs
fall wegen der linearen Ausgangsstufe oder einer üblicherwei
se nicht verpolungsgeschützten Diode zum Schutz vor elek
trostatischen Entladungen am Ausgang unterhalb des Bezugspo
tentials GND liegt. Dies führt dazu, daß über ersten und
zweiten Widerstand R1, R2 sowie lastseitig über ersten und
dritten Transistor JF2, JF1 ein beträchtlicher Strom fließt,
welcher lediglich durch die beschriebenen negativen Rückkopp
lungsschleifen, nämlich eine innere Schleife über vierte
Diode D4, ersten Transistor JF2 und zweiten Widerstand R2 so
wie eine äußere Rückkopplungsschleife über fünften Widerstand
R5, zweite Diode D2, ersten und dritten Transistor JF2, JF1
sowie über zweiten Widerstand R2 begrenzt werden kann. In ei
nem Verpolfall wäre der dritte Transistor JF1 hohen Gate-
Source-Spannungen ausgesetzt, was dazu führen könnte, daß
sein Gate-Kanal-Übergang degradiert, was nach und nach zu ei
nem starken, unerwünschten Ansteigen seines Gate-Leckstromes
führen könnte. Der Gate-Anschluß des dritten Transistors JF1
ist dabei nicht an den Steuereingang E1 angeschlossen, um ei
ne daran angeschlossene Ladungspumpenschaltung nicht unzuläs
sig elektrisch zu belasten. Der erste Transistor JF2 ist auch
in einem Verpolfall wesentlich geringeren elektrischen Bela
stungen ausgesetzt, so daß hier die Gefahr einer Degradation
nicht gegeben ist. Demnach darf dessen Gateanschluß über
Schutz- und Glättungswiderstände R7, R8 an den Steuereingang
E1 angeschlossen werden. In einem Verpolungsfall würde näm
lich gemäß des Dotierungsprofils eines P-Kanal-JFETs die Ga
te-Substratdiode des P-JFETs in Flußrichtung gepolt sein und,
wenn der Widerstandswert des ersten Widerstands R1 klein ein
gestellt ist, fast die gesamte, verpolte Spannung an der Ga
te-Source-Strecke des dritten Transistors JF1 abfallen, wobei
das Gate-Potential am dritten Transistor JF1 ca. - 0,5 Volt
und das Source-Potential am dritten Transistor JF1 ungefähr
der Summe des Versorgungspotentials VDD plus dem Produkt aus
erstem Widerstand R1 und Versorgungsstrom entspricht. Die
Schaltung ist dabei für eine Verpolfestigkeit von - 18 Volt
ausgelegt.
Zum schnellen Ansprechen der Schaltungsanordnung bei Auftre
ten eines Fehlerzustands sind ein zehnter Widerstand R10 und
ein elfter Widerstand R11 vorgesehen. Der elfte Wider
stand R11, welcher einerseits an das Versorgungspotential VDD
und andererseits an den ersten Steuereingang E1 des ersten
Transistors JF2 angeschlossen ist, dient dazu, daß sich bei
Bruch oder Unterbrechung der das Bezugspotential GND tragen
den Versorgungsleitung das Gate des ersten Transistors JF2
schnell entlädt. Um dennoch die Strombelastung einer Ladungs
pumpe, welche an Steuereingänge E1, E2 angeschlossen sein
kann, gering zu halten, beträgt der Widerstandswert des elf
ten Widerstands R11 mehrere Megaohm. Der über R11 auftretende
Verluststrom beträgt demnach lediglich Abschnürspannung des
Transistors geteilt durch Widerstandswert des elften Wider
stands.
Falls ein Fehlerfall dadurch bedingt ist, daß die am Versor
gungspotential VDD oder die am Bezugspotential GND ange
schlossene Versorgungsleitung bricht oder unterbrochen ist,
so ist das Gate des ersten und zweiten Transistors JF2, JF3
schnell zu entladen, wofür ein zehnter Widerstand R10 und der
elfte Widerstand R11 vorgesehen sind. Der zehnte Widerstand R
10 ist dabei zwischen Steuereingang E1 des ersten Transistors
und Steuereingang E2 des zweiten Transistors JF3 angeschlos
sen. Da in einem Normalbetriebszustand die Potentiale an den
Steuereingängen E1, E2 gleich sind, belastet der zehnte Wi
derstand R10 eine angeschlossene Ladungspumpe nicht. Dennoch
beträgt der Widerstandswert des zehnten Widerstands R10 eini
ge Megaohm, damit im Falle eines Durchbruchs des zweiten
Transistors JF3 der erste Transistor JF2 abgeschnürt bleibt,
obwohl der zweite Transistor JF3 bereits im Durchbruch be
trieben wird.
Um in einem Normalbetriebszustand die Leckströme der Schal
tung zu verringern, können an die Steuereingänge E1, E2 zwei
voneinander entkoppelte Ladungspumpen angeschlossen werden,
welche jeweils eine Spannung erzeugen, welche der Summe aus
Versorgungspotential VDD und der transistorabhängigen Ab
schnürspannung (Pinch-Off-Spannung) entspricht. Sollte einer
der beiden abgeschnürten Transistoren JF2, JF3 durchbrechen,
so verhindert die Entkopplung der Ladungspumpen wirksam, daß
auch das Gate-Potential des jeweils anderen, noch abgeschnürt
betriebenen Transistors sinkt.
An die Gates des ersten und zweiten Transistors JF2, JF3 sind
jeweils Widerstände R7, R8 bzw. R9 angeschlossen, an denen
jeweils eine Ladungspumpe anschließbar ist. Diese Widerstände
bilden mit parasitären Gate-Drain-Kapazitäten des ersten und
zweiten Transistors JF2, JFB jeweils einen Tiefpaß, welcher
eine Überkopplung von an den Ladungspumpen entstehenden Rip
peln auf den Ausgang OUT wirksam verhindert. Um die Strombe
lastung der Ladungspumpen so gering als möglich zu halten,
werden lediglich zwei der vier JFET-Transistoren, nämlich der
erste und der zweite Transistor JF2, JF3 gepumpt betrieben,
derart, daß das Gate-Potential des ersten und zweiten Transi
stors im Normalbetrieb größer als das Versorgungspotential
plus die Abschnürspannung der Transistoren beträgt.
Zur weiteren Vermeidung von Degeneration am vierten Transi
stor JF4 durch zu große Spannungsbelastung ist ein Wider
stand R12 zwischen Gate des vierten Transistors und Bezugspo
tential geschaltet, welcher gemeinsam mit dem sechsten Wider
stand eine Spannungsteilung des Potentials am Ausgang OUT
vornimmt.
Weiterhin sind Kondensatoren C1, C2 zwischen Source-Anschluß
des ersten Transistors JF2 und Steuereingang des ersten bzw.
zweiten Transistors JF2, JF3 geschaltet. Diese dienen zum ei
nen der Glättung des Entladerippels bei an den Steuereingän
gen E1, E2 angeschlossenen Ladungspumpen, zum anderen liegen
die Kapazitäten nicht direkt am Bezugspotential, so daß sie
über ersten Widerstand R1 und dritten Transistor JF1 vor
elektrostatischen Entladungen und vor durch elektromagneti
sche Einkopplungen verursachten Pulsen geschützt sind. Dabei
ist zu beachten, daß die Zeitkonstante, welche sich aus dem
Produkt aus erstem Widerstand und Drain-Source-Widerstand des
dritten Transistors JF1 sowie der Summe aus Kapazitätswerten
von erster und zweiter Kapazität C1, C2 ergibt, hinreichend
klein gegenüber einer Taktperiode der Ladungspumpen-Frequenz
sind.
Am Ausgang OUT der Schaltung ist ein dritter Kondensator C3
gegen Masse geschaltet, welcher zur weiteren Glättung des am
Ausgang OUT anliegenden Signals dient und einen Kapazitäts
wert von 100 pE hat.
Die Schaltungsanordnung gemäß Fig. 4 kann über Versorgungs
leitungen an elektrische Lasten angeschlossen werden, welche
entweder zwischen Ausgang OUT und Versorgungspotential VDD
oder Ausgang OUT und Bezugspotential GND schaltbar sind. Da
bei erkennt die Schaltungsanordnung aufgrund der gebildeten
nichtlinearen Kennlinie Unterbrechungen der Versorgungslei
tungen und schaltet den Ausgang OUT auf die verbleibende, in
takte Versorgungsleitung.
Fig. 5 zeigt eine Ausführungsform einer Schaltungsanordnung
zur Erkennung eines Fehlerzustands IC4 mit je einem Anschluß
für ein Versorgungs- und Bezugspotential VDD, GND. Dabei ist
ein erster selbstleitender Transistor P1, der lastseitig zwi
schen Ausgang OUT und Bezugspotential GND und ein zweiter
selbstleitender Transistor P2, der lastseitig zwischen Be
zugs- und Versorgungspotential GND, VDD angeschlossen ist,
vorgesehen. Zur Ansteuerung der Transistoren P1, P2 ist je
weils ein Mittel zum Detektieren eines Fehlerzustands C1, C2
eingangsseitig mit Bezugs- und Versorgungspotential VDD, GND
und ausgangsseitig mit je einem Steuereingang des ersten be
ziehungsweise zweiten Transistors P1, P2 verbunden. An den
zweiten Schaltungsknoten OUT ist der Ausgang einer linearen
Verstärkerstufe PA angeschlossen. In einem Normalbetriebszu
stand sind die Kanäle der selbstleitenden Transistoren P1, P2
abgeschnürt, während in einem Fehlerfall die Kanäle niede
rohmig sind. Hierzu wird in Abhängigkeit der durch Versor
gungs- und Bezugspotential VDD, GND bereitgestellten Versor
gungsspannung eine geeignete Steuerspannung in den Mitteln
zum Detektieren eines Fehlerzustands C1, C2 erzeugt und an
die Steuereingänge der Transistoren P1, P2 angelegt. Zum Be
reitstellen der Abschnürspannungen für die Transistoren P1,
P2 können Ladungspumpen vorgesehen sein, welche in einem Nor
malbetrieb jeweils eine Gatespannung erzeugen, welche außer
halb der Versorgungsspannung liegt.
Es ist kein selbstleitendes Bauteil zwischen als Ausgang OUT
ausgeführtem zweiten Bezugsknoten und dem Anschluß für das
Versorgungspotential VDD vorgesehen. Hierdurch ergibt sich
beim Einschalten der Schaltungsanordnung ein monotones Ein
schaltverhalten bezüglich des Potentials am Ausgang OUT der
Ausgangsstufe PA. Es ist kein Spannungsteiler aus Transisto
ren wie in Fig. 3, 4 gebildet, der zu einem nicht
monotonen Einschaltverhalten bezüglich der Spannung am Aus
gang OUT führen kann.
Das Ausführungsbeispiel gemäß Fig. 5 weist ein verbessertes
Überspannungsverhalten auf, da der Anschluß für das Versor
gungspotential VDD vom Ausgang OUT entkoppelt ist. Bei Auf
treten hoher Spannungen am Ausgang OUT, welche höher als die
Versorgungsspannung sind, entsteht kein beträchtlicher Strom
fluß vom Ausgang OUT zum Anschluß für das Versorgungspotenti
al VDD. Bei einem Durchbruch des Transistors P1 fließt ledig
lich ein Strom vom Ausgang OUT nach Masse, ohne die Span
nungsquelle Q zu belasten. Bei Auftreten einer Überspannung
am Versorgungspotential-Anschluß VDD hingegen beeinflußt der
vom Versorgungs- zum Bezugspotential über Transistor P2 flie
ßende Strom vorteilhafterweise nicht das Potential am Ausgang
OUT, so daß die Ausgangsstufe PA mit geringer Treiberfähig
keit ausgelegt werden kann und dennoch das Potential am Aus
gang OUT auf Bezugspotential GND gehalten werden kann.
Fig. 6 zeigt eine Anwendung der Schaltungsanordnung von
Fig. 5 auf einen zweiten Lastfall LF2, bei dem ein als Pull-
Up-Last geschalteter Lastwiderstand RL über je eine lange
Leitung LE1, LE2 an Versorgungspotential-Anschluß VDD und
Ausgang OUT der Schaltungsanordnung IC4 angeschlossen ist.
Eine externe Spannungsquelle Q ist über die lange Leitung LE1
an den Anschluß für das Versorgungspotential VDD und über ei
ne lange Leitung LE3 an den Anschluß für das Bezugspotential
GND angeschlossen.
Falls eine Bruchstelle BS auf einer der die Versorgungsspan
nung führenden Leitungen LE1, LE3 auftritt, so stellt die
Schaltungsanordnung am Ausgang OUT ein Potential ein, welches
dem der verbleibenden, intakten Leitung entspricht. Im Falle
des Bruchs der Leitung LE1 ist über den Transistor P1 eine
niederohmige Verbindung zwischen Ausgang OUT Anschluß für das
Bezugspotential GND hergestellt. Selbst bei Vorsehen eines
Pull-Up-Lastwiderstands RL, der normalerweise das Potential
am Ausgang OUT auf Versorgungspotential VDD zieht, bleibt der
Ausgang OUT potentialmäßig nahezu, wie gewünscht, auf Bezugs
potential GND, da der Widerstand des niederohmigen Transistors
P1 von ca. 100 Ohm klein gegenüber dem Lastwiderstand
RL ist, welcher ca. 10 kOhm beträgt. Im Falle des Bruchs der
Leitung LE3 ist über die Serienschaltung aus Transistor P1
und Transistor P2 eine niederohmige Verbindung zwischen Aus
gang OUT und Anschluß für Versorgungspotential VDD herge
stellt.
Wenn zur Bereitstellung der Abschnürspannung Ladungspumpen
vorgesehen sind, welche üblicherweise getaktet betrieben wer
den, so verringert die beschriebene Ausführung der Schal
tungsanordnung den am Ausgang OUT wegen parasitärer Kapazitä
ten der Transistoren P1, P2 auftretenden Störspannungsrippel,
da lediglich ein Transistor P1, nicht zwei, unmittelbar am
Ausgang OUT angeschlossen ist.
Claims (14)
1. Schaltungsanordnung (IC1, IC2, IC3, IC4) zur Erkennung
eines Fehlerzustands, mit
drei Anschlüssen, umfassend einen ersten Schaltungs knoten (OUT), an den eine elektrische Last (RL) an schließbar ist, einen Anschluß für ein Versorgungspo tential (VDD) und einen Anschluß für ein Bezugspoten tial (GND), welche an eine Spannungsquelle (Q) an schließbar sind,
einer signalverarbeitenden Schaltung (PA), deren Aus gang an den ersten Schaltungsknoten angeschlossen ist,
einem ersten Transistor (S1, JF2, P1), der von einem selbstleitenden Typ ist,
der einen ersten Lastanschluß hat, welcher mit dem er sten Schaltungsknoten (OUT) verbunden ist,
der einen zweiten Lastanschluß hat, welcher mit dem Anschluß für Versorgungspotential (VDD) oder Bezugspo tential (GND) verbunden ist,
wobei in einem Normalbetriebszustand am Steuereingang (E1) des ersten Transistors (S1, JF2, P1) eine dessen Kanal abschnürende Spannung anliegt und in einem Fehlerzustand der erste und der zweite Lastanschluß des Transistors niederohmig über dessen Kanal verbun den sind.
drei Anschlüssen, umfassend einen ersten Schaltungs knoten (OUT), an den eine elektrische Last (RL) an schließbar ist, einen Anschluß für ein Versorgungspo tential (VDD) und einen Anschluß für ein Bezugspoten tial (GND), welche an eine Spannungsquelle (Q) an schließbar sind,
einer signalverarbeitenden Schaltung (PA), deren Aus gang an den ersten Schaltungsknoten angeschlossen ist,
einem ersten Transistor (S1, JF2, P1), der von einem selbstleitenden Typ ist,
der einen ersten Lastanschluß hat, welcher mit dem er sten Schaltungsknoten (OUT) verbunden ist,
der einen zweiten Lastanschluß hat, welcher mit dem Anschluß für Versorgungspotential (VDD) oder Bezugspo tential (GND) verbunden ist,
wobei in einem Normalbetriebszustand am Steuereingang (E1) des ersten Transistors (S1, JF2, P1) eine dessen Kanal abschnürende Spannung anliegt und in einem Fehlerzustand der erste und der zweite Lastanschluß des Transistors niederohmig über dessen Kanal verbun den sind.
2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß
der Fehlerzustand dann gegeben ist, wenn eine an die Schal
tungsanordnung (IC1, IC2, IC3, IC4) angeschlossene Versor
gungsleitung (VL1, VL2), welche eine Spannungsquelle (Q) mit
dem Anschluß für Versorgungs- oder Bezugspotential (VDD, GND)
verbindet, unterbrochen ist oder eine unter einer minimalen
Spannungsgrenze liegende Spannung aufweist.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
die signalverarbeitende Schaltung (PA) eine lineare Ausgangs
stufe ist.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
der zweite Lastanschluß mit dem Anschluß für das Versorgungs
potential (VDD) verbunden ist und eine elektrische Last (RL)
in einem ersten Lastfall (LF1) einerseits an den ersten
Schaltungsknoten (OUT) und andererseits an den Anschluß für
das Bezugspotential (GND) angeschlossen ist.
5. Schaltungsanordnung nach Anspruch 4,
dadurch gekennzeichnet, daß
ein zweiter Transistor (S2, JF3) vorgesehen ist, der einen
ersten Lastanschluß hat, welcher an den Anschluß für das Be
zugspotential (GND) angeschlossen ist und der einen zweiten
Lastanschluß hat, welcher mit dem ersten Schaltungsknoten
(OUT) verbunden ist, wobei in einem Normalbetrieb am Steuer
eingang (E2) des zweiten Transistors (S2, JF3) eine dessen
Kanal abschnürende Spannung anliegt.
6. Schaltungsanordnung nach Anspruch 5,
dadurch gekennzeichnet, daß
der erste und der zweite Transistor (JF2, JF3) P-Kanal-JFET
sind.
7. Schaltungsanordnung nach Anspruch 5,
dadurch gekennzeichnet, daß
der erste und der zweite Transistor (JF2, JF3) N-Kanal-JFET
sind.
8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7,
dadurch gekennzeichnet, daß
ein dritter Transistor (JF1) vorgesehen ist, der lastseitig
einerseits an den Anschluß für das Versorgungspotential (VDD)
und andererseits an den ersten Transistor (JF2) angeschlossen
ist, und daß ein vierter Transistor (JF4) vorgesehen ist, der
lastseitig einerseits an den zweiten Transistor (JF3) und an
dererseits an den Anschluß für das Bezugspotential (GND) an
geschlossen ist.
9. Schaltungsanordnung nach Anspruch 8,
dadurch gekennzeichnet, daß
eine Teilschaltung (TS) zur Begrenzung der Verlustleistung
vorgesehen ist, welche an Steuereingänge der ersten bis vier
ten Transistoren (JF1, JF2, JF3, JF4) angeschlossen ist.
10. Schaltungsanordnung nach Anspruch 9,
dadurch gekennzeichnet, daß
ein erster Widerstand (R1) zwischen Versorgungspotential (VDD) und einem Lastanschluß des dritten Transistors (JF1) angeschlossen ist,
ein zweiter Widerstand (R2) zwischen erstem Schaltungskno ten (OUT) und erstem Lastanschluß des ersten Transistors (JF2) und
ein dritter Widerstand (R3) zwischen erstem Schaltungskno ten (OUT) und zweitem Lastanschluß des zweiten Transistors (JF3) angeschlossen ist,
ein vierter Widerstand (R4) parallel zu einer ersten Diode (D1) zwischen Versorgungspotential (VDD) und einem Steuer eingang des dritten Transistors (JF1) angeschlossen ist, an dem eine zweite Diode (D2) seriell zu einem fünften Wi derstand (R5) gegen den ersten Schaltungsknoten (OUT) ge schaltet ist,
ein sechster Widerstand (R6) einerseits an den ersten Schaltungsknoten (OUT) und andererseits an den Steuerein gang des vierten Transistors (JF4) angeschlossen ist,
eine dritte Diode (D3) und eine vierte Diode (D4) einer seits an den ersten Schaltungsknoten (OUT) und anderer seits an je einen Steuereingang des ersten bzw. zweiten Transistors (JF2, JF3) angeschlossen sind, und
eine fünfte Diode einerseits mit dem Versorgungspotential (VDD) und andererseits mit einem siebten Widerstand verbunden ist, welcher an den Steuereingang des ersten Tran sistors (JF2) angeschlossen ist.
ein erster Widerstand (R1) zwischen Versorgungspotential (VDD) und einem Lastanschluß des dritten Transistors (JF1) angeschlossen ist,
ein zweiter Widerstand (R2) zwischen erstem Schaltungskno ten (OUT) und erstem Lastanschluß des ersten Transistors (JF2) und
ein dritter Widerstand (R3) zwischen erstem Schaltungskno ten (OUT) und zweitem Lastanschluß des zweiten Transistors (JF3) angeschlossen ist,
ein vierter Widerstand (R4) parallel zu einer ersten Diode (D1) zwischen Versorgungspotential (VDD) und einem Steuer eingang des dritten Transistors (JF1) angeschlossen ist, an dem eine zweite Diode (D2) seriell zu einem fünften Wi derstand (R5) gegen den ersten Schaltungsknoten (OUT) ge schaltet ist,
ein sechster Widerstand (R6) einerseits an den ersten Schaltungsknoten (OUT) und andererseits an den Steuerein gang des vierten Transistors (JF4) angeschlossen ist,
eine dritte Diode (D3) und eine vierte Diode (D4) einer seits an den ersten Schaltungsknoten (OUT) und anderer seits an je einen Steuereingang des ersten bzw. zweiten Transistors (JF2, JF3) angeschlossen sind, und
eine fünfte Diode einerseits mit dem Versorgungspotential (VDD) und andererseits mit einem siebten Widerstand verbunden ist, welcher an den Steuereingang des ersten Tran sistors (JF2) angeschlossen ist.
11. Schaltungsanordnung nach einem der Ansprüche 8 bis 10,
dadurch gekennzeichnet, daß
Gate-Entladewiderstände (R10, R11) vorgesehen sind, von denen
ein erster Gate-Entladewiderstand (R10) einerseits an den
Steueranschluß des ersten und andererseits an den Steueran
schluß des zweiten Transistors (JF2, JF3) angeschlossen ist
und ein zweiter Gate-Entladewiderstand (R11) einerseits an
den Steuereingang des ersten Transistors (E1) und anderer
seits an das Versorgungspotential (VDD) angeschlossen ist.
12. Schaltungsanordnung nach einem der Ansprüche 8 bis 11,
dadurch gekennzeichnet, daß
Glättungskondensatoren (C1, C2) vorgesehen sind, von denen
ein erster (C1) zwischen zweitem Lastanschluß des ersten
Transistors (JF2) und Steuereingang des ersten Transistors
(E1) und ein zweiter (C2) zwischen Steuereingang (E2) des
zweiten Transistors (JF3) und zweitem Lastanschluß des ersten
Transistors (JF2) angeschlossen ist.
13. Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
ein zweiter Transistor (P2) vorgesehen ist, der einen ersten
Lastanschluß hat, welcher an den Anschluß für das Bezugspo
tential (GND) angeschlossen ist, und der einen zweiten
Lastanschluß hat, welcher an den Anschluß für das Versor
gungspotential (VDD) angeschlossen ist.
14. Schaltungsanordnung nach einem der Ansprüche 1 bis 13,
dadurch gekennzeichnet, daß
ein Mittel zum Detektieren des Fehlerzustands (C1) vorgesehen
ist, welches eingangsseitig mit den Anschlüssen für Versor
gungs- und Bezugspotential (UDD, GND) und ausgangsseitig mit
dem ersten Transistor (P1) verbunden ist.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10040092A DE10040092A1 (de) | 2000-08-16 | 2000-08-16 | Schaltungsanordnung zur Erkennung eines Fehlerzustands |
PCT/DE2001/003118 WO2002015392A2 (de) | 2000-08-16 | 2001-08-16 | Schaltungsanordnung zur erkennung eines fehlerzustands |
DE50111323T DE50111323D1 (de) | 2000-08-16 | 2001-08-16 | Schaltungsanordnung zur erkennung eines fehlerzustands |
EP01969241A EP1310040B1 (de) | 2000-08-16 | 2001-08-16 | Schaltungsanordnung zur erkennung eines fehlerzustands |
KR10-2003-7002251A KR100478795B1 (ko) | 2000-08-16 | 2001-08-16 | 결함 상태를 식별하는 회로 장치 |
US10/368,074 US7054123B2 (en) | 2000-08-16 | 2003-02-18 | Circuit configuration for identifying a fault state |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10040092A DE10040092A1 (de) | 2000-08-16 | 2000-08-16 | Schaltungsanordnung zur Erkennung eines Fehlerzustands |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10040092A1 true DE10040092A1 (de) | 2002-03-07 |
Family
ID=7652664
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10040092A Ceased DE10040092A1 (de) | 2000-08-16 | 2000-08-16 | Schaltungsanordnung zur Erkennung eines Fehlerzustands |
DE50111323T Expired - Lifetime DE50111323D1 (de) | 2000-08-16 | 2001-08-16 | Schaltungsanordnung zur erkennung eines fehlerzustands |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE50111323T Expired - Lifetime DE50111323D1 (de) | 2000-08-16 | 2001-08-16 | Schaltungsanordnung zur erkennung eines fehlerzustands |
Country Status (5)
Country | Link |
---|---|
US (1) | US7054123B2 (de) |
EP (1) | EP1310040B1 (de) |
KR (1) | KR100478795B1 (de) |
DE (2) | DE10040092A1 (de) |
WO (1) | WO2002015392A2 (de) |
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8131 | Rejection |