DE10043172A1 - Halbleiter-Baustein und Verfahren zur Herstellung desselben - Google Patents

Halbleiter-Baustein und Verfahren zur Herstellung desselben

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DE10043172A1
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DE
Germany
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semiconductor
semiconductor wafer
resin layer
electrodes
semiconductor device
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Withdrawn
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DE10043172A
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English (en)
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Hiroshi Haji
Shoji Sakemi
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Panasonic Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiter-Bausteines beinhaltet folgende Schritte: einen Prozess der Ausbildung einer Kunstharzschicht, in dem die mit Elektroden versehene Seite der Halbleiter-Wafer mit einer Vielzahl von darauf ausgebildeten Halbleiter-Elementen mit einer Kunstharzschicht beschichtet wird, welche eine Funktion der Versiegelung wahrnimmt; und einen Prozess der Dickenreduzierung, bei dem die Rückseite der Halbleiter-Wafer geschliffen wird. Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiter-Bausteines beinhaltet weiterhin einen Prozess der Ausbildung eines leitfähigen Abschnittes auf den Elektroden der Halbleiter-Wafer mit einer Vielzahl von darauf ausgebildeten Halbleiter-Elementen in einer solchen Weise, dass der leitfähige Abschnitt bis zu den Elektroden reicht. Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiter-Bausteines beinhaltet weiterhin einen Prozess des Schneidens der Halbleiter-Wafer mit einer Vielzahl von darauf ausgebildeten Halbleiter-Elementen entlang der Grenzen jedes Halbleiter-Elementes. Im Prozess der Dickenreduzierung wird mindestens ein Verfahren des mechanischen Schleifens, des chemischen Ätzens und des Plasma-Ätzens verwandt.

Description

Bereich der Erfindung
Die vorliegende Erfindung bezieht sich auf Halbleiter-Bausteine und auf Verfahren zur Herstellung derselben, bei denen Elektroden für den externen Anschluss auf Halbleiterelementen angeordnet werden, auf denen leitfähige Abschnitte ausgebildet wurden.
Hintergrund der Erfindung
Halbleiter-Bausteine, die auf Platinen elektronischer Geräte montiert sind, werden in einer Weise hergestellt, bei der Stifte oder metallische Ausformungen von Leitungsrahmen mit Elektroden zur äusseren Stromversorgung eines Halbleiter-Bausteins, auf dem ein Schaltkreis-Layout geformt wird, verbunden werden und danach das gesamte Halbleiter-Element in einem Verpackungsprozess in Kunstharz gekapselt wird.
Mit den jüngsten Verkleinerungen elektronischer Bauelemente wurden Halbleiterbausteine sogar noch kleiner. Ein besonderer Schwerpunkt lag dabei auf den Anstrengungen, Halbleiter- Bausteine so dünn wie möglich zu machen. In ihrer Dicke reduzierte Halbleiter-Wafer werden in Stücke geteilt, wobei jedes ein Halbleiter-Element darauf angebracht hat, und einzeln zu einem Verpackungsprozess geschickt wird. Herkömmlicherweise werden die Wafer vor dem Prozess der Dickenreduktion zur Erhöhung der Stärke der Wafer auf eine schützende Platte aufgebracht, die mit druckempfindlichen Klebstoffen beschichtet ist. Nach diesem Prozess wird die Klebrigkeit des druckempfindlichen Klebstoffs verringert und dann werden die dünner gemachten Wafer von der schützenden Platte entfernt.
Die in ihrer Dicke verringerten Halbleiter-Wafer sind jedoch verletzlich durch externe Kräfte, deshalb können sie leicht beim Ablösen von der schützenden Platte beschädigt werden. Selbst wenn die schützende Platte abgelöst wurde, ohne irgendwelche Beschädigungen zu verursachen, neigen die Halbleiterelemente dazu, Problemen zu unterliegen, wie z. B. Hitzerisse durch thermische Beanspruchung beim Einkapseln in Kunstharz. Deswegen war es schwierig, die Verlässlichkeit des Produktes zu gewährleisten. Die schützenden Plattenen der herkömmlichen Methode sind Verbrauchsgüter und werden nach einmaliger Verwendung weggeworfen. Hierdurch werden Abfallmengen erhöht. Deshalb ist die herkömmliche Methode unter Kosten- und Umweltgesichtspunkten nicht wünschenswert.
Die vorliegende Erfindung zielt darauf ab, hochzuverlässige Halbleiter-Bausteine und Verfahren zu deren Herstellung zu liefern.
Zusammenfassung der Erfindung
Das Verfahren zur Herstellung eines Halbleiter-Bausteins gemäss der vorliegenden Erfindung beinhaltet folgende Schritte;
einen Schritt zur Ausbildung einer Kunstharzschicht, in dem eine mit Elektroden versehene Seite einer Halbleiter-Wafer mit einer Vielzahl von darauf angebrachten Halbleiter-Elementen mit einer Kunstharzschicht beschichtet wird, die die Funktion einer Versiegelung dieser Seite hat; und
einen danach ausgeführten Schritt zur Dickenreduzierung, in dem die Rückseite der Halbleiter-Wafer in ihrer Dicke reduziert wird.
Das Verfahren zur Herstellung des Halbfeiter-Bausteins der vorliegenden Erfindung beinhaltet weiterhin einen Prozess zur Ausbildung eines leitfähigen Abschnitts auf den Elektroden der Halbleiter-Wafer mit einer Vielzahl von darauf angebrachten Halbleiter-Elementen in einer Weise, so dass der leitfähige Abschnitt Kontakt mit den Elektroden besitzt.
Das Verfahren zur Herstellung des Halbleiter-Bausteins der vorliegenden Erfindung beinhaltet weiterhin einen Prozess zum Schneiden der Halbleiter-Wafer mit einer Vielzahl von darauf angebrachten Halbleiter-Elementen entlang der Begrenzungen jedes der Halbleiter-Elemente.
Im Prozess der Dickenreduzierung, wird mindestens ein Verfahren verwandt, das aus einem mechanischen Verfahren zur Dickenreduzierung, einem Verfahren des chemischen Ätzens und einem Plasmaätzverfahren ausgewählt wird.
Die Halbleiter-Bausteine der vorliegenden Erfindung werden mit dem vorhergehenden Herstellungsverfahren hergestellt.
Entsprechend der vorliegenden Erfindung wird eine Seite eines Halbleiter-Wafers, auf der Elektroden angeordnet sind, mit einer Kunstharzschicht beschichtet, die die Seite mit den Elektroden versiegelt und danach wird die Rückseite der Halbleiter-Wafer maschinell in ihrer Dicke reduziert. Mit anderen Worten, die Halbleiter-Wafer wird durch die Kunstharzschicht während des Vorgangs der Dickenreduzierung verstärkt. Deshalb können die Halbleiter-Wafer gleichmässig in ihrer Dicke reduziert werden. Des weiteren sind die Halbleiter-Wafer, da die schützenden Platten nicht verwandt werden, frei von Zerstörungen oder Beschädigungen, die herkömmlicherweise entstehen, während die schützenden Platten entfernt werden. In gleicher Weise erfahren die Halbleiter-Wafer keine Beschädigungen, wenn diese nach dem Prozess der Dickenreduzierung geschnitten (geteilt) werden, da sie durch die Kunstharzschicht verstärkt werden.
Kurze Beschreibung der Zeichnungen
Fig. 1 zeigt ein Prozess-Diagramm eines Herstellungsverfahrens für einen Halbleiter-Baustein gemäss einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig. 2 zeigt ein Prozess-Diagramm des Herstellungsverfahrens für den Halbleiter-Baustein gemäss der ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig. 3 zeigt ein Prozess-Diagramm eines Herstellungsverfahrens für einen Halbleiter-Baustein gemäss einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig. 4 zeigt ein Prozess-Diagramm des Herstellungsverfahrens für den Halbleiter-Baustein gemäss der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig. 5 zeigt ein Prozess-Diagramm eines Herstellungsverfahrens für einen Halbleiter-Baustein gemäss einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig. 6 zeigt ein Prozess-Diagramm des Herstellungsverfahrens für den Halbleiter-Baustein gemäss der dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
Beschreibung der bevorzugten Ausführungsformen Die erste bevorzugte Ausführungsform
Die Fig. 1 und 2 zeigen Prozess-Diagramme des Herstellungsverfahrens für den Halbleiter-Baustein gemäss der ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Die Fig. 1 und 2 erläutern das Herstellungsverfahren für den Halbleiter-Baustein in der Prozess-Reihenfolge.
In Fig. 1(a) sind auf der oberen Oberfläche einer Halbleiter- Wafer 1, auf der eine Vielzahl von Halbleiter-Elementen ausgebildet sind, Elektroden 2 für externe Verbindung angeordnet. Die Halbleiter-Wafer 1 hat eine ausreichende Dicke (ungefähr 1 mm), um thermische Beanspruchungen während des folgenden Prozesses der Ausbildung einer Kunstharzschicht zu überstehen.
Wie Fig. 1(b) zeigt, wird eine Kunstharzschicht 3 auf der oberen Oberfläche der Halbleiter-Wafer 1 ausgebildet, auf der die Elektroden ausgeformt sind. Die Kunstharzschicht 3 schützt nicht nur die Oberfläche der Halbleiter-Wafer 1, sondern fungiert auch als versiegelndes (passivierendes) Kunstharz, selbst nachdem die Halbleiter-Elemente aus der Halbleiter-Wafer 1 als unabhängige Halbleiter-Bausteine ausgeschnitten wurden.
Deshalb werden für die Kunstharzschicht 3 Kunstharz-Materialien, die hinsichtlich ihrer versiegelnden Funktion zum Schutz der Halbleiter-Elemente am besten sind, ausgewählt. Die versiegelnde Funktion bezeichnet hier eine Funktion zum Schutz vor Auflösung, Korrosion und elektrischer Erosion des funktionellen Materials aus dem die Halbleiter-Elemente bestehen, insbesondere die Metalle für die Elektroden, wie z. B. Aluminium, Kupfer, Chrom und Titan. Anders gesagt, muss das Kunstharz-Material, das für die Kunstharzschicht 3 verwandt wird, einen ausreichenden Widerstand gegen Feuchtigkeit und Kriechen, eine ausreichende Festigkeit gegenüber äusseren Kräften und elektrisch isolierende Eigenschaften als versiegelndes Material besitzen. Kunstharze, die üblicherweise zur Herstellung von Halbleiter-Bausteinen dienen, können verwandt werden. Um noch bessere Effekte der vorliegenden Erfindung zu erreichen, können Kunstharze mit Füllmaterialien, wie z. B. Kieselerde, Siliziumoxid, Aluminiumoxid, Tonerde, Zirkoniumoxid, Quarzfasern, Glasfasern und Kunstharzfasern, zur Verbesserung der mechanischen Fertigkeit gemischt werden. Es ist insbesondere wirkungsvoll, feine anorganische Partikel hinzuzufügen, die in der Lage sind, ionische Verunreinigungen des Kunstharzes zu absorbieren, um die Elektroden zu schützen und das Kriechen zu verhindern. Ein Beispiel für solche anorganischen Partikel ist "IXE" (Handelsname), hergestellt von Toa Gosei Chemical Industry Co., Ltd.
Als Herstellungsverfahren der Kunstharzschicht kann ein Verfahren des Kunstharzklebens oder -beschichtens verwandt werden.
Beim Kunstharz-Beschichtungsverfahren wird Kunstharzmaterial, wie beispielsweise eine Epoxid- oder Polyimidharzplatte, auf einer Seite mit einem Kleber beschichtet und auf die Halbleiter-Wafer 1 geklebt. Danach wird der Klebstoff thermisch behandelt, um den Kunstharzfilm mit der Halbleiter-Wafer 1 fest zu verbinden. Werden keine Kleber verwandt, kann eine Epoxidharzschicht des B- Zustands angeheftet und dann thermisch behandelt werden.
Die Funktion der Kunstharzschicht 3 ist nicht auf eine Schutzfunktion für die Halbleiter-Bausteine beschränkt. Sie besitzt auch eine effektive Funktion, selbst nachdem der Halbleiter- Baustein auf eine Platine montiert wurde. Wie später in dieser Beschreibung erwähnt, werden für die erfindungsgemässen Halbleiter-Bausteine extrem dünne Halbleiter-Wafer verwandt. Im allgemeinen sind Halbleiter-Bausteine, die aus dünnen Halbleiter- Wafern hergestellt werden, empfänglich für Belastungen, die auf sie während oder nach der Aufbringung auf eine Platine wirken, und in einigen Fällen, erfahren sie einen Bruch der Verbindungen zwischen der Platine und den Elektroden. Da die Kunstharzschicht 3 Belastungen auffängt, können sehr stabile und verlässliche Verbindungen erreicht werden, obwohl für die erfindungsgemässen Halbleiter-Bausteine extrem dünne Halbleiter-Wafer verwandt werden.
Beim Kunstharzbeschichtungs-Verfahren wird flüssiges Kunstharz bis zu einer vorbestimmten Dicke auf die Seite der Halbleiter- Wafer 1 aufgebracht und gehärtet, auf der die Elektroden angeordnet sind. In diesem Fall können, abgesehen von der Behandlung durch Hitze, Verfahren der Photo-Behandlung, Elektronenstrahl-Verfahren oder andere Verfahren angewandt werden.
Die mit der Kunstharzschicht 3 beschichtete Halbleiter-Wafer 1 wird zu einem Prozess der Dickenreduzierung gesandt. In diesem Prozess, wie ihn Fig. 1(c) zeigt, wird die Rückseite der Halbleiter-Wafer 1, nämlich die Seite ohne Kunstharzschicht 3, geschliffen und in ihrer Dicke durch mechanisches Schleifen bis auf weniger als 300 µm, vorzugsweise auf ungefähr 100 µm, reduziert. Bei diesem Schleifprozess kann, da die Halbleiter-Wafer 1 durch die Kunstharzschicht 3 verstärkt ist, eine während des Schleifens verursachte Beschädigung oder Zerstörung der Halbleiter-Wafer 1 verhindert werden. Des weiteren kann, da die Halbleiter-Wafer 1 durch die Kunstharzschicht 3 verstärkt ist, die Halbleiter-Wafer 1 weniger als 50 µm dünn gemacht werden.
Für den Prozess der Dickenreduzierung, können, abgesehen von dem mechanischen Schleifverfahren, zum Ätzen und zum Entfernen der Oberflächenschicht auf der Rückseite der Halbleiter-Wafer 1 Plasmaätzverfahren und Verfahren chemischen Ätzens unter Verwendung von Chemikalien eingesetzt werden. Zum Zwecke des präzisen chemischen Ätzens wird ein rotierender Beschichter (Spin-Coater) wirkungsvoll verwandt.
Des weiteren kann die durch ein mechanisches Schleifverfahren geschliffene Rückseite der Halbleiter-Wafer 1 darauffolgend mit einem Plasmaätzverfahren behandelt werden. Die Behandlung mittels Plasmaätzens kann die Schicht mit Mikrorissen auf der Rückseite der Halbleiter-Wafer 1 entfernen und die Fertigkeit der Halbleiter-Wafer 1 verbessern.
Beim Plasmaätzverfahren wird aus Fluor - oder Chlor - erhaltenes Gas als Ätzgas verwandt. Beim chemischen Ätzen der Silizium- Wafer kann eine gemischte Lösung aus Fluss- und Salpetersäure genutzt werden.
Des weiteren kann die durch ein mechanisches Schleifverfahren geschliffene Rückseite der Halbleiter-Wafer 1 darauffolgend mit einem Plasmaätzverfahren oder einem chemischen Ätzverfahren behandelt werden. Das Plasmaätzen oder eine Behandlung mittels chemischen Ätzen kann die Schicht mit Mikrorissen auf der Rückseite der Halbleiter-Wafer 1 entfernen und die Fertigkeit der Halbleiter-Wafer 1 verbessern.
Wie Fig. 2(a) zeigt, werden Blindlöcher in der Kunstharzschicht 3 durch einen Laser geformt. Durch Bestrahlen der mit den Elektroden 2 korrespondierenden Positionen mit Laserlicht werden Blindlöcher 4 in der Kunstharzschicht 3 geformt, die die Oberfläche der Elektroden 2 erreichen. Anwendbare Laser beinhalten einen Kohlendioxid-Laser, einen YAG Laser und Excimer Laser. Der Kohlendioxid-Laser ist in der Lage, Löcher lediglich in der Kunstharzschicht zu erzeugen, ohne die Elektroden zu beeinflussen, während die Excimer-Laser vorteilhaft beim Formen feiner Löcher sind.
Danach, wie Fig. 2(b) zeigt, werden die Blindlöcher 4 mit einer Lötmittelpaste 5, einer leitfähigen Paste, gefüllt.
Auf der Lötmittelpaste 5, welche die Blindlöcher 4 füllt, werden dann Lötmittel-Kugeln, wie in Fig. 2(c) gezeigt, aufgebracht. Nach diesem Schritt wird die Halbleiter-Wafer 1 in einem Rückflussverfahren erhitzt, um die Lötmittelpaste 5 und die Lötmittel-Kugeln 6 zu schmelzen. Nachdem das geschmolzene Lötmittel erstarrt ist, haben sich auf der Kunstharzschicht 3 vorstehende Lötmittelbeulen 6' ausgeformt, die mit den Elektroden 2 verbunden sind.
Nach der Ausbildung der Lötmittelbeulen wird die Halbleiter-Wafer 1 zu einem Schneideprozess gesandt, wo sie entlang der Begrenzungen jedes Halbleiter-Elementes 1', aus denen sich die Halbleiter-Wafer 1 zusammensetzt, geschnitten wird, um einen Halbleiter-Baustein 7 zu vervollständigen. Der in der oben beschriebenen Weise hergestellte Halbleiter-Baustein besitzt eine Seite mit Elektroden, die durch die Kunstharzschicht 3 versiegelt ist.
Verglichen mit ähnlichen Halbleiter-Bausteinen, die durch ein herkömmliches Verfahren produziert wurden, hat der Halbleiter- Baustein 7, der mit dem Verfahren entsprechend dieser Ausführung hergestellt wurde, die unten beschriebenen überragenden Eigenschaften.
  • 1. Da die Halbleiter-Wafer 1 geschliffen und in ihrer Dicke reduziert wurde, nachdem ihre Seite mit den Elektroden mit der Kunstharzschicht 3 versiegelt wurde, ist die Halbleiter- Wafer 1 fester verstärkt, verglichen mit dem herkömmlichen Verfahren, bei dem schützende Platten verwandt werden. Deshalb kann die Halbleiter-Wafer 1 sogar dünner geschliffen werden als bei dem herkömmlichen Verfahren, ohne irgendein Beschädigung zu verursachen.
  • 2. Der Prozess zur Entfernung der schützenden Platte nach dem Prozess der Dickenreduzierung, wie er bei den herkömmlichen Verfahren benötigt wird, ist nicht länger notwendig, deshalb ist die Halbleiter-Wafer 1 frei von Beschädigungen, die durch äussere Kräfte hervorgerufen werden, die auf ihr während der Entfernung der schützenden Platte genauso lasten wie während des Schneidens. Deshalb kann ein Halbleiter-Baustein mit überragender Verlässlichkeit erhalten werden. Des weiteren existieren keine Probleme der Abfallbehandlung, die durch die Entsorgung der schützenden Platten nach deren Gebrauch hervorgerufen werden, da nicht wieder verwendbare schützende Platten nicht verwandt werden.
Die zweite bevorzugte Ausführungsform
Die Fig. 3 und 4 zeigen Prozess-Diagramme des Herstellungsverfahrens für den Halbleiter-Baustein der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Die Fig. 3 und 4 erläutern das Herstellungsverfahren des Halbleiters in der Prozess-Reihenfolge.
In Fig. 3(a), ähnlich der Halbleiter-Wafer der ersten bevorzugten Ausführungsform, ist eine Vielzahl von Halbleiter-Elementen auf einer Halbleiter-Wafer 11 angeordnet. Oben auf der Halbleiter- Wafer 11 befinden sich Elektroden 12 zur externen Verbindung. Wie Fig. 3(b) zeigt, wird ein leitfähiger Abschnitt 13 auf den Elektroden 12 für eine externe Verbindung geformt. Der leitfähige Abschnitt 13 wird beispielsweise durch das Laminieren von metallisierten Lagen auf die Oberseite der Elektroden 12 hergestellt. Die Halbleiter-Wafer 11 mit einem darauf ausgebildeten leitfähigen Abschnitt 13 wird mit Kunstharz in ähnlicher Weise wie in der ersten bevorzugten Ausführungsform versiegelt. Bei dieser Ausführungsform wird auf der Oberfläche der Halbleiter-Wafer 11, auf der die Elektroden 12 und die leitfähigen Abschnitte 13 ausgebildet sind, eine Kunstharzschicht 14 mit versiegelnder Funktion geformt. Für die Kunstharzschicht 14 werden ähnliche Materialien verwandt wie für die Kunstharzschicht 3 in der ersten bevorzugten Ausführungsform.
Die mit der Kunstharzschicht 14 beschichtete Halbleiter-Wafer 11 wird zu einem Prozess der Dickenreduzierung gesandt. In diesem Prozess, wie in Fig. 4(a) gezeigt, wird die Rückseite der Halbleiter-Wafer 11 in einer zur ersten bevorzugten Ausführungsform ähnlichen Weise geschliffen und in einem Schleifprozess in ihrer Dicke reduziert. In diesem Schleifprozess kann eine durch das Schleifen verursachte Beschädigung oder Zerstörung der Halbleiter-Wafer 11 verhindert werden, da die Halbleiter-Wafer 11 durch die Kunstharzschicht 14 verstärkt ist.
Für den Prozess der Dickenreduzierung kann, abgesehen von dem mechanischen Schleifverfahren, zum Entfernen der Oberflächenschicht auf der Rückseite der Halbleiter-Wafer 11 ein Plasmaätzverfahren oder ein Verfahren chemischen Ätzens eingesetzt werden. Weiterhin kann die durch das mechanische Schleifverfahren geschliffene Rückseite der Halbleiter-Wafer 11 darauffolgend mit dem Plasmaätzverfahren behandelt werden.
Auf den leitfähigen Abschnitt 13 werden Lötmittel-Kugeln 15, wie in Fig. 4(b) gezeigt, angebracht. Nach diesem Schritt wird die Halbleiter-Wafer 11 zu einem Rückflussverfahren gesandt und in diesem erhitzt, um die Lötmittel-Kugeln 15 zu schmelzen und mit dem leitfähigen Abschnitt 13 zu verbinden. Wenn das geschmolzene Lötmittel erstarrt ist, haben sich vorstehende Lötmittelbeulen 15' (dargestellt in Fig. 4(c)) auf der Kunstharzschicht 14 ausgebildet.
Nach der Ausbildung der Lötmittelbeulen wird die Halbleiter-Wafer 11 entlang der Begrenzungen jedes Halbleiter-Elementes 11 geschnitten, um einen Halbleiter-Baustein 16 zu vervollständigen, in dem die Kunstharzschicht 14 die Seite mit den zur externen Verbindung angebrachten Elektroden versiegelt. Der Halbleiter- Baustein 16 hat überragende Eigenschaften, ähnlich denen des Halbleiter-Bausteins 7 der ersten bevorzugten Ausführungsform.
In der zweiten bevorzugten Ausführung wird der leitfähige Abschnitt 13 durch eine Metallisierung (Plating) ausgebildet, jedoch kann er auch durch Drahthöcker gebildet werden, die durch einen Drahtverbund geformt werden oder durch ballförmige Höcker, die durch sich berührende metallische Bälle gebildet werden. Die Drahthöcker und die ballförmigen Höcker sind hinsichtlich der Kosten für die Ausbildung eines leitfähigen Abschnittes 13 vorteilhaft gegenüber der Metallisierung (Plating).
Die dritte bevorzugte Ausführungsform
Die Fig. 5 und 6 zeigen Prozess-Diagramme des Herstellungsverfahrens für den Halbleiter-Baustein der dritten bevorzugten Ausführungsform der vorliegenden Erfindung. Die Fig. 5 und 6 erläutern das Herstellungsverfahren des Halbleiters in der Prozess-Reihenfolge.
In Fig. 5(a) sind Elektroden 22 für die externe Verbindung auf der oberen Oberfläche einer Halbleiter-Wafer 21 angeordnet, auf der eine Vielzahl von Halbleiter-Elementen in einer zur Halbleiter- Wafer der ersten bevorzugten Ausführungsform ähnlichen Weise ausgebildet sind. Eine schützende Platte 23 ist an die untere Oberfläche der Halbleiter-Wafer 21 gebondet. Die schützende Platte 23 ist so ausgebildet, dass eine druckempfindliche Klebstoffschicht 23b auf einen Kunstharzfilm 23a aufgebracht ist. Nach dem Aufkleben auf die Halbleiter-Wafer 21 verstärkt die schützende Platte 23 diese.
Die Halbleiter-Wafer 21 wird zu einem Schneideprozess geschickt, während sie durch die schützende Platte 23 verstärkt ist und wird entlang der Begrenzungen jedes Halbleiter-Elementes 21', wie in Fig. 5(b) gezeigt, geschnitten. Als Ergebnis dieses Schrittes entsteht eine Halbleiter-Wafer 21 in der Weise, dass jedes Halbleiter-Elementes 21' durch die schützenden Platte 23 verbunden ist.
In diesem Zustand wird eine Kunstharzschicht 24 auf der Seite der verbundenen Halbleiter-Wafer 21 (im folgenden verbundene Halbleiter-Wafer genannt) geformt, auf der Elektroden, wie in Fig. 5(c) gezeigt, angeordnet sind. Wie im Fall der Kunstharzschichten 3 bzw. 14 der ersten und zweiten bevorzugten Ausführungsform hat die Kunstharzschicht 24 die Aufgabe, die Seite mit den Elektroden zu versiegeln.
Darauffolgend wird die schützende Platte 23 abgelöst von der verbundenen Halbleiter-Wafer, auf der die Kunstharzschicht 24 geformt wurde. Mit diesem Schritt ist die Seite der verbundenen Halbleiter-Wafer, auf der die Elektroden angeordnet sind, mit der Kunstharzschicht 24 versiegelt, wie in Fig. 5(d) gezeigt. Die verbundene Halbleiter-Wafer wird in diesem Zustand zu einem Prozess der Dickenreduzierung gesandt und die Rückseite jedes Halbleiter-Elementes 21' wird geschliffen und durch einen mechanischen Schleifprozess in der Dicke reduziert. Bei diesem Schleifprozess kann, da die Halbleiter-Elemente 21' durch die Kunstharzschicht 24 verstärkt sind, eine durch Belastung während des Schleifens verursachte Beschädigung oder Zerstörung verhindert werden. Für diesen Prozess der Dickenreduzierung kann das Plasmaätzverfahren oder das Verfahren chemischen Ätzens, ähnlich wie bei der ersten bevorzugten Ausführungsform, zum Entfernen der Oberflächenschicht auf der Rückseite der Halbleiter- Wafer 21 eingesetzt werden, anders als der mechanische Schleifprozess. Weiterhin kann die durch ein mechanisches Schleifverfahren geschliffene Rückseite der Halbleiter-Wafer 21 darauffolgend mit einem Plasmaätzverfahren behandelt werden.
Die verbundene Halbleiter-Wafer wird dann zu einem Prozess zur Ausbildung von Blindlöchern gesandt. Ähnlich zur ersten bevorzugten Ausführungsform werden in diesem Prozess Blindlöcher 25, welche bis zur Oberfläche der Elektroden 22 reichen, in der Kunstharzschicht 24 an Positionen geformt, die mit den Elektroden 22 korrespondieren, wie in Fig. 6(a) gezeigt. Darauf, wie Fig. 6(b) zeigt, werden die Blindlöcher 25 mit Lötmittel-Paste 26 gefüllt. Auf der Lötmittel-Paste 26 werden Lötmittel-Kugeln 27 angebracht, wie in Fig. 6(c) gezeigt. Nach diesem Schritt wird die verbundene Halbleiter-Wafer in einem Rückfluss-Prozess erhitzt, die Lötmittel-Paste 26 und die Lötmittel-Kugeln 27 geschmolzen und hervorstehende Lötmittel- Beulen 27', welche mit den Elektroden 22 verbunden sind, auf der Kunstharzschicht 24 geformt.
Nach der Bildung von Lötmittel-Beulen wird die verbundene Halbleiter-Wafer zu einem Schneideprozess gesandt, wo die Kunstharzschicht 24 entlang der Begrenzungen jedes Halbleiter- Elementes 21' geschnitten wird, wie in Fig. 6(d) gezeigt, um einen Halbleiter-Baustein 28, dessen Seite mit Elektroden zur externen Verbindung durch die Kunstharzschicht 24 versiegelt ist, zu vervollständigen. Der Halbleiter-Baustein 2B erfreut sich ebenfalls überragender Eigenschaften, ähnlich denen des Halbleiter-Bausteines 7 der ersten bevorzugten Ausführungsform.
Wie in den ersten, zweiten und dritten bevorzugten Ausführungsformen gemäss der vorliegenden Erfindung beschrieben, wird die Rückseite der Halbleiter-Wafer, nachdem die Kunstharzschicht mit ihrer versiegelnden Funktion auf der Seite der Halbleiter-Wafer, auf der die Elektroden angebracht sind, aufgebracht wurde, geschliffen und in ihrer Dicke reduziert. Diese Methode hat die folgenden Effekte
  • 1. Gleichmässige und dünne Halbleiter-Elemente können erhalten werden, weil die Halbleiter-Wafer während des Prozesses der Dickenreduzierung angemessen verstärkt wird.
  • 2. Da keine schützenden Platten nach dem Prozess der Dickenreduzierung entfernt werden müssen, tritt keine damit verbundene Zerstörung oder Beschädigung der Halbleiter- Wafer auf.
  • 3. Weil keine schützenden Wegwerf-Platten benötigt werden, können nicht nur die Herstellungskosten sondern auch, da kein Abfall erzeugt wird, die Belastung der Umwelt reduziert werden.
Gemäss der vorliegenden Erfindung können zuverlässige Halbleiter- Bausteine zu niedrigen Kosten umweltfreundlich produziert werden.

Claims (7)

1. Verfahren zur Herstellung eines Halbleiter-Bausteins mit folgenden Schritten:
Ausbildung einer Kunstharzschicht mit Versiegelungsfunktion auf einer Seite einer Halbleiter-Wafer mit Elektroden, wobei die Halbleiter-Wafer eine Vielzahl von darauf angebrachten Halbleiter- Elementen aufweist; und
Schleifen und Dickenreduzierung einer Rückseite der Halbleiter- Wafer, nach dem Prozess der Ausbildung der Kunstharzschicht.
2. Verfahren zur Herstellung eines Halbleiter-Bausteins nach Anspruch 1, mit einem weiteren Schritt, der die Ausbildung eines leitfähigen Abschnitts auf den Elektroden der Halbleiter-Wafer umfasst.
3. Verfahren zur Herstellung eines Halbleiter-Bausteins nach Anspruch 2, bei dem der leitfähige Abschnitt durch eines der folgenden Verfahren ausgebildet wird: Metallisieren (Plating), Ausbildung eines Drahtverbundes und Verbindung metallischer Bälle.
4. Verfahren zur Herstellung eines Halbleiter-Bausteins nach Anspruch 1 oder 2, mit einem weiteren Schritt, der das Schneiden der Halbleiter-Wafer entlang von Begrenzungen der Halbleiter- Elemente umfasst.
5. Verfahren zur Herstellung eines Halbleiter-Bausteins nach Ansprüch 1, 2 oder 4, bei dem der Prozess der Dickenreduzierung durch wenigstens eines der folgenden Verfahren geschieht: Mechanisches Schleifen, chemisches Ätzen und Plasma-Ätzen.
6. Halbleiter-Baustein, bei dem eine Kunstharzschicht auf einer mit Elektroden versehenen Seite einer Halbleiter-Wafer mit Halbleiter-Elementen geformt ist, wobei die Dicke der Halbleiter- Wafer nicht mehr als 300 µm ist.
7. Halbleiter-Baustein nach Anspruch 6, bei dem die Kunstharzschicht wenigstens einen der folgenden Stoffe beinhaltet: Kieselerde, Tonerde, Zirkoniumoxid, Quarzfasern, Glasfasern, Kunstharzfasern und anorganische Partikel, die ionische Verunreinigungen absorbieren können.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10250621A1 (de) * 2002-10-30 2004-05-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen verkapselter Chips
US7091062B2 (en) 2003-10-15 2006-08-15 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
DE102004050027B4 (de) * 2003-10-15 2008-02-21 Qimonda Ag Verfahren zum Herstellen eines Wafer Level Packages

Families Citing this family (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352881B1 (en) 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US6506681B2 (en) 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
FR2828009B1 (fr) * 2001-07-25 2003-10-10 Novatec Methode de realisation de bossages presentant des performances thermomecaniques ameliorees
FR2828334A1 (fr) * 2001-08-03 2003-02-07 Schlumberger Systems & Service Procede pour rendre connectable electriquement et mecaniquement un dispositif electrique ayant une face munie de plots de contacts
DE10139056B4 (de) * 2001-08-08 2005-04-21 Infineon Technologies Ag Verfahren zum Dünnen eines scheibenförmigen Gegenstands sowie zur Herstellung eines beidseitig strukturierten Halbleiterbauelements
FR2830122B1 (fr) * 2001-09-27 2006-01-21 St Microelectronics Sa Procede d'amincissement d'une plaquette de silicium
US6759311B2 (en) * 2001-10-31 2004-07-06 Formfactor, Inc. Fan out of interconnect elements attached to semiconductor wafer
DE10202881B4 (de) * 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
JP4100936B2 (ja) * 2002-03-01 2008-06-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
CA2486974A1 (en) 2002-05-31 2003-12-11 Mattel, Inc. Flexible dolls and posable action figures
US7423337B1 (en) 2002-08-19 2008-09-09 National Semiconductor Corporation Integrated circuit device package having a support coating for improved reliability during temperature cycling
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP2004152982A (ja) * 2002-10-30 2004-05-27 Matsushita Electric Ind Co Ltd 電子部品実装済部品の製造方法、及び該電子部品実装済部品を備えた電子部品実装済完成品の製造方法、並びに電子部品実装済完成品
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US7301222B1 (en) 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
JP4544876B2 (ja) * 2003-02-25 2010-09-15 三洋電機株式会社 半導体装置の製造方法
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US6939796B2 (en) * 2003-03-14 2005-09-06 Lam Research Corporation System, method and apparatus for improved global dual-damascene planarization
US7140374B2 (en) * 2003-03-14 2006-11-28 Lam Research Corporation System, method and apparatus for self-cleaning dry etch
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
JP4170839B2 (ja) * 2003-07-11 2008-10-22 日東電工株式会社 積層シート
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
JP2005064362A (ja) * 2003-08-19 2005-03-10 Nec Electronics Corp 電子装置の製造方法及びその電子装置並びに半導体装置の製造方法
US6940181B2 (en) * 2003-10-21 2005-09-06 Micron Technology, Inc. Thinned, strengthened semiconductor substrates and packages including same
KR100510556B1 (ko) * 2003-11-11 2005-08-26 삼성전자주식회사 초박형 반도체 패키지 및 그 제조방법
JP2005191508A (ja) * 2003-12-05 2005-07-14 Rohm Co Ltd 半導体装置およびその製造方法
US20050191936A1 (en) * 2004-01-07 2005-09-01 Marine Jon C. Doll
US7169691B2 (en) * 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US7282375B1 (en) 2004-04-14 2007-10-16 National Semiconductor Corporation Wafer level package design that facilitates trimming and testing
US7141487B2 (en) * 2004-07-01 2006-11-28 Agency For Science Technology And Research Method for ultra thinning bumped wafers for flip chip
US20060046499A1 (en) * 2004-08-20 2006-03-02 Dolechek Kert L Apparatus for use in thinning a semiconductor workpiece
US7288489B2 (en) * 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US20060040111A1 (en) * 2004-08-20 2006-02-23 Dolechek Kert L Process chamber and system for thinning a semiconductor workpiece
US7354649B2 (en) 2004-08-20 2008-04-08 Semitool, Inc. Semiconductor workpiece
US7193295B2 (en) * 2004-08-20 2007-03-20 Semitool, Inc. Process and apparatus for thinning a semiconductor workpiece
US7410813B1 (en) * 2004-09-23 2008-08-12 National Semiconductor Corporation Method of parallel lapping a semiconductor die
JP4880218B2 (ja) * 2004-12-22 2012-02-22 三洋電機株式会社 回路装置
TWI284949B (en) * 2005-09-09 2007-08-01 Chipmos Technologies Inc Bumped structure and its forming method
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US20070149001A1 (en) * 2005-12-22 2007-06-28 Uka Harshad K Flexible circuit
WO2007100849A2 (en) 2006-02-27 2007-09-07 Microcontinuum, Inc. Formation of pattern replicating tools
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7434310B2 (en) * 2006-06-05 2008-10-14 Motorola, Inc. Process to reform a plastic packaged integrated circuit die
US7829380B2 (en) * 2006-10-31 2010-11-09 Qimonda Ag Solder pillar bumping and a method of making the same
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US8940117B2 (en) 2007-02-27 2015-01-27 Microcontinuum, Inc. Methods and systems for forming flexible multilayer structures
WO2009064888A1 (en) * 2007-11-13 2009-05-22 Microcontinuum, Inc. Methods and systems for forming flexible multilayer structures
KR101096142B1 (ko) * 2008-01-24 2011-12-19 브레우어 사이언스 인코포레이션 캐리어 기판에 디바이스 웨이퍼를 가역적으로 장착하는 방법
US7973417B2 (en) * 2008-04-18 2011-07-05 Qimonda Ag Integrated circuit and method of fabricating the same
US8673163B2 (en) 2008-06-27 2014-03-18 Apple Inc. Method for fabricating thin sheets of glass
US7810355B2 (en) 2008-06-30 2010-10-12 Apple Inc. Full perimeter chemical strengthening of substrates
JP5281346B2 (ja) * 2008-09-18 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US9063605B2 (en) 2009-01-09 2015-06-23 Apple Inc. Thin glass processing using a carrier
US7918019B2 (en) * 2009-01-09 2011-04-05 Apple Inc. Method for fabricating thin touch sensor panels
US8820728B2 (en) * 2009-02-02 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier
CN102388003B (zh) 2009-03-02 2014-11-19 苹果公司 用于强化用于便携式电子设备的玻璃盖的技术
US20110019354A1 (en) * 2009-03-02 2011-01-27 Christopher Prest Techniques for Strengthening Glass Covers for Portable Electronic Devices
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) * 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US9778685B2 (en) 2011-05-04 2017-10-03 Apple Inc. Housing for portable electronic device with reduced border region
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US9213451B2 (en) 2010-06-04 2015-12-15 Apple Inc. Thin glass for touch panel sensors and methods therefor
US8852391B2 (en) 2010-06-21 2014-10-07 Brewer Science Inc. Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US9263314B2 (en) 2010-08-06 2016-02-16 Brewer Science Inc. Multiple bonding layers for thin-wafer handling
US10189743B2 (en) 2010-08-18 2019-01-29 Apple Inc. Enhanced strengthening of glass
US8824140B2 (en) 2010-09-17 2014-09-02 Apple Inc. Glass enclosure
JP2012069747A (ja) * 2010-09-24 2012-04-05 Teramikros Inc 半導体装置およびその製造方法
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8950215B2 (en) 2010-10-06 2015-02-10 Apple Inc. Non-contact polishing techniques for reducing roughness on glass surfaces
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US20120112336A1 (en) * 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8845912B2 (en) 2010-11-22 2014-09-30 Microcontinuum, Inc. Tools and methods for forming semi-transparent patterning masks
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
US9725359B2 (en) 2011-03-16 2017-08-08 Apple Inc. Electronic device having selectively strengthened glass
US10781135B2 (en) 2011-03-16 2020-09-22 Apple Inc. Strengthening variable thickness glass
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9128666B2 (en) 2011-05-04 2015-09-08 Apple Inc. Housing for portable electronic device with reduced border region
JP5621712B2 (ja) * 2011-06-06 2014-11-12 株式会社デンソー 半導体チップ
KR101175909B1 (ko) * 2011-07-27 2012-08-22 삼성전기주식회사 인쇄회로기판의 표면처리 방법 및 인쇄회로기판
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9944554B2 (en) 2011-09-15 2018-04-17 Apple Inc. Perforated mother sheet for partial edge chemical strengthening and method therefor
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9516149B2 (en) 2011-09-29 2016-12-06 Apple Inc. Multi-layer transparent structures for electronic device housings
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
US10144669B2 (en) 2011-11-21 2018-12-04 Apple Inc. Self-optimizing chemical strengthening bath for glass
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US10133156B2 (en) 2012-01-10 2018-11-20 Apple Inc. Fused opaque and clear glass for camera or display window
US8773848B2 (en) 2012-01-25 2014-07-08 Apple Inc. Fused glass device housings
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9946302B2 (en) 2012-09-19 2018-04-17 Apple Inc. Exposed glass article with inner recessed area for portable electronic device housing
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US9202753B2 (en) * 2013-01-30 2015-12-01 Infineon Technologies Ag Semiconductor devices and methods of producing these
US9000587B1 (en) * 2013-03-12 2015-04-07 Maxim Integrated Products, Inc. Wafer-level thin chip integration
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9589797B2 (en) 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices
US9459661B2 (en) 2013-06-19 2016-10-04 Apple Inc. Camouflaged openings in electronic device housings
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9886062B2 (en) 2014-02-28 2018-02-06 Apple Inc. Exposed glass article with enhanced stiffness for portable electronic device housing
IT201600084419A1 (it) * 2016-08-10 2018-02-10 St Microelectronics Srl Procedimento per realizzare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
WO2018150724A1 (ja) * 2017-02-17 2018-08-23 株式会社村田製作所 回路モジュールおよび回路モジュールの製造方法
CN110394910A (zh) * 2019-07-23 2019-11-01 芯盟科技有限公司 晶圆减薄方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4043027A (en) * 1963-12-16 1977-08-23 Texas Instruments Incorporated Process for encapsulating electronic components in plastic
JPS5055278A (de) * 1973-09-12 1975-05-15
JPS58119658A (ja) * 1982-01-11 1983-07-16 Toshiba Corp 半導体封止用樹脂の製造方法
KR970000416B1 (ko) * 1985-05-31 1997-01-09 사이언티픽 이매징 테크놀로지시 이코포레이티드 규소웨이퍼 보강재 및 보강방법
JPS61283130A (ja) * 1985-06-07 1986-12-13 Nec Corp 半導体ウエ−ハの処理方法
US4891334A (en) * 1987-11-10 1990-01-02 Nippon Zeon Co., Ltd. Process for production of electronic devices utilizing novolak resin as protective material
JP2643392B2 (ja) * 1988-12-05 1997-08-20 富士通株式会社 半導体装置の製造方法
JP3128878B2 (ja) * 1991-08-23 2001-01-29 ソニー株式会社 半導体装置
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
KR100193556B1 (ko) * 1993-08-31 1999-06-15 이형도 편향요크
US5543585A (en) * 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
JP3247384B2 (ja) * 1994-03-18 2002-01-15 日立化成工業株式会社 半導体パッケージの製造法及び半導体パッケージ
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JPH07280462A (ja) * 1994-04-11 1995-10-27 Shin Etsu Chem Co Ltd 均熱セラミックスヒーター
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP3311899B2 (ja) * 1995-01-20 2002-08-05 松下電器産業株式会社 回路基板及びその製造方法
JP3197788B2 (ja) 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
KR100209760B1 (ko) * 1996-12-19 1999-07-15 구본준 반도체 패키지 및 이의 제조방법
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
TW353202B (en) * 1997-02-28 1999-02-21 Hewlett Packard Co Scribe and break of hard-to-scribe materials
JPH10335567A (ja) * 1997-05-30 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
FR2770685B1 (fr) * 1997-10-31 2000-01-14 Sgs Thomson Microelectronics Procede d'amincissement d'une plaquette de semiconducteur
JP3849277B2 (ja) * 1998-01-26 2006-11-22 ソニー株式会社 半導体装置
US6108210A (en) * 1998-04-24 2000-08-22 Amerasia International Technology, Inc. Flip chip devices with flexible conductive adhesive
JP2000036552A (ja) * 1998-07-17 2000-02-02 Fujitsu Ltd 半導体装置、及び半導体装置で用いる封止材中の金属分の分取方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP2000273196A (ja) * 1999-03-24 2000-10-03 Polymatech Co Ltd 熱伝導性樹脂基板および半導体パッケージ
TW412851B (en) * 1999-05-31 2000-11-21 Siliconware Precision Industries Co Ltd Method for manufacturing BGA package having encapsulation for encapsulating a die
US7129110B1 (en) 1999-08-23 2006-10-31 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US6184064B1 (en) * 2000-01-12 2001-02-06 Micron Technology, Inc. Semiconductor die back side surface and method of fabrication
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US20020041009A1 (en) * 2000-07-05 2002-04-11 Matsushita Electric Industrial Co., Ltd Transmission line assembly chip and a manufacturing method thereof in a multi-chip module
US6507114B2 (en) * 2001-01-30 2003-01-14 Micron Technology, Inc. BOC semiconductor package including a semiconductor die and a substrate bonded circuit side down to the die

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10250621A1 (de) * 2002-10-30 2004-05-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen verkapselter Chips
DE10250621B4 (de) * 2002-10-30 2004-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen verkapselter Chips und zum Erzeugen eines Stapels aus den verkapselten Chips
US7011989B2 (en) 2002-10-30 2006-03-14 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Method for producing encapsulated chips
US7091062B2 (en) 2003-10-15 2006-08-15 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
DE102004050027B4 (de) * 2003-10-15 2008-02-21 Qimonda Ag Verfahren zum Herstellen eines Wafer Level Packages

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