DE10056871A1 - Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben - Google Patents

Abstract

Ein Feldeffektransistor umfasst einen Gateelektrodenkontakt eines gut leitenden Materials, das die Gateelektrode kontaktiert und sich in der Transistorbreitendimension zumindest entlang eines Teils des Kanals erstreckt. Somit ist der Gatewiderstand und die Gatesignalausbreitungszeit für eine an den Gatekontakt angelegte Spannung deutlich verringert, selbst für Bauteile mit äußerst geringer Gatelänge. Ferner wird ein Verfahren zur Herstellung des obigen FETs offenbart.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft VLSI-Halbleiterbauelemente und betrifft insbesondere die Bildung einer Gateelektrode eines Feldeffekttransistors (FET) mit einer reduzierten Signallaufzeit an der Gateelektrode.

2. Beschreibung des Stands der Technik

Der Produktionsprozess integrierter Schaltungen (IC) beinhaltet die Herstellung zahlrei­ cher Halbleiterbauelemente, etwa von Feldeffekttransistoren mit isoliertem Gate, auf einem einzelnen Substrat. Um eine erhöhte Integrationsdichte und verbesserte Bautei­ leigenschaften beispielsweise mit Hinsicht auf Signalverarbeitungszeit und Leistungs­ aufnahme bereitzustellen, werden die Merkmalsgrößen der Halbleiterbauelemente stän­ dig verringert. Im Allgemeinen liefern kleiner werdende Bauteilstrukturen eines FETs eine Reihe von Vorteilen, wie etwa eine hohe Packungsdichte und geringere Anstiegs- und Abfallzeiten während des Schaltens der Transistoren aufgrund der verringerten Ka­ nallänge. Andererseits kann die verringerte Gatelänge des FETs zu gewissen Nachtei­ len führen, die die mit der kleineren Kanallänge verbundenen Vorteile aufheben können, da der Gatewiderstand und somit die Signalverzögerung der Gateelektrode ansteigt, wenn die Gatelänge kleiner wird.

Um die bei den ständig kleiner werdenden Strukturmerkmalen von modernen integrier­ ten Schaltungen mit extrem hoher Dichte beteiligten Probleme deutlich herauszustellen, wird ein typischer Prozessablauf gemäß dem Stand der Technik mit Bezug zu den Fig. 1(a)-1(d) beschrieben, in dem insbesondere die bei der Bildung der Gateelektrode und des Gateelektrodenkontakts auftretenden Probleme detailliert dargelegt werden. Wie der Fachmann leicht erkennt, sind die den Prozessablauf gemäß dem Stand der Technik darstellenden Figuren lediglich von schematischer Natur und Übergänge und Grenzen, die als scharte Linien dargestellt sind, müssen nicht als scharfe Übergänge in echten Bauelementen vorhanden sein. Ferner bezieht sich die Beschreibung des Prozessab­ laufs nach dem Stand der Technik auf standardmäßige Herstellungsverfahren, ohne dass typische Prozessparameterwerte, die in diesem Verfahren verwendet werden, spe­ zifiziert sind, da einzelne Prozessschritte so angepasst sein können, um spezielle Desi­ gnanforderungen zu erfüllen.

Fig. 1(a) zeigt einen schematischen Querschnitt eines FET-Bauteils in einem speziellen Herstellungsstadium. In einem Halbleitersubstrat 101, etwa einem Siliciumsubstrat, ist ein transistoraktives Gebiet, das durch einen Kanal 108 getrennte Drain- und Sourcege­ biete 105 aufweist, durch Flachgrabenisolationen 102 definiert. Über dem Kanal 108 ist eine Gateelektrode 104 gebildet und von dem Kanal durch eine Gateisolierschicht 103 getrennt. Die Seitenwände der Gateelektrode 104 sind durch Seitenwandabstandsele­ mente 107 abgedeckt. An der Oberseite der Drain- und Sourcegebiete 105 und der Gateelektrode 104 ist ein Kobaltsilicidbereich 106 vorgesehen. Die Drain- und Source­ gebiete 105 und die Gateelektrode 104 erstrecken sich im Wesentlichen parallel entlang einer Transistorbreitenrichtung, die senkrecht auf der Zeichenebene der Fig. 1(a) steht. In Fig. 1(a) wird die horizontale Richtung als die "Transistorlängendimension", und die seitliche Ausdehnung der Gateelektrode 104 wird als die "Gatelänge" bezeichnet.

Wie der Fachmann leicht erkennt, kann die Formierung der in der Fig. 1(a) gezeigten Struktur die folgenden Schritte umfassen: Bilden der Flachgrabenisolation 102, die bei­ spielsweise aus Siliciumdioxid bestehen, Abscheiden oder Aufwachsen einer Gateiso­ lierschicht, Abscheiden eines Gateelektrodenmaterials, etwa polykristallinem Silicium, und Strukturieren des Gateelektrodenmaterials mit beispielsweise Fotolithografie im tie­ fen Ultraviolettbereich und Ätzen, Erzeugen leicht dotierter Drain- und Sourcegebiete und leicht dotierter ausdiffundierter Gebiete mittels Ionenimplantation und anschließen­ der rascher thermischer Behandlung, Bilden der Seitenwandabstandselemente 107, um anschließend einen weiteren Implantationsschritt auszuführen, um die Drain- und Sour­ cegebiete 105 zu erhalten, und Abscheiden eines Metalls, etwa Kobalt, um eine chemi­ sche Reaktion zwischen den Siliciumoberflächen der Drain- und Sourcegebiete 105 und der Gateelektrode 104 einzuleiten. Die damit erhaltenen Silicidbereiche 106 zeigen ei­ nen Schichtwiderstand von ungefähr 10 Ohm/Quadrat.

Fig. 1(b) zeigt schematisch eine Querschnittsansicht des Bauteils aus Fig. 1(a) in einem fortgeschrittenen Herstellungsstadium. In einer dielektrischen Schicht 109 mit einer ein­ geebneten Oberfläche sind Drain- und Sourcekontakte 110 gebildet, die teilweise jeweils über die Kobaltsilicidbereiche 106 mit den Drain- und Sourcegebieten 105 in Kontakt sind. Die Drain- und Sourcekontakte 110 umfassen eine Barrierenschicht 111, die mit der dielektrischen Schicht 109 und den Silicidbereichen 106 der Drain- und Sourcege­ biete 105 in Kontakt ist. Typischerweise wird die Formierung der in Fig. 1(b) gezeigten Struktur erreicht durch Abscheiden eines dielektrischen Materials, etwa Siliciumdioxid, und Polieren des abgeschiedenen Materials, um eine ebene Oberfläche zu erhalten. Anschließend werden Kontaktöffnungen strukturiert, geätzt und anschließend mit einem Barrierenmaterial, das die Barrierenschicht 110 bildet, und einem Kontaktmetall, wie etwa Wolfram, gefüllt. Anschließend wird das überschüssige Metall durch chemisch me­ chanisches Polieren entfernt, wie das im Stand der Technik wohl bekannt ist, um damit die Drain- und Sourcekontakte 110 zu erhalten.

Fig. 1(c) zeigt schematisch das Bauelement aus den Fig. 1(a) und 1(b) in einem ab­ schließenden Stadium. In einer zweiten dielektrischen Schicht 113 sind Öffnungen ge­ bildet, die mit einem zweiten Metall, etwa Aluminium, zur Bereitstellung von Metallleitun­ gen 114 gefüllt sind. Die zweite dielektrische Schicht 113 kann Siliciumdioxid oder ein geeignetes dielektrisches Material mit einer niedrigen Dielektrizitätskonstante enthalten.

Fig. 1(d) zeigt eine schematische Draufsicht des Bauteils aus Fig. 1(c), wobei der Ein­ fachheit halber die Metallleitungen 114, die zweite dielektrische Schicht 113, die dielek­ trische Schicht 109 und die Silicidbereiche 106 nicht gezeigt sind. In Fig. 1(d) werden jeweils das Draingebiet und das Sourcegebiet von drei Kontakten 110 kontaktiert, wo­ hingegen die Gateelektrode 104 mit zwei Gateelektrodenkontakten 112 verbunden ist, die außerhalb des transistoraktiven Gebiets angeordnet sind. Aus Fig. 1(d) ist ersicht­ lich, dass eine an die Kontakte 112 angelegte Gatespannung über den relativ hochohmigen Silicidbereich 106 der Gateelektrode dieser zugeführt wird. Folglich ist die Erzeugung eines leitenden Kanals zwischen dem Draingebiet und dem Sourcegebiet, im Falle eines Anreicherungs-FETs, bei Anlegen einer Spannung an die Gatekontakte 112 aufgrund des hohen Gatewiderstandes deutlich verzögert. Diese Sachlage verschlim­ mert sich um so mehr, wenn die Größe der Gateelektrode, beispielsweise die Gatelän­ ge, verringert wird, wie dies für die Optimierung der DC-Eigenschaften des Transistors wünschenswert ist, da der reduzierte Gatequerschnitt den Gatewiderstand weiter ver­ größert und damit teilweise den durch die reduzierte Kanallänge erreichten Vorteil auf­ hebt. Folglich ergeben verbesserte DC-Transistoreigenschaften, die durch eine redu­ zierte Kanallänge erhalten werden, nicht notwendigerweise ein entsprechend verbes­ sertes AC-Verhalten des Transistors.

Angesichts des oben Gesagten gibt es daher einen Bedarf für ein verbessertes FET- Bauteil mit einer geringeren Gateverzögerung, um die AC-Eigenschaft des Transistors zu verbessern.

ÜBERBLICK ÜBER DIE ERFINDUNG

Gemäß einem Aspekt der vorliegenden Erfindung umfasst ein auf einem Substrat gebil­ deter Feldeffekttransistor ein Draingebiet und ein Sourcegebiet, die voneinander in einer Transistorlängendimension durch ein Kanalgebiet beabstandet sind, eine Gateelektrode, die über dem Kanalgebiet ausgebildet und von diesem durch eine Gateisolierschicht isoliert ist, wobei das Draingebiet, das Sourcegebiet und die Gateelektrode sich im We­ sentlichen parallel entlang einer Transistorbreitendimension erstrecken. Ferner umfasst der Feldeffekttransistor einen Drainkontakt, der zumindest teilweise über dem Drainge­ biet ausgebildet ist und ein Metall aufweist, wobei der Drainkontakt das Draingebiet mit einer Drainmetallisierungsleitung verbindet, einen Sourcekontakt, der zumindest teilwei­ se über dem Sourcegebiet gebildet ist und ein Metall umfasst, wobei der Sourcekontakt das Sourcegebiet mit einer Sourcemetallisierungsleitung verbindet, und einen Gatekon­ takt, der zumindest teilweise über und in Kontakt mit der Gateelektrode gebildet ist und ein elektrisch leitendes Material aufweist, wobei der Gatekontakt eine Breitenausdeh­ nung entlang der Gateelektrode in der Transistorbreitendimension aufweist, die die Ga­ teelektrode zumindest entlang eines Teils des Kanalgebiets bedeckt, wodurch ein ver­ ringerter Gateelektrodenwiderstand bereitgestellt wird.

Das erfindungsgemäße Transistorbauteil weist einen Gatekontakt auf, der zumindest teilweise über dem Kanal des Transistors gebildet ist. Daher ist aufgrund des deutlich vergrößerten Querschnitts des elektrischen leitfähigen Materials der resultierende elek­ trische Widerstand der Gateelektrode deutlich verringert im Vergleich zu einem Bauteil nach dem Stand der Technik, in dem Endbereiche außerhalb des transistoraktiven Gebiets aus Polysilicium gebildet sind. Somit ist in einem erfindungsgemäßen Transistor­ bauteil die Signalverzögerung deutlich verringert, und somit wird zu einem verbesserten AC-Verhalten des Transistorbauteils beigetragen, wie es in modernen integrierten Schaltungen, beispielsweise in Mikroprozessoren und dergleichen, notwendig ist, wo die Feldeffekttransistoren bei Taktfrequenzen von 1 GHz und höher betrieben werden.

In einer weiteren Ausführungsform erstreckt sich der Gatekontakt entlang der gesamten Breite des Kanals, so dass die Signalausbreitungszeit an der Gateelektrode zusätzlich verbessert ist. Ferner umfasst der Gatekontakt zusätzlich eine Gatemetallisierungslei­ tung, die über dem Gatekontakt gebildet ist, die zusätzlich den effektiven Gateelektro­ denwiderstand verringert. Die Längendimension des Gatekontakts und/oder der Gate­ metallisierungsleitung kann die Länge der Gateelektrode übersteigen, um somit einen großen wirkungsvollen Querschnitt für den Ladungsträgertransport entlang der Breiten­ richtung der Gateelektrode zu erhalten, um damit weiterhin den effektiven elektrischen Widerstand zu verringern.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst ein Verfahren zum Bilden eines Transistors mit einer Längsrichtung und einer Breitenrichtung: Bilden einer Gateisolierschicht über einem aktiven Gebiet eines Halbleitersubstrats, Bilden einer Gateelektrode über der Gateisolierschicht und Bilden eines Sourcegebiets und eines Draingebiets in dem aktiven Gebiet benachbart zu der Gateelektrode. Ferner umfasst das Verfahren das Ausbilden eines Gatekontakts über der Gateelektrode, wobei der Gatekontakt elektrisch mit der Gateelektrode verbunden ist und sich in einer Transistor­ breitenrichtung über zumindest einem Teil des aktiven Gebiets erstreckt.

Das erfindungsgemäße Verfahren erlaubt das Formieren eines Feldeffekttransistors mit den Vorteilen, wie sie zuvor aufgeführt wurden. Ferner sind die Prozessschritte, die beim Ausführen des Verfahrens beteiligt sind, mit herkömmlichen Halbleiterherstel­ lungsverfahren kompatibel, so dass das Verfahren in einer Prozesslinie ohne ungebühr­ liche Neuorganisierung des Prozessablaufes implementiert werden kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Weitere Vorteile und Aufgaben der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung und den angefügten Ansprüchen deutlicher, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert werden; es zeigen:

Fig. 1(a) schematisch einen Querschnitt eines typischen FET-Bauteils gemäß dem Stand der Technik in einem speziellen Herstellungsstadium;

Fig. 1(b) schematisch einen Querschnitt des FET-Bauteils aus Fig. 1(a) in einem fort­ geschrittenen Herstellungsstadium;

Fig. 1(c) schematisch einen Querschnitt des vollständigen FET-Bauteils mit einer er­ sten Metallisierungsschicht;

Fig. 1(d) schematisch eine Draufsicht des Bauteils aus Fig. 1(c), wobei Drain-, Sour­ ce- und Gatekontakte dargestellt sind;

Fig. 2(a) schematisch einen Querschnitt eines FET-Bauteils gemäß der vorliegenden Erfindung in einem speziellen Herstellungsstadium;

Fig. 2(b) schematisch einen Querschnitt des Bauteils aus Fig. 2(a) in einem fortge­ schrittenen Herstellungsstadium;

Fig. 2(c) einen Querschnitt des FET-Bauteils aus Fig. 2(b) vor dem Bilden eines Gate­ kontakts;

Fig. 2(d) schematisch einen Querschnitt des fertigen FET-Bauteils, das in den Fig. 2(a)-2(c) gezeigt ist, wobei ein Gatekontakt und eine Metallisierungsschicht gebildet ist; und

Fig. 2(e) schematisch eine Draufsicht auf das FET-Bauteil aus Fig. 2(d).

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Obwohl die vorliegende Erfindung mit Bezug zu der Ausführungsform, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt ist, beschrie­ ben wird, ist es selbstverständlich, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die spezielle offenbarte Ausführungsform zu beschränken, sondern die beschriebene Ausführungsform stellt lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Ansprüche definiert ist.

Fig. 2(a) zeigt schematisch einen Querschnitt eines Feldeffekttransistors 200 in einem speziellen Herstellungsstadium gemäß der vorliegenden Erfindung. In Fig. 2(a) definie­ ren Flachgrabenisolationen 202, die in einem Substrat 201, das ein geeignetes Halblei­ tersubstrat oder ein isolierendes Substrat, etwa Glas oder dergleichen, sein kann, ein aktives Gebiet des Transistors 200. In dem aktiven Gebiet sind ein Drain- und ein Sour­ cegebiet 205 durch einen Kanal 208 getrennt. Über dem Kanal 208 ist eine Gateelektro­ de 204 gebildet und von dem Kanal 208 durch eine Gateisolierschicht 203 beabstandet. Die Seitenwände der Gateelektrode 204 sind durch Seitenwandabstandselemente 207, die aus einem dielektrischen Material bestehen, bedeckt. Eine dielektrische Schicht 209, eine erste Ätzstoppschicht 220 und eine weitere dielektrische Schicht 221 isolieren elektrisch Drain- und Sourcekontakte 210 voneinander und von der Gateelektrode 204. Die erste Ätzstoppschicht 220 und die weitere dielektrische Schicht 221 werden eben­ falls als ein "erster dielektrischer Schichtstapel" bezeichnet. Die Drain- und Sourcekon­ takte 210 umfassen eine Barrierenschicht 211 an dem Übergang zu den benachbarten Materialien. Die Oberflächenbereiche des Draingebiets, des Sourcegebiets und der Gateelektrode umfassen Bereiche 206 erhöhter elektrischer Leitfähigkeit. Diese Berei­ che 206 weisen typischerweise ein Metallsilicid, etwa Kobaltsilicid, auf.

Ein typischer Prozessablauf zum Bilden der in Fig. 2(a) gezeigten Struktur kann die fol­ genden Schritte aufweisen. Die Flachgrabenisolationen 202, die Gateisolierschicht 203 und die Gateelektrode 204 werden entsprechend herkömmlichen Herstellungsverfahren, wie sie im Stand der Technik bekannt sind, gebildet. Die Drain- und Sourcegebiete 205 werden durch eine erste Ionenimplantation, gefolgt von einer schnellen thermischen Behandlung, und einer zweiten Ionenimplantation nach der Bildung von Seitenwandabstandselementen ausgebildet, um die endgültigen Drain- und Sourcegebiete mit leicht dotierten Bereichen und ausdiffundierten Bereichen, die in der Figur nicht gezeigt sind, zu erhalten. Es wird ein Silicidprozess beispielsweise unter Verwendung von Kobalt durchgeführt, um die Bereiche 206 erhöhter elektrischer Leitfähigkeit zu erzeugen. An­ schließend wird eine dielektrische Materialschicht, beispielsweise Siliciumdioxid umfas­ send, über der Struktur abgeschieden und im Gegensatz zum typischen Verfahren nach dem Stand der Technik poliert bis die Oberfläche der Gateelektrode 204 freigelegt ist, um die dielektrische Schicht 209 mit einer ebenen Oberfläche zu erhalten. Anschließend wird der erste dielektrische Schichtstapel mit der ersten Ätzstoppschicht 220, die bei­ spielsweise Siliciumnitrid umfassen kann, und die dielektrische Schicht 221, die bei­ spielsweise Siliciumdioxid umfassen kann, über der eingeebneten Oberfläche der die­ lektrischen Schicht 209 und der freigelegten Oberfläche der Gateelektrode 204 abge­ schieden. In einem weiteren Schritt werden Öffnungen in dem ersten dielektrischen Schichtstapel und der dielektrischen Schicht 209 gebildet, die anschließend mit einem Kontaktmetall gefüllt werden, um die Drain- und Sourcekontakte 210 zu bilden. Vor dem Füllen der Öffnungen mit dem Kontaktmetall wird eine Barrierenschicht 211 an der Oberfläche der Öffnungen gebildet, um eine ausreichende Haftung des einzufüllenden Kontaktmetalls zu liefern und um ein Ausdiffundieren des Kontaktmetalls in die benach­ barten dielektrischen Materialien zu verhindern. In der vorliegenden Ausführungsform wird Wolfram als ein Kontaktmetall verwendet, es kann jedoch ein anderes geeignetes Material, wie etwa Aluminium, Titan, Tantal, Kobalt, Kupfer und dergleichen oder eine beliebige Verbindung davon gewählt werden. Nach dem Füllen der Öffnungen zum Bil­ den der Drain- und Sourcekontakte 210 wird überschüssiges Material des Kontaktme­ talls mittels CMP entfernt und es wird eine eingeebnete Oberfläche erhalten.

Fig. 2(b) zeigt schematisch einen Querschnitt des Transistors 200 in einem fortge­ schrittenen Herstellungsstadium. Über der eingeebneten Oberfläche des ersten dielek­ trischen Schichtstapels wird ein zweiter dielektrischer Schichtstapel gebildet, der eine zweite Ätzstoppschicht 230 mit beispielsweise Siliciumnitrid und eine weitere dielektri­ sche Schicht 231 mit beispielsweise Siliciumdioxid aufweist. Für Hochgeschwindigkeits­ anwendungen und in integrierten Schaltungen mit äußerst hoher Dichte kann die die­ lektrische Schicht 231 vorzugsweise aus einem Material mit einer niedrigen dielektri­ schen Konstante k gebildet sein. In diesem Falle ist die dielektrische Konstante k vor­ zugsweise gleich oder kleiner als 4.0. Eine dielektrische Konstante k von 4.0 oder kleiner verringert deutlich die parasitäre Kapazität zwischen den zu bildenden Metallisie­ rungsleitungen in dem zweiten dielektrischen Schichtstapel. Materialien, die für die die­ lektrische Schicht 231 verwendet werden können schließen FTEOS, SiCOH, SILC mit ein, sind aber nicht darauf beschränkt.

Fig. 2(c) zeigt schematisch einen Querschnitt des Bauteils aus Fig. 2(b), wobei eine Drainkontaktöffnung 222, eine Sourcekontaktöffnung 224 jeweils über den Drain- und Sourcekontakten 210, und eine Gatekontaktöffnung 225 über Kontakten 210, und eine Gatekontaktöffnung 225 über der Gateelektrode in dem zweiten dielektrischen Schicht­ stapel gebildet sind. Wie in Fig. 2(c) dargestellt ist, übersteigt die Längsdimension der Gatekontaktöffnung 225 die Länge der Gateelektrode 204. Diese Eigenheit erleichtert die Justierung während des Strukturierens des zweiten dielektrischen Schichtstapels und stellt zusätzlich einen vergrößerten Querschnitt des zu bildenden Gatekontakts si­ cher, woraus ein geringer elektrischer Widerstand resultiert.

Fig. 2(d) zeigt schematisch einen Querschnitt des endgültigen Transistors 200 mit einer Drainmetallisierungsleitung 226, einer Gatemetallisierungsleitung 227 und einer Sour­ cemetallisierungsleitung 228. Die entsprechenden Metallisierungsleitungen umfassen eine zweite Barrierenschicht 229 an den Übergängen zu den benachbarten Materialien.

Ausgehend von dem Bauteil, wie es in Fig. 2(c) dargestellt ist, wird eine weitere Öffnung innerhalb einer Gatekontaktöffnung 225 über der Gateelektrode 224 gebildet. Diese in­ nerhalb der Gatekontaktöffnung 225 gebildete Öffnung erstreckt sich zumindest teilwei­ se entlang der Breitendimension des Transistors, d. h. in die Zeichnungsseite hinein, und erstreckt sich somit entlang eines Teils des Kanals 208. Vorzugsweise ist die Öffnung über der Gateelektrode 204 so ausgebildet, dass diese sich zumindest entlang der ge­ samten Breitendimension des Kanals 208 erstreckt. Anschließend werden die Seiten­ wände der Öffnung über der Gateelektrode und die Seitenwände der Gatekontaktöff­ nung 225 mit einem Barrierenmetall bedeckt, um die zweite Barrierenschicht 229 zu bilden. Anschließend wird die Öffnung und die Gatekontaktöffnung 225 mit einem elek­ trisch leitfähigen Material, vorzugsweise einem Metall wie etwa Kupfer, Aluminium, Wolf­ ram, Titan, Tantal, Kobalt oder einer beliebigen Verbindung davon gefüllt. Vorteilhafter­ weise wird das Füllen der Öffnung über der Gateelektrode 204, der Gatekontaktöffnung 225 und der Drain- und Sourcekontaktöffnungen 226 gleichzeitig ausgeführt. Anschließend wird das restliche elektrisch leitfähige Material durch CMP entfernt, um eine ebene Oberfläche der Struktur bereitzustellen.

Es sollte angemerkt werden, dass, obwohl der Gatekontakt 227 als eine T-förmige Struktur dargestellt ist, jeder andere geeignet geformte Querschnitt des Gatekontakts 227 verwendet werden kann. Beispielsweise kann der Gatekontakt eine im Wesentli­ chen gleichmäßige Länge entlang seiner gesamten Tiefe zeigen, oder alternativ kann der obere Bereich des Gatekontakts eine Länge aufweisen, die geringer als die Länge des Bereichs ist, der in Kontakt mit der Gateelektrode 204 ist, um ein Übersprechrau­ schen der benachbarten Drain- und Sourceleitungen zu minimieren. In der in Fig. 2(d) dargestellten Anordnung umfasst die dielektrische Schicht 231 vorteilhafterweise ein Material mit kleinem k, um die Kopplungskapazität zwischen den Drain-, Source- und Gatemetallisierungsleitungen zu verringern, um damit ein Übersprechrauschen zu mini­ mieren. Aufgrund des deutlichen Ansteigens des effektiven Gatequerschnitts, der zum Übertragen einer angelegten Gatespannung über die gesamte Breite der Gateelektrode 204 verfügbar ist, ist der wirksame Gatewiderstand drastisch verringert, was wiederum zu einer signifikant verringerten Gateverzögerung mit dem Vorteil eines verbesserten Bauteilgeschwindigkeitsverhaltens führt, insbesondere, wenn ein Material mit niedrigem k in dem zweiten dielektrischen Schichtstapel verwendet wird. In einem typischen Bei­ spiel der vorliegenden Erfindung ist der untere Bereich ungefähr 0.18 µm oder weniger, wohingegen der obere Bereich der Gatemetallisierungsleitung ungefähr 0.18 bis unge­ fähr 0.36 µm für eine typische Gatelänge von 0.18 µm ist. Der Widerstand der Ga­ teelektrode liegt im Bereich von ungefähr 0.1 bis ungefähr 1.0 Ohm und ist damit deut­ lich kleiner als der Widerstand von 4 bis 10 Ohm eines typischen Bauteils nach dem Stand der Technik mit der gleichen Gatelänge.

Fig. 2(e) zeigt schematisch eine Draufsicht des Transistors 200, wobei der Klarheit hal­ ber die ersten und zweiten dielektrischen Schichtstapel, die dielektrische Schicht 209 und die Bereiche 206 weggelassen sind. Fig. 2(e) zeigt die Gateelektrode 204, die sich in der Transistorbreitendimension über das transistoraktive Gebiet, das die Drain- und Sourcegebiete 205 umfasst, hinaus erstreckt. Die Drain- und Sourcekontakte 210 liefern einen elektrischen Kontakt jeweils zu den Drain- und Sourcegebieten und der Gatekon­ takt 227 überdeckt teilweise die Gateelektrode 204 (in einer Transistorbreitenrichtung). In dieser Ausführungsform erstreckt sich der Gatekontakt 227 zumindest über die gesamte Breite des Kanals 208, der nicht in Fig. 2(e) gezeigt ist, und es wird somit eine extrem schnelle Signalausbreitung bereitgestellt, wenn ein Signal an eines der Endbe­ reiche der Gateelektrode 204 angelegt wird. Es sollte jedoch erwähnt werden, dass selbst die Ausdehnung des Gatekontakts 227 über nur einen Teil der Kanalbreite deut­ lich die Signalausbreitungszeit verbessert. Ferner kann aus Fig. 2(e) entnommen wer­ den, dass die Gatespannung nunmehr über die Leitung des Gatekontakts 227 anstatt über den Silicidbereich wie in einem herkömmlichen Feldeffekttransistor zugeführt wird. Daher kann der Gesamtgatewiderstand um etwa zwei Größenordnungen verringert wer­ den. Da die erfindungsgemäße Anordnung wirkungsvoll den Gatewiderstand von der Gatelänge entkoppelt, ist eine weitere Verkleinerung der Gatelänge ohne die aus dem herkömmlichen Prozessablauf bekannten Nachteile möglich, wodurch sich deutlich das AC-zu-DC-Leistungsverhältnis verbessert. Ferner ist die vorliegende Erfindung nicht auf FET-Bauteile, die auf einem Siliciumsubstrat hergestellt sind, eingeschränkt, sondern diese kann in Kombination mit einem beliebigen geeigneten Halbleitermaterial oder mit Bauteilen, die auf einem beliebigen Substrat, etwa als SOI (Silicium auf Isolator), Glas­ substraten und dergleichen hergestellt sind, angewendet werden.

Weitere Modifikationen und alternative Ausführungsformen diverser Aspekte der Erfin­ dung sind für den Fachmann auf diesem Gebiet angesichts dieser Beschreibung er­ sichtlich. Daher ist diese Beschreibung lediglich als illustrativ gedacht und dient dem Zwecke, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu lehren. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen aufzufas­ sen. Hierin beschriebene Elemente und Materialien können durch andere ersetzt wer­ den.

Claims (22)

1. Feldeffekttransistor, der auf einem Substrat gebildet ist, mit:
einem Draingebiet und einem Sourcegebiet, die voneinander in einer Transistor­ längendimension durch ein Kanalgebiet beabstandet sind;
einer Gateelektrode, die über dem Kanalgebiet gebildet und von diesem durch eine Gateisolierschicht isoliert ist, wobei sich das Draingebiet, das Sourcegebiet und die Gateelektrode im Wesentlichen parallel entlang einer Transistorbreitendi­ mension erstrecken;
einem Drainkontakt, der zumindest teilweise über dem Draingebiet gebildet ist und ein Metall umfasst, wobei der Drainkontakt das Draingebiet mit einer Drainmetalli­ sierungsleitung verbindet;
einem Sourcekontakt, der zumindest teilweise über dem Sourcegebiet gebildet ist und ein Metall umfasst, wobei der Sourcekontakt das Sourcegebiet mit einer Sour­ cemetallisierungsleitung verbindet; und
einem Gatekontakt, der zumindest teilweise über und in Kontakt mit der Gateelek­ trode gebildet ist und ein elektrisch leitfähiges Material umfasst, wobei der Gate­ kontakt eine Breitenausdehnung entlang der Gateelektrode in der Transistorbrei­ tendimension aufweist, die die Gateelektrode zumindest entlang einem Teil des Kanalgebiets bedeckt, um damit einen verringerten Gateelektrodenwiderstand be­ reitzustellen.

2. Der Feldeffekttransistor nach Anspruch 1, wobei das elektrisch leitende Material ein Metall umfasst.

3. Der Feldeffekttransistor nach Anspruch 2, wobei das Metall Kupfer, und/oder Alu­ minium, und/oder Wolfram, und/oder Kobalt, und/oder Tantal, und/oder Titan um­ fasst.

4. Der Feldeffekttransistor nach Anspruch 1, wobei eine seitliche Ausdehnung des Gatekontakts in der Transistorlängendimension eine seitliche Ausdehnung der Gateelektrode übersteigt.

5. Der Feldeffekttransistor nach Anspruch 1, wobei die Breitenausdehnung des Ga­ tekontakts gleich oder größer als eine Breite des Kanalgebiets ist.

6. Der Feldeffekttransistor nach Anspruch 1, der weiterhin eine Gatemetallisierungs­ leitung umfasst, die über dem Gatekontakt gebildet ist, um eine elektrische Ver­ bindung zu der Gateelektrode bereitzustellen.

7. Der Feldeffekttransistor nach Anspruch 6, der ferner entsprechende Isolierschich­ ten zwischen der Drainmetallisierungsleitung, der Sourcemetallisierungsleitung und der Gatemetallisierungsleitung zur elektrischen Isolierung der Drainmetallisie­ rungsleitung, der Sourcemetallisierungsleitung und der Gatemetallisierungsleitung voneinander umfasst, wobei die entsprechenden Isolierschichten ein Material auf­ weisen, das eine dielektrische Konstante hat, die kleiner als 4.0 ist.

8. Der Feldeffekttransistor nach Anspruch 1, wobei der Gatekontakt Kupfer und/oder Wolfram und/oder Aluminium und/oder Titan und/oder Tantal und/oder eine Ver­ bindung davon umfasst.

9. Der Feldeffekttransistor nach Anspruch 1, wobei der Gatekontakt eine Metallbar­ rierenschicht umfasst, die mit der Gateelektrode in Kontakt ist.

10. Der Feldeffekttransistor nach Anspruch 1, wobei die Gateelektrode eine Schicht mit reduziertem Widerstand, die in Kontakt mit dem Gatekontakt ist, umfasst.

11. Der Feldeffekttransistor nach Anspruch 1, wobei das Substrat ein Halbleitersub­ strat ist.

12. Der Feldeffekttransistor nach Anspruch 1, wobei das Substrat ein isolierendes Substrat mit einer darauf ausgebildeten Halbleitermaterialschicht ist.

13. Verfahren zur Bildung eines Transistors mit einer Längenrichtung und einer Brei­ tenrichtung, mit:
Bilden einer Gateisolierschicht über einem aktiven Gebiet eines Halbleitersub­ strats;
Bilden einer Gateelektrode über der Gateisolierschicht;
Bilden eines Sourcegebiets und eines Draingebiets in dem aktiven Gebiet benach­ bart zu der Gateelektrode; und
Bilden eines Gatekontakts über der Gateelektrode, wobei der Gatekontakt elek­ trisch mit der Gateelektrode verbunden ist und sich in einer Transistorbreitenrich­ tung über zumindest einen Teil des aktiven Gebiets ausdehnt.

14. Das Verfahren nach Anspruch 13 ferner mit:
Abscheiden einer dielektrischen Schicht über dem aktiven Gebiet, um das Drain­ gebiet, das Sourcegebiet und die Gateelektrode zu bedecken;
Entfernen von Material der dielektrischen Schicht bis eine Oberfläche der Ga­ teelektrode freigelegt ist, um damit die dielektrische Schicht einzuebnen;
Abscheiden eines ersten dielektrischen Schichtstapels mit einer ersten Ätzstopp­ schicht zumindest über der freigelegten Oberfläche;
Bilden eines Drainkontakts zumindest teilweise über dem Draingebiet und eines Sourcekontakts zumindest teilweise über dem Sourcegebiet, jeweils durch Litho­ grafie und Atzen;
Einebnen des Drainkontakts, des Sourcekontakts und des ersten dielektrischen Schichtstapels;
Abscheiden eines zweiten dielektrischen Schichtstapels mit einer zweiten Ätz­ stoppschicht;
Bilden einer Drainkontaktöffnung über dem Draingebiet und einer Sourcekon­ taktöffnung über dem Sourcegebiet in dem zweiten dielektrischen Schichtstapel, und einer Gatekontaktöffnung über der Gateelektrode durch Fotolithografie und Ätzen, wobei die Drainkontaktöffnung, die Sourcekontaktöffnung und die Gate­ kontaktöffnung sich zumindest teilweise entlang der Breite des aktiven Gebiets ausdehnen;
Bilden einer Öffnung über der Gateelektrode in dem ersten dielektrischen Schicht­ stapel unter Verwendung der Gatekontaktöffnung, die in dem zweiten dielektri­ schen Schichtstapel gebildet ist, um die Oberfläche der Gateelektrode zumindest entlang eines Teils der Breite des aktiven Gebiets freizulegen; und
Füllen der Gatekontaktöffnung mit einem elektrisch leitenden Material, um den Gatekontakt zu bilden.

15. Das Verfahren nach Anspruch 14, ferner mit dem Füllen der Drainkontaktöffnung und der Sourcekontaktöffnung mit einem Metall.

16. Das Verfahren nach Anspruch 14, wobei das elektrisch leitende Material ein Metall umfasst.

17. Das Verfahren nach Anspruch 16, wobei das Metall Kupfer und/oder Wolfram und/oder Kobalt und/oder Aluminium und/oder Tantal und/oder Titan ist.

18. Das Verfahren nach Anspruch 16, das ferner umfasst, Füllen der Drainkontaktöff­ nung und der Sourcekontaktöffnung mit einem Metall, wobei das Füllen der Drain- und Sourcekontaktöffnungen und das Füllen der Gatekontaktöffnungen gleichzeitig durchgeführt wird.

19. Das Verfahren nach Anspruch 13, wobei sich die Gatekontaktöffnung entlang der gesamten Breite des aktiven Gebiets erstreckt.

20. Das Verfahren nach Anspruch 14, wobei das Füllen der Gatekontaktöffnung das Abscheiden einer Barrierenmetallschicht an der Oberfläche der Gatekontaktöff­ nung vor dem Auffüllen des elektrisch leitenden Materials umfasst.

21. Das Verfahren nach Anspruch 13, wobei zumindest ein Teil des Gatekontakts sich über die Gateelektrode in der Transistorlängendimension hinaus erstreckt.

22. Das Verfahren nach Anspruch 14, wobei der zweite dielektrische Schichtstapel ein Material mit einer dielektrischen Konstante umfasst, die kleiner als 4.0 ist.