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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft VLSI-Halbleiterbauelemente und betrifft
insbesondere die Bildung einer Gateelektrode eines Feldeffekttransistors (FET)
mit einer reduzierten Signallaufzeit an der Gateelektrode.
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2. Beschreibung des Stands
der Technik
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Der
Produktionsprozess integrierter Schaltungen (IC) beinhaltet die
Herstellung zahlreicher Halbleiterbauelemente, etwa von Feldeffekttransistoren
mit isoliertem Gate, auf einem einzelnen Substrat. Um eine erhöhte Integrationsdichte
und verbesserte Bauteileigenschaften beispielsweise mit Hinsicht
auf Signalverarbeitungszeit und Leistungsaufnahme bereitzustellen,
werden die Merkmalsgrößen der
Halbleiterbauelemente ständig
verringert. Im Allgemeinen liefern kleiner werdende Bauteilstrukturen eines
FETs eine Reihe von Vorteilen, wie etwa eine hohe Packungsdichte
und geringere Anstiegs- und Abfallzeiten
während
des Schaltens der Transistoren aufgrund der verringerten Kanallänge. Andererseits kann
die verringerte Gatelänge
des FETs zu gewissen Nachteilen führen, die die mit der kleineren
Kanallänge
verbundenen Vorteile aufheben können,
da der Gatewiderstand und somit die Signalverzögerung der Gateelektrode ansteigt,
wenn die Gatelänge
kleiner wird.
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Um
die bei den ständig
kleiner werdenden Strukturmerkmalen von modernen integrierten Schaltungen
mit extrem hoher Dichte beteiligten Probleme deutlich herauszustellen,
wird ein typischer Prozessablauf gemäß dem Stand der Technik mit
Bezug zu den 1(a)–1(d) beschrieben,
in dem insbesondere die bei der Bildung der Gateelektrode und des
Gateelektrodenkontakts auftretenden Probleme detailliert dargelegt
werden. Wie der Fachmann leicht erkennt, sind die den Prozessablauf
gemäß dem Stand der
Technik darstellenden Figuren lediglich von schematischer Natur
und Übergänge und
Grenzen, die als scharfe Linien dargestellt sind, müssen nicht
als scharfe Übergänge in echten Bauelementen
vorhanden sein. Ferner bezieht sich die Beschreibung des Prozessablaufs
nach dem Stand der Technik auf standardmäßige Herstellungsverfahren,
ohne dass typische Prozessparameterwerte, die in diesem Verfahren
verwendet werden, spezifiziert sind, da einzelne Prozessschritte
so angepasst sein können,
um spezielle Designanforderungen zu erfüllen.
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1(a) zeigt einen schematischen Querschnitt
eines FET-Bauteils in einem speziellen Herstellungsstadium. In einem
Halbleitersubstrat 101, etwa einem Siliciumsubstrat, ist
ein transistoraktives Gebiet, das durch einen Kanal 108 getrennte
Drain- und Sourcegebiete 105 aufweist, durch Flachgrabenisolationen 102 definiert. Über dem
Kanal 108 ist eine Gateelektrode 104 gebildet
und von dem Kanal durch eine Gateisolierschicht 103 getrennt.
Die Seitenwände
der Gateelektrode 104 sind durch Seitenwandabstandselemente 107 abgedeckt.
An der Oberseite der Drain- und Sourcegebiete 105 und der Gateelektrode 104 ist
ein Kobaltsilicidbereich 106 vorgesehen. Die Drain- und
Sourcegebiete 105 und die Gateelektrode 104 erstrecken
sich im Wesentlichen parallel entlang einer Transistorbreitenrichtung, die
senkrecht auf der Zeichenebene der 1(a) steht.
In 1(a) wird die horizontale Richtung
als die "Transistorlängendimension", und die seitliche Ausdehnung
der Gateelektrode 104 wird als die "Gatelänge" bezeichnet.
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Wie
der Fachmann leicht erkennt, kann die Formierung der in der 1(a) gezeigten Struktur die folgenden
Schritte umfassen: Bilden der Flachgrabenisolation 102,
die beispielsweise aus Siliciumdioxid bestehen, Abscheiden oder
Aufwachsen einer Gateisolierschicht, Abscheiden eines Gateelektrodenmaterials,
etwa polykristallinem Silicium, und Strukturieren des Gateelektrodenmaterials
mit beispielsweise Fotolithografie im tiefen Ultraviolettbereich
und Ätzen,
Erzeugen leicht dotierter Drain- und Sourcegebiete und leicht dotierter
ausdiffundierter Gebiete mittels Ionenimplantation und anschließender rascher thermischer
Behandlung, Bilden der Seitenwandabstandselemente 107,
um anschließend
einen weiteren Implantationsschritt auszuführen, um die Drain- und Sourcegebiete 105 zu
erhalten, und Abscheiden eines Metalls, etwa Kobalt, um eine chemische
Reaktion zwischen den Siliciumoberflächen der Drain- und Sourcegebiete 105 und
der Gateelektrode 104 einzuleiten. Die damit erhaltenen
Silicidbereiche 106 zeigen einen Schichtwiderstand von
ungefähr
10 Ohm/Quadrat.
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1(b) zeigt schematisch eine Querschnittsansicht
des Bauteils aus 1(a) in einem fortgeschrittenen
Herstellungsstadium. In einer dielektrischen Schicht 109 mit
einer eingeebneten Oberfläche
sind Drain- und Sourcekontakte 110 gebildet, die teilweise
jeweils über
die Kobaltsilicidbereiche 106 mit den Drain- und Sourcegebieten 105 in
Kontakt sind. Die Drain- und Sourcekontakte 110 umfassen
eine Barrierenschicht 111, die mit der dielektrischen Schicht 109 und
den Silicidbereichen 106 der Drain- und Sourcegebiete 105 in
Kontakt ist. Typischerweise wird die Formierung der in 1(b) gezeigten Struktur erreicht durch
Abscheiden eines dielektrischen Materials, etwa Siliciumdioxid,
und Polieren des abgeschiedenen Materials, um eine ebene Oberfläche zu erhalten.
Anschließend
werden Kontaktöffnungen
strukturiert, geätzt
und anschließend mit
einem Barrierenmaterial, das die Barrierenschicht 110 bildet,
und einem Kontaktmetall, wie etwa Wolfram, gefüllt. Anschließend wird
das überschüssige Metall
durch chemisch mechanisches Polieren entfernt, wie das im Stand
der Technik wohl bekannt ist, um damit die Drain- und Sourcekontakte 110 zu
erhalten.
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1(c) zeigt schematisch das Bauelement aus
den 1(a) und 1(b) in
einem abschließenden Stadium.
In einer zweiten dielektrischen Schicht 113 sind Öffnungen
gebildet, die mit einem zweiten Metall, etwa Aluminium, zur Bereitstellung
von Metallleitungen 114 gefüllt sind. Die zweite dielektrische Schicht 113 kann
Siliciumdioxid oder ein geeignetes dielektrisches Material mit einer
niedrigen Dielektrizitätskonstante
enthalten.
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1(d) zeigt eine schematische Draufsicht des
Bauteils aus 1(c), wobei der Einfachheit
halber die Metallleitungen 114, die zweite dielektrische Schicht 113,
die dielektrische Schicht 109 und die Silicidbereiche 106 nicht
gezeigt sind. In 1(d) werden jeweils
das Draingebiet und das Sourcegebiet von drei Kontakten 110 kontaktiert,
wohingegen die Gateelektrode 104 mit zwei Gateelektrodenkontakten 112 verbunden
ist, die außerhalb
des transistoraktiven Gebiets angeordnet sind. Aus 1(d) ist
ersichtlich, dass eine an die Kontakte 112 angelegte Gatespannung über den
relativ hochohmigen Silicidbereich 106 der Gateelektrode
dieser zugeführt
wird. Folglich ist die Erzeugung eines leitenden Kanals zwischen
dem Draingebiet und dem Sourcegebiet, im Falle eines Anreicherungs-FETs,
bei Anlegen einer Spannung an die Gatekontakte 112 aufgrund
des hohen Gatewiderstandes deutlich verzögert. Diese Sachlage verschlimmert
sich um so mehr, wenn die Größe der Gateelektrode,
beispielsweise die Gatelänge,
verringert wird, wie dies für
die Optimierung der DC-Eigenschaften des Transistors wünschenswert
ist, da der reduzierte Gatequerschnitt den Gatewiderstand weiter
vergrößert und
damit teilweise den durch die reduzierte Kanallänge erreichten Vorteil aufhebt.
Folglich ergeben verbesserte DC-Transistoreigenschaften, die durch
eine reduzierte Kanallänge
erhalten werden, nicht notwendigerweise ein entsprechend verbessertes
AC-Verhalten des Transistors.
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Angesichts
des oben Gesagten ist es die Aufgabe der vorliegenden Erfindung
ein verbessertes FET-Bauteil mit einer geringeren Gateverzögerung bereitzustellen,
um die AC-Eigenschaft des Transistors zu verbessern.
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ÜBERBLICK ÜBER DIE
ERFINDUNG
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Gemäß einem
Aspekt der vorliegenden Erfindung umfasst ein auf einem Substrat
gebildeter Feldeffekttransistor ein Draingebiet und ein Sourcegebiet,
die voneinander in einer Transistorlängendimension durch ein Kanalgebiet
beabstandet sind, eine Gateelektrode, die über dem Kanalgebiet ausgebildet
und von diesem durch eine Gateisolierschicht isoliert ist, wobei
das Draingebiet, das Sourcegebiet und die Gateelektrode sich im
Wesentlichen parallel entlang einer Transistorbreitendimension erstrecken.
Ferner umfasst der Feldeffekttransistor einen Drainkontakt, der
zumindest teilweise über
dem Draingebiet ausgebildet ist und ein Metall aufweist, wobei der
Drainkontakt das Draingebiet mit einer Drainmetallisierungsleitung
verbindet, einen Sourcekontakt, der zumindest teilweise über dem
Sourcegebiet gebildet ist und ein Metall umfasst, wobei der Sourcekontakt
das Sourcegebiet mit einer Sourcemetallisierungsleitung verbindet,
und einen Gatekontakt, der zumindest teilweise über und in Kontakt mit der
Gateelektrode gebildet ist und ein elektrisch leitendes Material
aufweist, wobei der Gatekontakt eine Breitenausdehnung entlang der
Gateelektrode in der Transistorbreitendimension aufweist, die die
Gateelektrode zumindest entlang eines Teils des Kanalgebiets bedeckt,
wodurch ein verringerter Gateelektrodenwiderstand bereitgestellt
wird.
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Das
erfindungsgemäße Transistorbauteil weist
einen Gatekontakt auf, der zumindest teilweise über dem Kanal des Transistors
gebildet ist. Daher ist aufgrund des deutlich vergrößerten Querschnitts
des elektrischen leitfähigen
Materials der resultierende elektrische Widerstand der Gateelektrode
deutlich verringert im Vergleich zu einem Bauteil nach dem Stand
der Technik, in dem Endbereiche außerhalb des transistoraktiven
Ge biets aus Polysilicium gebildet sind. Somit ist in einem erfindungsgemäßen Transistorbauteil
die Signalverzögerung
deutlich verringert, und somit wird zu einem verbesserten AC-Verhalten
des Transistorbauteils beigetragen, wie es in modernen integrierten
Schaltungen, beispielsweise in Mikroprozessoren und dergleichen, notwendig
ist, wo die Feldeffekttransistoren bei Taktfrequenzen von 1 GHz
und höher
betrieben werden.
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In
einer weiteren Ausführungsform
erstreckt sich der Gatekontakt entlang der gesamten Breite des Kanals,
so dass die Signalausbreitungszeit an der Gateelektrode zusätzlich verbessert
ist. Ferner umfasst der Gatekontakt zusätzlich eine Gatemetallisierungsleitung,
die über
dem Gatekontakt gebildet ist, die zusätzlich den effektiven Gateelektrodenwiderstand
verringert. Die Längendimension
des Gatekontakts und/oder der Gatemetallisierungsleitung kann die
Länge der
Gateelektrode übersteigen,
um somit einen großen
wirkungsvollen Querschnitt für den
Ladungsträgertransport
entlang der Breitenrichtung der Gateelektrode zu erhalten, um damit
weiterhin den effektiven elektrischen Widerstand zu verringern.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung umfasst ein Verfahren
zum Bilden eines Transistors mit einer Längsrichtung und einer Breitenrichtung:
Bilden einer Gateisolierschicht über einem
aktiven Gebiet eines Halbleitersubstrats, Bilden einer Gateelektrode über der
Gateisolierschicht und Bilden eines Sourcegebiets und eines Draingebiets
in dem aktiven Gebiet benachbart zu der Gateelektrode. Ferner umfasst
das Verfahren das Ausbilden eines Gatekontakts über der Gateelektrode, wobei
der Gatekontakt elektrisch mit der Gateelektrode verbunden ist und
sich in einer Transistorbreitenrichtung über zumindest einem Teil des
aktiven Gebiets erstreckt.
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Das
erfindungsgemäße Verfahren
erlaubt das Formieren eines Feldeffekttransistors mit den Vorteilen,
wie sie zuvor aufgeführt
wurden. Ferner sind die Prozessschritte, die beim Ausführen des
Verfahrens beteiligt sind, mit herkömmlichen Halbleiterherstellungsverfahren
kompatibel, so dass das Verfahren in einer Prozesslinie ohne ungebührliche
Neuorganisierung des Prozessablaufes implementiert werden kann.
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KURZE
BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Vorteile und Aufgaben der vorliegenden Erfindung werden aus der
folgenden detaillierten Beschreibung und den angefügten Ansprüchen deutlicher,
wenn diese mit Bezug zu den begleitenden Zeichnungen studiert werden;
es zeigen:
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1(a) schematisch einen Querschnitt eines
typischen FET-Bauteils gemäß dem Stand
der Technik in einem speziellen Herstellungsstadium;
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1(b) schematisch einen Querschnitt des FET-Bauteils
aus 1(a) in einem fortgeschrittenen Herstellungsstadium;
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1(c) schematisch einen Querschnitt des vollständigen FET-Bauteils
mit einer ersten Metallisierungsschicht;
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1(d) schematisch eine Draufsicht des Bauteils
aus 1(c), wobei Drain-, Source- und Gatekontakte
dargestellt sind;
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2(a) schematisch einen Querschnitt eines
FET-Bauteils gemäß der vorliegenden
Erfindung in einem speziellen Herstellungsstadium;
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2(b) schematisch einen Querschnitt des Bauteils
aus 2(a) in einem fortgeschrittenen
Herstellungsstadium;
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2(c) einen Querschnitt des FET-Bauteils aus 2(b) vor dem Bilden eines Gatekontakts;
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2(d) schematisch einen Querschnitt des fertigen
FET-Bauteils, das in den 2(a)–2(c) gezeigt ist, wobei ein Gatekontakt
und eine Metallisierungsschicht gebildet ist; und
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2(e) schematisch eine Draufsicht auf das
FET-Bauteil aus 2(d).
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Obwohl
die vorliegende Erfindung mit Bezug zu der Ausführungsform, wie sie in der
folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt
ist, beschrieben wird, ist es selbstverständlich, dass die folgende detaillierte
Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende
Erfindung auf die spezielle offenbarte Ausführungsform zu beschränken, sondern
die beschriebene Ausführungsform
stellt lediglich beispielhaft die diversen Aspekte der vorliegenden
Erfindung dar, deren Schutzbereich durch die angefügten Ansprüche definiert
ist.
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2(a) zeigt schematisch einen Querschnitt
eines Feldeffekttransistors 200 in einem speziellen Herstellungsstadium
gemäß der vorliegenden Erfindung.
In 2(a) definieren Flachgrabenisolationen 202,
die in einem Substrat 201, das ein geeignetes Halbleitersubstrat
oder ein isolierendes Substrat, etwa Glas oder dergleichen, sein
kann, ein aktives Gebiet des Transistors 200. In dem aktiven
Gebiet sind ein Drain- und ein Sourcegebiet 205 durch einen
Kanal 208 getrennt. Über
dem Kanal 208 ist eine Gateelektrode 204 gebildet
und von dem Kanal 208 durch eine Gateisolierschicht 203 beabstandet. Die
Seitenwände
der Gateelektrode 204 sind durch Seitenwandabstandselemente 207,
die aus einem dielektrischen Material bestehen, bedeckt. Eine dielektrische
Schicht 209, eine erste Ätzstoppschicht 220 und
eine weitere dielektrische Schicht 221 isolieren elektrisch
Drain- und Sourcekontakte 210 voneinander und von der Gateelektrode 204.
Die erste Ätzstoppschicht 220 und
die weitere dielektrische Schicht 221 werden ebenfalls
als ein "erster
dielektrischer Schichtstapel" bezeichnet.
Die Drain- und Sourcekontakte 210 umfassen eine Barrierenschicht 211 an
dem Übergang
zu den benachbarten Materialien. Die Oberflächenbereiche des Draingebiets,
des Sourcegebiets und der Gateelektrode umfassen Bereiche 206 erhöhter elektrischer
Leitfähigkeit.
Diese Bereiche 206 weisen typischerweise ein Metallsilicid, etwa
Kobaltsilicid, auf.
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Ein
typischer Prozessablauf zum Bilden der in 2(a) gezeigten
Struktur kann die folgenden Schritte aufweisen. Die Flachgrabenisolationen 202, die
Gateisolierschicht 203 und die Gateelektrode 204 werden
entsprechend herkömmlichen
Herstellungsverfahren, wie sie im Stand der Technik bekannt sind, gebildet.
Die Drain- und Sourcegebiete 205 werden durch eine erste
Ionenimplantation, gefolgt von einer schnellen thermischen Behandlung,
und einer zweiten Ionenimplantation nach der Bildung von Seitenwandab standselementen
ausgebildet, um die endgültigen
Drain- und Sourcegebiete mit leicht dotierten Bereichen und ausdiffundierten
Bereichen, die in der Figur nicht gezeigt sind, zu erhalten. Es
wird ein Silicidprozess beispielsweise unter Verwendung von Kobalt
durchgeführt,
um die Bereiche 206 erhöhter elektrischer
Leitfähigkeit
zu erzeugen. Anschließend wird
eine dielektrische Materialschicht, beispielsweise Siliciumdioxid
umfassend, über
der Struktur abgeschieden und im Gegensatz zum typischen Verfahren
nach dem Stand der Technik poliert bis die Oberfläche der
Gateelektrode 204 freigelegt ist, um die dielektrische
Schicht 209 mit einer ebenen Oberfläche zu erhalten. Anschließend wird
der erste dielektrische Schichtstapel mit der ersten Ätzstoppschicht 220,
die beispielsweise Siliciumnitrid umfassen kann, und die dielektrische
Schicht 221, die beispielsweise Siliciumdioxid umfassen
kann, über
der eingeebneten Oberfläche
der dielektrischen Schicht 209 und der freigelegten Oberfläche der
Gateelektrode 204 abgeschieden. In einem weiteren Schritt
werden Öffnungen
in dem ersten dielektrischen Schichtstapel und der dielektrischen
Schicht 209 gebildet, die anschließend mit einem Kontaktmetall
gefüllt
werden, um die Drain- und Sourcekontakte 210 zu bilden.
Vor dem Füllen
der Öffnungen
mit dem Kontaktmetall wird eine Barrierenschicht 211 an
der Oberfläche
der Öffnungen
gebildet, um eine ausreichende Haftung des einzufüllenden
Kontaktmetalls zu liefern und um ein Ausdiffundieren des Kontaktmetalls
in die benachbarten dielektrischen Materialien zu verhindern. In
der vorliegenden Ausführungsform
wird Wolfram als ein Kontaktmetall verwendet, es kann jedoch ein anderes
geeignetes Material, wie etwa Aluminium, Titan, Tantal, Kobalt,
Kupfer und dergleichen oder eine beliebige Verbindung davon gewählt werden. Nach
dem Füllen
der Öffnungen
zum Bilden der Drain- und Sourcekontakte 210 wird überschüssiges Material
des Kontaktmetalls mittels CMP entfernt und es wird eine eingeebnete
Oberfläche
erhalten.
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2(b) zeigt schematisch einen Querschnitt
des Transistors 200 in einem fortgeschrittenen Herstellungsstadium. Über der
eingeebneten Oberfläche
des ersten dielektrischen Schichtstapels wird ein zweiter dielektrischer
Schichtstapel gebildet, der eine zweite Ätzstoppschicht 230 mit
beispielsweise Siliciumnitrid und eine weitere dielektrische Schicht 231 mit
beispielsweise Siliciumdioxid aufweist. Für Hochgeschwindigkeitsanwendungen
und in integrierten Schaltungen mit äußerst hoher Dichte kann die
dielektrische Schicht 231 vorzugsweise aus einem Material
mit einer niedrigen dielektrischen Konstante k gebildet sein. In
diesem Falle ist die dielektrische Konstante k vorzugsweise gleich
oder kleiner als 4.0. Eine dielektrische Konstante k von 4.0 oder
klei ner verringert deutlich die parasitäre Kapazität zwischen den zu bildenden
Metallisierungsleitungen in dem zweiten dielektrischen Schichtstapel.
Materialien, die für
die dielektrische Schicht 231 verwendet werden können schließen FTEOS,
SiCOH, SILC mit ein, sind aber nicht darauf beschränkt.
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2(c) zeigt schematisch einen Querschnitt
des Bauteils aus 2(b), wobei eine
Drainkontaktöffnung 222,
eine Sourcekontaktöffnung 224 jeweils über den
Drain- und Sourcekontakten 210, und eine Gatekontaktöffnung 225 über Kontakten 210,
und eine Gatekontaktöffnung 225 über der
Gateelektrode in dem zweiten dielektrischen Schichtstapel gebildet
sind. Wie in 2(c) dargestellt ist, übersteigt
die Längsdimension
der Gatekontaktöffnung 225 die
Länge der
Gateelektrode 204. Diese Eigenheit erleichtert die Justierung
während
des Strukturierens des zweiten dielektrischen Schichtstapels und
stellt zusätzlich
einen vergrößerten Querschnitt des
zu bildenden Gatekontakts sicher, woraus ein geringer elektrischer
Widerstand resultiert.
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2(d) zeigt schematisch einen Querschnitt
des endgültigen
Transistors 200 mit einer Drainmetallisierungsleitung 226,
einer Gatemetallisierungsleitung 227 und einer Sourcemetallisierungsleitung 228.
Die entsprechenden Metallisierungsleitungen umfassen eine zweite
Barrierenschicht 229 an den Übergängen zu den benachbarten Materialien.
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Ausgehend
von dem Bauteil, wie es in 2(c) dargestellt
ist, wird eine weitere Öffnung
innerhalb einer Gatekontaktöffnung 225 über der
Gateelektrode 224 gebildet. Diese innerhalb der Gatekontaktöffnung 225 gebildete Öffnung erstreckt
sich zumindest teilweise entlang der Breitendimension des Transistors,
d.h. in die Zeichnungsseite hinein, und erstreckt sich somit entlang
eines Teils des Kanals 208. Vorzugsweise ist die Öffnung über der
Gateelektrode 204 so ausgebildet, dass diese sich zumindest entlang
der gesamten Breitendimension des Kanals 208 erstreckt.
Anschließend
werden die Seitenwände
der Öffnung über der
Gateelektrode und die Seitenwände
der Gatekontaktöffnung 225 mit
einem Barrierenmetall bedeckt, um die zweite Barrierenschicht 229 zu
bilden. Anschließend
wird die Öffnung und
die Gatekontaktöffnung 225 mit
einem elektrisch leitfähigen
Material, vorzugsweise einem Metall wie etwa Kupfer, Aluminium,
Wolfram, Titan, Tantal, Kobalt oder einer beliebigen Verbindung
davon gefüllt. Vorteilhafterweise
wird das Füllen
der Öffnung über der
Gateelektrode 204, der Gatekontaktöffnung 225 und der
Drain- und Sourcekontaktöffnungen 226 gleichzeitig
ausgeführt.
Anschlie ßend
wird das restliche elektrisch leitfähige Material durch CMP entfernt, um
eine ebene Oberfläche
der Struktur bereitzustellen.
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Es
sollte angemerkt werden, dass, obwohl der Gatekontakt 227 als
eine T-förmige
Struktur dargestellt ist, jeder andere geeignet geformte Querschnitt
des Gatekontakts 227 verwendet werden kann. Beispielsweise
kann der Gatekontakt eine im Wesentlichen gleichmäßige Länge entlang
seiner gesamten Tiefe zeigen, oder alternativ kann der obere Bereich
des Gatekontakts eine Länge
aufweisen, die geringer als die Länge des Bereichs ist, der in
Kontakt mit der Gateelektrode 204 ist, um ein Übersprechrauschen
der benachbarten Drain- und Sourceleitungen zu minimieren. In der
in 2(d) dargestellten Anordnung umfasst
die dielektrische Schicht 231 vorteilhafterweise ein Material
mit kleinem k, um die Kopplungskapazität zwischen den Drain-, Source-
und Gatemetallisierungsleitungen zu verringern, um damit ein Übersprechrauschen
zu minimieren. Aufgrund des deutlichen Ansteigens des effektiven Gatequerschnitts,
der zum Übertragen
einer angelegten Gatespannung über
die gesamte Breite der Gateelektrode 204 verfügbar ist,
ist der wirksame Gatewiderstand drastisch verringert, was wiederum zu
einer signifikant verringerten Gateverzögerung mit dem Vorteil eines
verbesserten Bauteilgeschwindigkeitsverhaltens führt, insbesondere, wenn ein
Material mit niedrigem k in dem zweiten dielektrischen Schichtstapel
verwendet wird. In einem typischen Beispiel der vorliegenden Erfindung
ist der untere Bereich ungefähr
0.18 μm
oder weniger, wohingegen der obere Bereich der Gatemetallisierungsleitung
ungefähr
0.18 bis ungefähr
0.36 μm
für eine
typische Gatelänge
von 0.18 μm
ist. Der Widerstand der Gateelektrode liegt im Bereich von ungefähr 0.1 bis
ungefähr
1.0 Ohm und ist damit deutlich kleiner als der Widerstand von 4
bis 10 Ohm eines typischen Bauteils nach dem Stand der Technik mit
der gleichen Gatelänge.
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2(e) zeigt schematisch eine Draufsicht des
Transistors 200, wobei der Klarheit halber die ersten und
zweiten dielektrischen Schichtstapel, die dielektrische Schicht 209 und
die Bereiche 206 weggelassen sind. 2(e) zeigt
die Gateelektrode 204, die sich in der Transistorbreitendimension über das transistoraktive
Gebiet, das die Drain- und Sourcegebiete 205 umfasst, hinaus
erstreckt. Die Drain- und Sourcekontakte 210 liefern einen
elektrischen Kontakt jeweils zu den Drain- und Sourcegebieten und der
Gatekontakt 227 überdeckt
teilweise die Gateelektrode 204 (in einer Transistorbreitenrichtung).
In dieser Ausführungsform
erstreckt sich der Gatekontakt 227 zumindest über die
ge samte Breite des Kanals 208, der nicht in 2(e) gezeigt ist, und es wird somit eine
extrem schnelle Signalausbreitung bereitgestellt, wenn ein Signal
an eines der Endbereiche der Gateelektrode 204 angelegt
wird. Es sollte jedoch erwähnt
werden, dass selbst die Ausdehnung des Gatekontakts 227 über nur
einen Teil der Kanalbreite deutlich die Signalausbreitungszeit verbessert.
Ferner kann aus 2(e) entnommen werden,
dass die Gatespannung nunmehr über
die Leitung des Gatekontakts 227 anstatt über den
Silicidbereich wie in einem herkömmlichen
Feldeffekttransistor zugeführt wird.
Daher kann der Gesamtgatewiderstand um etwa zwei Größenordnungen
verringert werden. Da die erfindungsgemäße Anordnung wirkungsvoll den Gatewiderstand
von der Gatelänge
entkoppelt, ist eine weitere Verkleinerung der Gatelänge ohne
die aus dem herkömmlichen
Prozessablauf bekannten Nachteile möglich, wodurch sich deutlich
das AC-zu-DC-Leistungsverhältnis
verbessert. Ferner ist die vorliegende Erfindung nicht auf FET-Bauteile,
die auf einem Siliciumsubstrat hergestellt sind, eingeschränkt, sondern
diese kann in Kombination mit einem beliebigen geeigneten Halbleitermaterial
oder mit Bauteilen, die auf einem beliebigen Substrat, etwa als
SOI (Silicium auf Isolator), Glassubstraten und dergleichen hergestellt
sind, angewendet werden.
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Weitere
Modifikationen und alternative Ausführungsformen diverser Aspekte
der Erfindung sind für
den Fachmann auf diesem Gebiet angesichts dieser Beschreibung ersichtlich.
Daher ist diese Beschreibung lediglich als illustrativ gedacht und
dient dem Zwecke, dem Fachmann die allgemeine Art und Weise des
Ausführens
der vorliegenden Erfindung zu lehren. Selbstverständlich sind
die hierin gezeigten und beschriebenen Formen der Erfindung als
die gegenwärtig
bevorzugten Ausführungsformen
aufzufassen. Hierin beschriebene Elemente und Materialien können durch
andere ersetzt werden.