DE10084500B3

DE10084500B3 - Frequenzvervielfachende Delay Locked Loop

Info

Publication number: DE10084500B3
Application number: DE10084500.2T
Authority: DE
Inventors: W. Demone Paul
Original assignee: Mosaid Technologies Inc
Current assignee: Mosaid Technologies Inc
Priority date: 1999-04-30
Filing date: 2000-05-01
Publication date: 2014-02-13
Anticipated expiration: 2020-05-02
Also published as: CN1349683A; GB2363684B; US20140009196A1; US7456666B2; US20130015898A1; KR20020018660A; DE10084500T1; DE10085617A5; US20060261866A1; JP4619446B2; US6441659B1; KR100811766B1; JP4677511B2; JP2010074859A; US20090039931A1; US7116141B2; WO2000067381A1; CA2270516A1; US8283959B2; GB2363684A

Abstract

DLL basierendes Takterzeugungssystem, zur Erzeugung eines Ausgabetaktsignals (110) als Reaktion auf ein Referenzeingabetaktsignal (102), umfassend: a) einen Verzögerungspfad mit einer vorherbestimmten Anzahl N von in Serie gekoppelten Verzögerungsstufen (20; 30; 101), wobei jede der Verzögerungsstufen ein Verzögerungsstufen-Abgriffs-Ausgangssignal bereitstellt; b) eine Vielzahl von Zellen zur Ausgangssignalerzeugung (21, 22, 23; 31, 32, 33), wobei jede Zelle Eingänge aufweist, die mit einer vorbestimmten Anzahl der Verzögerungsstufen-Abgriffs-Ausgangssignale gekoppelt sind und wobei jede der Zellen erste und zweite komplementäre Ausgangssignale (104) bereitstellt, wobei die Ausgangssignale jeder Zelle durch die vorherbestimmte Anzahl der Verzögerungsstufen zeitlich getrennt sind und eine Frequenz aufweisen, welche gleich der doppelten, dreifachen oder vierfachen Frequenz des Referenzeingabetaktsignals (102) ist; c) einen auf ein Auswahlsteuersignal reagierenden Selektor (106) zur Auswahl eines Ausgangssignals aus den ersten und zweiten komplementären Ausgangssignalen der Zellen (104), um das Ausgabetaktsignal (110) zu erzeugen; und d) einen auf das Ausgabetaktsignal (110) und das Referenzeingabetaktsignal (102) reagierender Phasendetektor (112) zur Steuerung des Selektors (106) bei der Auswahl eines optimalen Ausgangssignals aus den ersten und zweiten komplementären Ausgangssignalen (104) zur Synchronisierung des Referenzeingabetaktsignals (102) und des Ausgabetaktsignals (110).

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft das Gebiet der Takterzeugungsschaltungen zur Erzeugung eines Schnelltaktgebers von einem Referenztaktsignal und insbesondere solche Schaltungen, die eine Delay Locked Loop (LLP) beinhalten.
HINTERGRUND DER ERFINDUNG
In vielen, relativ eigenständigen elektronischen Untersystemen, wie z. B. integrierte Schaltungen und aus mehreren Bausteinen bestehende Module, wird ein interner Taktgeber zur Synchronisierung der Funktionen verwendet. Oft ist die Frequenz des internen Taktgebers höher als die Frequenz des externen Schnittstellentaktgebers, der dazu verwendet wird, die Transferdaten und die Kontrollinformationen von und zum Untersystem zu synchronisieren. Es ist oft notwendig, eine festgelegte Phasen- und Frequenzbeziehung zwischen dem internen Taktgeber und dem langsameren externen Taktgeber herzustellen, um einen leistungsfähigen Betrieb mit niedriger Latenzzeit für die Schnittstelle zu gewährleisten. Es ist zum Beispiel eine oft vorkommende Anforderung, daß ein internes Taktgebersignal genau die doppelte Frequenz des Schnittstellentaktgebers haben soll. Noch engere Einschränkungen könnten die Anforderung stellen, daß die steigenden Flanken des Schnittstellentaktgebers sich mit jeder zweiten steigenden Flanke des internen Taktgebers decken.
Wenn der Schnittstellentaktgeber außerhalb des Untersystems erzeugt wird, ist es notwendig, das höherfrequente, interne Taktgebersignal innerhalb des Untersystems zu synthetisieren, während gleichzeitig die gewünschte Phasen- und Frequenzbeziehung hergestellt wird. Es könnte auch notwendig sein, daß der interne Taktgeber die Schwankungen von Phase und/oder Frequenz des Schnittstellentaktgebers verfolgt.
Die Synthese eines geeigneten internen Taktgebers, der auf einen langsameren Schnittstellentaktgeber basiert, wird oft dadurch erreicht, daß eine phasensynchronisierte Schleife oder PLL-Schaltung innerhalb eines Untersystems verwendet wird. Der Fachwelt sind schon viele PLL-Ausführungen vorgestellt worden. Allgemein läßt sich für eine PLL-Anordnung sagen, daß der externe Schnittstellentaktgeber die Referenztaktgeber-Eingabe für die PLL, die das interne Taktgebersignal erzeugt, zur Verfügung stellt. Eine auf geeignete Weise abgetrennte, reduzierte Version des internen Taktgebersignals (oder eine verzögerte Version davon) dient als örtliche Rückkoppelung zum PLL. Ein reprasentatives Beispiel einer solchen Anordnung ist offengelegt im US Patent Nr. 5,412,349 an Young et al. und in dem beigefügten Artikel „A PLL Clock Generator with 5 to 110 MHz Range for Microprocessors.”, IEEE JSSC, Vol. 27, No. 11. Nov. 1992, pg. 1599–1606. Der darin beschriebene Taktgenerator auf PLL-Basis enthält einen Frequenzdetektor, eine Ladungspumpe, ein Schleifenfilter und einen spannungsgeregelten Oszillator (VCO), wovon ein interner Takt mit einem Lastspiel von 50% erzeugt wird. Der VCO arbeitet mit der doppelten externen Taktfrequenz und eine ,teile-durch-2’-Schaltung wird verwendet, um einen internen Taktgeber mit 50%-igem Lastspiel zu erzeugen, der intern innerhalb des Mikroprozessors eingesetzt wird. Ein anderes Beispiel einer PLL-Taktgenerator-Anordnung wird im US Patent Nr. 5,634,117 an Conary et al. vorgestellt. In dieser Schrift wird ein Mikroprozessor beschrieben, der mit der Geschwindigkeit des Systembusses arbeitet oder mit einer Geschwindigkeit, die wählbar ein Vielfaches der Busgeschwindigkeit darstellt. Genauer gesagt arbeitet der Mikroprozessorkern mit der gleichen oder der doppelten Frequenz des Adreß-/Databusses, und zwar durch den Einsatz einer PLL, die Taktsignale zur Steuerung des Betriebes innerhalb des Mikroprozessors erzeugt.
In beiden der obengenannten Schriften ist der externe Schnittstellentakt ein ununterbrochen freilaufender Takt, der meist von einem Kristalloszillator irgendwo auf dem Untersystem erzeugt wird und zu Mikroprozessor, Speicher und anderen Elementen weitergeleitet wird. Danach wird ein auf PLL basierendes Takterzeugungssystem eingesetzt, um interne Takte zu erzeugen. Auf PLL basierende Takterzeugungssysteme sind jedoch allgemein ungeeignet, wenn der Schnittstellentaktgeber intermittierend ist (d. h. nicht ununterbrochen) und wenn es notwendig ist, die gewünschte Phasen- und Frequenzbeziehung zwischen dem Schnittstellentaktgeber und internen Taktgeber schnell wiederherzustellen, sobald der Schnittstellentaktgeber wieder erscheint. Weiterhin sind PLLs auch ungeeignet, wenn es notwendig ist, daß der interne Taktgeber hochfrequentes Phasenzittern im Schnittstellen-Referenztaktgeber genau verfolgen soll.
In noch allgemeinerem Sinne haben analoge PLLs in der heutigen Umgebung von hauptsächlich digital ausgelegten Speichern eine Reihe von allgemeinen Nachteilen. Erstens werden bei PLLs analoge Elemente eingesetzt, die aufgrund ihrer Ruhestromanforderungen gewöhnlich erheblich mehr Strom aufnehmen als digitale Elemente. Zweitens gehen neuere Entwicklungen zur Verringerung des Stromverbrauchs hin zu verringerten Versorgungsspannungen in Speicheranwendungen hoher Dichte und stehen damit der Notwendigkeit entgegen, relativ hohe Versorgungsspannungen für analoge Elemente von PLLs bereitzustellen. Drittens ist die benötigte Zeitspanne zur Erreichung des gesperrten (locked) Zustandes für PLLs relativ lang, und zwar aufgrund der zur Minimierung von Zittern erforderlichen, langen Zeitkonstante der geschlossenen Schleife. In digitalen Systemen allgemein, wie z. B. Speichern, Mikroprozessoren und ASICs, übertragen diese Arten von PLL unnötige, auf analoger Technik beruhende Schwierigkeiten auf die hauptsächlich digitale Technik, und sind daher in letzter Zeit vermieden worden.
Als alternativen Ansatz bei der Taktdaten-Synchronisierung kann der Einsatz einer Delay Locked Loop (DLL) angesehen werden. Herkömmliche DLL-Schaltungen gibt es schon in der Industrie als Alternative zu analogen PLLs. Diese Schaltungen bestehen gewöhnlich aus einer abgegriffenen, digitalen Verzögerungsleitung, die aus digitalen Verzögerungselementen zusammengestellt ist. Die abgegriffenen Ausgangsgrößen werden in eine Multiplexschaltung eingegeben, die zur Auswahl einer geeigneten Phasenverzögerung des Eingabetakts zur Weiterleitung an die interne Schaltung verwendet wird. Der interne Taktgeber hat auch eine Rückkopplungsfunktion zum Phasendetektor, der in seiner Funktion den Phasendetektoren in PLLs ähnlich ist. Ein Beispiel dieser Struktur ist in MOSAID Technologies Inc. US Patent Nr. 5,796,673 an Foss et al. offengelegt. Eine alternative DLL-Anordnung ist in einem anderen MOSAID Technologies Inc. US Patent Nr. 5,777,501 an Abusiedo beschrieben. Diese Struktur setzt einen gefalteten Verzögerungspfad ein, wobei der Verzogerungspfad etwa an der Hälfte seiner gesamten Verzögerungslänge gefaltet ist, und parallelgeschaltete Anschlüsse sind zwischen dem Abschnitt des Verzögerungspfades vorgesehen, der in die eine Richtung zeigt, und dem Abschnitt, der in die umgekehrte Richtung zeigt. Die parallelgeschalteten Anschlüsse werden durch ein Schieberegister gesteuert, welches die richtige Anzapfstelle zur Bereitstellung des gewünschten Taktes zur internen Verteilung auswählt.
In jüngster Zeit haben Schnellspeicher-Schnittstellenschaltungen die Verbesserung interner Takterzeugungssysteme auf DLL-Basis gefördert. Speziell ist eine Speicherschnittstellen-Anwendung hoher Bandbreite, die eine differentielle Ladungspumpe und einen Phasenschieber einsetzt, in US Patent Nr. 5,614,855 an Lee et al. vorgestellt worden. Dieser Ansatz, wenn auch ziemlich robust, ist jedoch eine Lösung in analoger Technik, wobei eine Reihe komplexer Analogelemente wie z. B. differentielle Ladungspumpe, Lastspielausgleichverstärker und Phasenmischer mit dem Ergebnis eingesetzt werden, daß er dieselben allgemeinen Nachteile des Einsatzes von Analogschaltungen in einer vorwiegend digitalen Umgebung aufweist, wie sie oben schon genannt wurden. Eine verbesserte Ausführung einer DLL für den Einsatz in Schnellspeicher-Schnittstellenschaltungen hoher Bandbreite wird vorgestellt von Gillingham et al. in „A 800 Megabyte/sec 72 Mbit SLDRAM with Digitally Calibrated DLL.”, ISSCC, Februar 1999.
In dieser Schaltung synchronisiert sich die Delay Locked Loop mit 5 ns des Referenztaktes und stellt 32 Ausgaben in gleichen Abständen zur Verfügung. Die Verwendung einer einfachen DLL mit festen Verzögerungs-elementen führt während des Betriebes zu Zittern, da Temperatur- oder Spannungsschwankungen die DLL dazu veranlassen, von einem Verzögerungselement zum anderen zu springen. Dieses Problem wird gelöst, indem die Verzögerung jeder Verzögerungsstufeneinheit so gesteuert wird, daß 32 Stufen immer eine Verzögerung von 5 ns ergeben. Ein sieben Bit DAC mit Stromausgang, wie in 1 dargestellt, stellt für die Verzögerungsstufen einen Referenzstrom zur Verfügung. Das DAC hat eine nicht-lineare Übertragungs-funktion, mit der die Kosten- und Verzögerungsprobleme bezüglich Prozeß-, Temperatur- und Spannungsschwankungen gelöst werden. Die Funktion der Schaltung kann wie folgt erklärt werden: während der Initialisierung wird eine einzelne Anzapfung von dem 32-stufigen Verzögerungspfad ausgewählt, die mit dem Referenztaktgeber übereinstimmt. Dies könnte man die virtuelle Null-Grad Anzapfung nennen. Gewöhnlich können einige Stufen als Einführungsverzögerung verwendet werden, um eine Verzögerung in den Eingabespeichern und der Taktverteilung auszugleichen. Bei der Initialisierung wird die Stromsteuerung für diese Einführungsverzögerung auf einen mittleren Wert eingestellt, so dass die Einführungsverzögerung bei Temperatur- und Spannungsschwankungen während des Betriebes nachgestellt wird, um die virtuelle Null-Grad-Anzapfung phasengleich mit dem Referenztaktgeber zu halten. Somit bleibt der 32-stufige Verzögerungspfad, der phasengleich mit einer ganzen Periode des Referenztaktgebers ist, konstant phasengleich in Bezug auf den externen Takt.
Aus der Offenlegungsschrift DE 197 53 473 A1 ist ein Frequenzmultiplizierer bekannt, der sich durch einen vereinfachten Aufbau und eine erhöhte Betriebsstabilität durch Verwenden einer DLL auszeichnet. Der Frequenzmultiplizierer gibt ein Signal aus, das ein Tastverhältnis von 50% aufweist.
Weiterhin ist aus der Patentschrift EP 0 441 684 B1 eine Phasenregelschaltung und ein dadurch entstandener Frequenzvervielfacher bekannt. Die Phasenregelschaltung enthält einen Phasenkomparator, der ein Eingangssignal und ein Gegenkopplungssignal empfängt, wobei das Gegenkopplungssignal sowie die Ausgangssignale von einer Verzögerungsschaltung mit variabler Phasenverzögerung für das Eingangssignal erzeugt werden, deren Verzögerung durch das Ausgangssignal des Phasenkomparators gesteuert wird.
Die Offenlegungsschrift EP 0 800 275 offenbart einen Frequenzmultiplizierer unter Verwendung einer spannungsgesteuerten Verzögerungsschaltung. Die spannungsgesteuerte Verzögerungsschaltung umfasst hierbei eine Vielzahl von Stufen an Verzögerungszellen und erzeugt eine Anzahl 2N an Signalen. Diese Signale werden durch eine Multiplizierlogikschaltung, welche 2N Eingänge aufweist, multipliziert, so dass ein N-fach multipliziertes Signal entsteht.
Die Patentschrift US 5,463,337 offenbart einen DLL-basierten Taktgenerator, der aus einem Referenzsignal ein Taktsignal generiert, welches eine von dem Referenzsignal abweichende Frequenz aufweist. Hierfür verwendet der Taktgenerator eine DLL-Schaltung, die mehrere seriell verbundene steuerbare Verzögerungselemente aufweist, welche mehrere verzögerte Signale erzeugen. Ein erster Multiplexer führt eines der verzögerten Signale zu einem Phasendetektor, der ein Steuersignal erzeugt, welches über eine Rückkoppelungsschleife zu den Verzögerungselementen zurückgeführt wird. Weiterhin weißt der Taktgenerator eine oder mehrere Mischschaltungen auf, um die verzögerten Signale logisch miteinander zu kombinieren, so dass logisch kombinierte Signale erzeugt werden. Ein zweiter Multiplexer führt eins dieser logisch kombinierten Signale an seinen Ausgang. Dieses Signal stellt das Taktsignal dar.
Im allgemeinen können auf DLL basierende, interne Takterzeugungssysteme Phasenschwankungen genau verfolgen und die Phase schnell wiederherstellen, aber sie sind häufig darauf beschränkt, eine interne Taktfrequenz zu erzeugen, welche mit der Schnittstellentaktfrequenz identisch ist.
Daher besteht auf dem Markt ein Bedarf für ein digitales DLL-Gerät mit niedrigem Stromverbrauch und Breitbandanwendungen, welches Phasenzittern genau verfolgen und die Phase schnell wiederherstellen kann, sobald ein intermittierender Schnittstellentaktgeber wieder erscheint, und welches auch einen internen Takt erzeugen kann, bei dem es sich um ein Vielfaches des Schnittstellen- oder externen Taktes handelt.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung stellt ein DLL-basierendes Takterzeugungssystem und ein Verfahren zur Erzeugung eines Ausgabetaktsignals gemäß der unabhängigen Ansprüche 1 und 5 vor.
Es gibt zwei Varianten der Erfindung. Die erste wird Frequenzverdopplungs-DLL ohne Impulsdauerkorrektur genannt, wogegen die zweite Frequenzverdopplungs-DLL mit Impulsdauerkorrektur genannt wird. Die beiden Varianten unterscheiden sich in der spezifischen Ausführung der TOG-Zellen und wie diese Zellen mit der N-stufigen, periodenangepaßten DLL verbunden sind.
KURZE BESCHREIBUNG DER ZEICHUNGEN
Diese und andere Merkmale der bevorzugten Ausführungsbeispiele der Erfindung werden in der folgenden, detaillierten Beschreibung deutlicher werden, welche sich auf die beigelegten Zeichnungen bezieht, worin:
1(a) ein schematisches Blockdiagramm einer herkömmlichen DLL ist, das digital kodierte Steuerschaltungen einsetzt, um die Verzögerung durch die Verzögerungspfadstufen nach dem Stand der Technik zu steuern;
1(b) ein Zeitdiagramm ist, das die Taktperioden des Referenzeingangstaktes und das (N – 1)-te Abgreifausgangssignal der in 1(a) gezeigten DLL darstellt;
2(a) ein Blockdiagramm des ersten Ausführungsbeispiels der Erfindung ist;
2(b) ein Diagramm einer Eingabezellen mit zwei Eingängen ist, die in dem Ausführungsbeispiel in 2(a) verwendet werden;
3 ein Zeitdiagramm ist, welches die Funktion des Ausführungsbeispiels in 2(a) darstellt;
4(a) ein Blockdiagramm des zweiten Ausführungsbeispiels der Erfindung ist;
4(b) ein Diagramm einer Eingabezelle mit 4 Eingängen ist, die in dem Ausführungsbeispiel in 4(a) verwendet werden;
4(c) ein detailliertes Diagramm einer der in 4(b) dargestellten Eingabezellen mit 4 Eingängen ist;
5 ein Zeitdiagramm ist, welches die Funktion des Ausführungsbeispiels in 4(a) darstellt; und
6 ein Blockdiagramm des gesamten, auf DLL basierenden Takterzeugungssystems ist, welches das in 4(a) dargestellte, zweite Ausführungsbeispiel der Erfindung einsetzt.
DETAILLIERTE BESCHREIBUNG EINES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
In 1(a) ist eine herkömmliche Delay Locked Loop (DLL) dargestellt, wie sie in dem zuvor erwähnten Artikel mit dem Titel „A 800 Megabyte/sec 72 Mbit SLDRAM with Digitally Calibrated DLL.” erörtert wird, wobei sie eine N-stufige, periodengleiche DLL umfaßt, d. h. jede der 0–N Anzapfstellenausgaben 10 stellt einen T_CP/N Abschnitt von T_CP dar, worin T_CP die Referenzeingabetaktperiode ist. Diese DLL basiert auf N identischen, in Serie geschaltete Verzögerungsstufen, wobei die letzte Verzögerungsstufenausgabe TAP[N – 1] für den Phasendetektor 13 zur Eingabe wird, der die letzte Verzögerungsstufenausgabe mit dem Referenzeingabetakt 11 vergleicht. Der Phasendetektor 13 gibt die zwei Steuersignale LEAD und LAG aus, welche anzeigen, ob die Werte der TAP[N – 1]-Ausgabe vor oder hinter dem Referenzeingabetakt 11 liegen, und er benutzt sie als Eingaben für den Verzögerungssteuerblock 12. Die Laufzeit durch jedes einzelne Verzögerungselement ist einstellbar durch Verwendung von Steuersignalen, die vom Verzögerungssteuerblock 12 aufgrund einer analogen Größe, wie z. B. Strom oder Spannung, erzeugt werden, oder als Alternative durch einen digital kodierten Wert. Solche auf Strom oder Spannung basierenden Analogtechniken sind wohlbekannt. Die Verzögerung aller N Stufen ist durch den Verzögerungssteuerblock in Verbindung mit dem Phasendetektor gleich eingestellt, und zwar so, daß die Phasendifferenz zwischen der steigenden Flanke der Ausgabe aus der letzten Verzögerungsstufe TAP[N – 1] und dem die erste Stufe versorgenden Referenzeingabetakt so klein wie möglich ist. Wenn ein Ruhezustand nach der anfänglichen DLL Sperr-Erfassung erreicht ist (nicht gezeigt aber wohlbekannter Stand der Technik), liegt die Laufzeit durch jede der N Verzögerungsstufen (t_PD[stage]), sehr nahe bei T_CP/N. Als Folge der Funktionen von Verzögerungssteuerblock und Phasendetektor ist die Verzögerung zwischen der TAP[N – 1]-Ausgabe und der TAP[0]-Ausgabe etwa mit der Taktperiode des Eingabereferenztaktes gleich, was in 1(b) dargestellt ist.
Eine frequenzverdoppelnde DLL gemäß des ersten Ausführungsbeispiels der Erfindung ist in 2(a) dargestellt. Hier wird eine N-stufige periodengleiche DLL (wobei N durch 4 teilbar ist) eingesetzt, um (N – 1) Ausgangssignale TAP[N – 1] bereitzustellen, wobei jede Verzögerungsstufe 20 ein Ausgangssignal TAP[i] zur Verfügung stellt. Die ersten N/2 Verzögerungsstufen-Ausgangssignale sind an N/4 Abgreif-Ausgangssignalerzeuger mit zwei Eingängen oder „TOG”-Zellen angeschlossen, wie in 2(a) dargestellt. Ersatzlasten 25 sind an die oberen N/2 Ausgange gekoppelt, um T_PD gleichförmig zu halten.
Insbesondere sind die I- (phasengleiche oder 0 Grad) und Q-(Quadratur oder 90 Grad)Eingänge an die „TOG”-Zellen mit zwei Eingängen an Verzögerungselemente angeschlossen, die N/4 Stufen auseinander liegen. Zum Beispiel, wenn N = 32, würde die TOG-Zelle 21 die Eingaben TAP[0] und TAP[8] erhalten, TOG-Zelle 22 würde die Eingaben TAP[1] und TAP[9] erhalten und so weiter bis zu Zelle 23, die Eingaben TAP[7] und TAP[15] erhalten würde. Zwei Ausgangssignale, wahr (T) und komplementär (C), werden von jeder TOG-Zelle erzeugt; zum Beispiel, wenn man die oben erwähnte Elementnumerierung annimmt, ergeben sich Ausgaben PHI[0] und PHI[N/4] für TOG-Zelle 21, Ausgaben PHI[1] und PHI[N/4 + 1] für TOG-Zelle 22 und so weiter bis einschließlich Ausgaben PHI[N/4 – 1] und PHI[N/2 – 1] für TOG-Zelle 23. Die PHI[i] Ausgänge der N/4 TOG-Zellen stellen N/2 unterschiedliche, um 360/(N/2) Grad auseinanderliegende Phasen eines intern erzeugten Taktsignals dar, dessen Frequenz doppelt so hoch ist wie die des Referenzeingabetaktes. Diese Phasenausgänge werden eingesetzt, um den gewünschten, intern erzeugten Takt für die interne Schaltung bereitzustellen, was weiter unten ausführlicher beschrieben wird.
2(b) stellt eine der beiden, in 2(a) benutzten TOG-Eingabezellen 23 dar. Die TOG-Zelle umfaßt ein SR Flip-Flop 26 mit komplementären Ausgängen, das über den steigenden und abfallenden Flanken von I (die phasengleiche Ausgänge) eingestellt wird und über den steigenden und abfallenden Flanken von Q (die Quadratur-Ausgänge) rückgestellt wird, wie es im Zeitdiagramm der 3 dargestellt ist.
Die Funktion des in 2(a) 2(b) gezeigten Ausführungsbeispiels soll nun mit Bezug auf 3 beschrieben werden. Als Reaktion auf ein DLL Freigabe-Signal (nicht gezeigt) über der steigenden Flanke des Referenzeingabetaktes, Taktflanke A, wird die Erzeugung des frequenzverdoppelten Ausgabetaktes eingeleitet. Die I-(phasengleich oder 0 Grad)Abgreif-Position für Anzapfstelle i steigt als Reaktion auf die steigende Flanke A über Taktflanke B an. Innerhalb der mit TAP[i] verknüpften TOG-Zelle erzeugt der I-Eingang ein Einstellsignal SI zur Einstellung des SR Flip-Flop in der TOG-Zelle; das geschieht über der steigenden Flanke C. Die T-Ausgang der TOG-Zelle gibt ein mit der steigenden Flanke D beginnendes Taktsignal PH[i] aus, dessen Frequenz doppelt so hoch ist wie die des Referenzeingabetaktes. Die C-Ausgang derselben verknüpften TOG-Zelle gibt das logische Komplement zum T-Ausgang PHI[i + N/4] aus, welche die gleiche Frequenz hat wie PHI[i].
Von der steigenden Flanke B wird auch der Q-Ausgang TAP[i + N/4] eingeleitet, da dieser Ausgang gewonnen wird, nachdem der Referenztakt die Verzögerungseinheiten TAP[i] bis einschließlich TAP[i + N/4] durchlaufen hat. Ein dem oben für steigende Flanken B-C-D beschriebener, ähnlicher Ablauf ergibt sich für steigende Flanken E-F-G, was von steigender Flanke B ausgelöst wird. Wie ersichtlich, haben beide Abläufe, B-C-D und E-F-G, intern festgelegte Verzögerungen, die auf einer fest bestimmten Anzahl von Verzögerungselementen im Pfad basieren (ausschließlich Schwankungen der Temperatur und des Prozesses zwischen den Elementen), und beide Pfade werden von der steigenden Flanke A des Referenzeingabetaktes initiiert. Daher setzen sich die beiden Abläufe B-C-D und E-F-G unabhängig voneinander fort, sobald die Taktflanke A angestiegen ist.
Danach, bei einer abfallenden Flanke des Referenzeingabetaktes, Flanke H, wird ein ähnlicher Ablauf in Gang gesetzt. Die abfallende Flanke H löst die abfallenden Flanken I-J-K sowie L-M-N aus. Es ist wichtig anzumerken, daß sich auch in diesem Fall, wie bei der ansteigenden Flanke A, die Abläufe I-J-K und L-M-N unabhängig voneinander fortsetzen, sobald die abfallende Flanke des Referenzeingabetaktes H aufgetreten ist. Wenn jedoch die Periodendauer des Referenzeingabetaktes nicht 50% beträgt, d. h. die Zeitspanne zwischen der steigenden Flanke A und der abfallenden Flanke H nicht mit der Verzögerung zwischen der abfallenden Flanke H und der nachfolgenden steigenden Flanke Z gleich ist, dann werden die zugehörigen Abläufe verzerrt sein und die daraus resultierenden Ausgabetakte T und C werden auch keine 50%-ige Periodendauer haben. Zum Beispiel: wenn die Zeitspanne zwischen A und H größer ist als zwischen H und Z, wird es eine entsprechend verlängerte Verzögerung zwischen der steigenden Flanke D und der abfallenden Flanke G des Ausgabetaktes T geben, und es wird eine verkürzte Verzögerung zwischen der steigenden Flanke K und der abfallenden Flanke N geben. Die oben beschriebene Ausführung ist daher als eine Ausführung ohne Periodendauer-Korrektur anzusehen, da jede beliebige Schwankung des Eingabetaktlastspiels über oder unter 50% eine Ungleichmäßigkeit in der frequenzverdoppelten Ausgabetaktperiode zwischen geraden und ungeraden Impulsen sowie zwischen ungeraden und geraden Impulsen verursacht.
4(a) stellt ein alternatives Ausführungsbeispiel der frequenzverdoppelnden DLL-Erfindung dar, die einen Periodendauerkorrektur einsetzt. Ahnlich wie beim ersten, mit Bezug auf 3(a) besprochenen Ausführungsbeispiel wird eine N-stufige, periodengleiche DLL (wobei N durch 4 teilbar ist) eingesetzt, um (N – 1) Ausgänge TAP[N – 1] bereitzustellen, wobei jede Verzögerungsstufe 30 einen TAP[i]-Ausgang bereitstellt. In diesem alternativen Ausführungsbeispiel haben die N/4 – 1 TOG-Zellen vier Eingänge pro Zelle anstatt nur zwei. Insbesondere sind die Ausgänge aller N Verzögerungsstufen mit N/4 TOG-Zellen verbunden. Die Eingänge bei 0 Grad, 90 Grad, 180 Grad und 270 Grad für jede TOG-Zelle sind mit den Ausgangen der Verzögerungselemente verbunden, die hintereinander durch N/4 Stufen getrennt sind. Zum Beispiel: TOG-Zelle empfangt TAP[0] an seinem 0 Grad Eingang, TAP[N/4] an seinem 90 Grad Eingang, TAP[2N/4] an seinem 180 Grad Eingang und TAP[3N/4] an seinem 270 Grad Eingang. Alle wahren (T) und komplementären (C) Ausgänge der N/4 TOG-Zellen 31, 32 ... 33 PHI[0] ... PHI[N/2 – 1] repräsentieren zusammen N/2 bestimmte, 720/N auseinanderliegende Phasen eines erzeugten Taktsignals, dessen Frequenz doppelt so hoch ist wie des Referenzeingabetaktes.
4(b) stellt eine TOG-Zelle mit vier Eingängen dar, die ein SR Flip-Flop mit zwei Einstell-Signalen S1 und S2, zwei Rückstell-Signalen R1 und R2 sowie zwei komplementären Ausgangssignalen T und C, die über den steigenden Flanken der Eingänge bei 0 Grad (S1) und 180 Grad (S2) eingestellt und über den abfallenden Flanken der Eingangssignale bei 90 Grad (R1) und 270 Grad (R2) rückgestellt werden.
4(c) ist eine detaillierte Schaltungsausführung einer der in Ausführungsbeispiel von 4(a) eingesetzten TOG-Zellen. Die TOG-Zelle empfängt die Eingangssignale 0 deg, 90 deg, 180 deg und 270 deg über Stell/Ruckstell-NAND-Gates 41 und 42 von dem steigende Flanken erzeugenden Impulsgenerator 40. Die Ausgänge der NAND-Gates 41 und 42 sind mit den SPULS- und RPULS-Eingängen der Durchlaß-Gates 43 bzw. 44 sowie der Umrichter 45 bzw. 46 verbunden. Durchlaß-Gates 43 und 44 sind über Festverdrahtung durchgeschaltet, wobei ihre NMOS-Gates mit VDD und ihre PMOS-Gates mit VSS verbunden sind. Die Ausgaben der Durchlaß-Gates 43 und 44, RNG bzw. SNG, sind mit den Gates der NMOS-Transistoren 47 und 48 verbunden, die Quelle-zu-Senke zwischen VSS und den Verknupfungspunkten IN bzw. IP verbunden sind. Die beiden Verknüpfungspunkte IN und IP sind durch zwei quergekoppelte Umrichter 49 und 50 verriegelt und auch an die Ausgaben T und C über Umrichter 53 bzw. 54 gekoppelt. Auch an die Verknüpfungspunkte IN und IP gekoppelt sind pull-up PMOS-Transistoren 51 und 52, die Quelle-zu-Senke zwischen VDD und den Verknüpfungspunkte IN und IP verbunden sind, und ihre Gates werden durch die Ausgaben der NAND-Gates 41 bzw. 42 über 45 und 46 versorgt.
Der Zweck der Übertragungsgate 43 liegt darin, zusätzliche Verzögerung zum Ausgleich der Verzögerung von Umrichter 45 zu erzeugen, damit die Übergänge auf den RNG- und SPG-Leitungen genauer angeglichen werden. Ähnlich liegt der Zweck der Übertragungsgate 44 darin, zusätzliche Verzögerung zum Ausgleich der Verzögerung von Umrichter 46 zu erzeugen, damit die Übergänge auf den SNG- und RPG-Leitungen genauer angeglichen werden.
Die Arbeitsweise der 4-Eingänge-TOG-Zelle soll nun mit Bezug auf 4(c) und 5 beschrieben werden, was den Taktablauf der erzeugten Signale verdeutlichen soll. Vor Beginn der internen Takterzeugungsfolge sind alle Eingänge an NAND-Gates 41 und 42 auf logischem Pegel H, da wenigstens einer der Eingänge der NAND-Gates innerhalb der Detektoren für steigende Flanken auf logischem Pegel L steht. Als Reaktion auf eine steigende Flanke A des Referenztaktsignals erfährt das 0 Grad TAP[1]-Signal eine steigende Flanke B, die zum Eingangssignal in den steigende Flanken erzeugenden Impulsgenerator 40 wird, der seinerseits ein Ausgangssignal mit logischem Pegel L als Eingangssignal für das NAND-Gate 41 erzeugt. Diese Ausgabe eines logischen Pegels L in das NAND-Gate 41 verursacht ein Signal mit logischem Pegel H als Ausgabe vom NAND-Gate 41, was dem SI Stellimpulssignal C in 5 entspricht. Die SI Impuls-ausgabe von NAND-Gate 41 durchläuft Durchlaß-Gates 43 und schaltet NMOS 48 ein, was seinerseits Verknüpfungspunkt IN zu VSS zieht. Durch die Verriegelungsaktion der quergekoppelten Umsetzer 49 und 50 werden logische Pegel H und L auf den Verknüpfungspunkten IP bzw. IN an die Ausgaben T und C über die Umrichter 53 und 54 gekoppelt, was als steigende Flanke D1 und abfallende Flanke D2 in 5 angezeigt ist.
Nach einer Verzögerung über die Stufen i bis einschließlich N/4 + i erfährt die 90 Grad Ausgabe TAP[N/4 + i] eine steigende Flanke E als Reaktion auf die steigende Flanke B. Steigende Flanke E wird als 90 Grad Eingabe von steigende Flanken erzeugendem Impulsgenerator 40 eingegeben, der danach einen an NAND-Gate 42 weitergegebenen logischen Pegel L erzeugt, wobei Gate 42 dann einen Rückstellimpuls RI mit steigender Flanke F erzeugt (siehe 5). Ähnlich wie beim SI Pfad durchlauft die RI Impulsausgabe der NAND-Gate 42 das Durchlaß-Gate 44 zum Gate von 47, was Verknüpfungspunkt IP zu VSS zieht. Durch die Verriegelungsaktion der quergekoppelten Umsetzer 49 und 50 werden die Ausgaben T und C über die Umrichter 53 und 54 in den Zustand logischer Pegel L bzw. logischer Pegel H gebracht, was in 5 als abfallende Flanke G1 bzw. steigende Flanke G2 dargestellt ist. Es ist zu bemerken, daß die Erzeugung von T- und C-Ausgangssignalen bis jetzt der in 3 beschriebenen Anordnung sehr ähnlich ist, d. h. die Abläufe A-B-C-D1/D2 und A-B-E-F-G1/G2 sind weiterhin unabhängig, nachdem die steigende Flanke A aufgetreten ist. Der Unterschied zwischen dem ersten, in 2(a) und 3 gezeigten Ausführungsbeispiel und dem zweiten, in 4(a) und 5 gezeigten Ausführungsbeispiel liegt in der Erzeugung der zweiten Hälfte der Periode der Ausgabetaktsignale T und C. Im Unterschied zu 3, wo die zweite Hälfte der Periode der Ausgangssignale T und C durch die abfallende Flanke des Referenzeingabetaktes eingeleitet wurde, Flanke H, welche dann den Ablauf I-J-K und L-M-N fortsetzte, hat in diesem, in 5 dargestellten zweiten Ausführungsbeispiel die abfallende Flanke des Referenztaktes, Flanke H, keinen Einfluß auf die Erzeugung der Abläufe I-J-K und L-M-N. Das ergibt sich daraus, daß der Ablauf I-J-K als Reaktion auf die steigende Flanke E nach einer festgelegten internen Verzögerung eingeleitet wird, d. h. das 180 Grad Abgriffs-Ausgangssignal wird als Reaktion auf das 90 Grad Abgriffs-Ausgangssignal erzeugt. Ähnlich wird der Ablauf L-M-N als Reaktion auf die steigende Flanke I erzeugt, welche als Reaktion auf die steigende Flanke E erzeugt wird, wie oben beschrieben. Infolgedessen ist der gesamte Ablauf A-B-C-D und A-B-E-F-G und A-B-E-I-L-M-N oder, allgemeiner ausgedrückt, A-N unabhängig davon, wann die abfallende Flanke H des Referenzeingabetaktes auftritt. Daher braucht die Periodendauer des Referenzeingabetaktes nicht den Wert 50% zu haben, um eine 50%-ige Periodendauer bei den T- und C-Ausgangen der TOG-Zellen zu erreichen. Das zweite Ausführungsbeispiel ist daher Periodendauer-korrigiert, da jede beliebige Schwankung der Periodendauer des Eingabetaktes die Impulsabstände oder die Periodendauer des frequenzverdoppelten Ausgabetaktes nicht beeinträchtigt.
Fur die beiden beschriebenen Ausführungsbeispiele der Erfindung sind die Eigenschaften der TOG-Zelle bezüglich der Fortsetzungsverzögerung entscheidend für die Qualität der Wellenform des frequenzverdoppelten Ausgabetaktes. Es ist wichtig, daß die Verzögerung zwischen einer aktiven, in eine TOG-Zelle eingehende Flanke und dem Stellen oder Rückstellen des internen SR Flip-Flop für die zwei oder vier Eingangssignale so nahe beieinander wie möglich liegt. Es ist auch wichtig, daß die wahren und komplementären Ausgange der TOG-Zellen Zeitverlauf- und Schalteigenschaften haben sollen, die so ähnlich wie möglich sind. Die in 4(c) dargestellte Ausführung besitzt alle diese Eigenschaften, die bezüglich Zeitverlauf wünschenswert sind.
Für Anwendungen, bei denen die Phasenbeziehung zwischen dem Referenzeingabetakt und dem frequenzverdoppelten internen Takt wichtig ist, können die N/2 Ausgabetaktphasen von der frequenzverdoppelnden DLL in die Eingänge eines N/2-zu-1 Multiplexers eingespeist werden. Durch Hinzufügen eines Phasendetektors und einer MUX-Steuerungslogik ist es moglich, die am besten geeignete Taktphase von den N/2 Taktphasen-Ausgangssignalen zu wählen. Eine komplette Takterzeugungsanordnung, die ein zweites Ausführungsbeispiel der Erfindung der frequenzverdoppelnden DLL mit Periodendauer-Korrektur zum Einsatz in einer ASIC-Speicherschnittstelle umfaßt, ist ganz allgemein in 6 durch die Ziffer 100 oder die Verzögerungselemente 101 dargestellt. In dieser Ausführung beträgt N = 64 Stufen und der Eingabereferenztakt 102 hat nominal 100 MHz (T_CP = 10,0 ns). Die DLL erzeugt 32 Phasen 104 eines 200 MHz Taktes mit 50%-gen Periodendauer, wobei jede Phasenausgabe 720/64 oder 11,25 Grad auseinander liegt. Ein Multiplexer 106 mit 32 Eingaben wählt 1-von-32 Phasen zum Antrieb des Taktpuffers 108 und Verteilerbaum 110 innerhalb des ASIC. Der verteilte Takt 110 wird zur DLL zurückgeleitet und seine Phase wird mit dem 100 MHz Referenzeingabetakt 112 durch Einsatz eines Phasendetektors 112 verglichen. Ein MUX-Steuerblock 114 benutzt die Ausgabe des Phasendetektors 112, um den 32–1 Multiplexer 106 so zu steuern, daß er eine Einstellung auswählt, welche die steigenden Flanken des Eingabereferenztaktes 102 so genau wie möglich mit jeder zweiten steigenden Flanke des verteilten Taktes 110 zur Deckung bringt. Es wird angemerkt, daß es möglich ist, die Erfindung so zu erweitern, daß interne Takte erzeugt werden konnen, deren Frequenz ein höheres Vielfaches der Eingabereferenztakt-Frequenz hat als zwei. Eine Taktverdreifachungs-DLL mit Lastspielkorrektur erhält man durch Hinzufügen von zwei weiteren Eingängen zu den 4-Eingänge-TOG-Zellen, dargestellt in 4(c), und durch Anschließen der sechs Eingänge an die DLL-Verzögerungselement-Ausgänge in Abständen von N/6. Somit sind die Abgreif-Eingangssignale um 0 Grad, 60 Grad, 120 Grad, 180 Grad, 240 Grad und 300 Grad versetzt. Ähnlich kann die Anordnung zu einer Takt-vervierfachungs-DLL mit Periodendauer-Korrektur erweitert werden, wobei 8-Eingänge-TOG-Zellen und Anschlüsse zu den DLL-Verzögerungselementen in Abständen von N/8 eingesetzt werden, d. h. die Eingänge haben Phasenabstände von 45 Grad. Taktmultiplikation mit einem größeren Faktor als vier kann bei sorgfältiger Auslegung von TOG-Zellen mit noch höherer Eingangsfächerung auch noch praktikabel sein.
ANDERE ANWENDUNGEN
Die Frequenzverdopplungs-DLL kann auch bei vielen Anwendungsarten eingesetzt werden, bei denen zur Zeit noch PLLs benutzt werden. Dazu gehören Schnittstellenschaltungen für Datakommunikation, Schnittstellenschaltungen für Speichersysteme, On-Chip Takterzeugung für Mikroprozessoren und Chipsettakterzeugung bei Computersystemen.
Da viele mögliche Ausführungsbeispiele der Erfindung darüber hinaus erheblich weniger Schaltungen mit analogen und gemischten Signalen erfordern als PLLs, ist sie besser geeignet für viele hochintegrierte „system-on-a-chip”-Anwendungen, die für ihre Realisierung hochentwickelte Halbleiterprozesse mit Niederspannung und kurzen Gate-Längen erfordern.
Die obige Offenlegung sollte als Erläuterung der Erfindung angesehen werden, nicht als eine Einschränkung ihres Einsatzbereiches oder Grundgedankens. Eine Vielzahl von Veränderungen und Varianten werden sich geschulten Fachleuten nach dem Studium der obigen Offenlegung anbieten.
Ausgehend von der obigen Offenlegung der allgemeinen Grundbegriffe und spezieller Ausführungsbeispiele wird der Umfang des ersuchten Schutzes durch die beiliegenden Patentansprüche definiert.

Claims

DLL basierendes Takterzeugungssystem, zur Erzeugung eines Ausgabetaktsignals (110) als Reaktion auf ein Referenzeingabetaktsignal (102), umfassend: a) einen Verzögerungspfad mit einer vorherbestimmten Anzahl N von in Serie gekoppelten Verzögerungsstufen (20; 30; 101), wobei jede der Verzögerungsstufen ein Verzögerungsstufen-Abgriffs-Ausgangssignal bereitstellt; b) eine Vielzahl von Zellen zur Ausgangssignalerzeugung (21, 22, 23; 31, 32, 33), wobei jede Zelle Eingänge aufweist, die mit einer vorbestimmten Anzahl der Verzögerungsstufen-Abgriffs-Ausgangssignale gekoppelt sind und wobei jede der Zellen erste und zweite komplementäre Ausgangssignale (104) bereitstellt, wobei die Ausgangssignale jeder Zelle durch die vorherbestimmte Anzahl der Verzögerungsstufen zeitlich getrennt sind und eine Frequenz aufweisen, welche gleich der doppelten, dreifachen oder vierfachen Frequenz des Referenzeingabetaktsignals (102) ist; c) einen auf ein Auswahlsteuersignal reagierenden Selektor (106) zur Auswahl eines Ausgangssignals aus den ersten und zweiten komplementären Ausgangssignalen der Zellen (104), um das Ausgabetaktsignal (110) zu erzeugen; und d) einen auf das Ausgabetaktsignal (110) und das Referenzeingabetaktsignal (102) reagierender Phasendetektor (112) zur Steuerung des Selektors (106) bei der Auswahl eines optimalen Ausgangssignals aus den ersten und zweiten komplementären Ausgangssignalen (104) zur Synchronisierung des Referenzeingabetaktsignals (102) und des Ausgabetaktsignals (110).
DLL basierendes Takterzeugungssystem nach Anspruch 1, welches N in Serie gekoppelte Verzögerungsstufen (20; 30; 101) beinhaltet, die N Verzögerungsstufen-Abgriffs-Ausgangssignale an N/4 Zellen zur Ausgangssignalerzeugung (21, 22, 23; 31, 32, 33) bereitstellen, wobei die N/4 Zellen N/2 Phasen der ersten und zweiten komplementären Ausgangssignale (104) in gleichmäßigem Abstand bereitstellen, und wobei die Frequenz der Ausgangssignale (104) doppelt so hoch ist wie die des Referenzeingabetaktsignales (102).
DLL basierendes Takterzeugungssystem gemäß Anspruch 1, wobei jede der Zellen zur Ausgangssignalerzeugung (21, 22, 23) auf eine steigende Flanke eines Referenzeingabetaktsignals mit der Einleitung einer ersten steigenden Flanke eines Ausgangssignalimpulses reagiert, und auf eine verzögerte Version des Referenzeingabetaktsignals mit dem Beenden ihres ersten Ausgangssignalimpulses reagiert, und auf eine fallenden Flanke des Referenzeingabetaktsignals mit der Einleitung einer zweiten steigenden Flanke ihres Ausgangssignalimpulses reagiert, und auf eine verzögerte Version der abfallenden Flanke des Referenzeingabetaktsignals mit dem Beenden ihres zweiten Ausgangssignalimpulses reagiert.
DLL basierendes Takterzeugungssystem gemäß Anspruch 1, wobei der Selektor (106) bei der Auswahl des optimalen Ausgangssignals so gesteuert wird, dass eine steigende Flanke des Referenzeingabetaktsignals (102) so genau wie möglich mit einer entsprechenden steigenden Flanke des Ausgabetaktsignals (110) zur Deckung gebracht wird.
Verfahren zur Erzeugung eines Ausgabetaktsignals (110) als Reaktion auf ein Referenzeingabetaktsignal (102), wobei das Verfahren umfasst: a) Bereitstellen von N Verzögerungsstufen-Abgriffs-Ausgangssignalen, unter Verwendung einer vorherbestimmte Anzahl seriell gekoppelter Verzögerungsstufen (20; 30; 101), an N/4 Zellen zur Ausgangssignalerzeugung (21, 22, 23; 31, 32, 33); b) Bereitstellen von N/4 Paaren erster und zweiter komplementärer Ausgangssignale (104), wobei die Ausgangssignale jedes Paars zeitlich durch die vorherbestimmte Anzahl von Verzögerungsstufen getrennt sind, und wobei die Phasen der ersten und zweiten komplementären Ausgangssignale (104) gleichmäßig voneinander beabstandet sind und die Frequenzen doppelt so hoch sind, wie die des Referenzeingabetaktsignals (102); c) Auswählen eines Ausgangssignals aus den ersten und zweiten komplementären Ausgangssignalen zur Erzeugung des Ausgabetaktsignals (110) als Reaktion auf ein Auswahlsteuerungssignal eines Phasendetektors, wobei das ausgewählte Ausgangssignal ein optimales Ausgangssignal aus den ersten und zweiten komplementären Ausgangssignalen (104) zur Synchronisierung des Referenzeingabetaktsignals (102) und des Ausgabetaktsignals (110) darstellt.
Verfahren gemäß Anspruch 5, wobei jede der Zellen zur Ausgangssignalerzeugung (21, 22, 23; 31, 32, 33) auf eine steigende Flanke eines Referenzeingabetaktsignals mit der Einleitung einer ersten steigenden Flanke eines Ausgangssignalimpulses reagiert, und auf eine verzögerte Version des Referenzeingabetaktsignals mit der Beendigung ihres ersten Ausgangssignalimpulses reagiert, und auf eine fallende Flanke des Referenzeingabetaktsignals mit der Einleitung einer zweiten steigenden Flanke ihres Ausgangssignalimpulses reagiert, und auf eine verzögerte Version der abfallenden Flanke des Referenzeingabetaktsignals mit der Beendigung ihres zweiten Ausgangssignalimpulses reagiert.