DE10119052C1

DE10119052C1 - Integrierter Speicher und Verfahren zum Testen eines integrierten Speichers

Info

Publication number: DE10119052C1
Application number: DE10119052A
Authority: DE
Inventors: Reidar Stief; Peter Beer; Stephan Schroeder; Herbert Benzinger
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-04-18
Filing date: 2001-04-18
Publication date: 2002-12-05
Anticipated expiration: 2021-04-19
Also published as: US20020154560A1; KR20020081126A; US6639861B2; TW554346B

Abstract

Ein integrierter Speicher weist ein Speicherzellenfeld (1) mit Wortleitungen (WL1, WL2) und Bitleitungen (BL1, BL2) auf. Die Bitleitungen (BL1, BL2) sind zum Auslesen eines Datensignals jeweils über ein steuerbares Schaltmittel (T1, T2) mit einem Leseverstärker (SA) verbindbar. Weiterhin ist eine Steuerschaltung (S) enthalten mit einem Ausgang, der mit einem Steuereingang des jeweiligen Schaltmittels (T1, T2) verbunden ist, und mit einem Eingang, der mit einem Anschluß für ein Testmodussignal (TM) verbunden ist. Die Steuerschaltung (S) ist derart ausgebildet, daß innerhalb eines Zugriffszyklus das jeweilige Schaltmittel (T1, T2) infolge eines aktiven Zustands des Testmodussignals (TM) in einen nicht leitenden Zustand schaltbar ist. Bei dem integrierten Speicher ist das Leckverhalten einer Bitleitung beim Auslesen eines Datensignals messbar.

Description

Die vorliegende Erfindung betrifft einen integrierten Spei cher mit einem Speicherzellenfeld, das Wortleitungen zur Aus wahl von Speicherzellen und Bitleitungen zum Auslesen oder Schreiben von Datensignalen der Speicherzellen aufweist, bei dem die Bitleitungen zum Auslesen eines Datensignals jeweils über ein steuerbares Schaltmittel mit einem Leseverstärker verbindbar sind, sowie ein Verfahren zum Testen eines derar tigen integrierten Speichers.

Ein integrierter Speicher wie beispielsweise ein Speicher vom Typ DRAM weist im allgemeinen ein oder mehrere Speicherzel lenfelder auf, die jeweils Bitleitungen und Wortleitungen um fassen. Die Speicherzellen sind in Kreuzungspunkten der Bit leitungen und Wortleitungen angeordnet. Zur Auswahl der Spei cherzellen werden Auswahltransistoren von jeweiligen Spei cherzellen durch eine aktivierte Wortleitung leitend geschal tet, wodurch im Anschluß ein Auslesen oder Schreiben eines Datensignals einer ausgewählten Speicherzelle erfolgen kann. Die ausgewählte Speicherzelle ist dazu über den Auswahltran sistor mit einer der Bitleitungen verbunden, über die das je weilige Datensignal ausgelesen beziehungsweise eingeschrieben wird. Die bei einem Speicherzellenzugriff von einer Speicher zelle ausgelesene Information wird von einem Leseverstärker bewertet und verstärkt.

Ein Speicherzellenfeld eines integrierten Speichers ist oft mals in mehrere Segmente unterteilt, die jeweils aneinander angrenzen. Die Bitleitungen verlaufen dabei durch jedes der Segmente. Bei zwei Speichersegmenten ist somit in jedem der Segmente eine Bitleitungshälfte der jeweiligen Bitleitung an geordnet. Insbesondere im Interesse einer platzsparenden An ordnung ist zwischen zwei Segmenten üblicherweise jeweils ein Leseverstärker angeordnet, der beiden Segmenten gemeinsam zu geordnet ist und der über ein jeweiliges Schaltmittel mit den Bitleitungshälften der jeweiligen Bitleitung verbindbar ist.

In einem Deaktivierungszustand beziehungsweise Vorladungszu stand sind im allgemeinen beide Bitleitungshälften der jewei ligen Bitleitung mit dem Leseverstärker verbunden. Für einen Speicherzellenzugriff gelangt die Zellinformation der ausge wählten Speicherzelle zunächst auf die an die Speicherzelle angeschlossene Bitleitungshälfte und damit zum Leseverstär ker. Die jeweilige andere Bitleitungshälfte der ausgewählten Bitleitung wird über das entsprechende Schaltmittel vom Lese verstärker abgetrennt. Damit ist sichergestellt, daß nur eine der Bitleitungshälften mit dem Leseverstärker verbunden ist. Somit ist in jedem Zustand der Bitleitung mindestens eine Bitleitungshälfte mit dem Leseverstärker verbunden. Es können in diesem Fall innerhalb eines Zugriffszyklus zum Auslesen eines Datensignals über eine ausgewählte Bitleitung im allge meinen jedoch nicht beide an den Leseverstärker angeschlosse ne Bitleitungshälften gleichzeitig vom Leseverstärker ge trennt werden. Damit ist es nicht möglich, beispielsweise das Leckverhalten einer auszulesenden Bitleitungshälfte zu mes sen.

In JP 0 61 76 600 A ist ein nicht-flüchtiger Halbleiterspei cher beschrieben, bei dem Bitleitungen mittels eines Reihen decoders in einem Testbetrieb in einen floatenden beziehungs weise elektrisch isolierenden Zustand gebracht werden, um das Leckverhalten einer Bitleitung zu prüfen. Hierzu wird festge stellt, ob auf der entsprechenden Bitleitung das Potential variiert.

Die Aufgabe der vorliegenden Erfindung ist es, einen inte grierten Speicher der eingangs genannten Art anzugeben, bei dem es möglich ist, das Leckverhalten einer Bitleitung zu messen.

Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein Ver fahren zum Testen eines derartigen Speichers anzugeben.

Die Aufgabe betreffend den integrierten Speicher wird gelöst durch einen integrierten Speicher der eingangs genannten Art mit einer Steuerschaltung mit einem Ausgang, der mit einem Steuereingang des jeweiligen Schaltmittels verbunden ist, und mit einem Eingang, der mit einem Anschluß für ein Testmo dussignal verbunden ist, bei dem die Steuerschaltung derart ausgebildet ist, daß innerhalb eines Zugriffszyklus das je weilige Schaltmittel infolge eines aktiven Zustands des Test modussignals in einen nicht leitenden Zustand schaltbar ist.

Mit dem vorliegenden erfindungsgemäßen integrierten Speicher ist es ermöglicht, das Leckverhalten einer Bitleitung beim Auslesen eines Datensignals über die betreffende Bitleitung zu messen, und zwar ohne Einfluß des Leseverstärkers. Es wird hierzu eine entsprechende Steuerschaltung verwendet, die in folge eines aktiven Zustands des Testmodussignals das jewei lige Schaltmittel innerhalb eines Zugriffszyklus in den nicht leitenden Zustand versetzt. Dadurch ist die betreffende Bit leitung nicht mehr mit dem Leseverstärker verbunden, das Leckverhalten der Bitleitung ist ohne Einfluß des Leseverstär kers messbar.

In einer Ausführungsform des erfindungsgemäßen Speichers sind die Bitleitungen jeweils in wenigstens zwei aneinander an grenzenden Segmenten des Speicherzellenfeldes angeordnet, so daß in jedem der Segmente eine Bitleitungshälfte der jeweili gen Bitleitung angeordnet ist. Der Leseverstärker ist zwi schen den zwei Segmenten angeordnet und mit den Bitleitungs hälften der jeweiligen Bitleitung über ein jeweiliges Schalt mittel verbindbar.

In einer weiteren Ausführungsform sind in einem Deaktivie rungszustand die Bitleitungshälften der jeweiligen Bitleitung mit dem Leseverstärker verbunden. Bei einem Speicherzellenzu griff ist eine der Bitleitungshälften der ausgewählten Bit leitung mit dem Leseverstärker verbunden, die jeweilige ande re der Bitleitungshälften der ausgewählten Bitleitung wird vom Leseverstärker abgetrennt. Die eine der Bitleitungshälf ten, die mit dem Leseverstärker verbunden ist, ist infolge des aktiven Zustands des Testmodussignals vom Leseverstärker abtrennbar.

Dadurch ergibt sich insbesondere der Vorteil, daß eine Bit leitungshälfte unabhängig von der anderen Bitleitungshälfte derselben Bitleitung abgetrennt werden kann. Da die betref fende Bitleitungshälfte, über die das Datensignal ausgelesen wird, nicht mehr getrieben wird, können sich die Auslesesi gnale unabhängig vom Leseverstärker entwickeln. Ist ein Leck mechanismus vorhanden, so ändert sich der betreffende Poten tialzustand auf der entsprechenden Bitleitungshälfte. Diese Änderung des Potentialzustandes kann anschließend gemessen werden.

Die Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zum Testen eines erfindungsgemäßen integrierten Speichers, bei dem eine der Speicherzellen zum Auslesen eines gespeicherten Datensignals durch Aktivierung einer der Wort leitungen ausgewählt wird, das auszulesende Datensignal auf einer ausgewählten Bitleitung durch den Leseverstärker bewer tet und verstärkt wird, bei dem anschließend das Testmo dussignal aktiviert wird zum Abtrennen der ausgewählten Bit leitung vom Leserverstärker, ein Potentialzustand der ausge wählten Bitleitung nach dem Abtrennen in die eine der Spei cherzellen rückgeschrieben wird, und bei dem die eine der Speicherzellen nach dem Rückschreiben erneut ausgewählt wird und der in die eine der Speicherzellen rückgeschriebene Po tentialzustand durch den Leseverstärker bewertet wird.

Mit dem erfindungsgemäßen Verfahren ist es ermöglicht, das Leckverhalten einer Bitleitung beim Auslesen eines Datensi gnals ohne Einfluß des Leseverstärkers zu messen. Ein sich nach dem Abtrennen der auszulesenden Bitleitung verändernder Potentialzustand der Bitleitung und damit deren Leckverhalten kann nach dem Abtrennen dadurch gemessen werden, indem der sich einstellende Potentialzustand in die betreffende Spei cherzelle rückgeschrieben wird. Nach einer fest eingestellten beziehungsweise von außen definierbaren Zeit, die beispiels weise über das Testmodussignal einstellbar ist, wird die Wortleitung zur Auswahl der betreffenden Speicherzelle de aktiviert. Durch Auslesen dieses rückgeschriebenen Potential zustandes über den Leseverstärker kann auf das Leckverhalten der Bitleitung geschlossen werden.

Um eine entsprechend genaue Auflösung des Meßergebnisses zu erhalten, wird in einer Ausführungsform des erfindungsgemäßen Verfahrens das Referenzpotential des Leseverstärkers zum Zwecke der Bewertung des rückgeschriebenen Potentialzustandes gegenüber dem vorherigen Auslesen des Datensignals verändert. Dadurch kann die Empfindlichkeit des Leseverstärkers verän dert werden, um zum Beispiel die Bewertung des rückgeschrie benen Potentialzustandes kritischer zu machen.

Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der Erfindung darstellen, näher erläutert. Es zeigen:

Fig. 1 eine Ausführungsform eines erfindungsgemäßen inte grierten Speichers,

Fig. 2 eine weitere Ausführungsform eines erfindungsgemä ßen integrierten Speichers, dessen Speicherzellen feld mehrere Segmente aufweist.

In Fig. 1 ist ein Speicherzellenfeld 1 eines integrierten Speichers gezeigt, das Wortleitungen WL1 und WL2 und Bitlei tungen BL1 und BL2 aufweist. In Kreuzungspunkten der Wortlei tungen WL1, WL2 und der Bitleitungen BL1, BL2 sind die Spei cherzellen MC1 und MC2 angeordnet. Diese werden über eine je weilige Wortleitung für einen Lese- oder Schreibvorgang aus gewählt. Dazu werden die Wortleitungen mit jeweils einem Ak tivierungspotential verbunden, so daß die angeschlossenen Auswahltransistoren leitend geschaltet sind. Über die Bitlei tungen wird ein Datensignal aus den Speicherzellen ausgelesen oder in eine der Speicherzellen eingeschrieben. Die Bitlei tungen BL1, BL2 sind zu diesem Zweck mit einem Leseverstärker SA verbunden. Nach dem Lese- oder Schreibvorgang werden die Bitleitungen BL1, BL2 deaktiviert, das heißt auf ein Deakti vierungspotential beispielsweise in Form eines Bezugspotenti als gebracht.

Die Bitleitungen BL1, BL2 sind über jeweilige steuerbare Schalter T1 und T2 mit dem Leseverstärker SA verbindbar. Ein Ausgang einer Steuerschaltung S ist mit den jeweiligen Steu ereingängen der Schalter T1 und T2 verbunden. Ein Eingang der Steuerschaltung S ist mit einem Anschluß für ein Testmo dussignal TM verbunden. Durch entsprechende Ansteuerung der Schalter T1 und T2 sind diese innerhalb eines Zugriffszyklus über die Steuerschaltung S infolge des Testmodussignals TM in einen nicht leitenden Zustand schaltbar. Dadurch ist es er möglicht, daß infolge eines aktiven Zustandes des Testmo dussignals TM die Bitleitungen BL1 und BL2 vom Leseverstärker SA während eines Zugriffszyklus abgetrennt werden. Dadurch kann insbesondere das Leckverhalten der betreffenden Bitlei tung ohne Einfluß des Leseverstärkers gemessen werden.

In einem derartigen Testverfahren wird eine der Speicherzel len MC1 oder MC2 zum Auslesen des jeweiligen gespeicherten Datensignals durch Aktivierung der jeweiligen Wortleitung WL1 oder WL2 ausgewählt. Beispielsweise wird das Datensignal der Speicherzelle MC1 ausgelesen und das sich auf der Bitleitung BL1 entwickelnde Potential durch den Leseverstärker SA bewer tet und verstärkt. In diesem Zustand ist der Schalter T1 lei tend geschaltet. Während des Zugriffszyklus wird anschließend das Testmodussignal TM aktiviert, so daß der Schalter T1 in folge der Ansteuerung durch die Steuerschaltung S in den nicht leitenden Zustand geschaltet wird. Dadurch wird die Bitleitung BL1 vom Leseverstärker SA abgetrennt.

Die Bitleitung BL1 wird in diesem Fall nicht mehr getrieben. Ist ein Leckmechanismus vorhanden, so wird sich der Potenti alzustand auf der Bitleitung BL1 nach dem Abtrennen verän dern. Der sich entwickelnde Potentialzustand auf der Bitlei tung BL1 wird in die Speicherzelle MC1 zurückgeschrieben. Nach einer fest eingestellten beziehungsweise von außen bei spielsweise über das Testmodussignal TM definierbaren Zeit wird die Wortleitung WL1 deaktiviert. Anschließend wird die Speicherzelle MC1 erneut ausgewählt und der rückgeschriebene Potentialzustand, der in der Speicherzelle MC1 gespeichert ist, durch den Leseverstärker SA bewertet. In diesem Fall ist der Schalter T1 wieder in seinem leitenden Zustand. Über die Bewertung des rückgeschriebenen Potentialzustandes läßt sich eine Aussage über einen vorhandenen Leckmechanismus treffen.

Um auch Potentialzustände der Bitleitungen BL1 und BL2, die vergleichsweise kleine Werte annehmen, messen zu können, ist es vorteilhaft, das Referenzpotential Vref des Leseverstär kers SA entsprechend zu verändern.

In Fig. 2 ist eine weitere Ausführungsform eines erfindungs gemäßen Speichers dargestellt, dessen Speicherzellenfeld 2 in zwei Segmente SEG1 und SEG2 unterteilt ist. Die Bitleitungen BL1 und BL2 verlaufen jeweils in beiden Segmenten SEG1, SEG2. Die Bitleitung BL1 weist damit die Bitleitungshälften BL11 und BL21, die Bitleitung BL2 die Bitleitungshälften BL12 und BL22 auf. Der Leseverstärker SA ist zwischen den zwei Segmen ten SEG1 und SEG2 angeordnet und mit den Bitleitungshälften der jeweiligen Bitleitung verbunden. Damit ist den beiden Segmenten SEG1 und SEG2 jeweils ein gemeinsamer Leseverstär ker SA zugeordnet.

Die Bitleitungshälften BL11 bis BL22 sind über Schalter T11 bis T22 mit dem Leseverstärker SA verbindbar. Die Schalter T11 bis T22 werden von der Steuerschaltung S angesteuert. Je weilige erste Eingänge der Steuerschaltung S sind mit dem Testmodussignal TM verbunden. Jeweilige zweite Eingänge der Steuerschaltung S sind mit einem Wortleitungsdecoder DEC ver bunden. Die Steuerschaltung S weist UND-Gatter G1 beziehungs weise G2 auf. Diese sind jeweils mit einer weiteren, in der Regel einfach auszuführenden Logikschaltung L1 beziehungswei se L2 verbunden.

Im Deaktivierungszustand beziehungsweise Vorladungszustand, in dem kein Speicherzellenzugriff durchgeführt wird, sind die jeweilige rechte und linke Bitleitungshälfte der Bitleitungen BL1, BL2 mit dem Leserverstärker SA verbunden. Die Schalter T11 und T21 sind über die Signale E1 und E2, abgeleitet von der Wortleitungsadresse RADR, in den leitenden Zustand ver setzt. Bei einem Speicherzellenzugriff, beispielsweise auf die Speicherzelle MC11, wird vom Wortleitungsdecoder DEC ein Aktivierungssignal WLA generiert, der die Wortleitung WL11 auswählt. Die Bitleitungshälfte BL11 bleibt mit dem Lesever stärker SA verbunden. Die andere Bitleitungshälfte BL21 der ausgewählten Bitleitung BL1 wird über den Schalter T21 abge trennt. Dies wird über Signal E2 gesteuert, das von einer Wortleitungsadresse RADR abgeleitet ist. Damit ist sicherge stellt, daß nur eine Bitleitungshälfte, nämlich die des aus gewählten Segments SEG1, mit dem Leseverstärker SA verbunden ist. Das Testmodussignal TM ist zu diesem Zeitpunkt im inak tiven Zustand.

Durch ein Aktivieren des Testmodussignals TM kann die Bitlei tungshälfte BL11 nach dem Bewerten des Datensignals der Spei cherzelle MC11 vom Leseverstärker SA abgetrennt werden. Zu diesem Zeitpunkt wird die Bitleitungshälfte BL11 nicht mehr getrieben, das Leckverhalten dieser Bitleitungshälfte kann wie oben beschrieben gemessen werden.

Bezugszeichenliste

WL1, WL2 Wortleitung
WL11, WL12 Wortleitung
BL1, BL2 Bitleitung
BL11-BL22 Bitleitungshälfte
T1, T2 Schalter
T11-T22 Schalter
SA Leseverstärker
S Steuerschaltung
TM Testmodussignal
MC1, MC2 Speicherzelle
MC11, MC12 Speicherzelle
RADR Adresse
DEC Decoder
WLA Aktivierungssignal
E1, E2 Signal
G1, G2 Gatter
L1, L2 Logikschaltung
SEG1, SEG2 Segment

1

,

2

Speicherzellenfeld

Claims

1. Integrierter Speicher
mit einem Speicherzellenfeld (1), das Wortleitungen (WL1, WL2) zur Auswahl von Speicherzellen (MC1, MC2) und Bitleitun gen (BL1, BL2) zum Auslesen oder Schreiben von Datensignalen der Speicherzellen aufweist,
bei dem die Bitleitungen (BL1, BL2) zum Auslesen eines Da tensignals jeweils über ein steuerbares Schaltmittel (T1, T2) mit einem Leseverstärker (SA) verbindbar sind,
mit einer Steuerschaltung (S) mit einem Ausgang, der mit einem Steuereingang des jeweiligen Schaltmittels (T1, T2) verbunden ist, und mit einem Eingang, der mit einem Anschluß für ein Testmodussignal (TM) verbunden ist,
bei dem die Steuerschaltung (S) derart ausgebildet ist, daß innerhalb eines Zugriffszyklus das jeweilige Schaltmittel (T1, T2) infolge eines aktiven Zustands des Testmodussignals (TM) in einen nicht leitenden Zustand schaltbar ist.

2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß
die Bitleitungen (BL1, BL2) jeweils in wenigstens zwei an einander angrenzenden Segmenten (SEG1, SEG2) des Speicherzel lenfeldes (2) verlaufen und in jedem der Segmente eine Bit leitungshälfte (BL11 bis BL22) der jeweiligen Bitleitung an geordnet ist,
der Leseverstärker (SA) zwischen den zwei Segmenten (SEG1, SEG2) angeordnet ist und mit den Bitleitungshälften (BL11, BL21) der jeweiligen Bitleitung (BL1) über ein jeweiliges Schaltmittel (T11, T21) verbindbar ist.

3. Integrierter Speicher nach Anspruch 2, dadurch gekennzeichnet, daß
in einem Deaktivierungszustand die Bitleitungshälften (BL11, BL21) der jeweiligen Bitleitung mit dem Leseverstärker verbunden sind,
bei einem Speicherzellenzugriff eine der Bitleitungshälften (BL11) einer ausgewählten Bitleitung mit dem Leseverstärker (SA) verbunden ist, die jeweilige andere der Bitleitungshälf ten (BL21) der ausgewählten Bitleitung vom Leseverstärker ab getrennt ist,
die eine der Bitleitungshälften (BL11) der ausgewählten Bitleitung infolge des aktiven Zustands des Testmodussignals (TM) vom Leseverstärker abtrennbar ist.

4. Integrierter Speicher nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß ein weiterer Eingang der Steuerschaltung (S) mit einer De coderschaltung (DEC) verbunden ist, an der Adreßsignale (RADR) zur Auswahl einer der Speicherzellen anlegbar sind.

5. Integrierter Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Decoderschaltung (DEC) als Wortleitungsdecoder ausgeführt ist, an dem eine Wortleitungsadresse (RADR) zur Auswahl einer der Wortleitungen anlegbar ist.

6. Verfahren zum Testen eines integrierten Speichers nach ei nem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß
eine der Speicherzellen (MC1) zum Auslesen eines gespei cherten Datensignals durch Aktivierung einer der Wortleitun gen (WL1) ausgewählt wird,
das auszulesende Datensignal auf einer ausgewählten Bitlei tung (BL1) durch den Leseverstärker (SA) bewertet und ver stärkt wird,
anschließend das Testmodussignal (TM) aktiviert wird zum Abtrennen der ausgewählten Bitleitung (BL1) vom Leseverstär ker (SA),
ein Potentialzustand der ausgewählten Bitleitung (BL1) nach dem Abtrennen in die eine der Speicherzellen (MC1) rückge schrieben wird,
die eine der Speicherzellen (MC1) nach dem Rückschreiben erneut ausgewählt wird,
der in die eine der Speicherzellen (MC1) rückgeschriebene Potentialzustand durch den Leseverstärker (SA) bewertet wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß ein Referenzpotential (Vref) des Leseverstärkers (SA) zum Zwecke der Bewertung des rückgeschriebenen Potentialzustandes gegenüber dem vorherigen Auslesen des Datensignals verändert wird.