DE10122976A1

DE10122976A1 - Verfahren zum Ausbilden eines selbstjustierenden Kontakts und Herstellungsverfahren für eine Halbleitervorrichtung mit einem selbstjustierenden Kontakt

Info

Publication number: DE10122976A1
Application number: DE10122976A
Authority: DE
Inventors: Kyoung-Sub Shin; Ji-Soo Kim; Gyung-Jin Min; Tae-Hyuk Ahn
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-09-21
Filing date: 2001-05-11
Publication date: 2002-04-18
Also published as: US20020034877A1; KR20020022920A; US6777341B2; KR100355236B1; JP2002110819A

Abstract

Bei einem Verfahren zum Ausbilden eines selbstjustierten Kontaktes werden Gates auf einem Halbleitersubstrat in einem gestreiften Muster ausgebildet. Bitleitungen werden in einem gestreiften Muster, das sich kreuzweise über die Gates erstreckt, ausgebildet. Die Bitleitungen werden voneinander durch eine erste Zwischenisolationsschicht isoliert. Als nächstes wird eine zweite Zwischenisolationsschicht zwischen den Bitleitungen ausgebildet und ein Photolackschichtmuster wird auf der zweiten Zwischenisolationsschicht ausgebildet. Das Photolackschichtmuster wird zum Ausbilden von Kontaktöffnungen, die sich zwischen den Gates nach unten zu den Leitungs-Pads erstrecken, verwendet. Die Kontaktöffnungen werden zum Ausbilden von leitenden Plugs, die die Leitungs-Pads kontaktieren, gefüllt. Das Photolackschichtmuster ist in Form einer Serie von Streifen, welche sich parallel zu den Gates erstrecken, ausgebildet. Die Photolackstreifen legen Segmente der Bitleitungen und die Abschnitte der zweiten Zwischenisolationsschicht frei, die direkt über den Leistungsschicht-Pads angeordnet sind, wodurch ein ausreichender Ausrichtungsrand sichergestellt ist und eine große unterliegende Fläche, die zum Ausbilden der Kontaktöffnungen geätzt werden soll, freigelegt ist. Zum Ausbilden einer Halbleitervorrichtung werden auf den leitenden Plugs eine dritte Zwischenisolationsschicht, eine Ätzstoppschicht, eine Oxidschicht und eine Hartmaskenschicht ausgebildet. Als nächstes wird ein zweites ...

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Halbleiter vorrichtung. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zum Aus bilden eines selbstjustierten Kontakts und ein Verfahren zum Herstellen einer Halblei tervorrichtung mit einem selbstjustierten Kontakt, der durch ein solches Verfahren aus gebildet ist.

2. Beschreibung des Stands der Technik

Da Halbleitervorrichtungen immer kleiner werden, wird die Leitungsbreite und der Abstand zwischen den Leitungen der Vorrichtungen ebenfalls kleiner. Um kleinere Leitungsbreiten und -abstände vorzusehen, muß die Auflösung eines lithographischen Verfahrens, das zum Ausbilden der Leitungen der Halbleitervorrichtung verwendet wird, erhöht werden. Jedoch kann die Genauigkeit eines Ausrichtungsverfahrens, das zum Erleichtern des lithographischen Verfahrens ausgeführt wird, nicht so erhöht wer den, daß es ohne weiteres der erhöhten Auflösung genügt, die zum Herstellen der für die heutigen Halbleitervorrichtungen erforderlichen feinen Leitungsbreite und Leitungsab stände verwendet wird. Demgemäß muß jede Fehlausrichtung während der Herstellung eines Halbleiters minimiert werden, wenn eine Verringerung bei der Größe der Halblei tervorrichtungen erzielt werden soll.

Im Fall einer Halbleiterspeichervorrichtung, wie beispielsweise einem dynami schen Speicher mit wahlfreien Zugriff (DRAM), der einen Kondensator enthält, wird der Kondensator nach dem Ausbilden der Bitleitung ausgebildet. Ein eingebettetes Kontaktlötauge bzw. -Pad (buried contact (BC) pad) zum elektrischen Verbinden des Source-Drain-Bereichs eines Transistors mit der Speicherelektrode des Kondensators wird ausgebildet, nachdem die Leitung ausgebildet worden ist. Eine lange und tiefe Kontaktöffnung, d. h., eine Kontaktöffnung mit einem großen Formfaktor, ist zum Aus bilden des BC-Pads erforderlich. Jedoch ist es nicht einfach, einen Ausrichtungsrand sicher zu stellen, die für ein lithographisches Verfahren zum Herstellen einer Kon taktöffnung mit einem ausreichend großen Formfaktor ausreichend ist. Insbesondere kann ein Ausrichtungsrand für eine Entwurfsregel von 0.20 µm oder kleiner nicht sichergestellt werden.

In jüngster Zeit ist ein Verfahren zum Ausbilden einer selbstjustierten Kon taktöffnung hauptsächlich in Verbindung mit dem Ausbilden eines BC-Pads verwendet worden. Bei diesem Verfahren wird eine Kontaktöffnung durch Auftragen bzw. Ab scheiden einer Isolationsschicht auf einer unteren Leiterschicht und Durchführen eines Ätzverfahrens unter Verwendung der unteren Leiterschicht und der Isolationsschicht als Maske ausgebildet. Dieses Verfahren wird im Folgenden unter Bezugnahme auf die Fig. 1-5 beschrieben.

Fig. 1 zeigt das Layout eines Photolackschichtmusters, das bei dem herkömm lichen Verfahren zum Ausbilden eines selbstjustierten Kontaktes als eine Ätzmaske verwendet wird. Fig. 2 bis 5 sind Schnittansichten, die entlang der Linie I-I' in Fig. 1 gemacht worden sind, und das Fortschreiten bzw. den Ablauf des herkömmlichen Ver fahrens zum Ausbilden eines selbstjustierten Kontaktes zeigen.

In Fig. 1 bezeichnet das Bezugszeichen 100 ein aktives Maskenfenster zum Be stimmen eines aktiven Bereichs und eines Feldbereichs. Das Bezugszeichen 110 be zeichnet ein Gatemaskenfenster, das zum Ausbilden eines Gatestapelmusters verwendet wird. Das Bezugszeichen 120 bezeichnet ein Bitleitungsmaskenfenster, das zum Aus bilden eines Bitleitungsmusters verwendet wird. Das Bezugszeichen 130 bezeichnet ein Photolackschichtmuster, das als eine Ätzmaske dient, die zum Ausbilden einer selbst justierten Kontaktöffnung verwendet wird.

Gemäß Fig. 2 sind aktive Bereiche 205 bestimmende Isolationsbereiche 210, als Gräben in einem Halbleitersubstrat 200 unter Verwendung des Aktivmaskenfensters (100 in Fig. 1) ausgebildet. Ein Leitungsschicht-Pad 220 ist auf jeden der aktiven Berei che 205 ausgebildet. Eine erste Zwischenisolationsschicht 230 ist zum vollständigen Bedecken der Leitungsschicht-Pads 220 ausgebildet. Als nächstes werden Bitleitungs stapel 240 auf der ersten Zwischenisolationsschicht 230 unter Verwendung der Bit leitungsmaskenfenster (120 in Fig. 1) ausgebildet. Jede der Bitleitungsstapel 240 wird durch ein sequentielles Ausbilden einer leitenden Haftschicht (barrier metal layer) 241, einer Bitleitungsleitungsschicht 242 und einer Bitleitungsdeckschicht 243 aufeinander ausgebildet. Anschließend werden Bitleitungsabstandshalter 250 auf den Seitenwänden der Bitleitungsstapel 240 ausgebildet.

Gemäß Fig. 3 wird zum vollständigen Abdecken der Bitleitungsstapel 240 und der Bitleitungsabstandshalter 250 eine zweite Zwischenisolationsschicht 260 ausgebil det. Anschließend wird die zweite Zwischenisolationsschicht 260 derart planarisiert bzw. geebnet, daß die zweite Zwischenisolationsschicht 260 an den Bitleitungsstapeln 240 eine vorbestimmte Dicke aufweist.

Gemäß Fig. 4 wird auf der zweiten Zwischenisolationsschicht 260 ein Photo lackschichtmuster 130 ausgebildet. Das Photolackschichtmuster 130 wird derart ausge bildet, daß lediglich die Abschnitte der zweiten Zwischenisolationsschicht 260, die zwi schen den Bitleitungsstapeln 240 liegen, freigelegt werden und die verbleibenden Ab schnitte der zweiten Zwischenisolationsschicht 260 die Bitleitungsstapel 240 abdecken, wie es schon in Fig. 1 gezeigt ist. Nachdem das Photolackschichtmuster 130 ausgebildet ist, werden die zweite Zwischenisolationsschicht 260 und die erste Zwischenisolations schicht 230 unter Verwendung des Photolackschichtmusters 130 als eine Ätzmaske ge ätzt. Folglich sind Kontaktöffnungen 270 ausgebildet, die die oberen Oberflächen der Leitungsschicht-Pads 220 frei legen, wie es in Fig. 5 gezeigt ist. Nicht näher dargestellte leitende Plugs können durch Füllen der Kontaktöffnungen 270 mit einem leitenden Material ausgebildet werden.

Da die Integrationsdichte von Halbleitervorrichtungen wächst, wird es immer schwieriger, die Isolationsschichten zum Ausbilden der Kontaktöffnungen 270 aufgrund der Polymeransammlung zu ätzen. Daher muß die Polymermenge, die während des Ätzverfahrens erzeugt wird, irgendwie begrenzt werden, um ein vorzeitiges Stoppen des Ätzverfahrens zu verhindern. Jedoch wird eine Verringerung der Polymermenge, die erzeugt wird, von einer Verringerung bei dem Selektionsverhältnis bzw. der Ätz-Selektivität (selection ratio) bezüglich der Bitleitungsabstandshalter 250 begleitet, die aus Siliziumnitrid ausgebildet sind. Wenn diese Gegenmaßnahme ergriffen wird, werden daher die Bitleitungsabstandshalter 250 geätzt, wenn die Maske 130 auch nur leicht fehlerhaft ausgerichtet ist. Wenn die Bitleitungsabstandshalter 250 übermäßig geätzt werden (over-etching), kann die Bitleitungsleitungsschicht 242 freigelegt werden, wie es an der Stelle A in Fig. 5 gezeigt ist. Folglich wird der Leitungs-Plug bzw. lei tende Plug, der die Kontaktöffnung ausfüllt, die Bitleitungsleitungsschicht 242 direkt kontaktieren, wodurch die untere Elektrode eines Kondensators und die Bitleitung kurz geschlossen werden.

Kurzfassung der Erfindung

Eine erste Aufgabe der vorliegenden Erfindung ist es, die vorherstehend be schriebenen Probleme durch Vorsehen eines Verfahrens zum Ausbilden eines selbst justierten Kontaktes zu lösen, der gekennzeichnet ist durch eine Ausrichtungsgrenze bzw. einen Ausrichtungsrand, der ausreichend ist, einen zwischen zwei benachbarten Leitungsschichten entstehenden Kurzschluß zu verhindern.

Um diese Aufgabe zu lösen, sieht die vorliegende Erfindung ein Verfahren vor, in welchen Gatestapel in einem Streifenmuster auf einem Halbleitersubstrat ausgebildet werden, Gateabstandshalter auf den Seitenwänden der Gatestapel ausgebildet werden, Leitungsschicht-Pads, die als eingebettete Kontakt-Pads dienen, zwischen den Gate abstandshaltern ausgebildet werden, eine erste Zwischenisolationsschicht auf den Lei tungsschichts-Pads und den Gatestapeln ausgebildet wird, Bitleitungsmuster auf der ersten Zwischenisolationsschicht in einem Streifenmuster ausgebildet werden, die sich relativ zu den gestreiften Mustern der Gatestapel kreuzweise erstrecken, Bitleitungs abstandshalter auf den Seitenwänden der Bitleitungsstapel ausgebildet werden, eine zweite Zwischenisolationsschicht auf der ersten Zwischenisolationsschicht derart aus gebildet wird, daß die oberen Oberflächen der Bitleitungsstapel freigelegt werden, und ein Photolackschichtmuster auf der zweiten Zwischenisolationsschicht in einem ge streiften Muster parallel zu dem gestreiften Muster der Gatestapel ausgebildet wird. Das Photolackschichtmuster legt Segmente der Bitleitungsstapel und Abschnitte der zweiten Zwischenisolationsschicht frei, die direkt über den jeweiligen Leitungsschicht-Pads an geordnet sind. Kontaktöffnungen, die die Leitungsschicht-Pads freilegen, werden durch Ätzen der zweiten Zwischenisolationsschicht und der ersten Zwischenisolationsschicht unter Verwendung des Photolackschichtmusters, der Bitleitungsstapel und der Bit leitungsabstandshalter als Ätzmasken geätzt. Die leitenden Plugs, die die Leitungs schicht-Pads kontaktieren, werden durch Auffüllen der Kontaktöffnungen mit einem leichten Material ausgebildet.

Vorzugsweise beinhaltet jeder der Gatestapel eine Gateisolationsschicht, eine Gateleitungsschicht und eine Gatedeckschicht, welche sequentiell aufeinander ge schichtet auf dem Halbleitersubstrat ausgebildet werden, und jeder der Bitleitungsstapel beinhaltet eine leitende Haftschicht (barrier metal layer), eine Bitleitungsleitungsschicht und eine Bitleitungsdeckschicht, welche sequentiell aufeinander geschichtet auf der er sten Zwischenisolationsschicht ausgebildet werden.

Die zweite Zwischenisolationsschicht wird vorzugsweise durch ein Abdecken bzw. Bedecken der ersten Zwischenisolationsschicht und der Bitleitungsstapel mit einer Schicht aus Isoliermaterial und durch ein vollständiges Planarisieren der Schicht, d. h., daß die oberen Oberflächen der Bitleitungsstapel freigelegt sind ausgebildet. Die Plana risiation bzw. das Einebnen kann mit Hilfe eines chemisch-mechanischen Polierens (CMP) durchgeführt werden.

Der leitende Plug wird vorzugsweise durch ein Ablagern bzw. Abscheiden von leitfähigem Material, das ausreicht um die Kontaktöffnungen zu füllen und die Bit leitungsstapel zu bedenken, und durch ein Planarisieren der sich ergebenden Oberfläche, um die oberen Oberflächen der Bitleitungsstapel freizulegen, ausgebildet. Die Planari sierung kann mit Hilfe von (Rück-)Ätzverfahren oder CMP-Verfahren durchgeführt werden.

Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrich tung vorzusehen, die die voranstehend beschriebenen Probleme des Stands der Technik nicht aufweist.

Um diese Aufgabe zu lösen, wird ein Verfahren zum Ausbilden eines selbst justierten Kontaktes, wie er voranstehend skizziert worden ist, in ein Gesamtverfahren zur Herstellung einer Halbleitervorrichtung wie folgt mit einbezogen. Nachdem die lei tenden Plugs ausgebildet sind, werden auf den leitenden Plugs, den Bitleitungsstapeln und der zweiten Zwischenisolationsschicht sequentiell eine dritte Zwischenisolations schicht, eine Ätzstoppschicht, eine Oxidschicht und eine Hardmaskenschicht ausgebil det. Ein zweites Photolackschichtmuster wird dann auf der Hardmaskenschicht ausge bildet. Die Hardmaskenschicht und die Oxidschicht werden unter Verwendung des zweiten Photolackschichtmusters als eine Ätzmaske geätzt, wobei dieses Ätzen beendet wird, wenn die Ätzstoppschicht erreicht wird (freigelegt wird). Als nächstes wird das zweite Photolackschichtmuster entfernt. Zweite Kontaktöffnungen zur Verwendung beim Ausbilden von unteren Kondensatorelektroden werden ihrerseits durch sequenti elles Entfernen der freigelegten Abschnitte der Ätzstoppschicht und der dritten Zwi schenisolationsschicht unter Verwendung der Hardmaskenschicht als eine Ätzmaske ausgebildet. Auf diese Art und Weise legen die zweiten Kontaktöffnungen die leitenden Plugs frei.

Die zweiten Kontaktöffnungen werden mit einem leitenden Material aufgefüllt, um untere Kondensatorelektroden auszubilden, die die leitenden Plugs kontaktieren.

Vorzugsweise wird die Ätzstoppschicht aus einem Material ausgebildet, das eine Ätz-Selektivität bezüglich der Oxidschicht aufweist. Insbesondere ist die Ätzstopp schicht vorzugsweise eine Siliziumnitridschicht. Die dritte Zwischenisolationsschicht ist vorzugsweise aus einem Material ausgebildet, das eine Ätz-Selektivität in Bezug auf die Ätzstoppschicht aufweist.

Kurze Beschreibung der Zeichnung

Die voranstehenden und anderen Aufgaben, Merkmale und Vorteile der vorlie genden Erfindung werden aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügte Zeichnung besser ersichtlich.

Es zeigt:

Fig. 1 eine Draufsicht auf ein Photolackschichtmuster, das als eine Ätzmaske bei dem Durchführen eines Ätzverfahrens in einem herkömmlichen Verfahren zum Ausbilden eines selbstjustierten bzw. "self- aligned"-Kontaktes verwendet wird;

Fig. 2 bis 5 Schnittansichten eines unteren Abschnitts einer Halbleitervorrichtung entlang einer Linie I-I' in Fig. 1, die zusammen den Ablauf des herkömm lichen Verfahrens zum Ausbilden eines "self- aligned"-Kontaktes zeigen;

Fig. 6 eine Draufsicht auf ein Lötauge bzw. ein Pad eines eingebetteten Kontaktes (buried contact (BC) pad) und ein Lötauge eines Direktkontaktes (direct contact (DC) pad), welche durch ein Verfahren zum Ausbilden eines "self-aligned"-Kontaktes ge mäß der vorliegenden Erfindung ausgebildet wor den sind;

Fig. 7 eine Draufsicht auf ein Photolackschichtmuster, das als eine Ätzmaske beim Durchführen eines Ätzverfahrens in einem Verfahren zum Ausbilden eines "self-aligned"-Kontaktes gemäß der vorlie genden Erfindung verwendet wird;

Fig. 8A, 9A, 10A und 11A Schnittansichten eines unteren Abschnitts einer Halbleitervorrichtung entlang einer Linie II-II' in Fig. 6 und 7, die zusammen das Fortschreiten bzw. den Ablauf eines Verfahrens zum Ausbilden eines "self-aligned"-Kontaktes gemäß der vorliegenden Erfindung darstellen;

Fig. 8B, 9B, 10B und 11B Schnittansichten eines unteren Abschnitts einer Halbleitervorrichtung entlang einer Linie III-III' in Fig. 6 und 7, die zusammen ein Verfahren zum Ausbilden eines "self-aligned"-Kontaktes gemäß der vorliegenden Erfindung darstellen;

Fig. 12A, 13A und 14A Schnittansichten einer Halbleitervorrichtung ent lang einer Linie II-II' in Fig. 7, die zusammen ein Verfähren zum Herstellen einer Halbleitervorrich tung mit einem "self-aligned"-Kontakt gemäß der vorliegenden Erfindung darstellen;

Fig. 12B, 13B und 14B Schnittansichten einer Halbleitervorrichtung ent lang einer Linie III-III' in Fig. 7, die zusammen ein Verfahren zum Herstellen einer Halbleitervorrich tung mit einem "self-aligned"-Kontakt gemäß der vorliegenden Erfindung darstellen.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Be zugnahme auf die beiliegende Zeichnung genauer beschrieben. Die Größe und Formen der Elemente in der Zeichnung sind aus Gründen der Übersichtlichkeit vergrößert dar gestellt und die gleichen Bezugszeichen werden für die gleichen Elemente in den Figu ren der Zeichnung verwendet. Wenn eine Schicht als auf einer anderen Schicht oder einem Halbleitersubstrat abgelagert bzw. abgeschieden bezeichnet wird, bedeutet eine derartige Bezeichnung, daß die Schicht direkt auf der anderen Schicht oder dem Halb leitersubstrat abgelagert sein kann oder daß eine oder mehrere Zwischenschichten da zwischen vorhanden sein können.

Im Folgenden wird auf die Fig. 6 und/oder 7 Bezug genommen. Dass Bezugszei chen 600 bezeichnet ein aktives Maskenfenster zum Bestimmen eines aktiven Bereichs und eines Feldbereichs. Das Bezugszeichen 610 bezeichnet ein Gatemaskenfenster zum Ausbilden eines Gatestapelmusters. Das Bezugszeichen 620 bezeichnet ein Bitleitungs maskenfenster zum Ausbilden eines Bitleitungsmusters. Das Bezugszeichen 630 be zeichnet ein Photolackschichtmuster für eine Ätzmaske zum Ausbilden einer selbst justierten Kontaktöffnung.

Gemäß den Fig. 6, 7, 8A und 8B, sind Isolationsbereiche 710, die aktive Berei che 705 bestimmen, auf einem Substrat 700 unter Verwendung der aktiven Masken 600 ausgebildet. Die Isolationsbereiche 710 sind in Form von Gräben dargestellt, können jedoch auch andere Formen annehmen. Z. B. können die Isolationsbereiche 710 unter Verwendung von lokaler Siliziumoxidation (LOGOS) ausgebildet sein. Als nächstes werden die Gatestapel 610 auf den jeweiligen aktiven Bereichen 705 unter Verwendung der Gatemasken 610 ausgebildet. Jeder der Gatestapel 610 kann durch sequenzielles bzw. aufeinanderfolgendes Stapeln und Mustern einer Gateisolationsschicht 611, einer Gateleitungsschicht 612 und einer Gatedeckschicht 613 ausgebildet werden. Ein Metall silizid kann zwischen der Gateleitungsschicht 612 und der Gatedeckschicht 613 zum Verringern des Gatewiderstands dazwischen abgelagert sein. Als nächstes werden Gate abstandshalter 615 zum Abdecken der Seitenwände der Gatestapel 610 ausgebildet. Die Gateabstandshalter 615 und die Gatedeckschichten 613 sind aus Siliziumnitrid mit einer Ätz-Selektivität in Bezug auf Siliziumoxid ausgebildet.

Nachdem die Gateabstandshalter 615 ausgebildet sind, wird ein typisches litho graphisches Verfahren, das Belichtungs- und Entwicklungsverfahren aufweist, zum Ausbilden eines nicht näher dargestellten Photolackschichtmusters durchgeführt. An schließend wird eine nicht näher dargestellte Isolationsschicht zwischen dem Gate abstandshaltern 615 unter Verwendung des Photolackschichtmusters als eine Ätzmaske geätzt, wodurch Kontaktöffnungen, die die Oberfläche des Halbleitersubstrats 700 zwi schen den Gateabstandshaltern 615 freilegen, ausgebildet werden. Die Kontaktöffnun gen werden mit einem leitenden Material gefüllt, beispielsweise einer Polysilizium schicht, und ein Rück-Ätzverfahren oder ein chemisch-mechanisches Polierverfahren wird durchgeführt, wodurch die Leitungsschicht-Pads 720 ausgebildet werden. Jeder dieser Leitungsschicht-Pads 720 wird als ein BC-Pad oder ein DC-Pad verwendet.

Nachdem die Leitungsschicht-Pads 720 ausgebildet sind, wird eine erste Zwi schenisolationsschicht 730 zum Abdecken der Leitungsschicht-Pads 720 ausgebildet. Anschließend werden Bitleitungsstapel 740 auf der ersten Zwischenisolationsschicht 730 unter Verwendung der Bitleitungsmaskenfenster 620, die in Fig. 7 gezeigt sind, ausgebildet. Jeder der Bitleitungsstapel 740 wird durch ein aufeinanderfolgendes Sta peln einer leitenden Haftschicht (barrier metal layer) 741, einer Bitleitungsleitungs schicht 742 und einer Bitleitungsdeckschicht 743 ausgebildet. Als nächstes werden Bit leitungsabstandshalter 750 an den Seitenwänden der Bitleitungsstapel 740 unter Ver wendung an sich bekannter Verfahren ausgebildet.

Gemäß Fig. 9A und 9B, wird eine zweite Zwischenisolationsschicht 760 zum vollständigen Abdecken der freigelegten Oberfläche der ersten Zwischenisolations schicht 730, der Bitleitungsstapel 740 und der Bitleitungsabstandshalter 750 ausgebil det. Als nächstes wird ein Rück-Ätzverfahren oder ein chemisch-mechanisches Polier verfahren zum Planarisieren der zweiten Zwischenisolationsschicht 760 durchgeführt. Wenn das chemisch-mechanische Polieren durchgeführt wird, sind die oberen Oberflä chen der Bitleitungsdeckschichten 743 nach Abschluß des Verfahrens freigelegt. Eine derartige vollständige Planarisierung bzw. Einebnung wird durchgeführt, um Abwei chungen in der Schichtdicke der zweiten Zwischenisolationsschicht 760 während darauf folgender Verfahren zu minimieren.

Anschließend wird eine Photolackschicht auf der zweiten Zwischenisolations schicht 760 und der Bitleitungsdeckschichten 743 ausgebildet. Die Photolackschicht wird zum Ausbilden eines Photolackschichtmusters 630 gemustert. Wie in Fig. 7 ge zeigt, besitzen die Gatestapel 610 die Form von Streifen und das Photolackschichtmu ster 630 weist diskrete, lateral voneinander beabstandete Streifen auf, die Teile der Gatestapel 610 durch ein paralleles Erstrecken bezüglich der Gatestapel 610 direkt überlappen. Mit anderen Worten, das Photolackschichtmuster 630 deckt die Isolations schichten bezüglich lediglich einer Seite jedes Gatestapel 610 ab und deckt die Lei tungsschicht-Pads 720, die als BC-Pads dienen, ab aber legt die Isolationsschichten über den Leitungsschicht-Pads 72, die als BC-Pads dienen, und dem Bitleitungsstapel 740 frei. Demgemäß wird das Photolackschichtmuster 630 nicht in der Schnittsicht von Fig. 9A, die entlang einer Linie II-II' in Fig. 7 gemacht worden ist, sondern in der Schnittansicht von Fig. 9B, die entlang einer Linie III-III' in Fig. 7 gemacht worden ist, gezeigt. Durch Ausbilden des Photolackschichtmusters 630 als ein Streifenmuster, kann ein ausreichender Ausrichtungsrand für das lithographische Verfahren zum Ausbilden des Photolackschichtmusters leicht sicher gestellt werden.

Gemäß Fig. 10A und 10B werden die zweite Zwischenisolationsschicht 760 und die erste Zwischenisolationsschicht 730 durch sequentielles Ätzen unter Verwendung des Photolackschichtmusters 630 als eine Ätzmaske sequentiell geätzt. Während dieses Ätzverfahrens dienen die Segmente der Bitleitungsstapel 740, die bereits freigelegt worden sind, und die Abschnitte der Bitleitungsabstandshalter 750, die während des Ätzverfahrens freigelegt werden, zusammen mit dem Photolackschichtmuster 630 als Ätzmaske. Da das Photolackschichtmuster 630 in Form von Streifen ist, die sich parallel zu den Gatestapeln 610 und schief bzw. schräg (rechtwinklig) bezüglich der Bitlei tungsmuster 740 erstrecken, ist der Bereich der unterliegenden Schichten, der freigelegt wird, größer als der, welcher freigelegt wird, wenn das herkömmliche Verfahren ver wendet wird. Daher stoppt das Ätzverfahren, das ausgeführt wird, wenn die vorliegende Erfindung angewendet wird, nicht aufgrund des Vorhandenseins von überschüssigen Polymer vorzeitig. Demgemäß kann zum Unterdrücken des Phänomens, bei welchem die Bitleitungsdeckschichten 743 oder die Bitleitungsabstandshalter 750 bis zu dem Punkt geätzt werden, wo die Bitleitungsleitungsschichten 742 freigelegt werden, ein Ätzgas mit einer größeren Ätz-Selektivität in Bezug auf die Bitleitungsdeckschichten 743 oder die Bitleitungsabstandshalter 750 verwendet werden. Nach dem Ätzverfahren werden Kontaktöffnungen 770 ausgebildet, die die oberen Oberflächen der als BC-Pads dienenden Leitungsschicht-Pads 720 freilegen.

Gemäß Fig. 11A und 11B, werden innerhalb der Kontaktöffnungen 770 Lei tungsplugs 780 aus Polysilizium ausgebildet. Bis dahin ist eine Polysiliziumschicht auf der gesamten Oberfläche der resultierenden Struktur, die in Fig. 10A und. 10B gezeigt ist, ausgebildet. Anschließend wird ein Ätzverfahren zum Freilegen der Oberflächen der Bitleitungsdeckschichten 743 der Bitleitungsstapel 740 durchgeführt. Folglich werden die Leitungsplugs 780 als voneinander durch die Bitleitungsstapel 740 isoliert ausgebil det. Zu beachten ist, daß an Stelle eines Rück-Ätzverfahrens ein chemisch-mechani sches Planarisationsverfahren verwendet werden kann.

Im Folgenden wird ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem selbstjustierten Kontakt gemäß der vorliegenden Erfindung unter Bezug nahme auf die Fig. 7 und 12A-14B beschrieben.

Gemäß Fig. 12A und 12B werden als erstes Leitungsschicht-Pads 720, welche die selbstjustierten Kontakte sind, und Leitungsplugs 780, wie in Zusammenhang mit Fig. 8 A bis Fig. 11B beschrieben, ausgebildet. Als nächstes wird eine dritte Zwischen isolationsschicht 790 auf dem Bitleitungsstapel 750, der zweiten Zwischenisolations schicht 760 und den Leitungsplugs 780 ausgebildet. Die dritte Zwischenschicht 790 kann eine Siliziumoxidschicht sein. Anschließend wird auf der dritten Zwischenisola tionsschicht 790 eine Ätzstopschicht 800 ausgebildet. Die Ätzstopschicht 800 kann, wie die Bitleitungsabstandshalter 750, aus Siliziumnitrid bestehen. Siliziumnitrid und Sili ziumoxid weisen derartige Ätzselektionsverhältnisse auf, daß die Bitleitungsabstands halter 750 durch die dritte Zwischenisolationsschicht 790 während eines darauffolgen den Entfernungsverfahrens der Ätzstopschicht 800 geschützt werden können. Nachdem die Ätzstopschicht 800 ausgebildet ist, wird auf der Ätzstopschicht 800 eine vierte Zwi schenisolationsschicht 810 ausgebildet. Wenn z. B. die Ätzstopschicht 800 aus einem Siliziumnitrid ausgebildet ist, ist die vierte Zwischenisolationsschicht 810 aus einem Siliziumoxid ausgebildet. Als nächstes werden eine Hartmaskenschicht 820 und eine Antireflektionsschicht 830 sequentiell auf der vierten Isolationsschicht 810 ausgebildet.

Ein Photolackschichtmuster 840 wird auf der Antireflektionsschicht 830 ausgebildet. Gemäß Fig. 13A und 13B werden die Antireflektionsschicht 830, die Hartmas kenschicht 820 und die vierte Zwischenisolationsschicht 810 unter Verwendung des Photolackschichtmusters 840, das in Fig. 12A und 12B gezeigt ist, als eine Ätzmaske sequentiell geätzt, bis die Oberfläche der Ätzstopschicht 800 teilweise freigelegt ist. Wie voranstehend beschrieben, wird das Ätzverfahren beendet, wenn die Oberfläche der Ätzstopschicht 800 freigelegt ist, da die Ätzstopschicht 800 und die vierte Zwischen isolationsschicht 810 aus Materialien ausgebildet sind, die eine große Ätz-Selektivität aufweisen. Das Photolackschichtmuster 840 wird nach dem Ätzverfahren vollständig entfernt.

Gemäß Fig. 14A und 14B, werden die freigelegte Ätzstopschicht 800 und die Antireflektionsschicht 830, die in den Fig. 13A und 13B gezeigt sind, entfernt, wo durch die dritte Zwischenisolationsschicht 790 und die Hartmaskenschicht 820 teilweise freigelegt werden. Die freigelegten Abschnitte der dritten Zwischenisolationsschicht 790 werden unter Verwendung der Hartmaskenschicht 820 als eine Ätzmaske entfernt, wodurch die Kontaktöffnungen 840 vervollständigt werden und daher die oberen Ober flächen der Leitungsplugs 780 freilegen.

Anschließend werden die Kontaktöffnungen 840 mit einem leitenden Material gefüllt, wodurch untere Kondensatorelektroden ausgebildet werden, die mit aktiven Be reichen 705 durch die Leitungsschicht-Pads 720 und die Leitungsplugs 780 verbunden sind.

Wie voranstehend beschrieben, weist ein Verfahren zum Ausbilden eines selbstjustierten Kontaktes und ein Verfahren zur Herstellung einer Halbleitervorrich tung, die diesen beinhaltet, folgende Vorteile auf.

Erstens: Bezüglich des Photolackmusters, das als eine Ätzmaske zum Ausbilden der Kontaktöffnungen dient, in welchen die leitenden Plugs ausgebildet werden: Das Photolackschichtmuster weist Streifen auf, die sich parallel zu den Gatestapeln und re lativ zu den Bitleitungsstapeln schief bzw. schräg erstrecken, wodurch ein ausreichender Ausrichtungsrand zwischen dem Photolackschichtmuster und dem Bitleitungsstapeln sichergestellt ist. Außerdem ist ein Bereich einer unterliegenden Schicht, die freigelegt werden kann, im Vergleich mit einem herkömmlichen Verfahren zum Ausbilden eines Kontaktes größer. Demgemäß kann ein vorzeitiges Beenden des Ätzverfahrens aufgrund einer Akkumulation von Polymermaterial in der Kontaktöffnung, wenn sie ausgebildet wird, verhindert werden. Folglich kann ein Ätzgas mit einer größeren Ätz-Selektivität im Bezug auf die Bitleitungsdeckschichten oder die Bitleitungsabstandshalter verwendet werden, um ein Phänomen zu unterdrücken, bei welchem die Bitleitungsdeckschichten und die Bitleitungsabstandshalter bis zum dem Punkt geätzt werden, bei dem die Bit leitungsleitungsschichten freigelegt sind.

Zweitens: Abweichungen in der Dicke der zweiten Zwischenisolationsschicht können während darauffolgender Verfahren minimiert werden, da die Oberfläche eines Bitleitungsstapels durch Durchführen einer vollständigen Planarisation bzw. Einebnung der zweiten Zwischenisolationsschicht freigelegt wird.

Drittens: Ein Rück-Ätzverfahren, das einfacher und ökonomischer als ein che misch-mechanisches Planarisationsverfahren ist, kann zum Planarisieren der Leitungs schicht beim Ausbilden von voneinander isolierten leitenden Plugs verwendet werden.

Viertens: Kontaktöffnungen zum Ausbilden von unteren Kondensatorelektroden können, nachdem die leitenden Plugs ausgebildet sind, durch ein Ausbilden einer Zwi schenisolationsschicht mit einer vorbestimmten Dicke auf der resultierenden Struktur leicht ausgebildet werden.

Obgleich die vorliegende Erfindung voranstehend in Bezug auf ihre bevorzugten Ausführungsformen beschrieben worden ist, sind dem Fachmann verschiedene Ände rungen und Modifikationen der bevorzugten Ausführungsformen ohne weiteres ersicht lich. Alle diese Abwandlungen und Modifikationen liegen innerhalb des objektiv tat sächlichen Inhalts und Umfangs der vorliegenden Erfindung, wie er durch die beige fügten Ansprüche bestimmt ist.

Claims

1. Verfahren zum Ausbilden von selbstjustierten Kontakten, das die Schritte auf weist:

- Ausbilden von Gatestapeln in Form einer Serie von parallelen Streifen auf einem Halbleitersubstrat;
- Ausbilden von Gateabstandshaltern an den Seitenwänden der Gatestapel;
- Ausbilden von Leitungsschicht-Pads, die als eingebettete Kontakt-Pads zwischen den Gateabstandshaltern dienen;
- Ausbilden einer ersten Zwischenisolationsschicht über den Leitungsschicht-Pads und den Gatestapeln,
- Ausbilden von Bitleitungsstapeln in Form einer Serie von parallelen Streifen, die relativ zu den Gatestapeln schräg verlaufen, auf der ersten Zwischenisolations schicht;
- Ausbilden von Bitleitungsabstandshaltern auf den Seitenwänden der Bitleitungs stapeln;
- Ausbilden einer zweiten Zwischenisolationsschicht auf der ersten Zwischeniso lationsschicht derart, daß die oberen Oberflächen der Bitleitungsstapel freigelegt sind;
- Ausbilden eines Photolackschichtmusters auf der zweiten Zwischenisolations schicht in Form von lateral beabstandeten Streifen aus Photolack, die sich parallel zu den Gatestapeln erstrecken, wobei das Photolackschichtmuster Segmente der Bitleitungsstapel freilegt und Abschnitte der zweiten Zwischenisolationsschicht, die direkt über den jeweiligen der Leitungsschicht- Pads liegen, freilegt;
- Ätzen der zweiten Zwischenisolationsschicht und der ersten Zwischenisolations schicht unter Verwendung des Photolackschichtmusters, der Bitleitungsstapel und der Bitleitungsabstandshalter als Ätzmaske, um Kontaktöffnungen auszubilden, die die Leitungsschicht-Pads freilegen; und
- Füllen der Kontaktöffnungen mit einem leitenden Material zum Ausbilden von leitenden Plugs, die die Leitungsschicht-Pads kontaktieren.

2. Verfahren nach Anspruch 1, wobei das Ausbilden der Gatestapel ein sequentielles Ausbilden einer Gateisolationsschicht, einer Gateleitungsschicht und einer Gate deckschicht auf dem Halbleitersubstrat aufweist.

3. Verfahren nach Anspruch 1, wobei das Ausbilden der Bitleitungsstapel ein se quentielles Ausbilden einer leitenden Haftschicht, einer Bitleitungsleitungsschicht und einer Bitleitungsdeckschicht auf der erster Zwischenisolationsschicht auf weist.

4. Verfahren nach Anspruch 1, wobei das Ausbilden der zweiten Zwischenisola tionsschicht ein Ausbilden einer Isolationsschicht über der ersten Zwischenisola tionsschicht und dem Bitleitungsstapeln und ein Planarisieren der Zwischenisola tionsschicht aufweist, bis die oberen Oberflächen der Bitleitungsstapel freigelegt sind.

5. Verfahren nach Anspruch 4, wobei das Planarisieren ein chemisch-mechanisches Polieren aufweist.

6. Verfahren nach Anspruch 1, wobei das Ausbilden der leitenden Plugs ein Ab scheiden von leitenden Material, das ausreicht um eine die Kontaktöffnungen ,füllende und die Bitleitungsstapel bedeckende Schicht auszubilden, und ein Planarisieren der Schicht aus leitendem Material zum Freilegen der oberen Oberfläche der Bitleitungsstapel aufweist.

7. Verfahren nach Anspruch 6, wobei das Planarisieren ein Rückätzverfahren auf weist.

8. Verfahren nach Anspruch 6, wobei das Planarisieren ein chemisch-mechanisches Polieren aufweist.

9. Verfahren zum Ausbilden einer Halbleitervorrichtung, das folgende Schritte auf weist:

- Ausbilden von Gatestapeln in Form einer Serie von parallelen Streifen auf einem Halbleitersubstrat;
- Ausbilden von Gateabstandshaltern auf den Seitenwänden der Gatestapel;
- Ausbilden von Leitungsschicht-Pads, die als eingebettete Kontakt-Pads zwischen den Gateabstandshaltern dienen;
- Ausbilden einer ersten Zwischenisolationsschicht über den Leitungschicht-Pads und den Gatestapeln;
- Ausbilden von Bitleitungsstapeln in Form einer Serie von parallelen Streifen auf der ersten Zwischenisolationsschicht, die relativ zu den Gatestapeln schräg verlaufen;
- Ausbilden von Bitleitungsabstandshaltern auf den Seitenwänden der Bitleitungs stapel;
- Ausbilden einer zweiten Zwischenisolationsschicht auf der ersten Zwischenisolationsschicht derart, daß obere Oberflächen der Bitleitungsstapel freigelegt sind;
- Ausbilden eines Photolackschichtmusters auf der zweiten Zwischenisolations schicht in Form von lateral beabstandeten Streifen aus Photolack, die sich parallel zu den Gatestapeln erstrecken, wobei das Photolackschichtmuster jeweils Segmente der Bitleitungsstapel und Abschnitte der zweiten Zwischenisolationsschicht, die direkt über den jeweiligen der Leitungsschichtfilm-Pads angeordnet sind, freilegt;
- Ätzen der zweiten Zwischenisolationsschicht und der ersten Zwischenisolations schicht unter Verwendung des Photolackschichtmusters, der Bitleitungsstapel und der Bitleitungsabstandshalter als Ätzmasken, um Kontaktöffnungen auszubilden, die die Leitungsschicht-Pads freilegen;
- Füllen der Kontaktöffnungen mit leitendem Material, um leitende Plugs auszubilden, die die Leitungsschicht-Pads kontaktieren;
- sequentielles Ausbilden einer dritten Zwischenisolationsschicht, einer Ätzstopp schicht, einer Oxidschicht und einer Hartmaskenschicht auf den leitenden Plugs, den Bitleitungsstapeln und der zweiten Isolationsschicht;
- Ausbilden eines zweiten Photolackschichtmusters auf der Hartmaskenschicht;
- Ätzen der Hartmaskenschicht und der Oxidschicht unter Verwendung des zweiten Photolackschichtmusters als eine Ätzmaske bis Abschnitte der Ätzstopschicht freigelegt sind;
- darauffolgendes Entfernen des zweiten Photolackschichtmusters; und
- Ausbilden von zweiten Kontaktöffnungen zur Verwendung beim Ausbilden von unteren Kondensatorelektroden durch sequentielles Entfernen der freigelegten Ätzstoppschicht und der unterliegenden Abschnitte der dritten Zwischenisola tionsschicht unter Verwendung der Hartmaskenschicht als eine Ätzmaske, wobei die zweiten Kontaktöffnungen die leitenden Plugs freilegen.

10. Verfahren nach Anspruch 9, das weiterhin den Schritt eines Füllens der zweiten Kontaktöffnungen mit einem leitenden Material, um untere Kondensatorelektro den auszubilden, die die leitende Plugs kontaktieren.

11. Verfahren nach Anspruch 9, wobei das Ausbilden der Gatestapel ein sequentielles Ausbilden einer Gateisolationsschicht, einer Gateleitungsschicht und einer Gate deckschicht auf dem Halbleitersubstrat aufweist.

12. Verfahren nach Anspruch 9, wobei das Ausbilden der Bitleitungsstapel ein se quentielles Ausbilden einer leitenden Haftschicht, einer Bitleitungsleitungsschicht und einer Bitleitungsdeckschicht auf der ersten Zwischenisolationsschicht auf weist.

13. Verfahren nach Anspruch 9, wobei das Ausbilden der zweiten Zwischenisolation ein Ausbilden einer Schicht aus Isolationsmaterial über der ersten Zwischenisola tionsschicht und dem Bitleitungsstapeln und ein Planarisieren der Schicht aus Isolationsmaterial, bis obere Oberflächen der Bitleitungsstapel freigelegt sind, aufweist.

14. Verfahren nach Anspruch 13, wobei das Planarisieren ein chemisch-mechanischen Polieren aufweist.

15. Verfahren nach Anspruch 9, wobei das Ausbilden der leitende Plugs eine Abscheidung von leitendem Material, das ausreicht, um eine die Kontaktöffnungen füllende und die Bitleitungsstapel bedeckende Schicht auszubilden, und ein Planarisieren der Schicht aus leitendem Material, um die oberen Oberflächen der Bitleitungsstapel freizulegen, aufweist.

16. Verfahren nach Anspruch 15, wobei das Planarisieren unter Verwendung eines Rückätzverfahrens durchgeführt wird.

17. Verfahren nach Anspruch 15, wobei das Planarisieren ein chemisch-me chanischem Polieren aufweist.

18. Verfahren nach Anspruch 9, wobei die Ätzstoppschicht aus einem Material mit einer Ätz-Selektivität bezüglich der Oxidschicht ausgebildet ist

19. Verfahren nach Anspruch 18, wobei das Ausbilden der Ätzstoppschicht ein Aus bilden einer Siliziumnitridschicht auf der dritten Zwischenisolationsschicht auf weist.

20. Verfahren nach Anspruch 9, wobei die dritte Zwischenisolationsschicht aus einem Material mit einer Ätz-Selektivität in Bezug auf die Ätzstopschicht ausgebildet ist.