DE10123973A1

DE10123973A1 - Jitter-reduzierte PLL-Schaltung mit einer mehrstufigen digitalen Verzögerungsleitung

Info

Publication number: DE10123973A1
Application number: DE10123973A
Authority: DE
Inventors: Hazem Abdel-Maguid; Simon J Skierszkan
Original assignee: Mitel Corp
Current assignee: Microsemi Semiconductor ULC
Priority date: 2000-05-31
Filing date: 2001-05-17
Publication date: 2002-03-07
Also published as: CN1334644A; US20020008557A1; US6480047B2; GB2363009B; GB2363009A; GB0013059D0; FR2809886A1

Abstract

Ein digitaler Phasenregelkreis (PLL) zum Zurückgewinnen eines stabilen Taktsignals aus mindestens einem Eingangssignal, das einer Schwankung unterliegt. Der PLL weist einen digitalen gesteuerten Oszillator zum Erzeugen eines gewünschten Ausgangssignals und einen stabilen lokalen Oszillator zum Liefern von Taktsignalen auf. Eine Vielzahl von hierarchischen, mehrstufigen Verzögerungsleitungen sind vorgesehen, um die erforderlichen Ausgangssequenzen für stabile T1, E1- und ST3/OC3-Taktreferenzen zu erzeugen.

Description

GEBIET DER ERFINDUNG

Diese Erfindung betrifft im allgemeinen digitale Zeitgeberschaltungen und insbesondere einen digitalen Phasenregelkreis, der in der Lage ist, ein Taktsignal aus einem oder mehreren Eingangssignalen, die einer Schwankung unterliegen, zurückzugewinnen.

BESCHREIBUNG DES STANDES DER TECHNIK

In digitalen Netzwerkanwendungen besteht eine Anforderung, eine Taktreferenz für die SONET- (synchrones optisches Netzwerk) OC-N- und STS-N-Schnittstellenschaltungen und T1- oder E1-Primärraten-Digitalübertragungsstrecken vorzusehen. Diese Taktsignale müssen relevante Standards erfüllen, wie z. B. die Empfehlungen von BELLCORE GR-1244-CORE und GR-253-CORE für die Takte von STRATUM 3E3 und 4E und den SONET- Minimumtakt (SMC). Diese Spezifikationen erlegen der Schwankung und der Stabilität strenge Anforderungen auf.

Das allgemeine Verfahren zum Vorsehen von solchen Taktsignalen besteht darin, einen Phasenregelkreis (PLL) zu verwenden. Typischerweise besteht ein PLL aus einem Phasendetektor, der das Eingangssignal mit dem Ausgangssignal der Schleife, dividiert durch einen geeigneten Faktor, vergleicht; einem Schleifenfilter, um Hochfrequenzschwankungen zu beseitigen; und einem gesteuerten Oszillator, dessen Frequenz derart gesteuert wird, daß die vom Phasendetektor festgestellte Phasendifferenz beseitigt wird.

Es war lang bekannt, einen VCO (spannungsgesteuerten Oszillator) als gesteuerten Oszillator in der Schleife zu verwenden. Das US-Pat. Nr. 4 577 163 offenbart einen Phasenregelkreis, bei dem der VCO durch einen DCO (digitalen gesteuerten Oszillator) ersetzt ist, dessen Ausgangssignal durch einen Faktor K dividiert und zum Phasendetektor zurückgeführt wird. Im '163-Patent wird der DCO durch ein Taktsignal Fclk getaktet. Da der DCO nicht auf eine Phasenverschiebung, die geringer ist als ein Taktzyklus, reagieren kann, ist Fclk der Begrenzungsfaktor für die Genauigkeit bei dieser Art Phasenregelkreis. Um BELLCORE- und SMC-Spezifikationen zu erfüllen, muß ein lokaler Oszillator mit einer Frequenz von 5 GHz oder mehr verwendet werden. Ein solcher lokaler Oszillator mit hoher Frequenz ist teuer, energieaufwendig und anfällig für die Emission von elektromagnetischer Störung (EMI).

Das US-Pat. Nr. 5 218 314 offenbart einen Phasenregelkreis, bei dem ein lokaler Oszillator eine Verzögerungsleitung mit Abgriff speist. Das Ausgangssignal wird von einem der Abgriffe der Verzögerungsleitung gemäß einem mit dem Eingangssignal durchgeführten Phasenvergleich entnommen. Das Problem bei dieser Anordnung besteht darin, daß sie keine Schwankungsunterdrückung für die Referenzsignale vorsieht. Praktisch unterliegen aufgrund der zugehörigen Eigenschaften des Übertragungsmediums eingehende Signale einer Schwankung und diese muß im wesentlichen unterdrückt werden, um die BELLCORE- Spezifikationen zu erfüllen.

Das US-Pat. Nr. 5 602 884, dessen Inhalt durch den Hinweis hierin aufgenommen wird, offenbart einen Phasenregelkreis, der eine Kombination aus einem durch einen Takt von 20 MHz getakteten DCO und einer Verzögerungsleitung mit Abgriff verwendet. Da der DCO die Verzögerungsleitung mit Abgriff direkt steuert, kann eine schwankungsfreie Genauigkeit bis auf einen Bruchteil eines Taktzyklus aufrechterhalten werden. Der Bruchteil ist durch die Verzögerungszeit jedes Abgriffs der Verzögerungsleitung mit Abgriff begrenzt. Unter Verwendung einer Verzögerungsleitung mit Abgriff mit 64 Abgriffen beträgt eine typische ungefilterte Eigenausgangsschwankung 0,04 UI (Einheitsintervall) von Spitze zu Spitze. Um SMC-Spezifikationen zu erfüllen, müßte eine Verzögerungsleitung mit Abgriff mit 1024 Abgriffen verwendet werden.

Die herkömmliche Vorgehensweise bei der Verwendung einer Verzögerungsleitung mit Abgriff ist die Verwendung von Abgriffen mit fester Verzögerung, wobei eine Kette von entweder ähnlichen Puffern oder ähnlichen Invertern mit derselben Verzögerungszeit in Reihe geschaltet sind. Ein Referenztakt eines lokalen Oszillators von 20 MHz (50 ns) kann nicht leicht in 50 ps oder kleinere Verzögerungsschritte unterteilt werden aufgrund von sowohl der Größe der Hardware als auch dem Stromverbrauch. Ein Verzögerungsschritt von 50 ps paßt 1000mal in 50 ns. Die 64 Abgriffe in einer Synchronisiereinrichtung eines Systems mit mehreren Verbindungsleitungen, die von Mitel Corporation unter der Produktnummer MT9042 erhältlich ist, erfordern beispielsweise etwa 2k Gatter. Die Verwendung derselben Lösung für einen Verzögerungsschritt von 50 ps würde ungefähr 150k Gatter bei einem Stromverbrauch zwischen 400 mA und 900 mA erfordern.

Der grundlegende Nachteil der Verzögerungsleitung mit Abgriff mit einem Abgriff mit fester Verzögerung besteht darin, daß die Verzögerungsauflösung nur mit einer linearen Zunahme der Anzahl von Abgriffen und daher der Anzahl der erforderlichen Gatter und des Stromverbrauchs erhöht werden kann.

Eine Aufgabe der Erfindung ist die Bereitstellung eines Phasenregelkreises, der die vorstehend erwähnten Probleme beim Stand der Technik mildert.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein digitaler Phasenregelkreis zum Zurückgewinnen eines stabilen Taktsignals aus mindestens einem Eingangssignal, das einer Schwankung unterliegt, bereitgestellt, welcher folgendes umfaßt:

a) eine digitale Eingangsschaltung, die das mindestens eine Eingangssignal empfängt;
b) einen digitalen gesteuerten Oszillator zum Erzeugen eines Ausgangssignals mit einer gewünschten Frequenz und eines Steuersignals, das den Zeitfehler im Ausgangssignal darstellt;
c) einen stabilen lokalen Oszillator zum Liefern von Taktsignalen zu dem digitalen gesteuerten Oszillator;
d) eine Vielzahl von Verzögerungsleitungen mit Abgriff, wobei die Verzögerungsleitungen mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfassen, wobei die Summe der Verzögerung der Vielzahl von Verzögerungsleitungen mit Abgriff geringer ist als ein Taktzyklus des digitalen gesteuerten Oszillators; wobei die Vielzahl von Verzögerungsleitungen mit Abgriff eine grobe Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals des digitalen gesteuerten Oszillators; und eine feine Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals der groben Verzögerungsleitung mit Abgriff umfassen, wobei die feine Verzögerungsleitung mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfaßt, die zu einem der groben Verzögerungsleitung mit Abgriff proportional sind; und
einen digitalen Phasenvergleicher zum Empfangen des mindestens einen Eingangssignals von der Eingangsschaltung und des Ausgangssignals von der zweiten Verzögerungsleitungsvorrichtung mit Abgriff, um ein digitales Eingangssignal zu erzeugen, das den digitalen gesteuerten Oszillator steuert, wobei der digitale gesteuerte Oszillator ein Frequenzmultiplizierer vom Addiertyp ist, der das Ausgangssignal erzeugt, wenn er einen Überlaufzustand erreicht, wobei der Restterm nach Erreichen des Überlaufzustands das Steuersignal erzeugt.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Zurückgewinnen eines stabilen Taktsignals von mindestens zwei Eingangssignalen, die einer Schwankung unterliegen, bereitgestellt mit den Schritten:
Erzeugen von lokalen Taktsignalen mit einem stabilen Oszillator;
Takten eines digitalen gesteuerten Oszillators mit den lokalen Taktsignalen;
Einspeisen eines ersten Ausgangssignals des digitalen gesteuerten Oszillators in eine erste Verzögerungsleitung mit Abgriff;
Einspeisen eines Ausgangssignals der ersten Verzögerungsleitung mit Abgriff in eine zweite Verzögerungsleitung mit Abgriff; wobei die zweite Verzögerungsleitung mit Abgriff eine proportionale Beziehung zur ersten Verzögerungsleitung mit Abgriff aufweist;
Steuern der ersten und der zweiten Verzögerungsleitung mit Abgriff mit einem zweiten Ausgangssignal des digitalen gesteuerten Oszillators, das einen Taktfehler im ersten Ausgangssignal darstellt, um Taktsignale mit einer Genauigkeit zu erzeugen, die größer ist als ein Taktzyklus des stabilen Oszillators;
Steuern des digitalen gesteuerten Oszillators mit einem digitalen Phasenvergleicher, der dessen Ausgangssignal mit dem mindestens einen Eingangssignal vergleicht; und
wobei ein virtuelles Referenzsignal erzeugt wird, das eine konstante Phasenbeziehung zu den mindestens zwei Eingangssignalen aufweist, so daß irgendein Phasensprung, der bei einem Wechsel zwischen den Eingangssignalen auftritt, minimiert wird.

Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 1 stellt einen Phasenregelkreis des Standes der Technik dar, der einen Phasendetektor 1, der ein Referenzsignal in empfängt, einen Schleifenfilter 2, einen digitalen gesteuerten Oszillator 3 zum Erzeugen eines Ausgangssignals mit einer gewünschten Frequenz und eines Steuersignals, das den Zeitfehler im Ausgangssignal darstellt, eine Verzögerungsleitung 4 mit Abgriff zum Empfangen des Ausgangssignals des digitalen gesteuerten Oszillators 3, wobei die Verzögerungsleitung 4 mit Abgriff ein Ausgangssignal von einem Abgriff erzeugt, der durch das Steuersignal bestimmt wird, und eine Teilerschaltung 5, die ein Rückführungssignal für den zweiten Eingang des Phasendetektors 1 erzeugt, umfaßt. Die Funktion des Schleifenfilters 2 besteht darin, Hochfrequenzschwankungen im Steuersignal zu beseitigen. Der Phasendetektor 1 stellt sicher, daß der digitale gesteuerte Oszillator 3 ein Ausgangssignal synchron mit dem Eingangssignal in erzeugt.

Ein solcher Phasenregelkreis des Standes der Technik stellt keine angemessene Vorrichtung zum Beseitigen der Eigenschwankung an der Ausgangsstufe für das Eingangssignal in, wie es z. B. in SONET-Systemen vorliegt, bereit, wenn nicht eine Verzögerungsleitung mit Abgriff mit einer sehr großen Anzahl von kleinen Abgriffen (in der Größenordnung von 1024 Abgriffen oder mehr) verwendet wird, die unhandlich ist, wie vorstehend erörtert.

Mit Bezug auf Fig. 2 umfaßt der erfindungsgemäße Phasenregelkreis einen digitalen Phasendetektor 1 und einen digitalen gesteuerten Oszillator 3, der jeweilige mehrstufige Verzögerungsleitungen 10, 20 und 30 mit Abgriff speist. Tatsächlich besteht jede aus einem Paar von mehrstufigen Verzögerungsleitungen mit Abgriff (siehe Fig. 8), die mit der Ausgangsschaltung 40, 50 bzw. 60 verbunden sind und einen Bereich von Taktsignalen mit verschiedenen Frequenzen für jeweils E1, T1 und STS-3/OC-3 liefern. Der Takt von 19,44 MHz (die STS-3/OC-3-Frequenz, dividiert durch 8) wird durch 8 dividiert, um eine Referenzfrequenz von 2,43 MHz zu erzeugen.

Die 2,43 MHz und die Ausgangsschaltungstakte sind über einen Multiplexer 8 mit einem der Eingänge des Phasendetektors 1 verbunden. Der andere Eingang ist mit der MTIE-Schaltung 7 verbunden, deren Funktion nachstehend genauer beschrieben wird. Die MTIE-Schaltung empfängt das Ausgangssignal eines Multiplexers, der primäre und sekundäre Eingangssignale PRI, SEC empfängt. PRI und SEC können beispielsweise erste und zweite eingehende T1-Verbindungen sein, von denen es erwünscht ist, Taktsignale für die lokalen Schnittstellenschaltungen zu erzeugen.

Der Steuerblock 6 wirkt als Ablaufsteuereinheit, die den Betrieb der Vorrichtung steuert. Der Oszillator 9 ist ein stabiler Kristalloszillator mit 20 MHz mit einer nominalen Zyklusdauer von 50 Nanosekunden. Der 193/256-Block 12 multipliziert das Ausgangssignal des DCO 3 mit 193/26, um Taktsignale für eine T1-Schnittstelle zu erzeugen. Der 1215/1024-Block 14 multipliziert das Ausgangssignal mit 1215/1024, um Taktsignale für eine STS3/OC3- Schnittstelle zu erzeugen.

Der DCO 3 ist in Fig. 3 genauer dargestellt. Er umfaßt einen Addier-Frequenzmultiplizierer 16, der die gewünschte Ausgangsfrequenz erzeugt. Ein Eingangswort (DCOin) wird in den Addierer 16 eingespeist. Der DCO wird durch das Signal von 20 MHz vom stabilen Oszillator getaktet. Wenn das Eingangswort DCOin wiederholt zum Anfangswert des Addierers, P, addiert wird, läuft der Addierer periodisch über und die resultierenden Übertragssignale bilden das Ausgangssignal des DCO. Wenn zum Zeitpunkt des Überlaufs ein Restterm vorliegt, erscheint dieser im Register 18 und stellt den Taktfehler des DCO-Ausgangssignals der (Fig. 4). Dieser Restterm wird verwendet, um die mehrstufigen Verzögerungsleitungen mit Abgriff in der nachstehend zu beschreibenden Weise zu steuern.

Der DCO erzeugt eine Hauptfrequenz von 16,384 MHz für E1, 12,352 MHz für T1 und 19,44 MHz für STS3/OC3. Die durch den DCO erzeugte Frequenz ist durch die Gleichung:

F_gen = (P/Q) × Fclk/2

gegeben, wobei Q die Kapazität des Addierers ist, P der Anfangswert des Addierers ist (P ist geringer als Q) und Fclk gleich der Taktfrequenz des DCO ist.

Wenn der DCO mit einer Taktfrequenz von 20 MHz arbeitet, ist gemäß dem Shannon- Theorem die maximale Frequenz, die erzeugt werden kann, 10 MHz, d. h. die Abtastfrequenz, dividiert durch zwei. Dies ist aus Fig. 6 ersichtlich, die zeigt, daß der DCO den Zustand an den Vorderflanken der Taktimpulse ändert. Durch Ersetzen von jeder Flanke im DCO- Ausgangssignal durch einen Impuls von 25 ns wird jedoch die DCO-Ausgangsfrequenz verdoppelt. Dieses Signal (16,384, 12,352 MHz oder 19,44 MHz) wird durch zwei Sätze von mehrstufigen Verzögerungsleitungen mit Abgriff phasengleich eingestellt. Die Summe der Ausgangssignale weist somit die doppelte Frequenz von F_gen auf.

Wie im SONET-Minimumtaktstandard GR-253, R5-118 beschrieben, "Der anfängliche anteilige Frequenzversatz, wie in T1.105.09 definiert, soll geringer als 0,05 ppm sein", wobei ppm Teile pro Million bedeutet, wird der Q-Wert daher auf 26 Bits eingestellt, was gleich 67108864 ist. Der Wert für P, der erforderlich ist, um eine Mittelfrequenz von 8,192 MHz zu erzeugen, beträgt 54975581 mit weniger als 0,05 ppm.

Die Auflösung des DCO ist durch den Wert von Q festgelegt, der für ein praktisches Ausführungsbeispiel 67108864 beträgt, und somit ist die Auflösung 0,5 × 1 durch 67108864 × 20 MHz = 0,149 Hz. Die Auflösung für die erzeugte Frequenz ist nur so gut wie das Verhältnis zwischen der festgelegten Zahl P und dem niedrigstwertigen Bit. Da dieses Verhältnis 1/54975581 ist, ist die relative Genauigkeit um die Mittelfrequenz daher 0,018 ppm. Somit weist die höchste Frequenz, die vom DCO erzeugt wird, 16,384 MHz, eine Auflösung von 0,38 Hz mit einer Genauigkeit von 0,018 ppm auf.

Fig. 4 zeigt das Ausgangssignal des DCO. Dieses ist um einen Taktfehler t_err, der durch den Restterm im Register 18 angegeben ist, verzögert. Wie vorstehend angegeben, wird das Ausgangssignal des DCO in Paare von mehrstufigen Verzögerungsleitungen mit Abgriff (Fig. 9) eingespeist. Jede mehrstufige Verzögerungsleitung mit Abgriff besteht aus einer ersten, groben Verzögerungsleitung mit Abgriff und einer zweiten, feinen Verzögerungsleitung mit Abgriff. Die erste, grobe Verzögerungsleitung mit Abgriff besteht aus einer Anzahl von Verzögerungselementen mit einer Gesamtverzögerung von einem DCO- Taktzyklus. Das Ausgangssignal der ersten, groben Verzögerungsleitung mit Abgriff wird in die zweite, feine Verzögerungsleitung mit Abgriff eingespeist. Die zweite, feine Verzögerungsleitung mit Abgriff besteht aus einer Anzahl von Verzögerungselementen mit einer Gesamtverzögerung, die gleich der Verzögerung eines Elements der ersten, groben Verzögerungsleitung mit Abgriff ist.

Wenn das DCO-Signal durch die mehrstufigen Verzögerungsleitungen mit Abgriff geführt wird und von einem gegebenen Abgriff entnommen wird, liegt die Flanke des DCO-Signals irgendwo zwischen den zwei Flanken des DCO-Takts.

Der Punkt, wo das Signal von der Verzögerungsleitung abgegriffen werden muß, ist durch den Restterm des DCO festgelegt, wenn er eine Flanke erzeugt. Der Restterm gibt die Verzögerung bei der Erzeugung der Flanke an.

Je kleiner der Rest ist, desto rechtzeitiger ist die Flankenerzeugung. Dies ist aus der folgenden einfachen Erläuterung zu sehen. Wenn die Addiererkapazität 8 ist und das addierte Wort 4 ist, ist jedesmal, wenn der Addierer überläuft, ein Rest von Null vorhanden, der anzeigt, daß der Übertragimpuls rechtzeitig ist. Wenn jedoch beispielsweise der addierte Term 3 ist, läuft der Addierer vorzeitig über, d. h. wenn sich ein Rest von 1 im Register befindet, und dieser Rest stellt somit den Taktfehler dar.

Wenn der Addierer 16 im DCO einen Überlaufzustand erreicht, kippt der Übertrag das Ausgangssignal und erzeugt somit eine Flanke im DCO-Ausgangssignal F_gen. Die Kapazität Q des DCO stellt einen Zyklus des Systemtakts dar, mit dem der DCO läuft. Der DCO weist einen Restterm auf, wenn eine Flanke F_gen erzeugt wird, und der Term R stellt den Zeitfehler t_err dar, der ein Bruchteil der Taktperiode t_clk des Systemtakts ist.

t_err = (R/P) t_clk

In Fig. 4 sind das Ausgangssignal und der Restterm eines DCO mit Q = 10 dargestellt. Bei P = 8 erzeugt der DCO eine Frequenz von 4/5 des Systemtakts.

Es ist leicht zu sehen, daß die Frequenz des DCO-Ausgangssignals korrekt ist, aber die Flanken zu spät kommen. Je größer der Restterm ist, desto später kommt die Flanke. Die erste Flanke weist einen Restterm von 6 auf. Dies bedeutet, daß die Flanke 6/8 = 0,75 Taktzyklen zu spät kommt. Wenn der Restterm 0 ist, kommt die Flanke genau rechtzeitig.

Die Flanke von dem DCO muß um den Term t_err in der obigen Formel zeitlich vorgeschoben werden. Dies wird durch Verzögern der Flanke mit t, dem Komplement von t_err, erreicht.

t_del = (1-R/P) t_clk

Die Verzögerungsberechnung verwendet die Annahme, daß eine gewisse Zahl von Verzögerungselementen in einen Taktzyklus "paßt". Durch Temperatur-, Spannungs- und Prozeßschwankungen ist dies jedoch sehr unregelmäßig. Daher sieht die Verzögerungsleitung eine maximale Länge vor, die sich für die Bedingung des schlimmsten Falls gemäß dem Prozeß der Implementierung eignet. Eine Messung wird auch durchgeführt, um die Anzahl von Verzögerungselementen zu berechnen, die in einen einzelnen Systemtaktzyklus paßt. Aus diesem Grund ist ein Ringoszillator 22, der aus einer Kette der Verzögerungselemente der groben Verzögerungsleitung mit Abgriff besteht, mit einer kleinen Verzögerungsinversion in Reihe geschaltet.

In Fig. 10 wird die Ausgangsfrequenz des Ringoszillators 22 in einen Zähler 32 eingespeist, der die Impulse von einem Ringoszillator mit einer Frequenz von 20 MHz/4096 oder 4882,8 Hz zählt. Die Betriebsfrequenz des Ringoszillators variiert von 5 MHz im langsamsten Fall bis zu 20 MHz im schnellsten Fall. Diese Verzögerung skaliert die Verzögerung der mehrstufigen Verzögerungsleitung mit Abgriff nicht genau. Ein vorberechneter Skalar 34 wird verwendet, um die Differenz in beiden Verzögerungen zu kompensieren. Das Ausgangssignal des Skalars, 13 Bits, wird in den vorberechneten Skalar eingespeist. Das Ausgangssignal des Skalars bestimmt die Anzahl von Verzögerungselementen in einem vollständigen Systemzyklus.

Diese Anzahl wird mit dem Restterm kombiniert, um den genauen Abgriff zu berechnen, der verwendet werden sollte, wie nachstehend beschrieben.

Der vom DCO bereitgestellte Restterm ist viel größer als die abgegriffene Verzögerung beherrschen kann; unsere Implementierung verwendet 13 Bits des Restterms; 6 Bits für die grobe Verzögerungsleitung mit Abgriff, 3 Bits für die feine Verzögerungsleitung mit Abgriff und 4 Bits für die dritte, superfeine Verzögerungsleitung mit Abgriff (die für 19,44 MHz verwendet wird). Die Anzahl von Abgriffen garantiert eine ausreichende Phasengenauigkeit über den vollen Temperatur- und Spannungsbereich, während die Größe der Schaltung annehmbar bleibt.

Die Ausgangssignale des DCO bestehen aus einem Takt (grundsätzlich 8,192 MHz) und einem Restterm. Der Restterm wird direkt zum Ansteuern eines Paars von mehrstufigen Verzögerungsleitungen mit Abgriff verwendet, um einen Takt von 16,834 MHz zu erzeugen, und dieser Takt steuert Teiler an, um die C8-, C4-, C2-, GCI_FP8-, ST_FP8- und ST_FP2- Signale zu erzeugen.

Der DCO kann beispielsweise mit 11 Bits zusätzlich in der Addiererstufe erweitert werden. Die hinzugefügten 11 Bits geben immer eine Zahl von ganzen Zyklen an, die vom ursprünglichen DCO erzeugt werden. Wenn man den Inhalt des gesamten DCO plus Erweiterung nimmt und die Multiplikation 193/256 oder 1215/1024 ausführt, können die Ergebnisse für die genaue Erzeugung einer Frequenz verwendet werden, die 193/256 × 8,192 MHz = 6,17 MHz und 1215/1024 × 8,192 MHz = 9,72 MHz beträgt. Diese Frequenzen werden wiederum verwendet, um jeweils die Frequenz 12,352 MHz, die für T1 erforderlich ist, und 19,44 MHz zu erzeugen. Der Takt von 19,44 MHz wird 8mal über einen Frequenzmultiplizierer 70 multipliziert, um den STS3/OC3-Takt (155,5 MHz) zu erzeugen.

Ein Paar von mehrstufigen Verzögerungsleitungen mit Abgriff wird für jeden Takt von 12,352 MHz und 19,44 MHz verwendet.

Die Multiplikation mit 193 wird unter Verwendung von Verschiebungs- und Additionsfunktionen durchgeführt: 193 ist gleich 128 + 64 + 1. Die Multiplikation mit 1215 wird unter Verwendung von Verschiebungs- und Additionsfunktionen durchgeführt: 1215 ist gleich 1024 + 128 + 64 - 1. Diese werden jedoch nur für die wenigen Bits ausgeführt, die für das Ausgangssignal eine Bedeutung aufweisen. Die niedrigeren Bits des DCO interessieren nicht, da die Genauigkeit der Verzögerungsleitungen für T1, E1 und STS3/OC3 eine begrenzte Phasengenauigkeit verlangt. (Der DCO selbst ist natürlich sehr lang, da nicht nur die Phasengenauigkeit eine minimale Qualität aufweist, sondern auch die Frequenz, und dies fügt zusätzliche Bits hinzu). Die höchstwertigen Bits, die sich aus der Multiplikation ergeben würden, interessieren nicht, da sie ganze Zyklen darstellen.

Der Phasendetektor wird nun genauer mit Bezug auf Fig. 5 beschrieben. Wie in Fig. 5 gezeigt, umfaßt dieser zwei Flankendetektoren an VIR_IN und FB_IN, einen Zyklusschlupf- Vorwärts/Rückwärts-Zähler und einen Dezimator. Der Phasendetektor empfängt zwei Eingangstakte, das erste Eingangssignal VIR_N ist mit dem Ausgang von MTIE verbunden und das zweite Eingangssignal FB_IN ist ein Rückführungstakt von der mehrstufigen Verzögerungsleitung mit Abgriff.

An der fallenden Flanke von FB_IN zählt der Zähler einen Schritt rückwärts und an der fallenden Flanke von VIR_IN zählt er einen Schritt vorwärts. Da das FB_IN- Eingangstaktsignal einen Tastgrad von 50% aufweist, ist die steigende Flanke von FB_IN bei Synchronität auf die fallende Flanke von VIR_IN ausgerichtet.

Der Dezimator ist eine Integrier- und Ausgabeschaltung. Er integriert den Zyklusschlupf- Zählwert mit einem Akkumulator, der mit einem Takt von 12,352 MHz getaktet wird. Dieser Akkumulator wird bei jeder fallenden Flanke des FB_IN gelöscht, nachdem der aufsummierte Wert zwischengespeichert und zum Begrenzer weitergeleitet wurde.

Der Begrenzer soll die Phasenabgleichgeschwindigkeit begrenzen. Der Begrenzer begrenzt den Ausgangswert des Phasendetektors innerhalb den Bereich von +2089, -2089 für T1-Anwendungen; +48, -48 für SONET-Anwendungen. Der Proportionalintegratorfilter integriert den begrenzten Phasenwert vom Phasendetektor/Begrenzer. Der Begrenzerausgangswert wird zwischengespeichert, da der Phasendetektor und der Begrenzer mit 12,352 MHz arbeiten, während der PI-Filter mit 20 MHz arbeitet. Der Eingangswert ist der proportionale Teil P. Der Integrator summiert den P-Wert mit einer Frequenz von 1,544 MHz auf. Das C1.5-Ausgangssignal wird als Freigabe für den Integrator verwendet. Im Selbstschwingmodus ist es in Ruhe. Im normalen Modus ist die Summe von P und I der Ausgangswert, der zum DCO läuft. Dieser stellt die Abweichung der Mittelfrequenz dar.

Da der Mittelwert von P 0 ist, wenn der PLL synchron ist, stellt das Integratorausgangssignal den Frequenzversatz dar. Daher definiert der Bereich des Integrators, der Frequenzsynchronisationsbereich, die Begrenzung des Frequenzversatzes. Das Ausgangssignal des Integrators wird in einem der zwei Freilauf-Speicherregister alle 32 ms gespeichert.

Wenn der PLL in den Freilaufmodus umgeschaltet wird, wird der älteste Wert als Ausgangssignal des PI-Filters ausgewählt. Während des Freilaufmodus lädt das andere Register weiter den I-Wert alle 32 ms, aber da der P-Wert 0 ist, ändert sich der Integrator nicht.

Die MTIE-Schaltung wird nun genauer mit Bezug auf Fig. 7 beschrieben, die die primären und sekundären Eingangssignale PRI, SEC in die Multiplexer-Schaltung zeigt. Die MTIE erzeugt eine virtuelle Referenz, die eine konstante Phasenbeziehung zur primären Referenz PRI aufweist. Die Phasendifferenz kann tatsächlich Null sein, so daß die virtuelle Referenz mit der primären Referenz phasengleich ist, obwohl die tatsächliche Phasendifferenz nicht wichtig ist. Die sekundäre Referenz SEC ist um ein Ausmaß Δϕ phasenverschoben, das kontinuierlich überwacht wird.

Die sekundäre Referenz wird um ein Ausmaß gleich Δϕ verzögert, um die verzögerte sekundäre Referenz mit der virtuellen Referenz in Phase zu bringen. Wenn es erforderlich wird, die Referenzen aufgrund einer Verschlechterung der primären Referenz zu wechseln, wird somit kein Phasensprung beobachtet, da die von der sekundären Referenz abgeleitete Phase mit der von der primären Referenz abgeleiteten vorherigen Referenz phasengleich gehalten wird.

Das Verschiebungsausmaß wird festgelegt, bevor das Umschalten stattfindet, durch Messen der Phasendistanz zwischen der aktuellen virtuellen Referenz und der noch nicht ausgewählten Referenz.

Ein wichtiges Merkmal ist die Verwendung des regenerierten Takts (16,384 MHz für E1, 12,3[3]52 MHz für T1 oder 19,44 MHz für STS/OC3) als Abtasttakt. Wenn der Takt von 20 MHz verwendet werden würde, würde sich eine Abtastungenauigkeit im stationären Zustand ergeben und diese würde Niederfrequenzabwanderungen relativ zur Referenz mit einem maximalen Wert von 50 ns einführen. Obwohl dies gemäß diesen Spezifikationen annehmbar ist, ist die bessere Leistung bevorzugt.

Jedesmal, wenn eine Messung beendet ist, wird das Ergebnis in einem Register gespeichert. Nach dem Umschalten kann der gemessene Wert verwendet werden, um einen Zähler anzusteuern, der die Phasenverschiebung der neuen Referenz erzeugt. In diesem Zähler wird die neue Referenz verwendet, um den Zähler zu starten und einen neuen Referenzimpuls in der 0-Position zu erzeugen. Ein Detail bei diesem Prozeß ist, daß, wenn ein neuer Referenzimpuls erkannt wird und der Zähler die 0-Position noch nicht erreicht hat, die virtuelle Referenz trotzdem erzeugt wird, während ein neuer Zählzyklus gestartet wird; wenn dieser Mechanismus nicht vorliegen würde, könnten Zyklusschlupfe auftreten.

Das Umschalten von einer Referenz zu einer anderen wird geschützt. Nach der Auswahl des neuen Referenzeingangssignals wartet die Schaltung für drei Perioden der virtuellen Referenz, bevor sie zum vorherigen Referenzsignal zurückschalten kann. Dies ist die maximale Einschwingzeit des Mechanismus, der die Phasendifferenz zwischen der zu verwendenden Referenz und der aktuellen virtuellen Referenz mißt. Ein schnelles Schalten zwischen Referenzeingangssignalen kann daher das Funktionieren der MTIE-Schaltung nicht unterbrechen.

Die MTIE-Schaltung verhält sich identisch für Referenzen von STS3/OC3, T1, E1 und 8 kHz.

Die MTIE-Schaltung tastet somit die Referenztakte ab und bestimmt die Phasenbeziehung zwischen der nicht verwendeten externen und der verwendeten externen Referenz. Die Phasenbeziehung wird als einfacher Zählerwert gespeichert. Nach einer Umordnung wird der Wert verwendet, um die Flanken der neuen Referenz zu einer korrekteren Position in MTIE- Hinsicht zu verzögern. Ein einfacher, ladbarer Rückwärtszähler führt dies aus.

Wenn der Rückwärtszähler nach der Umordnung die 0-Position erreicht, wird das interne Referenzsignal VIR (virtuelle interne Referenz) gegeben. Nach einer neuen Erkennung einer Flanke an der externen Referenz startet der Zähler wieder, rückwärts zu zählen. Wenn der Zähler noch nicht 0 erreicht hat, aber eine Flanke der externen Referenz bereits erkannt wird (die grundsätzlich zu früh ist und auf eine kleine oder große Schwankung hinweist), wird der Zähler direkt zurückgesetzt, um das Zählen erneut zu starten, während ein VIR gegeben wird. Dies ist annehmbar; auf diese Weise scheint die MTIE-Schaltung einfach die Schwankung durchzulassen, was natürlich zulässig ist.

Der beschriebene Phasenregelkreis kann beispielsweise zur Synchronisation und zur Taktsteuerung für T1- und CEPT-Digitalübertragungsstrecken, ST-BUS-Takt und Rahmenimpulsquellen und TI-, E1- und STS-3/OC3-Systeme mit mehreren Verbindungsleitungen verwendet werden.

Zusätzlich zum Vorsehen eines synchronisierten PLL-Ausgangssignals mit einer Primärrate von 2,048 MHz, 1,544 MHz, 8 kHz oder 19,44 MHz kann der PLL beispielsweise auch zusätzliche Ausgangstakte mit hoher Geschwindigkeit mit einer Frequenz von 3,088 MHz, 4,096 MHz, 8,192 MHz, 16,384 MHz, 19,44 MHz und 155,52 MHz für Rückrahmensynchronisation und ATM vorsehen.

Die Schaltung der mehrstufigen Verzögerungsleitung mit Abgriff wird nun genauer mit Bezug auf Fig. 8 und Fig. 9 beschrieben. In Fig. 8 ist die mehrstufige Verzögerungsleitung mit Abgriff tatsächlich aus zwei mehrstufigen Verzögerungsleitungen mit Abgriff und einer Anzahl von Bussen mit drei Zuständen, die von diesen Leitungen angesteuert werden, konstruiert. Die Verwendung von zwei Leitungen ermöglicht das Umschalten von einem Abgriff zu einem anderen, ohne gefährliche Taktprobleme einzugehen. Eine mehrstufige Verzögerungsleitung mit Abgriff empfängt einen Impuls, der mit einem Abgriff abgegriffen wird, während der andere Abgriff voll 0 ist, aber von einem Abgriff zu einem anderen umgeschaltet wird.

Wenn überhaupt kein Impuls durchgeleitet wird, ist kein Puffer mit drei Zuständen aktiv. Um den Bus auf einem festen Wert zu halten, wird der Bus durch zusätzliche Puffer mit drei Zuständen (mit 0 am Dateneingang) aktiv abwärts gesetzt.

Die mehrstufige Verzögerungsleitung mit Abgriff empfängt die höchstwertigen 9 Bits vom DCO zum Erzeugen von Takten mit 16,384 MHz und 12,352 MHz. Für 12,352 MHz werden die 9 Bits im Verhältnis 193/256 verkleinert. Die Granularität der abgegriffenen Verzögerung wird dadurch berechnet, wie genau das Verzögerungselement, das gleich 50 ns/2⁹ = 97 ps ist, im besten Fall ist.

Da die Schaltung über alle Temperaturbereiche, Prozeß- und Spannungsschwankungen (militärische Spezifikation) arbeiten muß, ist die Verzögerung des nominalen, des besten Falls und des schlimmsten Falls wichtig. Die Kalibrierungsmeßschaltung (Fig. 10) wird verwendet, um die Abgriffsadressenauflösung entsprechend einzustellen. Die abgegriffene Verzögerung ist für einen Bereich eines Faktors 4 ausgelegt.

Die mehrstufige Verzögerungsleitung mit Abgriff ist dazu ausgelegt, die höchstwertigen 7 Bits vom DCO im langsamsten Fall zu empfangen. Daher ist die minimale Granularität der Leitung = 50 ns/2⁷ = 390 ps, was ausreichende Phasengenauigkeit über den vollen Temperatur- und Spannungsbereich für E1 und T1 garantiert.

Für einen Takt von 19,44 MHz weist die mehrstufige Verzögerungsleitung mit Abgriff genau dasselbe Verhalten auf wie für 16,384 MHz und 12,352 MHz, außer daß sie 13 Bits vom DCO empfängt, um SONET-Minimumtakt-Spezifikationen für den STS3/OC3-Takt zu erfüllen. Die Verzögerungsleitungsgranularität im schlimmsten Fall ist gleich 50 ns/2¹¹ = 24 ps.

Wie in Fig. 9 gezeigt, besteht die mehrstufige Verzögerungsleitung mit Abgriff aus zwei (drei für STS3/OC3, 19,44 MHz) Stufen von Verzögerungsleitungen mit Abgriff, die in Reihe geschaltet sind. Die erste Stufe ist die grobe Verzögerungsleitung mit Abgriff, die mit einer Reihe von 64 Verzögerungselementen konstruiert ist, die im nominalen Modus jeweils gleich 1/32 der Systemtaktperiode (50 ns) = 1,5625 ns sind. Die grobe Verzögerungsleitung mit Abgriff ist dazu ausgelegt, eine ausreichende Anzahl von Abgriffen, um in einen Systemtaktzyklus zu passen, über den vollen Temperatur- und Spannungsbetriebsbereich zu garantieren. Die maximale Anzahl von Abgriffen ist 64 mit einer kleinsten Verzögerung/Abgriff = 781 ps und die minimale Anzahl von Abgriffen ist 16 entsprechend einer größten Verzögerung/Abgriff = 3,125 ns.

Jedes Verzögerungselement ist mit einem Puffer mit drei Zuständen über ein ODER-Gatter verdrahtet. Die Puffer mit drei Zuständen weisen typischerweise nicht die Ansteuerstärke für 64 Puffer auf einer Leitung auf, so daß sie in Gruppen von 16 gebündelt und zusammen durch ODER-Gatter verknüpft sind.

Die grobe Verzögerungsleitung mit Abgriff empfängt die höchstwertigen 6 Bits der Abgriffsadresse (9 Bits für E1 und T1 oder 13 Bits für STS3/OC3). Die grobe Verzögerungsleitung mit Abgriff empfängt einen Impuls, der an einem vorbestimmten Abgriff abgegriffen wird. Der vorbestimmte Abgriff wird durch die 6-Bit-Adresse decodiert. Die Auflösung der groben Verzögerungsleitung mit Abgriff ist durch ein Verzögerungselement bestimmt.

Die zweite Stufe ist die feine Verzögerungsleitung mit Abgriff. Die feine Verzögerungsleitung mit Abgriff ist mit einer Reihe von 8 Verzögerungselementen konstruiert, die jeweils gleich 1/8 des groben Verzögerungselements, 1,5625 ns/8 = 195 ps im nominalen Modus, 97,6 ps im besten Fall oder 390 ps im schlimmsten Fall sind. Das Verzögerungselement ist so ausgelegt, daß es ein festes Verhältnis (1/8) zum groben Verzögerungselement in allen Temperatur- und Spannungsbetriebsbereichen aufweist, da irgendein Abgleichsfehler zwischen ihnen als Schwankung am Ausgangstakt erscheint. In der Realität besteht im schlimmsten Fall ein Abgleichsfehler von ~25 ps zwischen den zwei Verzögerungselementen, der eine maximale Schwankung von 200 ps am Ausgang erzeugt. Die feine Verzögerungsleitung mit Abgriff empfängt den Ausgangsimpuls der groben Verzögerungsleitung mit Abgriff. Ein Abgriff der feinen Verzögerungsleitung wird unter Verwendung der niedrigstwertigen 3 Bits für den Fall der E1- und T1-Takte ausgewählt.

Bei STS3/OC3 empfängt die feine Verzögerungsleitung mit Abgriff die [6 : 4] Bits der Abgriffsadresse, wobei die grobe Verzögerungsleitung mit Abgriff [12 : 7] Bits empfängt. Die Auflösung der feinen Verzögerungsleitung mit Abgriff ist durch ein Verzögerungselement festgelegt.

Die zweistufige Verzögerungsleitung mit Abgriff erzeugt dieselbe Auflösung wie eine einstufige Verzögerungsleitung mit 512 Abgriffen mit einem Verzögerungselement gleich 195 ps mit einem kleinen Fehler (e_mn). Der Fehler kann aus der folgenden Gleichung berechnet werden:

e_mn = e_mis [Σ^m-n-1 _{r = 0} 2^rb_r+1]

Wobei "m" die ganzen Bits der Abgriffsadresse sind, "n" die Bits der groben Abgriffsadresse sind, "br" die Bitadresse ist und e_mis der Abgleichsfehler zwischen dem groben Element und dem feinen Element ist.

Die zwei Stufen von Verzögerungsleitungen mit Abgriff reichen aus, um die ACCUNET- Spezifikationen für E1 und T1 zu erfüllen, reichen jedoch nicht aus, um SMC-Spezifikationen für den STS3/OC3-Takt zu erfüllen, daher wird eine dritte Stufe einer Verzögerungsleitung mit Abgriff hinzugefügt.

Beim STS3/OC3 ist die Verzögerungsleitung mit Abgriff der dritten Stufe mit einer Reihe von 16 Verzögerungselement konstruiert, die jeweils gleich 1/16 des feinen Verzögerungselements plus einer festen Verzögerung sind. Die Differenz der Verzögerung zwischen irgendwelchen zwei aufeinanderfolgenden Verzögerungselementen beträgt 195 ps/16 = 12,2 ps im nominalen Modus. Die dritte Verzögerungsleitung mit Abgriff empfängt die niedrigstwertigen 4 Bits der Abgriffsadresse aus 13 Bits. Die dritte Verzögerungsleitung mit Abgriff empfängt den Ausgangsimpuls von der feinen Verzögerungsleitung mit Abgriff, wobei der Impuls an einem vorbestimmten Abgriff abgegriffen wird, der aus der 4-Bit- Adresse decodiert wurde. Der Abgleichsfehler der Verzögerung zwischen dem groben Element und dem feinen Element wird gemessen und durch die Steuerschaltung der Verzögerungsleitung mit Abgriff in die dritte Verzögerungsleitung mit Abgriff geladen. Die Gesamtgranularität der dreistufigen Verzögerungsleitung mit Abgriff ist im schlimmsten Fall gleich 24 ps, was für SMC-Spezifikationen ausreicht.

Der Phasenregelkreis weist vier Betriebsarten auf, nämlich den normalen und manuellen Modus, den Freilaufmodus, den Selbstschwingmodus und den automatischen Modus.

Beim Betrieb im manuellen Modus wird die Eingangsreferenzauswahl unter Verwendung eines 2-zu-1-Multiplexers ausgeführt, wobei der RSEL-Stift die Auswahlsteuerung vorsieht. Wie in Tabelle 2 gezeigt, wählt für den Betrieb im MANUELLEN Modus RSEL = 0 PRI als primäres Referenzeingangssignal aus, während RSEL = 1 SEC als primäres Referenzeingangssignal auswählt.

Tabelle 2

Es gibt vier mögliche Eingangsfrequenzen zur Auswahl als primären Referenztakt. Es gibt 8 kHz, 1,544 MHz, 2,048 MHz und 19,44 MHz. Die Frequenzauswahl wird durch die Logikpegel von FSEL1 und FSEL2 gesteuert, wie in Tabelle 3 gezeigt. Diese Vielfalt von Eingangsfrequenzen wurde gewählt, um die Erzeugung aller notwendigen T1, E1 und SMC von der T1-, E1-, Rahmenimpuls-Referenzquelle oder STS-3/OC-3-Referenz zu ermöglichen.

Tabelle 3

Im normalen Betrieb des AUTOMATISCHEN Modus wird das REFSEL-Eingangssignal (Fig. 2) auf 0 gesetzt, um zu ermöglichen, daß die ABLAUFSTEUEREINHEIT das Referenzeingangssignal auf der Basis des Zustands der Eingangssignale LOSS1 und LOSS2 auswählt. Wenn das PRI-Referenzsignal verlorengeht (LOSS1 = HOCH, LOSS2 = NIEDRIG), dann tritt der PLL unmittelbar in den FREILAUF-Modus ein und bleibt dort für eine vorbestimmte Zeit, wie durch die RC-Zeitkonstante gesteuert, die mit dem Schutzzeiteingang (Gti, Gto) verbunden ist.

Nachdem die Schutzzeit überschritten wurde, wird die Referenz zu SEC umgeschaltet, wenn die primäre Referenz weiter verloren bleibt. Die durch die mit dem Gti-Eingang verbundene RC-Schaltung bestimmte Zeitkonstante liefert die Hysterese beim automatischen Schalten zwischen PRI und SEC während sehr kurzen Unterbrechungen am primären Referenzsignal. Die Schutzzeit t_gi kann unter Verwendung des Sprungverhaltens eines RC-Netzwerks ausgesagt werden. Die Kondensatorspannung in der RC-Schaltung wird durch eine Exponentialkurve beschrieben. Wenn die Kondensatorspannung die ansteigende Schwelle von Gti erreicht, ergibt sich ein HOHER Logikpegel. Dies bewirkt, daß sich die Ablaufsteuereinheit vom Freilaufzustand von PRI in den Zustand der Verwendung von SEC als Eingangsreferenz bewegt.

Die ABLAUFSTEUEREINHEIT überwacht weiter das LOSS1-Eingangssignal und schaltet die Referenz auf PRI zurück, sobald die primäre Referenz funktionsfähig wird, wie durch das LOSS1-Eingangssignal angegeben. Ein Logikpegel HOCH an beiden LOSS1- oder LOSS2- Eingangssignalen gibt an, daß keine der externen Referenzen verfügbar ist. Unter diesen Umständen wird der Phasenregelkreis in den FREILAUFZUSTAND umgeschaltet (innerhalb einer festgelegten Rahmenschlupfrate), bis ein voll funktionsfähiges Referenzeingangssignal verfügbar ist.

Die Freilaufoption des Phasenregelkreises versieht den Benutzer mit der Fähigkeit, die Integrität von Ausgangssignalen aufrechtzuerhalten, wenn die Eingangsreferenzsignale verlorengehen. Die Freilaufleistung ist als Schlupfrate (d. h. das Ausmaß an Schlupf in 60 Sekunden) des Referenzeingangssignals von 8 kHz festgelegt. Für sowohl das T1- als auch das E1-Ausgangssignal wurde die Schlupfrate als Funktion der Eingangsreferenzfrequenz gemessen. Die über einen Beobachtungszeitraum von 60 Sekunden gemessenen Ergebnisse sind in Tabelle 4 dargestellt.

Tabelle 4

Referenzeingangsfrequenz
% Rahmenimpulsschlupf
8 kHz	8%
1,544 MHz	58%
2,048 MHz	58%
19,44 MHz	58%

Wie angegeben, verwendet der Phasenregelkreis seine eigene erzeugte Frequenz zum Abtasten der Daten an den Referenzeingängen. Der Grund dafür ist, daß dies synchrones Abtasten erreicht, das die beste Leistung für Eigenschwankung ergibt. Wenn der Takt von 20 MHz verwendet werden würde, würde die Genauigkeit fallen, insbesondere im Niederfrequenzwanderaspekt.

Die Schaltung ist für die Außenwelt wahrhaft asynchron, aber auch intern asynchron. Die Punkte, wo die Hauptblöcke der Schaltungsschnittstelle in asynchroner Weise auftreten, werden alle mit einem D-Flip-Flop abgetastet, um dies zu erfassen.

Grundsätzlich erkennt sie Flanken an eingehenden Signalen und entscheidet sich für zwei Zähler, ob vorwärts oder rückwärts zu zählen ist, und im Fall zwischen den Zählern, wann zurückzusetzen ist. Das Problem liegt in der Beziehung der zwei Elemente.

Die E1-Teiler nehmen den erzeugten Takt von 16 MHz und teilen ihn in die richtigen Frequenzen, einschließlich der FP2- und FP8-Impulse. Das Rücksetzen ist das einzige asynchrone Detail. Da der Rest der Schaltung auch zurückgesetzt wird, ergibt dies nie Probleme.

Die T1-Teilerschaltungen nehmen den CLK12-Takt (von der abgegriffenen Verzögerung) und teilen ihn in die richtige Frequenz. Es besteht jedoch ein Problem in Form der Phasenbeziehung zwischen E1, T1 und dem FP8-Impuls. Die T1-Schaltung wird um die FP8- Impulse rückgesetzt, um die korrekte Phasenbeziehung sicherzustellen. Dies ist jedoch für eine einmal zurückgesetzte T1-Phase nie der Fall, da sie sich immer in der korrekten Phasenposition befinden sollte an der Stelle, wo das Rücksetzen stattfindet; das Rücksetzen findet dann im richtigen Moment statt und macht in der Hinsicht keinen Unterschied, daß die T1-Teiler ohne die Rücksetzung in dieselben Positionen kommen müßten.

Der beschriebene Phasenregelkreis stellt somit ein kostengünstiges Verfahren zum Zurückgewinnen von Taktsignalen beispielsweise in einer E1-, T1- oder STS3/OC-3- Umgebung, die ACCUNET- und SONET-Minimumtakt-Spezifikationen erfüllt, bereit. Der Phasenregelkreis eignet sich insbesondere zu einer Großintegration in einen einzelnen Chip.

Obwohl die Erfindung mit Bezug auf das bevorzugte Ausführungsbeispiel hierin beschrieben wurde, ist diese Beschreibung nicht in begrenzender Hinsicht auszulegen. Verschiedene Modifikationen des offenbarten Ausführungsbeispiels werden für Fachleute nach Bezugnahme auf die Beschreibung der Erfindung ersichtlich. Es ist daher beabsichtigt, daß die beigefügten Ansprüche jegliche solchen Modifikationen oder Ausführungsbeispiele, die innerhalb den wahren Schutzbereich der Erfindung fallen, erfassen.

Claims

1. Digitaler Phasenregelkreis zum Zurückgewinnen eines stabilen Taktsignals aus mindestens einem Eingangssignal, das einer Schwankung unterliegt, welcher folgendes umfaßt:
eine digitale Eingangsschaltung, die das mindestens eine Eingangssignal empfängt;
einen digitalen gesteuerten Oszillator zum Erzeugen eines Ausgangssignals mit einer gewünschten Frequenz und eines Steuersignals, das den Zeitfehler im Ausgangssignal darstellt;
einen stabilen lokalen Oszillator zum Liefern von Taktsignalen zu dem digitalen gesteuerten Oszillator;
eine Vielzahl von Verzögerungsleitungsvorrichtungen mit Abgriff, wobei die Verzögerungsleitungsvorrichtungen mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfassen, wobei die Summe der Verzögerung der Vielzahl von Verzögerungsleitungsvorrichtungen mit Abgriff geringer ist als ein Taktzyklus des digitalen gesteuerten Oszillators; wobei die Vielzahl von Verzögerungsleitungsvorrichtungen mit Abgriff eine grobe Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals des digitalen gesteuerten Oszillators; und
eine feine Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals der groben Verzögerungsleitung mit Abgriff umfassen, wobei die feine Verzögerungsleitung mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfaßt, die zu einem der groben Verzögerungsleitung mit Abgriff proportional sind;
einen digitalen Phasenvergleicher zum Empfangen des mindestens einen Eingangssignals von der Eingangsschaltung und des Ausgangssignals von der Vielzahl von Verzögerungsleitungsvorrichtungen mit Abgriff, um ein digitales Eingangssignal zu erzeugen, das den digitalen gesteuerten Oszillator steuert; und
wobei der digitale gesteuerte Oszillator ein Frequenzmultiplizierer vom Addiertyp ist, der das Ausgangssignal erzeugt, wenn er einen Überlaufzustand erreicht, wobei der Restterm nach Erreichen des Überlaufzustands das Steuersignal erzeugt.

2. Digitaler Phasenregelkreis nach Anspruch 1, wobei jede der Verzögerungsleitungsvorrichtungen mit Abgriff ein Paar von Verzögerungsleitungen mit Abgriff umfaßt, um die Erzeugung einer Frequenz mit der zweifachen Ausgangsfrequenz der Ausgangsfrequenz des digitalen gesteuerten Oszillators zu ermöglichen.

3. Digitaler Phasenregelkreis nach Anspruch 1, wobei der Oszillator gemäß einem gemischten Codierschema codiert wird.

4. Digitaler Phasenregelkreis nach Anspruch 1, wobei das digitale Eingangssignal binär codiert ist.

5. Digitaler Phasenregelkreis nach Anspruch 1, wobei die digitale Eingangsschaltung und der Phasenvergleicher durch Signale getaktet werden, die von dem Phasenregelkreis regeneriert werden.

6. Digitaler Phasenregelkreis zum Zurückgewinnen eines stabilen Taktsignals aus mindestens einem Eingangssignal, das einer Schwankung unterliegt, welcher folgendes umfaßt:
eine digitale Eingangsschaltung, die das mindestens eine Eingangssignal empfängt;
einen digitalen gesteuerten Oszillator zum Erzeugen eines Ausgangssignals mit einer gewünschten Frequenz und eines Steuersignals, das den Zeitfehler im Ausgangssignal darstellt;
einen stabilen lokalen Oszillator zum Liefern von Taktsignalen zu dem digitalen gesteuerten Oszillator;
eine Vielzahl von Verzögerungsleitungen mit Abgriff, wobei jede der Verzögerungsleitungen mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfaßt, wobei die Summe der Verzögerung der Vielzahl von Verzögerungsleitungen mit Abgriff geringer ist als ein Taktzyklus des digitalen gesteuerten Oszillators; wobei die Vielzahl von Verzögerungsleitungen mit Abgriff eine erste, grobe Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals des digitalen gesteuerten Oszillators, und eine zweite, feine Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals der ersten, groben Verzögerungsleitung mit Abgriff umfassen, wobei die zweite, feine Verzögerungsleitung mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfaßt, die zu einem der ersten, groben Verzögerungsleitung mit Abgriff proportional sind;
einen digitalen Phasenvergleicher zum Empfangen des mindestens einen Eingangssignals von der Eingangsschaltung und des Ausgangssignals von der Vielzahl von Verzögerungsleitungen mit Abgriff, um ein digitales Eingangssignal zu erzeugen, das den digitalen gesteuerten Oszillator steuert; und
wobei die digitale Eingangsschaltung aufweist: zwei Eingänge zum Empfangen von jeweiligen ersten und zweiten Eingangssignalen, wobei beide der Eingangssignale in der Lage sind, als Referenzsignal für den digitalen gesteuerten Oszillator zu dienen, eine Vorrichtung zum kontinuierlichen Überwachen der Phasenverschiebung zwischen dem ersten und dem zweiten Eingangssignal; und eine Vorrichtung zum Erzeugen, nach einem Wechsel von einem Eingangssignal zum anderen, eines virtuellen Referenzsignals aus dem anderen Eingangssignal, das gegenüber diesem um ein Ausmaß phasenverschoben ist, das im wesentlichen gleich der Phasenverschiebung zwischen dem ersten und dem zweiten Eingangssignal ist, um den Phasensprung beim Wechsel zwischen den Eingangssignalen zu minimieren.

7. Digitaler Phasenregelkreis nach Anspruch 6, welcher ferner eine Ablaufsteuereinheit zum kontinuierlichen Überwachen und Steuern des Zustands des Phasenregelkreises umfaßt.

8. Digitaler Phasenregelkreis nach Anspruch 6, welcher ferner einen gesteuerten Oszillator [zum Erzeugen] eines weiteren Signals mit einer Frequenz, die zur Ausgangsfrequenz des digitalen gesteuerten Oszillators proportional ist, umfaßt.

9. Digitaler Phasenregelkreis nach Anspruch 6, welcher ferner einen Ringoszillator mit einer Vielzahl von groben Verzögerungsleitungen und einem Verzögerungsinverter umfaßt.

10. Verfahren zum Zurückgewinnen eines stabilen Taktsignals von mindestens zwei Eingangssignalen, die einer Schwankung unterliegen, mit den Schritten:
Erzeugen von lokalen Taktsignalen mit einem stabilen Oszillator;
Takten eines digitalen gesteuerten Oszillators mit den lokalen Taktsignalen;
Einspeisen eines ersten Ausgangssignals des digitalen gesteuerten Oszillators in eine erste Verzögerungsleitung mit Abgriff;
Einspeisen eines Ausgangssignals der ersten Verzögerungsleitung mit Abgriff in eine zweite Verzögerungsleitung mit Abgriff; wobei die zweite Verzögerungsleitung mit Abgriff eine proportionale Beziehung zur ersten Verzögerungsleitung mit Abgriff aufweist;
Steuern der ersten und der zweiten Verzögerungsleitung mit Abgriff mit einem zweiten Ausgangssignal des digitalen gesteuerten Oszillators, das einen Taktfehler im ersten Ausgangssignal darstellt, um Taktsignale mit einer Genauigkeit zu erzeugen, die größer ist als ein Taktzyklus des stabilen Oszillators;
Steuern des digitalen gesteuerten Oszillators mit einem digitalen Phasenvergleicher, der dessen Ausgangssignal mit dem mindestens einen Eingangssignal vergleicht; und
wobei ein virtuelles Referenzsignal erzeugt wird, das eine konstante Phasenbeziehung zu den mindestens zwei Eingangssignalen aufweist, so daß irgendein Phasensprung, der bei einem Wechsel zwischen den Eingangssignalen auftritt, minimiert wird.

11. Verfahren nach Anspruch 10, wobei das Eingangssignal mit einer Schaltung abgetastet wird, die durch Taktsignale getaktet wird, die durch den Phasenregelkreis zurückgewonnen werden.

12. Vielzahl von Verzögerungsleitungen mit Abgriff, die jeweils aus einer Vielzahl von Verzögerungsvorrichtungen bestehen, wobei die Vielzahl von Verzögerungsleitungen mit Abgriff folgendes umfassen:
eine erste Verzögerungsleitung mit Abgriff zum Empfangen eines Eingangssignals;
und
eine zweite Verzögerungsleitung mit Abgriff zum Empfangen des Ausgangssignals der ersten Verzögerungsleitung mit Abgriff, wobei die zweite Verzögerungsleitung mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfaßt, die zu einer Verzögerungsvorrichtung der ersten Verzögerungsleitung mit Abgriff proportional sind.

13. Vielzahl von Verzögerungsleitungen mit Abgriff nach Anspruch 12, welche ferner eine dritte Verzögerungsleitung mit Abgriff umfassen, wobei die dritte Verzögerungsleitung mit Abgriff eine Vielzahl von Verzögerungsvorrichtungen umfaßt, die zu einer Verzögerungsvorrichtung der zweiten Verzögerungsleitung mit Abgriff proportional sind.

14. Mehrstufige Verzögerungsleitung mit Abgriff zur Verwendung in einem digitalen Phasenregelkreis, wobei jede Stufe eine Vielzahl von Verzögerungsvorrichtungen aufweist, wobei die mehrstufige Verzögerungsleitung mit Abgriff mehrere Stufen von hierarchischen Verzögerungsleitungen umfaßt, wobei jede Stufe nach einer ersten Stufe eine Vielzahl von Verzögerungsvorrichtungen aufweist, die zu einer Verzögerungsvorrichtung in einer vorangehenden Stufe proportional sind.