DE10125967C1 - DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung - Google Patents

Abstract

Die entlang einer der Spalten der Speicherzellenmatrix angeordneten Kanalgebiete (6) sind Teile eines Steges (7), der von einer Gatedielektrikumschicht (9) umgeben ist. Die Gateelektroden (11, 12) der MOS-Transistoren einer Reihe sind Teile einer streifenförmigen Wortleitung (10), so dass an jedem Kreuzungspunkt der Speicherzellenmatrix ein vertikaler Doppel-Gate-MOS-Transistor mit auf beiden Seiten des zugehörigen Steges (7) in den Gräben (5) gebildeten Gateelektroden (11, 12) der zugehörigen Wortleitung (10) vorgesehen ist.

Description

Die Erfindung betrifft eine DRAM-Zellenanordnung mit vertika­ len MOS-Transistoren sowie ein Verfahren zu deren Herstel­ lung, wobei die Transistoren keinen sogenannten Floating Body besitzen, jedoch "Fully depleted" sein sollen.

Als Speicherzelle einer DRAM-Zellenanordnung, also eines dy­ namischen Halbleiterspeichers, wird derzeit fast ausschließ­ lich die seit langem bekannte Ein-Transistor-Speicherzelle eingesetzt, die einen MOS-Auswahltransistor und einen Konden­ sator umfasst. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transistor so verbunden, dass bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.

Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist. Dazu ist es vorteilhaft, den MOS-Transistor als vertikalen Transistor, bei dem Source, Kanalbereich und Drain übereinander angeord­ net sind, auszugestalten. Ein solcher MOS-Transistor kann ei­ nen kleinen Platzbedarf unabhängig von einer Kanallänge auf­ weisen. Weiterhin wird angestrebt, den vertikalen Transistor und den zugehörigen Kondensator jeder Speicherzelle auf einem Halbleitersubstrat in vertikaler Richtung übereinander anzu­ ordnen.

Eine Anordnung aus vielen solchen Speicherzellen ist z. B. aus der DE 44 30 483 A1 bekannt. Jede Speicherzelle weist dabei einen säulenförmigen, vertikal angeordneten Auswahltransistor auf, der ein Draingebiet und ein Sourcegebiet in einer Halb­ leiter-Substratsäule enthält, wobei zwischen dem Drain- und dem Sourcegebiet ein ebenfalls in vertikaler Richtung verlaufender Stromkanal verläuft, der durch eine Steuergate-Elekt­ rode gesteuert wird, die die Substratsäule getrennt durch eine Oxidschicht vollständig umschließt. Die beispielsweise aus dotiertem Polysilizium bestehenden Steuergate-Elektroden verschiedener Speicherzellen sind elektrisch miteinander ver­ bunden und bilden die Wortleitung zur Ansteuerung des Aus­ wahltransistors.

Problematisch an dem bekannten MOS-Transistor ist insbeson­ dere das vom Substrat isolierte säulenförmige Kanalgebiet, in dem sich Ladungsträger ansammeln und z. B. die Einsatzspannung verändern können. Die vollständige Isolierung des aktiven Ge­ biets, die beispielsweise auch bei SOI(Silicon-on-Insulator)- Substraten vorliegt und dort mehrere Vorteile hat, führt dem­ nach auch zu negativen Effekten, den sogenannten Floating- Body-Effekten. Diese Effekte werden dadurch hervorgerufen, dass im aktiven Gebiet erzeugte Ladungsträger nicht abfließen können. Dies betrifft insbesondere in einem Kanalgebiet eines MOS-Transistors erzeugte Ladungsträger.

Andererseits ist bei den bekannten MOS-Transistoren trotz der das Kanalgebiet umgebenden Gateelektrode nicht sicherge­ stellt, dass sich die Verarmungszone von der Peripherie des säulenförmigen Kanalgebiets bis zu dessen Zentrum erstreckt, ob also der MOS Transistor tatsächlich "Fully depleted" im Sinne einer das Kanalgebiet vollständig erfüllenden Verar­ mungszone ist.

Ein MOS-Tranistor des aufgrund seiner Vorteile zunehmend ge­ wünschten "Fully depleted"-Typs erscheint realisierbar allen­ falls in Fällen, in denen das p-dotierte Kanalgebiet, anders als beim (planaren) Standard-MOS-Transistor (bei dem es nicht vom Substrat getrennt ist), in irgendeiner Weise begrenzt ist. Dies ist beispielsweise bei dem säulenförmigen Kanalge­ biet des bekannten Transistors der Fall, oder auch bei einem planaren MOS-Transistor auf einem SOI-Substrat. In diesen Fällen scheint die aufgrund der Isolierung fehlende Verbindung des Kanalgebiets zum Substrat aber andererseits gerade wieder, wie oben beschrieben, zu einer Situation mit einem Floating Body zu führen.

Aus der DE 199 29 211 A1 ist eine DRAM-Zellenanordnung und ein Herstellungsverfahren bekannt, bei der die MOS-Transisto­ ren als vertikale Transistoren ausgestaltet sind und bei der Floating-Body-Effekte vermieden werden. Der dortige Transis­ tor bildet dazu einen höckerartigen Vorsprung im Substrat mit seitlich angrenzender Gateelektrode, wobei an einer anderen Seite des Vorsprungs das Kanalgebiet elektrisch über eine leitende Struktur mit der Gateelektrode verbunden ist, so dass im Kanalgebiet erzeugte Ladungsträger abfließen können. Insgesamt resultiert bei dieser bekannten Zellenanordnung je­ doch eine komplizierte, verschachtelte Struktur, die entspre­ chend aufwendig in der Herstellung ist.

Der Erfindung liegt die Aufgabe zugrunde, eine DRAM-Zellenan­ ordnung und ein Verfahren zu deren Herstellung zu schaffen, die Transistoren des Fully-depleted-Typs möglichst ohne Floa­ ting Body bietet und gleichzeitig einen einfachen Herstel­ lungsprozess gewährleistet.

Diese Aufgabe wird erfindungsgemäß durch eine DRAM-Zellenan­ ordnung mit den im Patentanspruch 1 angegebenen Merkmalen ge­ löst.

Die Erfindung schafft eine DRAM-Zellenanordnung mit vertika­ len MOS-Transistoren,

• - mit einer Matrix-Anordnung von Speicherzellen, die jeweils einen MOS-Transistor mit einem oberen Source/Drain-Ge­ biet, einem Kanalgebiet und einem unteren Source/Drain- Gebiet, die als Schichten übereinander gestapelt sind, und einen mit dem MOS-Transistor verbundenen Kondensator auf­ weisen,
• - bei der die Kanalgebiete der MOS-Transistoren der Speicherzellenmatrix in Reihen und Spalten angeordnet sind und die entlang einer der Spalten angeordneten Kanalge­ biete Teile eines horizontal in einem Substrat verlaufen­ den Steges sind,
• - bei der die Stege jeweils auf beiden Seiten und oberhalb des oberen Source/Drain-Gebietes von einer Gatedielektri­ kumschicht umgeben sind,
• - bei der die Gateelektroden der MOS-Transistoren, die ent­ lang einer der Reihen der Speicherzellenmatrix angeordnet sind, Teile einer streifenförmigen Wortleitung sind, die parallel zur Reihe, oberhalb der Stege, verläuft und die von oben in die zwischen den Stegen in Spaltenrichtung ge­ bildeten Gräben hineingreift und diese über die Breite der Wortleitung hinweg auffüllt,
• - so dass an jedem Kreuzungspunkt der Speicherzellenmatrix ein vertikaler Doppel-Gate-MOS-Transistor mit auf beiden Seiten des zugehörigen Steges in den Gräben gebildeten Ga­ teelektroden der zugehörigen Wortleitung vorgesehen ist.

Der Grundgedanke der Erfindung besteht darin, einerseits durch die lateralen Doppel-Gates der vertikalen Transistoren, je nach Breite und Dotierung der Kanalgebiete, die Transisto­ ren ohne weiteres "Fully depleted" realisieren zu können und andererseits die Kanalgebiete, über die sie verbindenden Stege, am Substratrand kontaktieren zu können, so dass die Ladungsträger abfließen können.

Bei einer bevorzugten Ausführungsform wird eine DRAM-Zellen­ anordnung geschaffen,

• - bei der jede Speicherzelle einen unter dem MOS-Transistor gestapelten Kondensator aufweist, der mit dem unteren Source/Drain-Gebiet elektrisch verbunden ist,
• - und bei der oberhalb der MOS-Transistoren, die entlang ei­ ner der Spalten angeordnet sind, eine Metall-Bitleitung parallel zur Spalte verläuft, die über den Wortleitungen liegt und die mit den oberen Source/Drain-Gebieten der zu­ gehörigen MOS-Transistoren elektrisch verbunden ist.

Die oberen Source/Drain-Gebiete einer Spalte können dabei vorteilhafterweise als streifenförmiges, zusammenhängendes Gebiet ausgebildet und gemeinsam an die entsprechende Metall- Bitleitung angeschlossen sein.

Die Erfindung schafft ferner ein Verfahren zur Herstellung einer DRAM-Zellenanordnung nach Anspruch 1, das folgende Schritte umfasst:

• a) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von oberen Source/Drain-Gebieten auf einem Sub­ strat;
• b) Ätzen der Gräben mittels lithographisch erzeugter Maskenmuster zur Erzeugung der zu Stegen verbundenen Ka­ nalgebiete;
• c) Erzeugung einer Abdeckschicht in den Gräben und Erzeu­ gung einer Gatedielektrikumschicht auf den Oberflächen der Stege;
• d) Abscheiden und Strukturieren der streifenförmigen Wort­ leitungen, wobei zu beiden Seiten jedes MOS-Transistors Gateelektroden erzeugt werden;
• e) Abscheiden einer ersten waferbondingfähigen Hilfs­ schicht auf die Vorderseite des Substrats, nachfolgend An­ bringen eines ersten Hilfsträger-Substrats auf dieser ers­ ten Hilfsschicht und anschließendes Entfernen des Sub­ strats;
• f) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von unteren Source/Drain-Gebieten auf den Kanalge­ bieten;
• g) Erzeugung von flachen Isolationsgräben in STI-Technik.

Dadurch eröffnet sich insbesondere die Möglichkeit einer ins­ gesamt einfachen DRAM-Herstellung mittels der folgenden zu­ sätzlichen Schritte:

• a) Erzeugung von Kontaktstrukturen und von auf der Vorder­ seite des ersten Hilfsträger-Substrats mit Kontakt zu den unteren Source/Drain-Gebieten der zugehörigen MOS-Transis­ toren gestapelten Kondensatoren;
• b) Abscheiden einer zweiten waferbondingfähigen Hilfs­ schicht auf die Vorderseite des ersten Hilfsträger-Sub­ strates, nachfolgend Anbringen eines zweiten Hilfsträger- Substrates auf dieser zweiten Hilfsschicht und anschlies­ sendes Entfernen des ersten Hilfsträger-Substrates und der ersten Hilfsschicht;
• c) Ausbilden einer strukturierten Metall-Bitleitung auf der Vorderseite des zweiten Hilfsträger-Substrates zur di­ rekten elektrischen Kontaktierung der oberen Source/Drain- Gebiete.

Im Weiteren werden bevorzugte Ausführungsformen der erfin­ dungsgemäßen DRAM-Zellenanordnung sowie deren Herstellungs­ verfahren unter Bezugnahme auf die beigefügten Figuren be­ schrieben.

Es zeigen:

Fig. 1a, 2a, sowie 3 und 4 Schnittansichten entlang der Schnittlinie A-A in Fig. 1b zur Darstellung aufeinanderfol­ gender Prozessschritte bei der Herstellung der erfindungsge­ mäßen DRAM-Zellenanordnung;

Fig. 1b und 2c Draufsichten auf erfindungsgemäß hergestellte DRAM-Zellenanordnungen bei den Prozessschritten gemäß Fig. 1a bzw. 2a;

Fig. 2b eine Schnittansicht entlang der Schnittlinie B-B in Fig. 2c.

Im Weiteren werden die einzelnen Prozessschritte zur Herstel­ lung der erfindungsgemäßen DRAM-Zellenanordnung unter Bezug­ nahme auf die Fig. 1 bis 4 beschrieben.

In Fig. 1b ist beispielhalber eine Anordnung (Matrix) von vier Speicherzellen erkennbar, wobei die streifenförmigen Wortleitungen 10 (Gate) in der Aufsicht gemäß Fig. 1b die Reihen (= Zeilen) der Matrix definieren und die nebeneinander in einer Reihe angeordneten Transistoren kontaktieren, wäh­ rend die streifenförmigen, Spalten definierenden oberen Source/Drain-Gebiete 4 jeweils oberhalb der Transistoren ver­ laufen, die in einer der Spalten angeordnet sind. Der Schnitt durch diese Zellenanordnung entlang der in Fig. 1b angedeu­ teten Linie A-A ist in Fig. 1a gezeigt. Wie nachfolgend noch näher erläutert wird, ist es fertigungstechnisch vorteilhaft, von einem SOI-Substrat auszugehen, also von einem Substrat 1 mit einer darüber liegenden, zu strukturierenden p-Silizium­ schicht 3 und einer zwischenliegenden, vergrabenen Oxid­ schicht 2.

Auf dem SOI-Wafer, d. h. auf der p-Siliziumschicht 3, wird, wie in Fig. 1a erkennbar, zunächst durch Implantationen ein Array von oberen n-dotierten Source/Drain-Gebieten 4 erzeugt. Vorteilhafterweise können an dieser Stelle des Prozessablaufs weitere Implantationen (Wannen Array, Peripherie etc.) sowie die Erzeugung von Grabenisolationen in STI(Shallow Trench Isolation)-Technik für die Peripherie vorgenommen werden.

Anschließend erfolgt das (Trocken)-Ätzen der in Spaltenrich­ tung verlaufenden Gräben 5 mittels lithographisch erzeugter Maskenmuster, so dass durchgehende, von den Gräben 5 be­ grenzte Stege 7 (vgl. Fig. 2b) aus p-Silizium übrigbleiben. In Reihenrichtung, vgl. Fig. 1a, resultieren die Kanalge­ biete 6 der nebeneinander angeordneten Transistoren.

Im nächsten Schritt wird beispielsweise Siliziumnitrid abge­ schieden, mittels eines CMP-Verfahrens planarisiert und dann rückgeätzt, so dass Nitridschichten in den Gräben 5 erzeugt werden, die später als Abdeckschicht 8 dienen. Daraufhin er­ folgt das Erzeugen von Gateoxid 9 zu beiden Seiten und ober­ halb der Stege 7, wobei evtl. hinsichtlich der Transistoren im Zellenfeld und in der Peripherie getrennt vorgegangen wer­ den kann. Das Gateoxid 9 kann insbesondere mit Hilfe einer thermisch gewachsenen Oxidschicht erzeugt werden.

Im nächsten Prozessschritt erfolgt das Abscheiden, lithogra­ phische Strukturieren und Ätzen der streifenförmigen Wortlei­ tungen 10. Das leitfähige Material, beispielsweise dotiertes Polysilizium, Wolfram, Siliziumnitrid oder ein Schichtsystem mit einer zwischenliegenden Wolframnitridschicht, füllt dabei auch die Gräben 5 auf, so dass die Gateelektroden 11 und 12 entstehen. Nach dem Ätzen der Wordline 10 können weitere SiN- Abscheidungen und Ätzungen, insbesondere zur Herstellung von Spacern vorgenommen werden. Außerdem können weitere Source/Drain-Gebiete in der Peripherie z. B. zur Herstellung von Logikschaltungen auf dem Chip implantiert werden. Schließlich kann auf der Oberseite des Substrats 1 eine erste waferbondingfähige Hilfsschicht 13, typischerweise eine Oxid­ schicht (möglich ist jedoch auch eine BPSG-Schicht), abge­ schieden und ggf. planarisiert werden, so dass der in Fig. 1a gezeigte Fertigungszustand resultiert.

An die planarisierte Hilfs-(Oxid)schicht 13 wird in einem weiteren Prozessschritt, einem Wafer-Bondingschritt, ein ers­ tes Hilfsträger-Substrat 14 angebracht bzw. aufgeklebt. Dies kann durch Aufheizen der gegenüberliegenden Flächen und an­ schließendes Zusammenfügen geschehen. Nach dem Zusammenfügen und Abkühlen der Grenzflächen entsteht nach einer vorbestimm­ ten Zeitdauer eine unlösbare chemische Bindung zwischen der Hilfs-(Oxid)schicht 13 und dem ersten Hilfsträger-Substrat 14.

Die Bearbeitung der entstandenen Struktur erfolgt für die weiteren Prozessschritte (zunächst) von der gegenüberliegen­ den Seite. Hierzu wird die gesamte Struktur "umgedreht" und das nunmehr oben liegende Substrat 1 durch Nassätzen wegge­ ätzt, wobei die vergrabene Oxidschicht 2 vorteilhafterweise als Ätzstop dient. Durch chemisch-mechanische Planarisierung CMP oder durch einen weiteren Ätzschritt wird ferner die ver­ grabene Oxidschicht 2 entfernt, wobei die zuvor erzeugte Ab­ deckschicht 8, insbesondere eine Siliziumnitridschicht, dazu dient, diese Prozesse vor dem Gateoxid 9 zu stoppen.

In die nunmehr freiliegende Oberfäche, vgl. Fig. 2a, die bisherige Rückseite, werden Dotierungsionen zur Erzeugung ei­ nes Arrays von unteren Source/Drain-Gebieten 15 auf den Ka­ nalgebieten 6 implantiert. Anschliessend, vgl. Fig. 2b und c, werden flache Isolationsgräben 16 in STI-Technik streifen­ förmig in der üblichen Weise (Lithographie, Ätzen, Oxidab­ scheiden, CMP) erzeugt, da die unteren Source/Drain-Gebiete, anders als die oberen, elektrisch getrennt werden müssen.

Damit ist der in Fig. 2 gezeigte Fertigungszustand erreicht. Der Grundgedanke der Erfindung zeigt sich am leichtesten in der Zusammenschau von Fig. 2a und 2b, die jeweils einen Schnitt in zueinander senkrechte Schnittrichtungen entlang einer der beiden in der Draufsicht gemäß Fig. 2c angedeute­ ten Linien zeigen.

In Fig. 2a sind die vertikalen MOS-Transistoren gut erkenn­ bar, die jeweils ein oberes und unteres Source/Drain-Gebiet 4 und 15 sowie ein dazwischen vertikal verlaufendes Kanalgebiet 6, sowie das Gateoxid 9 umfassen. Lateral, also links und rechts der Kanalgebiete 6 sind in den Gräben 5 jeweils Gate­ elektroden 11 und 12 gebildet, die durch die streifenförmige Wortleitung 10 miteinander verbunden sind.

Es handelt sich also erfindungsgemäß um Vertikal-Transistoren mit lateralen Doppel-Gates, so dass es einerseits, je nach Breite und Dotierung der Kanalgebiete 6, ohne weiteres mög­ lich ist, die Transistoren "Fully depleted" zu realisieren. Dabei sind die Transistoren in Reihenrichtung so aneinander gehängt, dass jeder Transistor lateral zwei Gateelektroden 11 und 12 aufweist, jede Gateelektrode in einem Graben 5 aber auch zwei benachbarten Transistoren zugerechnet werden kann.

Andererseits sind die Vertikaltransistoren in Spaltenrichtung so aneinander gehängt, vgl. Fig. 2b, dass die Kanalgebiete 6 als durchgehender Steg 7 ausgebildet sind. Die Transistoren, genauer die Kanalgebiete 7 der Transistoren einer Spalte, bilden demnach nicht einzelne, voneinander isolierte Silizi­ umsäulen, sondern ein mauerartiges Gebilde, nämlich den Steg 7. Diese Gebilde können entweder aufgrund ihrer Größe selbst substratähnlichen Charakter annehmen oder sie eröffnen jeden­ falls die Möglichkeit der Kontaktierung am Substratrand. Mit­ tels der durch Kontaktierung am Substratrand auf Ground ge­ legten Kanalgebiete 6 können Floating-Body-Effekte wesentlich vermindert oder vollständig vermieden werden.

Es bietet sich an, Zellenanordnungen mit Speicherzellen, die jeweils einen vertikalen Transistor, einen darunter angeord­ neten Kondensator und eine über dem Transistor angeordnete Metall-Bitleitung umfassen, herzustellen. Dazu sind im We­ sentlichen folgende zusätzliche Schritte erforderlich:
Zunächst werden auf der Vorderseite des ersten Hilfsträger- Substrats 14 Kontaktstrukturen 17 und darüber Stack-Kondensa­ toren erzeugt. Die Kontaktstrukturen 17 verbinden jeweils das untere Source/Drain-Gebiet 15 jedes Transistors mit der ers­ ten Elektrode 18 des unter dem Transistor gestapelten Konden­ sators. Ein Dielektrikum 19, beispielsweise Tantalpentoxid, trennt jeweils die erste Elektrode 18 von der Gegenelektrode des Kondensators, die als gemeinsame Kondensatorplatte 20 ausgeführt und angeschlossen wird. Beim Stapelkondensator kommen alle herkömmlichen Ausführungsformen (Box, Zylinder etc.) in Frage, ebenso bei den Materialien, wobei Metall­ elektroden und Dielektrika mit sehr hoher Dielektrizi­ tätskonstante bevorzugt sind. Insgesamt sind also Kondensato­ ren mit einfachem, niederohmigen Anschluss und ohne durch die Metallisierung bedingten Einschränkungen im Aspektverhältnis, wie sie mit Grabenkondensatoren einhergehen würden, möglich.

Nach Herstellung der gestapelten Kondensatoren wird oberhalb der Kondensatoren wiederum eine zweite Hilfs-(Oxid)schicht 21 abgeschieden und in einem Wafer-Bondingschritt ein zweites Hilfsträger-Substrat 22 angebracht bzw. aufgeklebt. Danach wird die gesamte Struktur wiederum umgedreht, so dass auf der Vorderseite des Hilfsträger-Substrats 22 nunmehr Metall-Bit­ leitungen 23 und Kontakte (nicht dargestellt) mit herkömmli­ chen Verfahrensschritten erzeugt werden können.

Die in Fig. 4 dargestellte erfindungsgemäße DRAM-Zellenan­ ordnung, die nach dem zweimaligen "Umdrehen" nun die ge­ wünschte Anordnung (Substrat, darüber der vergrabene Konden­ sator, darüber der Vertikal-Transistor und oben die Metall- Bitleitung) aufweist, bietet einen sehr hohen Integrations­ grad aufgrund der vertikal angeordneten Auswahltransistoren und der darunter gestapelten Kondensatoren. Eine Speicher­ zelle weist in etwa die Größe von 4F² auf, wobei die kleinste lithographische Größe F < 0,2 µm ist.

Der Herstellungsprozess zur Herstellung der erfindungsgemäßen DRAM- Zellenanordnung ist vor allem hinsichtlich der Lithographie (Verwendung von Streifenmasken) sehr einfach und weist insbe­ sondere einen sehr einfachen Metallisierungsvorgang auf.

Insbesondere durch die mehrfache Verwendung von Wafer-Bonding im Prozessablauf gelingt es, die Prinzipvorteile der Trench­ technologie (einfache Metallisierung, gute Integrierbarkeit von Vertikaltransistoren, da Kapazität und Metallisierung vom Device aus gesehen in verschiedenen Richtungen liegen) und der Stack-Technologie (Prozessreihenfolge nach absteigendem thermischen Budget: Device, Kondensator, Metallisierung) zu verbinden.

Bezugszeichenliste

1

Substrat

2

vergrabene Oxidschicht

3

p-Siliziumschicht

4

obere S/D Gebiete

5

Gräben in

3

6

Kanalgebiete

7

Steg, bestehend aus in Spalten angeordneten

6

8

Abdeckschicht

9

Gatedielektikumsschicht

10

Wortleitungen

11

Gateelektrode

12

Gateelektrode

13

erste waferbondingfähige Hilfsschicht

14

erstes Hilfsträger-Substrat

15

untere S/D Gebiete

16

flache Isolationsgräben zwischen

15

17

Kontaktstrukturen

18

erste Kondenstorelektrode

19

Dielektrikum zwischen

18

und

20

20

gemeinsame Kondensatorplatte

21

zweite waferbondingfähige Hilfsschicht

22

zweites Hilfsträger-Substrat

23

Metall-Bitleitung

Claims (6)

1. DRAM-Zellenanordnung mit vertikalen MOS-Transistoren,
mit einer Matrix-Anordnung von Speicherzellen, die jeweils einen MOS-Transistor mit einem oberen Source/Drain-Gebiet (4), einem Kanalgebiet (6) und einem unteren Source/Drain -Gebiet (15), die als Schichten übereinander gestapelt sind, und einen mit dem MOS-Transistor verbundenen Konden­ sator (18, 19, 20) aufweisen,
bei der die Kanalgebiete (6) der MOS-Transistoren der Speicherzellenmatrix in Reihen und Spalten angeordnet sind und die entlang einer der Spalten angeordneten Kanalge­ biete (6) Teile eines horizontal in einem Substrat (1) verlaufenden Steges (7) sind,
bei der die Stege (7) jeweils auf beiden Seiten und ober­ halb des oberen Source/Drain-Gebietes (4) von einer Gate­ dielektrikumschicht (9) umgeben sind,
bei der die Gateelektroden (11, 12) der MOS-Transistoren, die entlang einer der Reihen der Speicherzellenmatrix an­ geordnet sind, Teile einer streifenförmigen Wortleitung (10) sind, die parallel zur Reihe, oberhalb der Stege (7), verläuft und die von oben in die zwischen den Stegen (7) in Spaltenrichtung gebildeten Gräben (5) hineingreift und diese über die Breite der Wortleitung (10) hinweg auf­ füllt,
so dass an jedem Kreuzungspunkt der Speicherzellenmatrix ein vertikaler Doppel-Gate-MOS-Transistor mit auf beiden Seiten des zugehörigen Steges (7) in den Gräben (5) gebil­ deten Gateelektroden (11, 12) der zugehörigen Wortleitung (10) vorgesehen ist.

2. DRAM-Zellenanordnung nach Anspruch 1,
bei der jede Speicherzelle einen unter dem MOS-Transistor gestapelten Kondensator (18, 19, 20) aufweist, der mit dem unteren Source/Drain-Gebiet (15) elektrisch verbunden ist,
und bei der oberhalb der MOS-Transistoren, die entlang ei­ ner der Spalten angeordnet sind, eine Metall-Bitleitung (23) parallel zur Spalte verläuft, die über den Wortlei­ tungen (10) liegt und die mit den oberen Source/Drain-Ge­ bieten (4) der zugehörigen MOS-Transistoren elektrisch verbunden ist.

3. DRAM-Zellenanordnung nach Anspruch 2, bei der ein Hilfsträger-Substrat (22) vorgesehen ist, das un­ ter Zwischenfügung einer waferbondingfähigen Hilfsschicht (21) unterhalb der Kondensatoren (18, 19, 20) angeordnet ist.

4. Verfahren zur Herstellung einer DRAM-Zellenanordnung nach Anspruch 1, umfassend folgende Schritte:

• a) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von oberen Source/Drain-Gebieten (4) auf einem Sub­ strat (1);
• b) Ätzen der Gräben (5) mittels lithographisch erzeugter Maskenmuster zur Erzeugung der zu Stegen (7) verbundenen Kanalgebiete (6);
• c) Erzeugung einer Abdeckschicht (8) in den Gräben (5) und Erzeugung einer Gatedielektrikumschicht (9) auf den Ober­ flächen der Stege (7);
• d) Abscheiden und Strukturieren der streifenförmigen Wort­ leitungen (10), wobei zu beiden Seiten jedes MOS-Transis­ tors Gateelektroden (11, 12) erzeugt werden;
• e) Abscheiden einer ersten waferbondingfähigen Hilfs­ schicht (13) auf die Vorderseite des Substrats(1), nach­ folgend Anbringen eines ersten Hilfsträger-Substrats (14) auf dieser ersten Hilfsschicht (13) und anschließendes Entfernen des Substrats (1);
• f) Implantieren von Dotierungsionen zur Erzeugung eines Arrays von unteren Source/Drain-Gebieten (15) auf den Ka­ nalgebieten (6);
• g) Erzeugung von flachen Isolationsgräben (16) in STI- Technik.

5. Verfahren nach Anspruch 4 mit folgenden zusätzlichen Schritten:

• a) Erzeugung von Kontaktstrukturen (17) und von auf der Vorderseite des ersten Hilfsträger-Substrats (14) mit Kon­ takt zu den unteren Source/Drain-Gebieten (15) der zugehö­ rigen MOS-Transistoren gestapelten Kondensatoren (18, 19, 20);
• b) Abscheiden einer zweiten waferbondingfähigen Hilfs­ schicht (21) auf die Vorderseite des ersten Hilfsträger- Substrates (14), nachfolgend Anbringen eines zweiten Hilfsträger-Substrates (22) auf dieser zweiten Hilfs­ schicht (21) und anschließendes Entfernen des ersten Hilfsträger-Substrates (14) und der ersten Hilfsschicht (13);
• c) Ausbilden einer strukturierten Metall-Bitleitung (23) auf der Vorderseite des zweiten Hilfsträger-Substrates (22) zur direkten elektrischen Kontaktierung der oberen Source/Drain-Gebiete (4).

6. Verfahren nach Anspruch 4 oder 5, bei dem im Prozessschritt

• a) ein SOI-Substrat (1, 2, 3) verwendet wird und bei dem am Ende des Prozessschrittes
• b) zunächst das Siliziumsubstrat (1) rückgeätzt oder ab­ gespalten und danach die vergrabene Oxidschicht (2) des SOI-Substrats (1, 2, 3) entfernt wird.