DE10130765A1 - Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung - Google Patents

Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung

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Abstract

Die Erfindung betrifft eine Transistor-Anordnung (200) mit einem Substrat (201) und einem Vertikal-Transistor mit: einen ersten Elektrodenbereich (204), einen im Wesentlichen darüber angeordneten zweiten Elektrodenbereich (205) und dazwischen einen Kanalbereich (203), sowie einen Gate-Bereich (207) neben dem Kanalbereich (203) und dazwischen eine elektrisch isolierende Schichtenfolge (206), wobei zwei voneinander räumlich getrennte Abschnitte (208, 209) der elektrisch isolierenden Schichtenfolge (206) jeweils zur Speicherung von Ladungsträgern dienen.

Description

  • Die Erfindung betrifft eine Transistor-Anordnung, ein Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und ein Verfahren zum Herstellen einer Transistor-Anordnung.
  • Angesichts der schnellen Fortentwicklung der Computertechnologie besteht Bedarf an Speichermedien, die immer größere Speichermengen auf immer kleineren Anordnungen bereitstellen. Üblicherweise werden große Datenmengen in einer großen Anordnung von Speicherzellen gespeichert. Als Speicherzellen werden beispielsweise nichtflüchtige Speicher verwendet, welche eine gespeicherte Information für einen langen Zeitraum ohne Informationsverlust speichern können. Einen Überblick über nichtflüchtige Speicher gibt beispielsweise [1]. Als nichtflüchtige Speicher werden üblicherweise spezielle Transistoren auf Silizium-Chips verwendet.
  • Die herkömmliche Silizium-Mikroelektronik wird bei weiter voranschreitender Verkleinerung jedoch an ihre Grenzen stoßen. Insbesondere die Entwicklung zunehmend kleinerer und dichter angeordneter Transistoren von mittlerweile mehreren hundert Millionen Transistoren pro Chip wird in den nächsten zehn Jahren prinzipiellen physikalischen Problemen ausgesetzt sein. Bei einer Unterschreitung der Strukturabmessungen von 80 nm werden Quanteneffekte die auf den Chips befindlichen Bauelemente störend beeinflussen und unterhalb von Dimensionen von etwa 30 nm dominieren.
  • Auch führt die zunehmende Integrationsdichte der Bauelemente auf den Chips zu einem unerwünschten Übersprechen zwischen den auf den Chips befindlichen Bauelementen und zu einem dramatischen Anstieg der Abwärme. Daher ist eine Erhöhung der Speicherdichte von Transistor-Anordnungen mittels fortschreitender Verkleinerung der Transistor-Dimensionen ein Konzept, welches in absehbarer Zeit an physikalische Grenzen stoßen wird.
  • Deshalb werden Konzepte verfolgt, welche Alternativen zu der sukzessiven Verkleinerung der Ausdehnung einzelner Transistoren anstreben. Ein Konzept, welches zur weiteren Erhöhung der Speicherdichte verfolgt wird, beruht auf der Grundidee, in einem Transistor mehr als ein Bit Datenmenge zu speichern.
  • Aus [2] ist ein nichtflüchtiger Speicher bekannt, bei dem in einem Transistor eine Speichermenge von zwei Bit speicherbar ist. Die Funktionsweise eines solchen nichtflüchtigen Speichers wird im Folgenden näher beschrieben. In Fig. 1 ist ein 2-Bit-Speicher-Transistor 100 gezeigt, welcher einen Gate-Bereich 101, einen Source-Bereich 102, einen Drain- Bereich 103, einen Wannen-Bereich 104, eine erste elektrisch isolierende Schicht 105 und eine zweite elektrisch isolierende Schicht 106 aufweist. Ferner weist der 2-Bit- Speicher-Transistor 100 eine elektrisch isolierende ONO- Schicht 107 auf, welche eine erste Oxid-Schicht 108 aus Siliziumdioxid (SiO2), eine Nitrid-Schicht 109 aus Siliziumnitrid (Si3N4) und eine zweite Oxid-Schicht 110 aus Siliziumdioxid (SiO2) enthält. Darüber hinaus weist der 2- Bit-Speicher-Transistor 100 einen ersten Speicherabschnitt 111 und einen zweiten Speicherabschnitt 112 auf, welche an den beiden seitlichen Randabschnitten der Nitrid-Schicht 109 in der ONO-Schicht 107 angeordnet sind. Der Gate-Bereich 101 ist vorzugsweise aus n-dotiertem Poly-Silizium-Material hergestellt. Die beiden elektrisch isolierenden Schichten 105, 106 sind aus Siliziumdioxid (SiO2) gebildet.
  • In den beiden Speicherabschnitten 111, 112 kann, wie folgt beschrieben, jeweils eine Datenmenge von einem Bit eingespeichert werden. Wird eine erste, ausreichend große Spannung an den Gate-Bereich 101 und eine zweite, ausreichend große Spannung an den Source-Bereich 102 angelegt, wird ein Tunneln von beschleunigten, sogenannten "heißen", Elektronen auf die Nitrid-Schicht 109 in dem ersten Speicherabschnitt 111 der ONO-Schicht 107 in der Nähe des Source-Bereichs 102 bewirkt. Diese Elektronen befinden sich dann in der elektrisch isolierenden Nitrid-Schicht 109 gemäß Fig. 1 in horizontaler Richtung unbeweglich in dem ersten Speicherabschnitt 111. Ein Abfließen der Elektronen aus dem ersten Speicherbereich 111 über die gemäß Fig. 1 vertikal benachbarten elektrisch isolierenden Oxid-Schichten 108 und 110 ist nicht möglich.
  • Die von dem Drain-Bereich 103 über den Source-Bereich 102 in die ONO-Schicht 107 injizierten Elektronen stellen somit eine fixierte elektrische Ladung dar. Diese fixierte elektrische Ladung ist somit in einem Bereich der ONO-Schicht 107 nahe dem Source-Bereich 102 dauerhaft lokalisiert, d. h. anschaulich eingefangen.
  • Analog bewirkt das Anlegen einer ersten, ausreichend großen Spannung an den Gate-Bereich 101 und einer zweiten, ausreichend großen Spannung an den Drain-Bereich 103 ein Tunneln von beschleunigten Elektronen auf die Nitrid-Schicht 109 in dem zweiten Speicherabschnitt 112 der ONO-Schicht 107 in der Nähe des Drain-Bereichs 103. Die Elektronen befinden sich dann in der elektrisch isolierenden Nitrid-Schicht 109 gemäß Fig. 1 in horizontaler Richtung unbeweglich in dem zweiten Speicherabschnitt 112 und können auch nicht über die gemäß Fig. 1 vertikal benachbarten elektrisch isolierenden Oxid-Schichten 108 und 110 abfließen. Insbesondere erfolgt entlang der Nitrid-Schicht 109 kein Ladungsausgleich der Elektronen, welche sich in dem ersten Speicherabschnitt 111 und/oder in dem zweiten Speicherabschnitt 112 befinden, da entlang der elektrisch isolierenden Nitrid-Schicht 109 kein Transport elektrischer Ladungen möglich ist.
  • Das Vorhandensein einer elektrischen Ladung in dem ersten Speicherabschnitt 111 wird als ein erster logischer Wert "1" interpretiert, wohingegen ein Nicht-Vorhandensein einer elektrischen Ladung in dem ersten Speicherabschnitt 111 als ein zweiter logischer Wert "0" interpretiert wird. Daher ist in dem ersten Speicherabschnitt 111 der ONO-Schicht 107 eine Datenmenge von einem Bit speicherbar. Das Vorhandensein einer elektrischen Ladung in dem zweiten Speicherabschnitt 112 wird als ein erster logischer Wert "1" interpretiert, wohingegen ein Nicht-Vorhandensein einer elektrischen Ladung in dem zweiten Speicherabschnitt 112 als ein zweiter logischer Wert "0" interpretiert wird. Daher ist auch in dem zweiten Speicherabschnitt 112 der ONO-Schicht 107 eine Datenmenge von einem Bit speicherbar. In dem 2-Bit-Speicher-Transistor 100 ist folglich eine Speichermenge von zwei Bit speicherbar.
  • Die in den beiden Speicherabschnitten 111, 112 dauerhaft lokalisierten Elektronen beeinflussen in charakteristischer Weise die Einsatzspannung des 2-Bit-Speicher-Transistors 100. Die beiden in den Speicherabschnitten 111, 112 gespeicherten Datenmengen von jeweils einem Bit können dadurch ausgelesen werden, dass eine erste, ausreichend kleine Spannung an den Source-Bereich 102 bzw. den Drain-Bereich 103 einerseits und eine zweite, ausreichend kleine Spannung an den Gate-Bereich 101 andererseits angelegt wird. Die beiden Spannungen sind ausreichend klein zu wählen, um ein unerwünschtes Tunneln von Elektronen aus der oder auf die Nitrid-Schicht 109 zu verhindern. Die Einsatzspannung des 2-Bit-Speicher- Transistors 100 ist deshalb anschaulich von dem Vorhandensein bzw. dem Nicht-Vorhandensein freier Ladungsträger auf der Nitrid-Schicht 109 abhängig, da die freien Ladungsträger einen Einfluss auf die Leitfähigkeit der Anordnung und folglich auf den Stromfluss haben.
  • Das in [2] beschriebene Verfahren zum Auslesen der in dem Speicherabschnitt 111 nahe dem Source-Bereich 102 bzw. dem Speicherabschnitt 112 nahe dem Drain-Bereich 103 gespeicherten Datenmenge erfolgt in "entgegengesetzter" Richtung wie das Programmieren. Das heißt, zum Auslesen des Speicherabschnittes 111 nahe dem Source-Bereich 102 wird eine Spannung an den Drain-Bereich 103 und eine weitere Spannung an den Gate-Bereich 101 angelegt. Im Gegensatz dazu wird zum Programmieren des Speicherabschnittes 111 nahe dem Source- Bereich 102 eine Spannung an den Source-Bereich 102 und eine weitere Spannung an den Gate-Bereich 101 angelegt. Zum Auslesen des Speicherabschnittes 112 nahe dem Drain-Bereich 103 wird eine Spannung an den Source-Bereich 102 und eine weitere Spannung an den Gate-Bereich 101 angelegt. Das Auslesen der beiden Speicherabschnitte 111, 112 in "entgegengesetzter" Richtung (verglichen mit dem Programmieren) ermöglicht einen beschleunigten Programmiervorgang, da beim Auslesen in "umgekehrter" Richtung kleinere in der ONO-Schicht 107 lokalisierte Ladungsmengen ausreichend sind [2].
  • Aus den beschriebenen 2-Bit-Speicher-Transistoren 100 sind Anordnungen mit einer Mehrzahl derartiger 2-Bit-Speicher- Transistoren 100 konstruierbar, wobei eine solche Anordnung im Vergleich zu herkömmlichen Speicheranordnungen von Transistoren, von denen jeder eine Speichermenge von einem Bit speichern kann, eine doppelt so hohe Speicherdichte ermöglicht.
  • Allerdings muss zum Programmieren der 2-Bit-Speicher- Transistoren 100 wie oben beschrieben eine ausreichend hohe Spannung an den Source-Bereich 102 bzw. an den Drain-Bereich 103 angelegt werden.
  • Wenn die Strukturgrößen ungefähr 150 nm unterschreiten, können die erforderlichen hohen Spannungen nicht mehr an den Source-Bereich 102 bzw. an den Drain-Bereich 103 angelegt werden, ohne dass ein unerwünschter Stromfluss zwischen Source-Bereich 102 und Drain-Bereich 103 erfolgt. Dieser parasitäre Durchgriff der Raumladungszone von dem Source- Bereich 102 zu dem Drain-Bereich 103 bewirkt eine negative Beeinflussung der in den beiden Speicherabschnitten 111, 112 programmierten Daten bzw. der in der ONO-Schicht 107 dauerhaft lokalisierten Elektronen.
  • Ein Durchgriff der Raumladungszone zwischen dem Source- Bereich 102 und dem Drain-Bereich 103 mit den beschriebenen nachteiligen Folgen ist vermeidbar, indem die aus Fig. 1 bekannte horizontale Ausdehnung des Kanals zwischen dem Source-Bereich 102 und dem Drain-Bereich 103 ausreichend groß vorgesehen ist. Dadurch wird ein Überlappen der um den Source-Bereich 102 herum ausgebildeten Raumladungszone mit der um den Drain-Bereich 103 herum ausgebildeten Raumladungszone vermieden und das Betreiben der beiden Speicherabschnitte 111, 112 kann dann mit den erforderlichen hohen Spannungen erfolgen, ohne dass die oben beschriebenen nachteiligen Effekte auftreten. Jedoch ist eine horizontale Verlängerung des Kanals zwischen dem Source-Bereich 102 und dem Drain-Bereich 103, das heißt ein Verlängern der ONO- Schicht 107 gemäß Fig. 1 in horizontaler Richtung, mit einem erhöhten Flächenbedarf eines Transistors in einer Speicheranordnung mit einer Vielzahl solcher Transistoren verbunden. Dadurch wird das angestrebte Ziel, eine möglichst hohe Speicherdichte, das heißt speicherbare Datenmenge pro Fläche der Anordnung, zu erreichen, konterkariert.
  • Diese Beschränkung führt dazu, dass der aus [2] bekannte 2- Bit-Speicher-Transistor 100 auf lineare Dimensionen von minimal 150 nm begrenzt ist. Eine weitere Miniaturisierung ist mittels dieser Anordnung nicht möglich. Dies ist in Hinblick auf das verfolgte Ziel, Transistoren mit einer möglichst hohen Speicherdichte sowie mit möglichst kurzen Signallaufzeiten bereitzustellen, nachteilig.
  • Aus [3] ist eine nichtflüchtige Speichereinheit bekannt, bei welcher mehrere 1-Bit-Speichertransistoren nebeneinander angeordnet sind. Jeweils eine Drain-Elektrode, ein Kanalbereich, ein Source-Bereich, eine Steuergate-Elektrode und eine schwebende Gate-Elektrode (englisch: floating gate) bilden zusammen einen 1-Bit-Speichertransistor. Dabei ist jeder 1-Bit-Speichertransistor im Wesentlichen vertikal zur Oberfläche der nichtflüchtigen Speichereinheit angeordnet. Die schwebende Gate-Elektrode besteht aus einem elektrisch leitfähigen Material und dient in jedem einzelnen 1-Bit- Speichertransistor als Datenspeicher, in welchem jeweils eine Speichermenge von einem Bit speicherbar ist. Um eine geeignete elektrische Isolation jeder Steuergate-Elektrode zu den restlichen Komponenten der 1-Bit-Speichertransistoren zu gewährleisten, sind die Steuergate-Elektroden in jeweils einer ONO-Schicht eingebettet und somit von den Drain- Elektroden, den Kanalbereichen und den schwebenden Gate- Elektroden elektrisch entkoppelt.
  • Der Erfindung liegt somit das Problem zugrunde, eine Anordnung von 2-Bit-Speicher-Transistoren mit einer erhöhten Speicherdichte zu schaffen.
  • Das Problem wird durch eine Transistor-Anordnung, ein Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und ein Verfahren zum Herstellen einer Transistor-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Eine Transistor-Anordnung weist ein Substrat und einen Vertikal-Transistor auf. Der Vertikal-Transistor weist seinerseits auf: einen ersten Elektrodenbereich, einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist, einen Kanalbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich, einen Gate-Bereich neben dem Kanalbereich, und eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich. Dabei dienen zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern.
  • Eine Grundidee der Erfindung beruht darauf, zur weiteren Erhöhung der Speicherdichte 2-Bit-Speichertransistoren vertikal statt planar in den Chips zu integrieren und auf diese Weise die planaren Dimensionen der einzelnen Transistoren in den Chips zu reduzieren. Aus den beiden Elektrodenbereichen eines Transistors wird beim Anlegen einer Spannung an den Transistor die Source-Elektrode und die Drain-Elektrode gebildet. Dabei weist die Source-Elektrode im Vergleich zur Drain-Elektrode ein geringeres Potential auf. Gemäß der Erfindung werden somit in der elektrisch isolierenden Schichtenfolge zwei örtlich getrennte Speicherabschnitte gebildet, wobei der eine Speicherabschnitt sourceseitig und der andere Speicherabschnitt drainseitig in der elektrisch isolierenden Schichtenfolge angeordnet sind. Der sich zwischen erstem Elektrodenbereich und zweitem Elektrodenbereich ausbildende Kanal kann außerdem eine ausreichende Größe, entkoppelt von den planaren Dimensionen, aufweisen. Somit wird gewährleistet, dass sich die Speicherbereiche neben dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich nicht gegenseitig beeinflussen.
  • Die Speicherung einer Information erfolgt bei einer schwebenden Gate-Elektrode häufig mittels Fowler-Nordheim- Tunnelelektronen. Bei einer elektrisch isolierenden Schichtenfolge hingegen erfolgt die Informationsspeicherung mittels beschleunigten (den sogenannten "heißen") Kanalelektronen. Zur Erzeugung beschleunigter Kanalelektronen werden geringere Spannungen benötigt als zur Erzeugung von Fowler-Nordheim-Tunnelelektronen. Gemäß der Erfindung erfolgt die Informationsspeicherung in einer elektrisch isolierenden Schichtenfolge, wodurch sowohl zur Programmierung als auch zur Löschung der Speichertransistoren geringere Spannungen als bei einer schwebenden Gate-Elektrode benötigt werden. Somit ermöglicht auch die Ausbildung von Speicherabschnitten in einer elektrisch isolierenden Schichtenfolge eine weitere Erhöhung der Speicherdichte.
  • Die Transistor-Anordnung weist somit den Vorteil auf, dass der Vertikal-Transistor eine platzsparende Anordnung, das heißt eine hohe Speicherdichte, und eine stabile Betreibbarkeit in elektronischen Bauelementen ermöglicht.
  • Ein weiterer Aspekt der Erfindung besteht darin, dass in dem Vertikal-Transistor ein ausreichend langer Kanal zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich ausbildbar ist. Dadurch wird ein Durchgriff des Stromflusses zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich beim Programmieren der Transistor-Anordnung vermieden, ohne dass auf Grund der hohen eindimensionalen Ausdehnung des Kanals nachteilige Effekte für die Speicherdichte auftreten. Dies liegt daran, dass ein Transistor mit einem vertikalen leitfähigen Kanal einen Flächenbedarf auf der Oberfläche der Anordnung aufweist, welcher unabhängig von der Länge des Kanals ist. Folglich ist mittels der Transistor-Anordnung der Erfindung eine Anordnung geschaffen, in der eine hohe Speicherdichte und eine stabile Betreibbarkeit kombiniert sind.
  • Das Speichern einer Datenmenge von zwei Bit in dem Vertikal- Transistor erfolgt mittels der elektrisch isolierenden Schichtenfolge, die sich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich entlang dem Kanalbereich erstreckt. Die elektrisch isolierende Schichtenfolge weist vorzugsweise eine Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht auf. Somit ist die Nitrid-Schicht beidseitig von jeweils einer Oxid-Schicht umgeben. Eine solche Schichtenfolge wird als ONO-Schichtenfolge bezeichnet. Üblicherweise wird als Material für die beiden Oxid-Schichten Siliziumdioxid (SiO2) und als Material für die Nitrid-Schicht Siliziumnitrid (Si3N4) verwendet. In einem Abschnitt der Nitrid-Schicht der ONO-Schichtenfolge im Wesentlichen zwischen dem ersten Elektrodenbereich, dem Kanalbereich und dem Gate-Bereich ist ein erstes Bit in Form von Ladungsträgern speicherbar. Räumlich getrennt und elektrisch entkoppelt davon ist in einem anderen Abschnitt der Nitrid- Schicht der ONO-Schichtenfolge, welcher im Wesentlichen zwischen dem zweiten Elektrodenbereich, dem Kanalbereich und dem Gate-Bereich angeordnet ist, ein zweites Bit in Form von Ladungsträgern speicherbar. Folglich sind in dem Vertikal- Transistor der Transistor-Anordnung der Erfindung zwei Bit speicherbar.
  • Eine binäre Information von zwei Bit ist in der Nitrid- Schicht der ONO-Schichtenfolge eines erfindungsgemäßen Vertikal-Transistors speicherbar, wie im Folgenden beschrieben wird. Wenn in einem der oben beschriebenen Abschnitte der ONO-Schichtenfolge Ladungsträger gespeichert sind, so kann dies als Binärinformation mit dem ersten logischen Wert "1" interpretiert werden. Wenn dagegen keine Ladungsträger gespeichert sind, so kann dies als Binärinformation mit dem zweiten logischen Wert "0" interpretiert werden. Das Einspeichern des ersten logischen Wertes "1" erfolgt durch Injizieren von beschleunigten ("heißen") Ladungsträgern in den jeweiligen Speicherabschnitt der Nitrid-Schicht.
  • Vorzugsweise sind in der Transistor-Anordnung der Kanalbereich p-dotiert und die beiden Elektrodenbereiche n+- dotiert. Mit "n+" wird eine Dotierung mit n-Dotierungsatomen einer besonders großen Teilchendichte bezeichnet, so dass ein n+-dotierter Bereich besonders niederohmig ist. Je nachdem, welche Spannungen zwischen die beiden Elektrodenbereiche angelegt werden, wird aus dem ersten Elektrodenbereich ein Source-Bereich sowie aus dem zweiten Elektrodenbereich ein Drain-Bereich oder aus dem ersten Elektrodenbereich ein Drain-Bereich sowie aus dem zweiten Elektrodenbereich ein Source-Bereich.
  • Zur Bildung von Speicheranordnungen mit mehreren Speichertransistoren weist die erfindungsgemäße Transistor- Anordnung vorzugsweise mehrere Vertikal-Transistoren auf, welche in dem Substrat nebeneinander angeordnet sind. Insbesondere ermöglicht eine solche Transistor-Anordnung ausreichend kurze Signallaufzeiten zum Programmieren und Auslesen der Transistor-Anordnung.
  • Vorzugsweise entkoppelt bei einer Transistor-Anordnung mit mehreren Vertikal-Transistoren ein elektrisch isolierender Bereich, von dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich zumindest teilweise umgeben ist/sind, den ersten Elektrodenbereich und/oder den zweiten Elektrodenbereich von seiner/ihrer Umgebung mit Ausnahme des Kanalbereichs und der elektrisch isolierende Schichtenfolge. Dadurch wird ein Durchgreifen des Stromflusses von einem Elektrodenbereich eines Vertikal-Transistors auf den entsprechenden Elektrodenbereich eines benachbarten Vertikal- Transistors auf Grund von Raumladungszonen vermieden. Solche Raumladungszonen bilden sich stets bei angelegter Spannung sowohl um den ersten Elektrodenbereich als auch um den zweiten Elektrodenbereich eines Vertikal-Transistors.
  • Indem ein Elektrodenbereich von einem elektrisch isolierenden Medium, beispielsweise einer Siliziumdioxid-Schicht teilweise umgeben ist, kann ein unerwünschtes "Übersprechen" zwischen diesem Elektrodenbereich und einem entsprechenden Elektrodenbereich eines benachbarten Vertikal-Transistors unterbunden werden. Um Tunnelströme zu vermeiden, ist die Schichtdicke des elektrisch isolierenden Mediums ausreichend groß zu wählen. Folglich kann mittels eines geeignet vorgesehenen elektrisch isolierenden Bereiches ein "Übersprechen" zwischen verschiedenen Bit-Leitungen, das heißt zwischen einem Elektrodenbereich eines Vertikal- Transistors und einem entsprechenden Elektrodenbereich eines anderen, benachbarten Vertikal-Transistors vermieden werden.
  • Die Speicheranordnung gemäß der oben dargestellten Ausgestaltung weist somit den Vorteil auf, dass die zumindest teilweise Ummantelung der Elektrodenbereiche der Vertikal- Transistoren eine platzsparende Anordnung, das heißt eine hohe Speicherdichte, und eine stabile Betreibbarkeit ermöglichen. Insbesondere sind an eine solche Speicheranordnung ausreichend hohe Spannungen zum Programmieren der Anordnung anlegbar, ohne dass störende Effekte wie parasitäre Stromflüsse auftreten.
  • Um eine weitere Verkürzung der Signallaufzeiten in einer Speicheranordnung mit mehreren Vertikal-Transistoren zu erreichen, sind gemäß einer weiteren Ausgestaltung der Erfindung die ersten Elektrodenbereiche aller Vertikal- Transistoren der Speicheranordnung elektrisch miteinander gekoppelt. Es wird somit für alle Vertikal-Transistoren der Speicheranordnung ein gemeinsamer Elektrodenbereich gebildet. Dieser gemeinsame Elektrodenbereich ist unter den Begriffen "common source" oder, alternativ, "common drain" bekannt.
  • Ferner kann in der Transistor-Anordnung der Gate-Bereich von einem elektrisch isolierenden Bereich zumindest teilweise derart umgeben sein, dass der Gate-Bereich eines Vertikal- Transistors zu benachbarten Vertikal-Transistoren elektrisch entkoppelt ist. Auf diese Weise kann auch eine unerwünschte elektrische Kopplung zwischen dem Gate-Bereich eines ersten Vertikal-Transistors der Transistor-Anordnung und dem Kanalbereich eines zweiten Vertikal-Transistors der Transistor-Anordnung verhindert werden. Wenn der elektrisch isolierende Bereich derart vorgesehen ist, dass er den Gate- Bereich eines Vertikal-Transistors zumindest teilweise umgibt, ist sichergestellt, dass an weiteren Kanalbereichen, welche mit dem betrachteten Gate-Bereich nicht gekoppelt sind, auf Grund einer an dem Gate-Bereich anliegenden Spannung die Eigenschaften des mit dem weiteren Kanalbereich gekoppelten Vertikal-Transistors nicht beeinflusst werden.
  • Im Weiteren wird ein Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher erläutert, mittels dem es möglich ist, die oben beschriebene Transistor-Anordnung als Speicherzelle zu betreiben. Die Transistor-Anordnung der Erfindung ist als EEPROM (Electrically Erasable and Programmable Read-Only Memory) mit hoher Speicherdichte verwendbar.
  • Gemäß dem Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher wird zunächst aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem ersten Elektrodenbereich zugeordnet ist, ein erster Datenspeicher gebildet. Analog wird aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem zweiten Elektrodenbereich zugeordnet ist, ein zweiter Datenspeicher gebildet. Schließlich kann in die beiden Datenspeicher jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden.
  • Prinzipiell ist in dem Vertikal-Transistor der Transistor- Anordnung eine Datenmenge von zwei Bit speicherbar, indem Ladungsträger in die beiden Speicherabschnitte der Nitrid- Schicht der ONO-Schichtenfolge eingebracht werden, welche an die Elektrodenbereiche angrenzen. Anschaulich sind in dem an einem ausgewählten Elektrodenbereich angrenzenden Abschnitt der Nitrid-Schicht Ladungsträger injizierbar, indem mittels Anlegen einer ausreichend hohen Spannung an den Gate-Bereich der Kanal zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich elektrisch leitend gemacht wird und ferner an den ausgewählten Elektrodenbereich eine ausreichend hohe Spannung angelegt wird. Dadurch werden von dem nicht- ausgewählten Elektrodenbereich Elektronen entlang des leitenden Kanals an den ausgewählten Elektrodenbereich geleitet und beschleunigt, wobei die Elektronen in einer Umgebung des ausgewählten Elektrodenbereichs durch eine der Oxid-Schichten der ONO-Schichtenfolge auf die Nitrid-Schicht der ONO-Schichtenfolge tunneln und dort dauerhaft verbleiben.
  • Da die Nitrid-Schicht elektrisch isolierend ist, erfolgt kein Ladungsträgerausgleich entlang der Nitrid-Schicht. Die Elektronen sind folglich an der Nitrid-Schicht in der Nähe des ausgewählten Elektrodenbereichs fixiert.
  • Analog zu obiger Beschreibung und unabhängig von den an der Nitrid-Schicht in der Nähe des ausgewählten Elektrodenbereichs lokalisierten Elektronen kann mittels Anlegen einer ausreichend hohen Spannung an den Gate-Bereich und simultanes Anlegen einer ausreichend hohen Spannung an den zunächst nicht-ausgewählten Elektrodenbereich Ladungsträger an der Nitrid-Schicht in der Nähe des zunächst nicht-ausgewählten Elektrodenbereichs dauerhaft fixiert werden. Insbesondere sind die Ladungsträger in der Nitrid- Schicht in der Nähe des ausgewählten Elektrodenbereichs und in der Nähe des zunächst nicht-ausgewählten Elektrodenbereichs im Wesentlichen voneinander unabhängig. Dies liegt daran, dass entlang der elektrisch isolierenden Nitrid-Schicht kein Ladungsträgertransport oder Ladungsträgerausgleich erfolgen kann.
  • Das Einspeichern von einem Bit in einen der beiden Datenspeicher erfolgt dadurch, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich und simultan eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden. Die beiden Einspeicherspannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die zweite Einspeicherspannung ist dabei derart zu wählen, dass sie betragsmäßig größer als die erste Einspeicherspannung ist.
  • Gemäß dem Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher ist ein Verfahren bereitgestellt, mittels dem die in den beiden Datenspeichern in der Nitrid-Schicht der ONO-Schichtenfolge gespeicherte Information ausgelesen werden kann.
  • Das Auslesen von einem Bit aus einem der beiden Datenspeicher erfolgt dadurch, dass eine erste Auslesespannung an den Gate- Bereich und simultan eine zweite Auslesespannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich angelegt werden. Die beiden Auslesespannungen sind dabei nach Betrag und Vorzeichen geeignet zu wählen. Insbesondere sind die beiden Auslesespannungen ausreichend klein zu wählen, um einen Tunnelstrom von Elektronen auf die oder von der Nitrid- Schicht auszuschließen. Die zweite Auslesespannung kann dabei kleiner oder größer als die erste Auslesespannung sein.
  • Um die in der Nitrid-Schicht nahe des zweiten Elektrodenbereichs gespeicherte binäre Information auszulesen, wird eine erste Auslesespannung an den Gate- Bereich angelegt, um den Kanal zwischen den beiden Elektrodenbereichen leitfähig zu machen. Ferner wird eine zweite Auslesespannung an den zweiten Elektrodenbereich angelegt, wodurch ein Fluss von Elektronen von dem ersten Elektrodenbereich zu dem zweiten Elektrodenbereich generiert wird. Dieser Stromfluss wird mittels der Leitfähigkeit der Anordnung bestimmt. Die Leitfähigkeit wird charakteristisch auf Grund der in der Nitrid-Schicht nahe dem zweiten Elektrodenbereich lokalisierten Ladungsträgern determiniert. Die Charakteristik des Stromflusses erlaubt die Feststellung, ob in der Nitrid-Schicht nahe des zweiten Elektrodenbereichs Ladungsträger fixiert sind, so dass der Speicher den ersten logischen Wert "1" aufweist, oder ob in der Nitrid-Schicht nahe des zweiten Elektrodenbereichs keine Ladungsträger fixiert sind, so dass der Speicher den zweiten logischen Wert "0" aufweist. In analoger Weise kann die binäre Information in der Nitrid-Schicht nahe des ersten Elektrodenbereichs ausgelesen werden, indem eine erste Auslesespannung an den Gate-Bereich angelegt wird, um den Kanal zwischen den beiden Elektrodenbereichen leitfähig zu machen und indem simultan eine zweite Auslesespannung an den ersten Elektrodenbereich angelegt wird, so dass ein Fluss von Elektronen von dem zweiten Elektrodenbereich zu dem ersten Elektrodenbereich generiert wird. Die Stromcharakteristik lässt wiederum den Schluss zu, ob in der Nitrid-Schicht nahe des ersten Elektrodenbereichs Ladungsträger fixiert sind, so dass der Speicher den ersten logischen Wert "1" aufweist, oder ob in der Nitrid-Schicht nahe des ersten Elektrodenbereichs keine Ladungsträger fixiert sind, so dass der Speicher den zweiten logischen Wert "0" aufweist.
  • Gemäß dem Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher ist ferner ein Verfahren bereitgestellt, mittels dem die in den Datenspeichern gespeicherte Information gelöscht werden kann. Mit "Löschen" wird ein Zurücksetzen von allen binären Speichern auf einen Wert logisch "0" bezeichnet, das heißt, dass durch das Löschen die in der Nitrid-Schicht der ONO-Schichtenfolge eines Vertikal- Transistors gegebenenfalls lokalisierten Ladungsträger entfernt werden. Das Entfernen der Ladungsträger wird mittels Injizieren von sogenannten "heißen" Löchern in die ONO- Schichtenfolge realisiert, wobei die injizierten, positiv geladenen Löcher mit den negativ geladenen Elektronen rekombinieren und folglich keine Nettoladung mehr in der ONO- Schichtenfolge gespeichert ist.
  • Das Löschen von Bits in den beiden Datenspeichern erfolgt dadurch, dass simultan eine erste Löschspannung an den ersten Elektrodenbereich, eine zweite Löschspannung an den zweiten Elektrodenbereich und eine dritte Löschspannung an den Gate- Bereich angelegt werden. Die dritte Löschspannung ist dabei derart zu wählen, dass sie deutlich kleiner als die erste Löschspannung sowie deutlich kleiner als die zweite Löschspannung ist. Die erste Löschspannung und die zweite Löschspannung können dabei den gleichen absoluten Wert aufweisen.
  • Indem man eine ausreichend starke dritte Löschspannung negativen Vorzeichens an den Gate-Bereich anlegt und indem man jeweils eine ausreichend starke erste bzw. zweite Löschspannung mit positivem Vorzeichen an den ersten Elektrodenbereich bzw. den zweiten Elektrodenbereich anlegt, werden Löcher, das heißt positiv geladene Ladungsträger, entlang des leitenden Kanals beschleunigt, so dass die "heißen" Löcher durch die Oxid-Schicht auf die Nitrid-Schicht der ONO-Schichtenfolge tunneln und mit den dort lokalisierten Elektronen rekombinieren. In denjenigen Datenspeichern, in denen vor dem Löschvorgang Ladungsträger lokalisiert waren und folglich eine binäre Information mit einem ersten Wert logisch "1" eingeprägt war, ist nach dem Ladungsausgleich die binäre Information nun auf einen zweiten Wert logisch "0" zurückgesetzt.
  • Mit dem erfindungsgemäßen Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher ist ein Verfahren geschaffen, das es ermöglicht, in jedem Transistor der Transistor-Anordnung der Erfindung zwei Bit einzuspeichern, zu lesen und zu löschen.
  • Wird die Transistor-Anordnung als Speicheranordnung betrieben, werden vorzugsweise mehrere Vertikal-Transistoren nebeneinander angeordnet. Des Weiteren werden bevorzugt die ersten Elektrodenbereiche aller Vertikal-Transistoren elektrisch miteinander gekoppelt und somit ein "common source"-Bereich bzw. ein "common drain"-Bereich gebildet. Dies ermöglicht eine Beschleunigung der Signallaufzeiten und somit der Einspeicher-, Lese- und Löschprozesse in der Speicheranordnung.
  • Das Einspeichern von einem Bit in den ersten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt dadurch, dass bei dem bestimmten Vertikal-Transistor eine erste Einspeicherspannung an den zweiten Elektrodenbereich und simultan eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden. Alternativ erfolgt das Einspeichern von einem Bit in den zweiten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen dadurch, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich und simultan bei dem bestimmten Vertikal-Transistor eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden. Die beiden Einspeicherspannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die zweite Einspeicherspannung ist dabei derart zu wählen, dass sie betragsmäßig größer als die erste Einspeicherspannung ist.
  • Das Auslesen von einem Bit aus dem ersten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt dadurch, dass eine erste Auslesespannung an die ersten Elektrodenbereiche und simultan bei dem bestimmten Vertikal-Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden. Das Auslesen von einem Bit aus dem zweiten Datenspeicher eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt hingegen dadurch, dass eine erste Auslesespannung an die zweiten Elektrodenbereiche und simultan bei dem bestimmten Vertikal- Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden. Die beiden Auslesespannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die zweite Auslesespannung kann dabei größer oder kleiner als die erste Auslesespannung sein.
  • Das Löschen von Bits in den beiden Datenspeichern eines bestimmten Vertikal-Transistors der Speicheranordnung mit gekoppelten ersten Elektrodenbereichen erfolgt schließlich dadurch, dass simultan eine erste Löschspannung an die ersten Elektrodenbereiche, eine zweite Löschspannung an die zweiten Elektrodenbereiche und eine dritte Löschspannung an die Gate- Bereiche angelegt werden. Die Löschspannungen sind mit geeignetem Betrag und mit geeignetem Vorzeichen zu wählen. Die dritte Löschspannung ist dabei derart zu wählen, dass sie deutlich kleiner als die erste Löschspannung sowie deutlich kleiner als die zweite Löschspannung ist. Vorzugsweise wird die dritte Löschspannung negativ gewählt. Die erste Löschspannung und die zweite Löschspannung können dabei den gleichen absoluten Wert aufweisen.
  • Ferner ist durch die Erfindung ein Verfahren zum Herstellen einer erfindungsgemäßen Transistor-Anordnung (gemäß obiger Beschreibung) bereitgestellt. Gemäß dem Verfahren wird zunächst eine Schichtanordnung aus einem Substrat, einer Kanalschicht, einer Elektrodenschicht und einer ersten elektrischen Isolationsschicht gebildet. Dann wird ein Graben in die Schichtanordnung eingebracht, wobei sich der Graben bis in die Kanalschicht hineinerstreckt und dabei aus der Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen ersten Elektrodenbereich bildet. Daraufhin wird eine zweite elektrische Isolationsschicht auf der Innenfläche des Grabens gebildet und von einem Bereich der Innenfläche in einem seitlichen oberen Abschnitt der Innenfläche des Grabens die zweite elektrische Isolationsschicht wieder entfernt. Nachfolgend wird ein zweiter Elektrodenbereich in dem Graben gebildet, wobei der zweite Elektrodenbereich mit Ausnahme von einem Bereich, in dem der zweite Elektrodenbereich mit dem Kanalbereich gekoppelt wird, auf der zweiten elektrischen Isolationsschicht ausgebildet wird. Nun wird eine elektrisch isolierende Schichtenfolge aufgebracht. Schließlich wird ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet.
  • Gemäß einem anderen Verfahren wird zunächst eine Schichtanordnung aus einem Substrat, einem ersten Elektrodenbereich, einer Kanalschicht und einer Elektrodenschicht gebildet. Dann wird ein Graben in die Schichtanordnung eingebracht, wobei sich der Graben bis zum ersten Elektrodenbereich erstreckt und dabei aus der Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen zweiten Elektrodenbereich bildet. Danach wird über dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich und seitlich an dem Kanalbereich eine elektrisch isolierende Schichtenfolge gebildet. Schließlich wird ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet.
  • Die einzelnen Verfahrensschritte werden dabei unter Verwendung von bekannten Verfahren wie Photolithographie, Gasphasenepitaxie, Kathodenzerstäubung und anderen Verfahren durchgeführt.
  • Vorzugsweise werden die folgenden Materialien bei der Herstellung der Transistor-Anordnung der Erfindung verwendet: Der Kanalbereich wird aus einem p-dotierten Halbleitermaterial hergestellt. Der zweite Elektrodenbereich wird aus einem n+-dotierten Halbleitermaterial hergestellt. Der erste elektrisch isolierende Bereich wird aus Siliziumnitrid (Si3N4) hergestellt. Der zweite elektrisch isolierende Bereich wird aus Siliziumdioxid (SiO2) hergestellt. Der zweite Elektrodenbereich wird aus einem n+- dotierten Halbleitermaterial hergestellt. Die elektrisch isolierende Schichtenfolge wird aus einer Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid-Schicht und einer zweiten Oxid-Schicht (ONO-Schichtenfolge) hergestellt. Der Gate-Bereich wird aus einem n-dotierten Halbleitermaterial hergestellt. Und der erste Elektrodenbereich und/oder der Gate-Bereich werden aus Poly-Silizium, das heißt polykristallinem Silizium, hergestellt.
  • Funktionell dienen der erste elektrisch isolierende Bereich und der zweite elektrisch isolierende Bereich dazu, den oben beschriebenen elektrisch isolierenden Bereich auszubilden, von dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich zumindest teilweise umgeben ist/sind, so dass der erste Elektrodenbereich und/oder der zweite Elektrodenbereich von seiner/ihrer Umgebung mit Ausnahme des zugehörigen Kanalbereichs und der elektrisch isolierenden Schichtenfolge elektrisch entkoppelt ist/sind. Auch der Gate- Bereich kann von dem elektrisch isolierenden Bereich, der von dem ersten elektrisch isolierenden Bereich und dem zweiten elektrisch isolierenden Bereich ausgebildet wird, zumindest teilweise umgeben sein, so dass der Gate-Bereich nur mit dem zugehörigen Kanalbereich durch die elektrisch isolierende Schichtenfolge hindurch gekoppelt ist, wohingegen der Gate- Bereich von weiteren benachbarten Kanalbereichen elektrisch entkoppelt ist. Der erste elektrisch isolierende Bereich und der zweite elektrisch isolierende Bereich werden zwar nicht notwendigerweise aus demselben Material hergestellt, sie können aber beispielsweise beide aus Siliziumdioxid (SiO2) hergestellt werden.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
  • Es zeigen:
  • Fig. 1 einen 2-Bit-Speicher-Transistor gemäß dem Stand der Technik,
  • Fig. 2 eine schematische Ansicht einer Transistor- Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung mit einem Vertikal-Transistor,
  • Fig. 3 einen Querschnitt durch eine Transistor-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 4A einen Querschnitt einer Schicht-Anordnung nach einem ersten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 4B einen Querschnitt einer Schicht-Anordnung nach einem zweiten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 4C einen Querschnitt einer Schicht-Anordnung nach einem dritten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 4D einen Querschnitt einer Schicht-Anordnung nach einem vierten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 4E einen Querschnitt einer Schicht-Anordnung nach einem fünften Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 4F einen Querschnitt einer Schicht-Anordnung nach einem sechsten Verfahrensabschnitt gemäß einem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Transistor-Anordnung der Erfindung mit mehreren Vertikal-Transistoren,
  • Fig. 5 einen Querschnitt durch eine Transistor-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren, und
  • Fig. 6 einen Querschnitt durch eine Transistor-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren.
  • In Fig. 2 ist eine schematische Ansicht einer Transistor- Anordnung 200 gemäß einem ersten Ausführungsbeispiel der Erfindung mit einem Vertikal-Transistor gezeigt.
  • Die Transistor-Anordnung 200 weist ein Substrat 201 und eine auf dem Substrat 201 aufgebrachte Kanalschicht 202 mit einem darin eingebrachten Graben auf, so dass neben dem Graben ein Kanalbereich 203 ausgebildet ist. Am Rand des Grabens ist ein Vertikal-Transistor ausgebildet. Der Vertikal-Transistor weist einen ersten Elektrodenbereich 204 und einen zweiten Elektrodenbereich 205 auf, welche mit dem Kanalbereich 203 gekoppelt sind. Gemäß diesem Ausführungsbeispiel ist der erste Elektrodenbereich 204 der Source-Bereich und der zweite Elektrodenbereich 205 der Drain-Bereich. Ferner weist der Vertikal-Transistor eine elektrisch isolierende Schichtenfolge 206 auf, welche sich zwischen dem ersten Elektrodenbereich 204 und dem zweiten Elektrodenbereich 205 entlang dem Kanalbereich 203 erstreckt.
  • Darüber hinaus weist der Vertikal-Transistor einen derartig auf der elektrisch isolierenden Schichtenfolge 206 angeordneten elektrisch leitfähigen Gate-Bereich 207 auf, dass in dem Kanalbereich 203 zwischen dem ersten Elektrodenbereich 204, dem zweiten Elektrodenbereich 205 und der elektrisch isolierenden Schichtenfolge 206 ein elektrisch leitfähiger Kanal ausgebildet werden kann. Der Vertikal- Transistor weist einen elektrisch isolierenden Bereich 210 bzw. 211 auf, von dem der erste Elektrodenbereich 204 bzw. der zweite Elektrodenbereich 205 zumindest teilweise umgeben sind, so dass der erste Elektrodenbereich 204 bzw. der zweite Elektrodenbereich 205 von ihrer Umgebung mit Ausnahme des Kanalbereichs 203 und der elektrisch isolierenden Schichtenfolge 206 elektrisch entkoppelt sind. Der elektrisch isolierende Bereich 210 bzw. 211 ist dabei optional. Die elektrisch isolierende Schichtenfolge 206 verläuft zumindest teilweise senkrecht zur Oberfläche des Substrats 200.
  • Ferner ist gemäß Fig. 2 der Gate-Bereich 207 zumindest teilweise von einem elektrisch isolierenden Bereich 212 umgeben. Auch der elektrisch isolierende Bereich 212 ist optional.
  • Die Funktionsweise der in Fig. 2 dargestellten Transistor- Anordnung 200 wird im Folgenden beschrieben. Für die Funktionalität ist insbesondere der Aspekt von Bedeutung, dass die elektrisch isolierende Schichtenfolge 206 im Wesentlichen vertikal zur Oberfläche des Substrats 201 ausgerichtet ist. Die zumindest teilweise elektrisch isolierende Ummantelung 210, 211, 212 des ersten Elektrodenbereichs 204, des zweiten Elektrodenbereichs 205 und des Gate-Bereichs 207 ermöglicht eine Anordnung mehrerer erfindungsgemäßer Vertikal-Transistoren in einer Speicheranordnung mit hoher Speicherdichte, ohne dass sich benachbarte Vertikal-Transistoren in der Speicheranordnung gegenseitig störend beeinflussen. Damit wird ein Durchgriff des Stromflusses zwischen benachbarten Bit- bzw. Wortleitungen, das heißt zwischen den Elektrodenbereichen 204, 205 bzw. den Gate-Bereichen 207 zweier in einer Speicheranordnung benachbarter Vertikal-Transistoren, verhindert.
  • Indem die elektrisch isolierende Schichtenfolge 206 im Wesentlichen senkrecht zur Oberfläche der Transistor- Anordnung 200 angeordnet ist, ist es möglich, ohne Erhöhung des Flächenbedarfs der Vertikal-Transistoren in einer Speicheranordnung auf der Oberfläche der Speicheranordnung die elektrisch isolierende Schichtenfolge 206 in ausreichend großer Länge auszubilden. Eine ausreichend lang ausgedehnte elektrisch isolierende Schichtenfolge 206 erhöht lediglich die Tiefe des Grabens, wohingegen sich die Speicherdichte (Anzahl von Vertikal-Transistoren pro Oberfläche der Speicheranordnung) nicht verringert. Eine ausreichend lange elektrisch leitende Schichtenfolge 206 dient dazu, bei hohen an den Gate-Bereich 207 und den ersten Elektrodenbereich 204oder den zweiten Elektrodenbereich 205 angelegten Spannungen einen Durchgriff des Stromflusses zwischen dem ersten Elektrodenbereich 204 und dem zweiten Elektrodenbereich 205 zu verhindern.
  • Die beschriebenen parasitären Stromflüsse können auftreten, wenn der Vertikal-Transistor der Transistor-Anordnung 200, welcher eine Datenmenge von zwei Bit speichern kann, programmiert, ausgelesen oder gelöscht wird, wie weiter unten beschrieben. Im Weiteren wird anhand von Fig. 2 erläutert, wie in dem Vertikal-Transistor eine Datenmenge von zwei Bit speicherbar ist. Hierfür ist der Aufbau der elektrisch isolierenden Schichtenfolge 206 maßgeblich. Gemäß dem ersten Ausführungsbeispiel der Erfindung ist die elektrisch isolierende Schichtenfolge 206 als ONO-Schichtenfolge vorgesehen. Die ONO-Schichtenfolge weist eine Nitrid-Schicht aus Siliziumnitrid (Si3N4) auf, welche zwischen zwei Oxid- Schichten aus Siliziumdioxid (SiO2) angeordnet ist.
  • In zwei voneinander räumlich getrennten und elektrisch entkoppelten Abschnitten 208, 209 der Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 206, welche sich zwischen dem Kanalbereich 203, dem Gate-Bereich 207 und dem ersten Elektrodenbereich 204 bzw. dem zweiten Elektrodenbereich 205 befinden, ist jeweils eine Datenmenge von einem Bit speicherbar. Die Speicherabschnitte 208, 209 sind in Fig. 2 mittels gestrichelter Kreise optisch hervorgehoben und sourceseitig bzw. drainseitig angeordnet. Eine binäre Information mit einem logischen Wert "1" bzw. "0" ist in den Abschnitten 208, 209 einspeicherbar, indem elektronische Ladungsträger auf Grund eines Anlegens geeigneter Spannungen an den ersten Elektrodenbereich 204, den zweiten Elektrodenbereich 205 bzw. den Gate-Bereich 207 in die beiden Speicherabschnitte 208, 209 tunneln können. Sind elektronische Ladungsträger in einen der beiden Speicherabschnitte 208, 209 dauerhaft eingespeichert, liegt in dem entsprechenden Speicherabschnitt 208 oder 209 ein erster logischer Wert "1" vor, andernfalls ein zweiter logischer Wert "0".
  • Unter Bezugnahme auf Fig. 3 wird im Folgenden eine Transistor- Anordnung 300 gemäß einem zweiten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren beschrieben.
  • Die Transistor-Anordnung 300 weist ein Substrat 301 und eine auf dem Substrat 301 aufgebrachte Kanalschicht 302 mit einer Mehrzahl von darin eingebrachten Gräben auf, so dass zwischen jeweils zwei Gräben Kanalbereiche 303 ausgebildet sind.
  • Ferner enthält die Transistor-Anordnung 300 jeweils einen Vertikal-Transistor in jedem von einem Graben und von einem Kanalbereich 303 ausgebildeten Bereich. Jeder der Vertikal- Transistoren weist einen ersten Elektrodenbereich 304 und einen zweiten Elektrodenbereich 305 auf, welche mit genau einem der Kanalbereiche 303 gekoppelt sind. Ferner enthält jeder Vertikal-Transistor eine elektrisch isolierende Schichtenfolge 306, welche sich teilweise zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang dem Kanalbereich 303 erstreckt.
  • Ein elektrisch leitender Gate-Bereich 307 ist derartig auf der elektrisch isolierenden Schichtenfolge 306 angeordnet, dass in dem Kopplungsbereich zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 in dem Kanalbereich 303 neben der elektrisch isolierenden Schichtenfolge 306 ein elektrisch leitfähiger Kanal ausgebildet werden kann. Darüber hinaus weist jeder Vertikal- Transistor einen elektrisch isolierenden Bereich 308, 309 auf, von dem der erste Elektrodenbereich 304, der zweite Elektrodenbereich 305 und der Gate-Bereich 307 teilweise umgeben sind, so dass der erste Elektrodenbereich 304, der zweite Elektrodenbereich 305 und der Gate-Bereich 307 von ihrer Umgebung mit Ausnahme des zugehörigen Kanalbereichs 303 und/oder der zugehörigen elektrisch isolierenden Schichtenfolge 306 elektrisch entkoppelt ist/sind. Die elektrisch isolierende Schichtenfolge 306 verläuft zumindest teilweise senkrecht zur Oberfläche der Transistor-Anordnung 300.
  • Darüber hinaus sind in Fig. 3 die beiden Speicherbereiche 310, 311 in der elektrisch isolierenden Schichtenfolge 306 gezeigt und in Form von gestrichelten Kreisen optisch hervorgehoben. In jedem Speicherbereich 310, 311 ist jeweils eine Datenmenge von einem Bit speicherbar.
  • Gemäß dem in Fig. 3 dargestellten zweiten Ausführungsbeispiel der Erfindung sind für die diversen Bestandteile der Transistor-Anordnung 300 vorzugsweise die folgenden Materialien verwendbar: Das Substrat 301 und die Kanalschicht 302 sind aus einem p-dotierten Halbleitermaterial wie Silizium hergestellt. Der erste Elektrodenbereich 304 ist aus einem n+-dotierten Halbleiter-Material wie polykristallinem Silizium hergestellt, wobei ein mit dem Kanalbereich 303 gekoppelter Abschnitt des ersten Elektrodenbereichs 304 vorzugsweise aus einem n-dotierten Halbleiter-Material hergestellt ist. Dieser n-dotierte Abschnitt ist in Fig. 3 mittels einer gestrichelten Linie abgetrennt von dem n+- dotierten Abschnitt des ersten Elektrodenbereichs 304 dargestellt. Auch der zweite Elektrodenbereich 305 ist aus n+-dotierten Halbleiter-Material wie Silizium hergestellt.
  • Wie oben bereits beschrieben, weist die elektrisch isolierende Schichtenfolge 306 in fester Reihenfolge eine erste Oxid-Schicht aus Siliziumdioxid (SiO2), eine Nitrid- Schicht aus Siliziumnitrid (Si3N4) und eine zweite Oxid- Schicht aus Siliziumdioxid (SiO2) auf. Gemäß dem in Fig. 3 gezeigten zweiten Ausführungsbeispiel der Erfindung erstreckt sich die elektrisch isolierende Schichtenfolge 306 ohne Unterbrechung entlang der gesamten Transistor-Anordnung 300. Dies ist eine Folge des Herstellungsverfahrens, mittels dem das in Fig. 3 gezeigte zweite Ausführungsbeispiel der Erfindung herstellbar ist und das weiter unten im Detail erläutert wird.
  • Der Gate-Bereich 307 ist aus n-dotiertem Halbleitermaterial wie polykristallinem Silizium hergestellt. Die elektrisch isolierenden Bereiche 308, 309, mittels denen erfindungsgemäß der erste Elektrodenbereich 304, der zweite Elektrodenbereich 305 und der Gate-Bereich 307 zumindest teilweise von ihrer Umgebung elektrisch entkoppelt sind, sind durch eine Schicht aus Siliziumnitrid (Si3N4) und eine Schicht aus Siliziumdioxid (SiO2) realisiert. Auf Grund des ausreichend dick ausgebildeten vertikalen oberen Abschnitts des elektrisch isolierenden Bereiche 309 wird erreicht, dass nur an einer von zwei Seitenwänden eines Grabens ein "vertikaler ONO-Transistor" ausgebildet ist. "Heiße" Ladungsträger, welche beispielsweise an dem zweiten Elektrodenbereich 305 eines Vertikal-Transistors erzeugt werden, können folglich die Eigenschaften eines an der gegenüberliegenden Seitenwand angeordneten Vertikal-Transistors nicht beeinflussen.
  • Im Weiteren wird ein Verfahren zum Betreiben einer Transistor-Anordnung 300 als Datenspeicher bezugnehmend auf Fig. 3 und Tabelle 1 beschrieben.
  • Erläutert wird ein Ausführungsbeispiel eines Verfahrens zum Betreiben einer Transistor-Anordnung als Datenspeicher. Das Verfahren wird am Beispiel der in Fig. 3 gezeigten Transistor- Anordnung 300 beschrieben. Gemäß dem Verfahren bilden die Speicherbereiche 310 bzw. 311, in denen der erste Elektrodenbereich 304 bzw. der zweite Elektrodenbereich 305 einerseits und der Kanalbereich 303 sowie die elektrisch isolierende Schichtenfolge 306 andererseits gekoppelt sind, separate Datenspeicher, in denen jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden kann. Tabelle 1 An den ersten Elektrodenbereich 304, den zweiten Elektrodenbereich 305 bzw. den Gate-Bereich 307 beim Einspeichern, Auslesen bzw. Löschen in den jeweiligen Speicherbereich 310, 311 eines Vertikal-Transistor der Transistor-Anordnung 300 anzulegende Spannungen

  • Bezugnehmend auf Tabelle 1 wird zunächst ein Verfahren erläutert, mittels dem zwei Bit in die Transistor-Anordnung 300 einspeicherbar sind. Um in dem Speicherbereich 311 eine Datenmenge von einem Bit mit einem ersten logischen Wert "1" einzuspeichern, wird an den zweiten Elektrodenbereich 305 eine erste Programmierspannung von 5 V und simultan an den Gate-Bereich 307 eine zweite Programmierspannung von 10 V angelegt. An den ersten Elektrodenbereich 304 wird keine Spannung angelegt. Die an den Gate-Bereich 307 angelegte zweite Programmierspannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang der elektrisch isolierenden Schichtenfolge 306. Die an den zweiten Elektrodenbereich 305 angelegte erste Programmierspannung von 5 V erzeugt einen Elektronenfluss zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305, infolgedessen beschleunigte Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 306 in den Speicherbereich 311 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 311 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert "0".
  • Um in dem Speicherbereich 310 eine Datenmenge von einem Bit mit einem ersten logischen Wert "1" einzuspeichern, wird an den ersten Elektrodenbereich 304 eine erste Programmierspannung von 5 V und simultan an den Gate-Bereich 307 eine zweite Programmierspannung von 10 V angelegt. An den zweiten Elektrodenbereich 305 wird keine Spannung angelegt. Die an den Gate-Bereich 307 angelegte zweite Programmierspannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang der elektrisch isolierenden Schichtenfolge 306. Die an den ersten Elektrodenbereich 304 angelegte erste Programmierspannung von 5 V erzeugt einen Elektronenfluss zwischen dem zweiten Elektrodenbereich 305 und dem ersten Elektrodenbereich 304, infolgedessen Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 306 in den Speicherbereich 310 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 310 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert "0".
  • Wiederum bezugnehmend auf Tabelle 1 wird im Folgenden ein Verfahren beschrieben, mittels dem die in der Transistor- Anordnung 300 gespeicherte Datenmenge von zwei Bit ausgelesen wird. Um das in dem Speicherbereich 311 nahe dem zweiten Elektrodenbereich 305 gespeicherte Bit auszulesen, wird an den ersten Elektrodenbereich 304 eine erste Auslesespannung von 1,2 V und simultan an den Gate-Bereich 307 eine zweite Auslesespannung von 2 V angelegt. An den zweiten Elektrodenbereich 305 wird keine Spannung angelegt. Falls in dem Speicherbereich 311 Ladungsträger eingeprägt sind (erster logischer Wert "1"), so ist die Leitfähigkeit nahe dem Speicherbereich 311 eine andere, als wenn in dem Speicherabschnitt 311 keine Ladungsträger eingeprägt sind (zweiter logischer Wert "0"). Aus dem Strom zwischen dem ersten Elektrodenbereich 304 und dem zweiten Elektrodenbereich 305 entlang dem leitenden Kanal ist infolge der angelegten Spannungssignale folglich ablesbar, ob die in dem Speicherbereich 311 eingespeicherte Binärinformation einen ersten logischen Wert "1" oder einen zweiten logischen Wert "0" aufweist. Die angelegten Spannungssignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 306 auftreten.
  • Um das in dem Speicherbereich 310 nahe dem ersten Elektrodenbereich 304 gespeicherte Bit auszulesen, wird an den zweiten Elektrodenbereich 305 eine erste Auslesespannung von 1,2 V und simultan an den Gate-Bereich 307 eine zweite Auslesespannung von 2 V angelegt. An den ersten Elektrodenbereich 304 wird keine Spannung angelegt. Falls in dem Speicherbereich 310 Ladungsträger eingeprägt sind (erster logischer Wert "1"), ist die Leitfähigkeit nahe dem Speicherbereich 310 eine andere, als wenn in dem Speicherbereich 310 keine Ladungsträger eingeprägt sind (zweiter logischer Wert "0"). Aus dem Strom zwischen dem zweiten Elektrodenbereich 305 und dem ersten Elektrodenbereich 304 entlang dem leitenden Kanal ist infolge der angelegten Spannungssignale folglich ablesbar, ob die in dem Speicherbereich 310 eingespeicherte Binärinformation einen ersten logischen Wert "1" oder einen zweiten logischen Wert "0" aufweist. Die angelegten Spannungssignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 306 auftreten.
  • Ferner weist das Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Betreiben einer Transistor-Anordnung als Datenspeicher ein Verfahren auf, mittels dem die Datenmenge von zwei Bit, die in jedem der Vertikal-Transistoren der Transistor-Anordnung 300 einspeicherbar ist, gelöscht werden kann. Bezugnehmend auf Tabelle 1 werden hierfür an den ersten Elektrodenbereich 304 eine erste Löschspannung von 5 V, an den zweiten Elektrodenbereich 305 eine zweite Löschspannung von 5 V und an den Gate-Bereich 307 eine dritte Löschspannung von -5 V angelegt. Infolge dieser Spannungssignale werden Löcher, das heißt positive Ladungsträger, beschleunigt und tunneln in die Speicherbereiche 310, 311 der elektrisch isolierenden Schichtenfolge 306, in denen elektronische Ladungsträger lokalisiert waren. Dort rekombinieren die positiv geladenen Löcher und die negativ geladenen Elektronen zu einer verschwindenden Gesamtladung. Dadurch werden die elektronischen Ladungsträger, die vor dem Löschvorgang auf der Nitrid-Schicht in den Speicherbereichen 310, 311 dauerhaft lokalisiert waren, um den ersten logischen Wert "1" zu repräsentieren, von der elektrisch isolierenden Schichtenfolge 306 entfernt. Nach dem Löschvorgang sind demzufolge beide in einem Vertikal-Transistor der Transistor- Anordnung 300 gespeicherten Bits auf den zweiten logischen Wert "0" zurückgesetzt.
  • Im Folgenden wird bezugnehmend auf Fig. 4A, Fig. 4B, Fig. 4C, Fig. 4D, Fig. 4E und Fig. 4F ein bevorzugtes Ausführungsbeispiel für das erfindungsgemäße Verfahren zum Herstellen einer Transistor-Anordnung 300 mit mehreren Vertikal-Transistoren erläutert.
  • Bezugnehmend auf Fig. 4A wird ein erster Verfahrensabschnitt beschrieben. Es wird als Ausgangsmaterial ein Silizium- Substrat 401 verwendet, auf dessen Oberfläche eine Siliziumdioxid-Schicht (nicht gezeigt in der Zeichnung), gegebenenfalls mit einer Oberflächen-Maskierung, ausgebildet wird. Dies kann beispielsweise durch Oxidieren und gegebenenfalls Strukturieren der Silizium-Oberfläche realisiert werden.
  • Mittels eines Implantationsverfahrens werden in einen Oberflächenbereich der Anordnung p-Dotierungsatome eingebracht, um eine p-dotierte Kanalschicht 402 in dem Substrat 401 auszubilden. Das restliche, unbehandelte Substrat wird mit dem Bezugszeichen 301 bezeichnet.
  • In einem weiteren Verfahrensschritt wird die Siliziumdioxid- Schicht bzw. die Siliziumdioxid-Maske auf der Oberfläche der Anordnung mittels einer geeigneten Ätztechnik geätzt. In einem weiteren Schritt werden n-Dotierungsatome mittels eines Implantationsverfahrens in einen Oberflächenabschnitt der p- dotierten Kanalschicht 402 eingebracht, um so eine n+- dotierte, das heißt eine stark n-dotierte, zweite Elektrodenschicht 403 auszubilden.
  • In einem weiteren Schritt wird auf der Oberfläche der n+- dotierten zweiten Elektrodenschicht 403 eine Siliziumnitrid- Schicht 404 aufgebracht, welche elektrisch isolierend ist und als Passivierungsschicht dient. Das Aufbringen der Siliziumnitrid-Schicht 404 und alle im weiteren beschriebenen Verfahrensschritte, bei denen ein Material auf einer Oberfläche aufgebracht wird, wird unter Verwenden eines für den jeweiligen Einzelfall geeigneten Standard-Verfahrens wie beispielsweise Gasphasenabscheidung (CVD), Aufdampfen oder Kathodenzerstäubung (Sputtern) durchgeführt. Nach Durchführung der bisher beschriebenen Verfahrensschritte ergibt sich die Schichtanordnung 400A, die in Fig. 4A gezeigt ist.
  • Bezugnehmend auf Fig. 4B wird ein zweiter Verfahrensabschnitt beschrieben.
  • Zunächst werden in der Schichtanordnung 400A eine Mehrzahl von Gräben ausgebildet, die zueinander im Wesentlichen parallel orientiert sind und sich, wie in Fig. 4B gezeigt, im Wesentlichen senkrecht durch die gesamte Siliziumnitrid- Schicht 404 bis in die Kanalschicht 402 hinein erstrecken.
  • Vorzugsweise werden die Gräben etwa 0,3 µm tief in die Kanalschicht 402 eingebracht.
  • Die Gräben können beispielsweise mittels eines Photolithographieverfahren in die Schichtanordnung 400A eingebracht werden. Beim Photolithographieverfahren wird zunächst ein Photolack auf der Oberfläche der Schichtanordnung 400A aufgebracht und dann gemäß der gewünschten Anordnung der Gräben, das heißt Breite und Abstand der Gräben, mittels einer geeigneten Maske die Oberfläche selektiv belichtet. Danach wird der Photolack in den belichteten Oberflächenabschnitten mittels einer geeigneten Ätztechnik entfernt und anschließend erst die freiliegenden Bereiche der Siliziumnitrid-Schicht 404 und dann der n+-dotierten zweiten Elektrodenschicht 403 und der p-dotierten Kanalschicht 402 weggeätzt. Dadurch werden aus der Siliziumnitrid-Schicht 404 erste elektrisch isolierende Bereiche 308, aus der n+-dotierten zweiten Elektrodenschicht 403 zweite Elektrodenbereiche 305 sowie aus der p-dotierten Kanalschicht 402 Kanalbereiche 303 gebildet. Der restliche Bereich der p-dotierten Kanalschicht 402 wird nun mit dem Bezugszeichen 302 bezeichnet. Anschließend wird der Photolack auf den nicht belichteten Oberflächenabschnitten der Anordnung entfernt. In einem weiteren Verfahrensschritt werden die freigelegten Silizium-Oberflächenabschnitte in den Gräben zu Siliziumdioxid (SiO2) oxidiert. Dadurch wird in den Gräben eine Siliziumdioxid-Schicht 405 ausgebildet.
  • Aus den durchgeführten Verfahrensschritten resultiert die Schicht-Anordnung 400B, die in Fig. 4B gezeigt ist.
  • Bezugnehmend auf Fig. 4C wird ein dritter Verfahrensabschnitt beschrieben.
  • Auf der Schichtanordnung 400B wird eine Poly-Silizium-Schicht aus polykristallinem Silizium aufgebracht, welches n+-dotiert ist und demzufolge eine hohe elektrische Leitfähigkeit aufweist. Die Poly-Silizium-Schicht wird dann von Oberflächenabschnitten der Schichtanordnung 400B, welche die Zwischenbereiche zwischen den Gräben ausbilden, mittels einer geeigneten Ätztechnik entfernt. Mit anderen Worten wird mittels des Abscheide-Vorgangs und des Ätzvorgangs auf der Schichtanordnung 400B in jedem der Gräben eine stark n+- dotierte erste Elektrodenschicht 406 aus Poly-Silizium auf der Siliziumdioxid-Schicht 405 ausgebildet. Daraus resultiert die in Fig. 4C dargestellte Schichtanordnung 400C.
  • Bezugnehmend auf Fig. 4D wird ein vierter Verfahrensabschnitt beschrieben.
  • Ausgehend von der in Fig. 4C dargestellten Schichtanordnung 400C wird auf die Anordnung eine Siliziumdioxid-Schicht aufgebracht. Dies wird unter Verwendung eines geeigneten Abscheideverfahrens realisiert. Mittels eines Photolithographieverfahrens wird die Siliziumdioxid-Schicht anschließend teilweise entfernt. Wie in Fig. 4D gezeigt, wird die Siliziumdioxid-Schicht von den Oberflächenabschnitten zwischen den Gräben und in jedem der Gräben in einem gemäß Fig. 4D linken Abschnitt entfernt, so dass in einem gemäß Fig. 4D rechten Abschnitt jedes Grabens eine Siliziumdioxid- Wand 407 bestehen bleibt. Die Dicke der Siliziumdioxid-Wand 407 beträgt gemäß einem bevorzugten Ausführungsbeispiel etwa die Hälfte der Breite eines Grabens. Ferner bleibt in einem gemäß Fig. 4D linken Abschnitt jedes Grabens in dem Zwischenraum zwischen der n+-dotierten ersten Elektrodenschicht 406 und dem Kanalbereich 303 ein Teil der Siliziumdioxid-Schicht 405 aufrechterhalten. Der verbleibende Teil der Siliziumdioxid-Schichten 405 bildet zusammen mit den Siliziumdioxid-Wänden 407 die zweiten elektrisch isolierenden Bereiche 309.
  • Das Entfernen des Siliziumdioxid-Materials in der beschriebenen Weise kann beispielsweise mittels eines Photolithographie-Verfahrens erfolgen. Zunächst wird ein Photolack auf der Oberfläche der Schichtanordnung 400C aufgebracht und gemäß der gewünschten Siliziumdioxid- Strukturierung mittels einer geeigneten Maske die Oberfläche belichtet. Dann wird der Photolack in den belichteten Oberflächenabschnitten mittels einer geeigneten Ätztechnik entfernt und anschließend entsprechend der angestrebten Struktur Siliziumdioxid-Material mittels Ätzens entfernt. In einem weiteren Schritt wird der Photolack von den nicht belichteten Oberflächenabschnitten der Anordnung entfernt und so die in Fig. 4D gezeigte Schichtanordnung 400D erhalten.
  • Bezugnehmend auf Fig. 4E wird ein fünfter Verfahrensabschnitt beschrieben.
  • Eine dünne Schicht von undotiertem polykristallinen Silizium wird auf die bisherige Schichtanordnung aufgebracht. Mittels eines geeigneten Verfahrens wird in einem nächsten Verfahrensschritt die aufgebrachte Schicht mit Ausnahme eines Spaltes, den ein gemäß Fig. 4E linker unterer Randbereich eines Grabens mit der in diesem Graben befindlichen n+- dotierten ersten Elektrodenschicht 406 einschließt, entfernt (vgl. Fig. 4E). Es bleibt eine undotierte erste Elektrodenschicht 408 aus Poly-Silizium übrig, mittels der die n+-dotierte erste Elektrodenschicht 406 mit dem Kanalbereich 303 gekoppelt wird. Die undotierte erste Elektrodenschicht 408 bildet zusammen mit der n+-dotierten ersten Elektrodenschicht 406 den ersten Elektrodenbereich 304. Der zuletzt beschriebene Verfahrensschritt wird gemäß diesem Ausführungsbeispiel mittels eines geeigneten Ätzverfahrens, beispielsweise Nassätzen, durchgeführt. Es ergibt sich die in Fig. 4E gezeigte Schichtanordnung 400E.
  • Bezugnehmend auf Fig. 4F wird ein sechster Verfahrensabschnitt beschrieben.
  • Auf die Schichtanordnung 400E wird eine elektrisch isolierende Schichtenfolge 306 aufgebracht. Die elektrisch isolierende Schichtenfolge 306 ist in diesem Ausführungsbeispiel der Erfindung eine ONO-Schichtenfolge, welche eine Nitrid-Schicht aus Siliziumnitrid (Si3N4) aufweist, welche beidseitig jeweils von einer Oxid-Schicht aus Siliziumdioxid (SiO2) bedeckt ist. In einem weiteren Verfahrensschritt wird n-dotiertes polykristallines Silizium auf die elektrisch isolierende Schichtenfolge 306 aufgebracht. Mit diesem Siliziummaterial werden die vor diesem Verfahrensschicht noch vorhandenen Gräben zum Bilden von Gate-Bereichen 307 aufgefüllt. Die daraus resultierende plane Oberfläche wird ferner mit einer n-dotierten polykristallinen Siliziumschicht 409 bedeckt. Um eine strukturierte Poly-Silizium-Anordnung zu schaffen, kann auf die n-dotierte polykristalline Siliziumschicht 409 ein Photolack aufgebracht, dieser mittels einer in einem Photolithographie-Verfahren belichteten Maske strukturiert und entsprechend der Maske eine Struktur zum Anschließen der Gate-Bereiche 307 in die n-dotierte polykristalline Siliziumschicht 409 geätzt werden. In einem weiteren Verfahrensschritt wird dann der Photolack entfernt.
  • In Fig. 4F ist die nach Durchführung der erläuterten Verfahrensabschnitte resultierende Schichtanordnung 400F gezeigt. Die erhaltene Schichtanordnung ist dazu geeignet, als Transistor-Anordnung 300 verwendet zu werden, bei der wie oben beschrieben in jedem der Vertikal-Transistoren zwei Bit einspeicherbar, lesbar und löschbar sind.
  • In Fig. 5 ist eine Transistor-Anordnung 500 gemäß einem dritten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren dargestellt.
  • Die Transistor-Anordnung 500 weist auf ein Substrat 501 und einen auf dem Substrat 501 befindlichen ersten Elektrodenbereich 502, gemäß diesem Ausführungsbeispiel den Source-Bereich. Auf dem ersten Elektrodenbereich 502 sind mehrere Kanalbereiche 503 ausgebildet. Über jedem Kanalbereich 503 ist ein zweiter Elektrodenbereich 504, gemäß diesem Ausführungsbeispiel der jeweilige Drain-Bereich, angeordnet. Ferner wird in der Transistor-Anordnung 500 von dem ersten Elektrodenbereich 502 sowie jeweils einem Kanalbereich 503 und einem darüber angeordneten zweiten Elektrodenbereich 504 ein Vertikal-Transistor ausgebildet. Jeder der Vertikal-Transistoren ist somit mit genau einem der Kanalbereiche 503 gekoppelt. Dabei erstreckt sich der erste Elektrodenbereich 502 unter allen Vertikal-Transistoren. Der erste Elektrodenbereich 502 stellt somit gemäß diesem Ausführungsbeispiel anschaulich einen gemeinsamen Source- Bereich dar, welcher auch als "common source" bekannt ist. In jedem Vertikal-Transistor bildet der erste Elektrodenbereich 502 jeweils einen ersten Elektrodenabschnitt. Folglich weisen die ersten Elektrodenabschnitte aller Vertikal-Transistoren ein einheitliches Potential auf. Dies bietet den Vorteil eines geringeren Widerstandes in dem ersten Elektrodenbereich 502, wodurch eine weitere Verkürzung der Signallaufzeiten zum Einspeichern, Auslesen und Löschen der Datenspeicher bei gleichbleibender Dichte der Vertikal-Transistoren in der Transistor-Anordnung 500 ermöglicht wird.
  • Ferner enthält die Transistor-Anordnung 500 eine elektrisch isolierende Schichtenfolge 505, welche alle freiliegenden Bereiche des ersten Elektrodenbereichs 502, der Kanalbereiche 503 und der zweiten Elektrodenbereiche 504 bedeckt. Somit erstreckt sich die elektrisch isolierende Schichtenfolge 505 unter anderem in jedem Vertikal-Transistor entlang des Kanalbereichs 503 zwischen dem ersten Elektrodenbereich 502 und dem zweiten Elektrodenbereich 504. Die elektrisch isolierende Schichtenfolge 505 verläuft somit zumindest teilweise senkrecht zur Oberfläche der Transistor-Anordnung 500.
  • Ein elektrisch leitender Gate-Bereich 506 ist derartig auf der elektrisch isolierenden Schichtenfolge 505 angeordnet, dass in dem Kopplungsbereich eines jeden Vertikal-Transistors zwischen dem ersten Elektrodenbereich 502 und dem zweiten Elektrodenbereich 504 in dem Kanalbereich 503 neben der elektrisch isolierenden Schichtenfolge 505 ein elektrisch leitfähiger Kanal ausgebildet werden kann.
  • Darüber hinaus sind in Fig. 5 die beiden voneinander räumlich getrennten und elektrisch entkoppelten Speicherbereiche 507, 508 in der elektrisch isolierenden Schichtenfolge 505 gezeigt und in Form von gestrichelten Kreisen optisch hervorgehoben. In jedem Speicherbereich 507, 508 ist jeweils eine Datenmenge von einem Bit speicherbar.
  • Gemäß dem in Fig. 5 dargestellten dritten Ausführungsbeispiel der Erfindung sind für die diversen Bestandteile der Transistor-Anordnung 500 die folgenden Materialien verwendet:
    Das Substrat 501 und die Kanalbereiche 503 sind aus einem p- dotierten Halbleitermaterial wie Silizium hergestellt. Der erste Elektrodenbereich 502 und die zweiten Elektrodenbereiche 504 sind aus einem n+-dotierten Halbleiter-Material hergestellt. Der Gate-Bereich 506 ist aus n-dotiertem Halbleitermaterial wie polykristallinem Silizium hergestellt.
  • Wie oben bereits beschrieben, weist die elektrisch isolierende Schichtenfolge 505 in fester Reihenfolge eine erste Oxid-Schicht aus Siliziumdioxid (SiO2), eine Nitrid- Schicht aus Siliziumnitrid (Si3N4) und eine zweite Oxid- Schicht aus Siliziumdioxid (SiO2) auf. Gemäß dem in Fig. 5 gezeigten dritten Ausführungsbeispiel der Erfindung erstreckt sich die elektrisch isolierende Schichtenfolge 505 ohne Unterbrechung entlang der gesamten Transistor-Anordnung 500. Dies ist eine Folge des Herstellungsverfahrens, mittels dem das in Fig. 5 gezeigte dritte Ausführungsbeispiel der Erfindung herstellbar ist und das weiter unten im Detail erläutert wird.
  • Im Weiteren wird ein Verfahren zum Betreiben einer Transistor-Anordnung 500 mit mehreren Vertikal-Transistoren als Datenspeicher bezugnehmend auf Fig. 5 und Tabelle 2 beschrieben. Tabelle 2 An den ersten Elektrodenbereich 502, die selektierten sowie restlichen zweiten Elektrodenbereiche 504 bzw. die selektierten sowie restlichen Gate-Bereiche 506 beim Einspeichern, Auslesen bzw. Löschen in den jeweiligen Speicherbereich 507, 508 eines selektierten Vertikal-Transistors der Transistor- Anordnung 500 anzulegende Spannungen.

  • Gemäß dem Verfahren bilden die Speicherbereiche 507 bzw. 508, in denen der erste Elektrodenbereich 502 bzw. die zweiten Elektrodenbereiche 504 einerseits und die Kanalbereiche 503 sowie die elektrisch isolierende Schichtenfolge 505 andererseits gekoppelt sind, separate Datenspeicher, in denen jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden kann.
  • Bezugnehmend auf Tabelle 2 wird zunächst ein Verfahren erläutert, mittels dem zwei Bit in einen selektierten Vertikal-Transistor der Transistor-Anordnung 500 einspeicherbar sind. Um in dem Speicherbereich 507 eines selektierten Vertikal-Transistors eine Datenmenge von einem Bit mit einem ersten logischen Wert "1" einzuspeichern, wird an den ersten Elektrodenbereich 502 und an die restlichen, nicht-selektierten zweiten Elektrodenbereiche 504 eine erste Programmierspannung von 6 V und simultan an den selektierten Gate-Bereich 506 eine zweite Programmierspannung von 10 V angelegt. An den selektierten zweiten Elektrodenbereich 504 sowie die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Die an den selektierten Gate- Bereich 506 angelegte zweite Programmierspannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504 entlang der elektrisch isolierenden Schichtenfolge 505. Die an den ersten Elektrodenbereich 502 angelegte erste Programmierspannung von 6 V erzeugt einen Elektronenfluss zwischen dem selektierten zweiten Elektrodenbereich 504 und dem ersten Elektrodenbereich 502, infolgedessen beschleunigte Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 505 in den Speicherbereich 507 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 507 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert "0".
  • Um in dem Speicherbereich 508 eines selektierten Vertikal- Transistors eine Datenmenge von einem Bit mit einem ersten logischen Wert "1" einzuspeichern, wird an den selektierten zweiten Elektrodenbereich 504 eine erste Programmierspannung von 6 V und simultan an den selektierten Gate-Bereich 506 eine zweite Programmierspannung von 10 V angelegt. An den ersten Elektrodenbereich 502, die restlichen, nicht- selektierten zweiten Elektrodenbereiche 504 und die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Die an den selektierten Gate-Bereich 506 angelegte zweite Programmierspannung bewirkt ein Ausbilden eines elektrisch leitenden Kanals zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504 entlang der elektrisch isolierenden Schichtenfolge 306. Die an den selektierten zweiten Elektrodenbereich 504 angelegte erste Programmierspannung von 6 V erzeugt einen Elektronenfluss zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504, infolgedessen Elektronen auf die Nitrid-Schicht der elektrisch isolierenden Schichtenfolge 505 in den Speicherbereich 508 tunneln und dort dauerhaft verbleiben. Sind in dem Speicherbereich 508 keine Elektronen dauerhaft lokalisiert, so entspricht dies einem zweiten logischen Wert "0".
  • Wiederum bezugnehmend auf Tabelle 2 wird im Folgenden ein Verfahren beschrieben, mittels dem die in einem selektierten Vertikal-Transistor der Transistor-Anordnung 500 gespeicherte Datenmenge von zwei Bit ausgelesen wird. Um das in dem Speicherbereich 507 eines selektierten Vertikal-Transistors nahe dem ersten Elektrodenbereich 502 gespeicherte Bit auszulesen, wird an den ersten Elektrodenbereich 507 eine erste Auslesespannung von 2 V und simultan an den selektierten Gate-Bereich 506 eine zweite Auslesespannung von 1,2 V angelegt. An die zweiten Elektrodenbereiche 504 sowie die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Falls in dem Speicherbereich 507Ladungsträger eingeprägt sind (erster logischer Wert "1"), so ist die Leitfähigkeit nahe dem Speicherbereich 507 eine andere, als wenn in dem Speicherabschnitt 507 keine Ladungsträger eingeprägt sind (zweiter logischer Wert "0"). Aus dem Strom zwischen dem ersten Elektrodenbereich 502 und dem selektierten zweiten Elektrodenbereich 504 entlang dem leitenden Kanal ist infolge der angelegten Spannungssignale folglich ablesbar, ob die in dem Speicherbereich 507 eingespeicherte Binärinformation einen ersten logischen Wert "1" oder einen zweiten logischen Wert "0" aufweist. Die angelegten Spannungssignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 505 auftreten.
  • Um das in dem Speicherbereich 508 eines selektierten Vertikal-Transistors nahe dem selektierten zweiten Elektrodenbereich 504 gespeicherte Bit auszulesen, wird an den alle zweiten Elektrodenbereiche 504 eine erste Auslesespannung von 2 V und simultan an die restlichen, nicht-selektierten Gate-Bereiche 506 eine zweite Auslesespannung von 1,2 V angelegt. An den ersten Elektrodenbereich 502 und die selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Falls in dem Speicherbereich 508 Ladungsträger eingeprägt sind (erster logischer Wert "1"), ist die Leitfähigkeit nahe dem Speicherbereich 508 eine andere, als wenn in dem Speicherbereich 508 keine Ladungsträger eingeprägt sind (zweiter logischer Wert "0"). Aus dem Strom zwischen einem selektierten zweiten Elektrodenbereich 504 und dem ersten Elektrodenbereich 502 entlang dem leitenden Kanal ist infolge der angelegten Spannungssignale folglich ablesbar, ob die in dem Speicherbereich 508 eingespeicherte Binärinformation einen ersten logischen Wert "1" oder einen zweiten logischen Wert "0" aufweist. Die angelegten Spannungssignale werden ausreichend klein gewählt, damit keine Tunnelströme auf die, von der oder über die elektrisch isolierende Schichtenfolge 505 auftreten.
  • Bezugnehmend auf Tabelle 2 wird im Folgenden ein Verfahren beschrieben, mittels dem die Datenmenge von zwei Bit, die in einem selektierten Vertikal-Transistor der Transistor- Anordnung 500 einspeicherbar ist, gelöscht werden kann. Hierfür werden an den ersten Elektrodenbereich 502 eine erste Löschspannung von 6 V, an den selektierten zweiten Elektrodenbereich 504 eine zweite Löschspannung von 6 V und an den selektierten Gate-Bereich 506 eine dritte Löschspannung von -6 V angelegt. An die restlichen, nicht- selektierten zweiten Elektrodenbereiche 504 und die restlichen, nicht-selektierten Gate-Bereiche 506 wird keine Spannung angelegt. Infolge der Spannungssignale werden Löcher, das heißt positive Ladungsträger, beschleunigt und tunneln in die Speicherbereiche 507, 508 der elektrisch isolierenden Schichtenfolge 505 des selektierten Vertikal- Transistors, in denen elektronische Ladungsträger lokalisiert waren. Dort rekombinieren die positiv geladenen Löcher und die negativ geladenen Elektronen zu einer verschwindenden Gesamtladung. Dadurch werden die elektronischen Ladungsträger, die vor dem Löschvorgang auf der Nitrid- Schicht in den Speicherbereichen 507, 508 dauerhaft lokalisiert waren, um den ersten logischen Wert "1" zu repräsentieren, von der elektrisch isolierenden Schichtenfolge 505 entfernt. Nach dem Löschvorgang sind demzufolge beide in dem selektierten Vertikal-Transistor der Transistor-Anordnung 500 gespeicherten Bits auf den zweiten logischen Wert "0" zurückgesetzt.
  • Nachfolgend wird nun ein Verfahren zum Herstellen einer Transistor-Anordnung 500 gemäß dem dritten Ausführungsbeispiel der Erfindung beschrieben. Zunächst wird eine Schichtanordnung aus einem Substrat 501, einem ersten Elektrodenbereich 502, einer Kanalschicht und einer Elektrodenschicht gebildet. Dann werden Gräben in die Schichtanordnung eingebracht, wobei sich die Gräben bis zum ersten Elektrodenbereich 502 erstrecken und dabei aus der Kanalschicht mehrere Kanalbereiche 503 und aus der Elektrodenschicht mehrere zweite Elektrodenbereiche 504 bilden. Danach wird über dem ersten Elektrodenbereich 502 und den zweiten Elektrodenbereichen 504 und seitlich an den Kanalbereichen 503 eine elektrisch isolierende Schichtenfolge 505 gebildet. Schließlich werden mehrere Gate-Bereiche 506 auf der elektrisch isolierenden Schichtenfolge 505 gebildet.
  • Die einzelnen Verfahrensschritte werden dabei unter Verwendung von bekannten Verfahren wie Photolithographie, nasschemisches Ätzen, Gasphasenepitaxie, Ionenimplantation, Kathodenzerstäubung und anderen Verfahren durchgeführt.
  • In Fig. 6 ist eine schematische Ansicht einer Transistor- Anordnung 600 gemäß einem vierten Ausführungsbeispiel der Erfindung mit mehreren Vertikal-Transistoren gezeigt.
  • Die Transistor-Anordnung 600 gemäß dem vierten Ausführungsbeispiel unterscheidet sich von der Transistor- Anordnung 300 gemäß dem zweiten Ausführungsbeispiel dadurch, dass der zweite elektrisch isolierende Bereich 309 der Transistor-Anordnung 600 lediglich den ersten Elektrodenbereich 304 teilweise umgibt, so dass der erste Elektrodenbereich 304 an zwei Stellen einen Kontaktbereich zu den benachbarten Kanalbereichen 303 aufweist, und keinen Berührungskontakt mit dem ersten elektrisch isolierenden Bereich 308 aufweist. Jeder zweite Elektrodenbereich 305 ist somit mittels des zugehörigen Kanalbereichs 303, der benachbarten Gate-Bereiche 307 sowie der dazwischen angeordneten elektrisch isolierenden Schichtenfolge 306 mit jeweils zwei ersten Elektrodenbereichen 304 elektrisch gekoppelt.
  • Folglich weist jeder in die Kanalschicht 302 eingebrachte Graben an beiden Seiten zwischen dem darunter angeordneten ersten Elektrodenbereich 304 sowie den beiden angrenzenden zweiten Elektrodenbereichen 305 jeweils einen Vertikal- Transistor auf. Jeder Kanalbereich 303 der Transistor- Anordnung 600 ist somit jeweils zwei Vertikal-Transistoren zugeordnet.
  • In jedem Vertikal-Transistor ist gemäß der Beschreibung zu Fig. 3 jeweils eine Datenmenge von zwei Bit speicherbar, lesbar und löschbar. Daraus resultiert für die Transistor- Anordnung 600 eine Datenmenge von vier Bit je Kanalbereich 303.
  • Zum Herstellen der Transistor-Anordnung 600 wird im Wesentlichen auf das in Fig. 4A bis Fig. 4F beschriebene Herstellungsverfahren zurückgegriffen, wobei lediglich der Fertigungsschritt zwischen den in Fig. 4C und Fig. 4D dargestellten Schichtanordnungen verändert wird und die restlichen Fertigungsschritte entsprechend angepasst werden.
  • Statt dem Abscheiden sowie dem selektiven Entfernen der Siliziumdioxid-Schicht über der in Fig. 4C dargestellten Schichtanordnung 400C wird die Siliziumdioxid-Schicht 405 an allen freiliegenden Stellen entfernt. Die Siliziumdioxid- Schicht 405 wird somit lediglich unterhalb sowie teilweise neben der n+-dotierten ersten Elektrodenschicht 406 aufrecht erhalten. Aus der Siliziumdioxid-Schicht 405 ergibt sich somit der zweite elektrisch isolierende Bereich 309. Beim Abscheiden sowie Strukturieren der Schicht aus undotiertem polykristallinem Silizium werden dann die Spalte zwischen der n+-dotierten ersten Elektrodenschicht 406 und den beiden angrenzenden Kanalbereichen 303 geschlossen. Daraus resultiert dann der erste Elektrodenbereich 304, welcher mit den beiden angrenzenden Kanalbereichen 303 gekoppelt ist.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
    [1] Widmann D., Mader H., Friedrich H.: "Technologie hochintegrierter Schaltungen", Kapitel 8.4, Springer Verlag, Berlin, IBSN 3-540-59357-8 (1996)
    [2] Eitan B., Pavan P., Bloom I., Aloni E., Frommer A., Finzi D.: "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Vol. 21, No. 11, pp. 543-545 (2000)
    [3] US 6 087 222 A Bezugszeichenliste 100 2-Bit-Speicher-Transistor gemäß Stand der Technik
    101 Gate-Bereich
    102 Source-Bereich
    103 Drain-Bereich
    104 Wannen-Bereich
    105 erste elektrisch isolierende Schicht
    106 zweite elektrisch isolierende Schicht
    107 ONO-Schicht
    108 erste Siliziumdioxid-Schicht
    109 Siliziumnitrid-Schicht
    110 zweite Siliziumdioxid-Schicht
    111 erster Speicherabschnitt
    112 zweiter Speicherabschnitt
    200 Transistor-Anordnung gemäß erstem Ausführungsbeispiel der Erfindung
    201 Substrat
    202 Kanalschicht
    203 Kanalbereich
    204 erster Elektrodenbereich
    205 zweiter Elektrodenbereich
    206 elektrisch isolierende Schichtenfolge
    207 Gate-Bereich
    208 erster Speicherabschnitt
    209 zweiter Speicherabschnitt
    210 elektrisch isolierende Ummantelung
    211 elektrisch isolierende Ummantelung
    212 elektrisch isolierende Ummantelung
    300 Transistor-Anordnung gemäß zweitem Ausführungsbeispiel der Erfindung
    301 Substrat
    302 Kanalschicht
    303 Kanalbereich
    304 erster Elektrodenbereich
    305 zweiter Elektrodenbereich
    306 elektrisch isolierende Schichtenfolge
    307 Gate-Bereich
    308 erster elektrisch isolierender Bereich
    309 zweiter elektrisch isolierender Bereich
    310 erster Speicherbereich
    311 zweiter Speicherbereich
    400A Schicht-Anordnung
    400B Schicht-Anordnung
    400C Schicht-Anordnung
    400D Schicht-Anordnung
    400E Schicht-Anordnung
    400F Schicht-Anordnung
    401 p-dotiertes Substrat
    402 p-dotierte Kanalschicht
    403 n+-dotierte zweite Elektrodenschicht
    404 Siliziumnitrid-Schicht
    405 Siliziumdioxid-Schicht
    406 n+-dotierte erste Elektrodenschicht
    407 Siliziumdioxid-Wand
    408 undotierte erste Elektrodenschicht
    409 n-dotierte polykristalline Siliziumschicht
    500 Transistor-Anordnung gemäß drittem Ausführungsbeispiel der Erfindung
    501 Substrat
    502 erster Elektrodenbereich
    503 Kanalbereich
    504 zweiter Elektrodenbereich
    505 elektrisch isolierende Schichtenfolge
    506 Gate-Bereich
    507 erster Speicherbereich
    508 zweiter Speicherbereich
    600 Transistor-Anordnung gemäß viertem Ausführungsbeispiel der Erfindung

Claims (25)

1. Transistor-Anordnung mit
einem Substrat und
einem Vertikal-Transistor, welcher aufweist:
einen ersten Elektrodenbereich,
einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist,
einen Kanalbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich,
einen Gate-Bereich neben dem Kanalbereich, und
eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich,
wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern dienen.
2. Transistor-Anordnung gemäß Anspruch 1, bei welcher die elektrisch isolierende Schichtenfolge eine Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid- Schicht und einer zweiten Oxid-Schicht (ONO-Schichtenfolge) ist.
3. Transistor-Anordnung gemäß Anspruch 1 oder 2, bei welcher jeweils einer der beiden Abschnitte der elektrisch isolierenden Schichtenfolge im Wesentlichen zwischen dem Kanalbereich, dem Gate-Bereich sowie dem ersten Elektrodenbereich oder dem zweiten Elektrodenbereich angeordnet ist.
4. Transistor-Anordnung gemäß einem der Ansprüche 1 bis 3,
bei welcher der Kanalbereich p-dotiert ist, und
bei welcher der erste Elektrodenbereich und der zweite Elektrodenbereich n+-dotiert sind.
5. Transistor-Anordnung gemäß einem der Ansprüche 1 bis 4, bei welcher mindestens zwei Vertikal-Transistoren nebeneinander in dem Substrat angeordnet sind.
6. Transistor-Anordnung gemäß einem der Ansprüche 1 bis 5, bei welcher ein elektrisch isolierender Bereich, von dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich zumindest teilweise umgeben ist/sind, den ersten Elektrodenbereich und/oder den zweiten Elektrodenbereich von seiner/ihrer Umgebung mit Ausnahme des Kanalbereichs und der elektrisch isolierende Schichtenfolge elektrisch entkoppelt.
7. Transistor-Anordnung gemäß Anspruch 5, bei welcher die ersten Elektrodenbereiche aller Vertikal- Transistoren elektrisch miteinander gekoppelt sind.
8. Transistor-Anordnung gemäß einem der Ansprüche 5 bis 7, bei welcher der Gate-Bereich von einem elektrisch isolierenden Bereich zumindest teilweise derart umgeben ist, dass der Gate-Bereich eines Vertikal-Transistors zu benachbarten Vertikal-Transistoren elektrisch entkoppelt ist.
9. Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher,
bei dem eine Transistor-Anordnung mit einem Substrat und einem Vertikal-Transistor bereitgestellt wird, wobei der Vertikal-Transistor aufweist:
einen ersten Elektrodenbereich,
einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist,
einen Kanalbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich,
einen Gate-Bereich neben dem Kanalbereich, und
eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich, wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern dienen,
wobei jeweils einer der beiden Abschnitte der elektrisch isolierenden Schichtenfolge im Wesentlichen zwischen dem Kanalbereich, dem Gate- Bereich sowie dem ersten Elektrodenbereich oder dem zweiten Elektrodenbereich angeordnet ist,
bei dem aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem ersten Elektrodenbereich zugeordnet ist, ein erster Datenspeicher gebildet wird,
bei dem aus dem Abschnitt der elektrisch isolierenden Schichtenfolge, welcher dem zweiten Elektrodenbereich zugeordnet ist, ein zweiter Datenspeicher gebildet wird, und
bei dem in die beiden Datenspeicher jeweils ein Bit eingespeichert, ausgelesen oder gelöscht werden kann.
10. Verfahren gemäß Anspruch 9, bei dem das Einspeichern von einem Bit in einen der beiden Datenspeicher dadurch erfolgt, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich und simultan eine zweite Einspeicherspannung an den Gate-Bereich angelegt werden.
11. Verfahren gemäß Anspruch 9, bei dem das Auslesen von einem Bit aus einem der beiden Datenspeicher dadurch erfolgt, dass eine erste Auslesespannung an den Gate-Bereich und simultan eine zweite Auslesespannung an den ersten Elektrodenbereich oder den zweiten Elektrodenbereich angelegt werden.
12. Verfahren gemäß Anspruch 9, bei dem das Löschen von Bits in den beiden Datenspeichern dadurch erfolgt, dass simultan eine erste Löschspannung an den ersten Elektrodenbereich, eine zweite Löschspannung an den zweiten Elektrodenbereich und eine dritte Löschspannung an den Gate-Bereich angelegt werden.
13. Verfahren gemäß Anspruch 9, bei dem mehrere Vertikal-Transistoren nebeneinander angeordnet werden, und bei dem die ersten Elektrodenbereiche aller Vertikal-Transistoren elektrisch miteinander gekoppelt werden.
14. Verfahren gemäß Anspruch 13, bei dem das Einspeichern von einem Bit in den ersten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass bei dem bestimmten Vertikal-Transistor eine erste Einspeicherspannung an den zweiten Elektrodenbereich und simultan eine zweite Einspeicherspannung an den Gate- Bereich angelegt werden.
15. Verfahren gemäß Anspruch 13, bei dem das Einspeichern von einem Bit in den zweiten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass eine erste Einspeicherspannung an den ersten Elektrodenbereich und simultan bei dem bestimmten Vertikal- Transistor eine zweite Einspeicherspannung an den Gate- Bereich angelegt werden.
16. Verfahren gemäß Anspruch 13, bei dem das Auslesen von einem Bit aus dem ersten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass eine erste Auslesespannung an die ersten Elektrodenbereiche und simultan bei dem bestimmten Vertikal- Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden.
17. Verfahren gemäß Anspruch 13, bei dem das Auslesen von einem Bit aus dem zweiten Datenspeicher eines bestimmten Vertikal-Transistors dadurch erfolgt, dass eine erste Auslesespannung an die zweiten Elektrodenbereiche und simultan bei dem bestimmten Vertikal- Transistor eine zweite Auslesespannung an den Gate-Bereich angelegt werden.
18. Verfahren gemäß Anspruch 13, bei dem das Löschen von Bits in den beiden Datenspeichern eines bestimmten Vertikal-Transistors dadurch erfolgt, dass simultan eine erste Löschspannung an die ersten Elektrodenbereiche, eine zweite Löschspannung an die zweiten Elektrodenbereiche und eine dritte Löschspannung an die Gate- Bereiche angelegt werden.
19. Verfahren zum Herstellen einer Transistor-Anordnung mit einem Substrat und einem Vertikal-Transistor, welcher aufweist:
einen ersten Elektrodenbereich,
einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist,
einen Kanalbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich,
einen Gate-Bereich neben dem Kanalbereich, und
eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich, wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern dienen,
bei dem eine Schichtanordnung aus einem Substrat, einer Kanalschicht, einer Elektrodenschicht und einer ersten elektrischen Isolationsschicht gebildet wird,
bei dem ein Graben in die Schichtanordnung eingebracht wird, wobei sich der Graben bis in die Kanalschicht hineinerstreckt und dabei aus der Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen ersten Elektrodenbereich bildet,
bei dem eine zweite elektrische Isolationsschicht auf der Innenfläche des Grabens gebildet wird,
bei dem von einem Bereich der Innenfläche in einem seitlichen oberen Abschnitt der Innenfläche des Grabens die zweite elektrische Isolationsschicht entfernt wird,
bei dem ein zweiter Elektrodenbereich in dem Graben gebildet wird, wobei der zweite Elektrodenbereich mit Ausnahme von einem Bereich, in dem der zweite Elektrodenbereich mit dem Kanalbereich gekoppelt wird,
auf der zweiten elektrischen Isolationsschicht ausgebildet wird,
bei dem eine elektrisch isolierende Schichtenfolge aufgebracht wird, und
bei dem ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet wird.
20. Verfahren zum Herstellen einer Transistor-Anordnung mit einem Substrat und einem Vertikal-Transistor, welcher aufweist:
einen ersten Elektrodenbereich,
einen zweiten Elektrodenbereich, welcher im Wesentlichen über dem ersten Elektrodenbereich angeordnet ist,
einen Kanalbereich zwischen dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich,
einen Gate-Bereich neben dem Kanalbereich, und
eine elektrisch isolierende Schichtenfolge zwischen dem Gate-Bereich und dem Kanalbereich, wobei zwei voneinander räumlich getrennte und elektrisch entkoppelte Abschnitte der elektrisch isolierenden Schichtenfolge jeweils zur Speicherung von Ladungsträgern dienen,
bei dem eine Schichtanordnung aus einem Substrat, einem ersten Elektrodenbereich, einer Kanalschicht und einer Elektrodenschicht gebildet wird,
bei dem ein Graben in die Schichtanordnung eingebracht wird, wobei sich der Graben bis zum ersten Elektrodenbereich erstreckt und dabei aus der Kanalschicht einen Kanalbereich und aus der Elektrodenschicht einen zweiten Elektrodenbereich bildet,
bei dem über dem ersten Elektrodenbereich und dem zweiten Elektrodenbereich und seitlich an dem Kanalbereich eine elektrisch isolierende Schichtenfolge gebildet wird, und
bei dem ein Gate-Bereich auf der elektrisch isolierenden Schichtenfolge gebildet wird.
21. Verfahren gemäß Anspruch 19 oder 20, bei dem die elektrisch isolierende Schichtenfolge aus einer Schichtenfolge aus einer ersten Oxid-Schicht, einer Nitrid- Schicht und einer zweiten Oxid-Schicht (ONO-Schichtenfolge) hergestellt wird.
22. Verfahren gemäß einem der Ansprüche 19 bis 21, bei dem der Kanalbereich aus einem p-dotierten Halbleitermaterial hergestellt wird.
23. Verfahren gemäß einem der Ansprüche 19 bis 22, bei dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich aus einem n+-dotierten Halbleitermaterial hergestellt werden.
24. Verfahren gemäß einem der Ansprüche 19 bis 23, bei dem der Gate-Bereich aus einem n-dotierten Halbleitermaterial hergestellt wird.
25. Verfahren gemäß einem der Ansprüche 19 bis 24, bei dem der erste Elektrodenbereich und/oder der zweite Elektrodenbereich und/oder der Gate-Bereich aus Poly-Silizium hergestellt werden.
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