DE10134979A1 - Integrated semiconductor chip having an active front side with semiconductor structures and contact connections and a passive/active rear side with/without semiconductor structures - Google Patents

Integrated semiconductor chip having an active front side with semiconductor structures and contact connections and a passive/active rear side with/without semiconductor structures

Info

Publication number
DE10134979A1
DE10134979A1 DE10134979A DE10134979A DE10134979A1 DE 10134979 A1 DE10134979 A1 DE 10134979A1 DE 10134979 A DE10134979 A DE 10134979A DE 10134979 A DE10134979 A DE 10134979A DE 10134979 A1 DE10134979 A1 DE 10134979A1
Authority
DE
Germany
Prior art keywords
rewiring structure
photo film
electronic component
film layer
electrically conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10134979A
Other languages
German (de)
Inventor
Stefan Paulus
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10134979A priority Critical patent/DE10134979A1/en
Publication of DE10134979A1 publication Critical patent/DE10134979A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/8547—Zirconium (Zr) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Semiconductor component (2) having active front side (21) with semiconductor structures and contact connections and a passive/active rear side (22) with/without semiconductor structures. The semiconductor component lies with its passive/active rear side on a supporting base (14) of an electrically conducting wiring structure (30). The contact connections are electrically connected to contact surfaces of the wiring structure. The electronic component has a housing (10) from which external contacts (8) of the wiring structure lead electrically contact the component. An Independent claim is also included for a process for the production of an electronic component.

Description

Die Erfindung betrifft ein elektronisches Bauteil mit wenig­ stens einem Halbleiterbauelement und ein Verfahren zu seiner Herstellung gemäß den unabhängigen Ansprüchen.The invention relates to an electronic component with little least a semiconductor device and a method for its Manufactured according to the independent claims.

Elektronische Bauteile mit einem Halbleiterbauelement, das beispielsweise ein integrierter Halbleiterchip sein kann, können mit einem Chipträger zur Montage des Halbleiterbauele­ ments auf einer der Oberflächen des Chipträgers versehen sein, wobei das Halbleiterbauelement mit Lötanschlußstellen versehen und elektrisch mit dem Chipträger verbunden ist. Die Lötanschlußstellen bilden dabei eine leitende Verbindung durch Öffnungen des Chipträgers hindurch, die sich von einer ersten Oberfläche des Chipträgers durch den Chipträger hin­ durch bis zu einer zweiten Oberfläche erstrecken. Zumindest der Halbleiterchip bzw. das Halbleiterbauelement ist dabei von einem Gehäuse umgeben, das beispielsweise durch Umpressen mit einer Pressmasse, in einer Globetop-Technik oder aus ei­ ner Unterfüllung einer Flipchip-Anordnung hergestellt sein kann.Electronic components with a semiconductor device that can be an integrated semiconductor chip, for example, can with a chip carrier for mounting the semiconductor device elements on one of the surfaces of the chip carrier be, the semiconductor device with solder connection points provided and electrically connected to the chip carrier. The Solder connection points form a conductive connection through openings in the chip carrier, which differ from a first surface of the chip carrier through the chip carrier extend through to a second surface. At least the semiconductor chip or the semiconductor component is included surrounded by a housing, for example by pressing with a molding compound, in a Globetop technique or from egg ner underfill a flip chip arrangement be made can.

Bei derartigen elektronischen Bauteilen können die Halblei­ terbauelemente bzw. -chips auf Metal-Lead-Frames oder Lami­ natsubstrate als Chipträger montiert sein. Der Chip kann an­ schließend entweder in Drahtbond-Technik oder Flipchip- Technik kontaktiert werden. Die Verkapselung des Halbleiter­ bauelements oder -chips erfolgt durch Umpressen mittels Transfermolding. An der Unterseite des Halbleiterbauelements befinden sich Kontaktanschlüsse oder Kontaktpads des elektro­ nischen Bauteils. Da diese Bauelemente keine üblichen Pinan­ schlüsse aufweisen, spricht man von "Leadless Bauelementen" sowie von "Leadless Chip Carriern" (LCC). With such electronic components, the half lead Construction elements or chips on metal lead frames or lami nate substrates can be mounted as a chip carrier. The chip can closing either in wire bond technology or flipchip Technology can be contacted. Encapsulation of the semiconductor Components or chips are made by pressing Transfer molding. At the bottom of the semiconductor device there are contact connections or contact pads of the electro African component. Because these components are not common pinan have conclusions, one speaks of "leadless components" as well as from "Leadless Chip Carriers" (LCC).  

Die Lead-Frame-Herstellung für Gehäuse erfolgt beispielsweise durch sogenanntes Electroforming. Der Lead-Frame erhält auf diese Weise eine typische Pilzform. Bei diesem Herstellungs­ prozeß des Lead-Frames ist jedoch keine Umverdrahtung im Ge­ häuse möglich. Dies bedeutet, dass der letztendliche Package Footprint entsprechend der Größe des Halbleiterbauelements (Die Bond) und der Größe der Drahtbondanschlüsse (Wire-Bond- Fläche) ist. Dies bringt Nachteile hinsichtlich der Produkt­ vielfalt, da bei größer werdenden Chips entsprechend größere Gehäuse verwendet werden müssen. Umverdrahtungsebenen können mit Keramiksubstraten bzw. sog. Umverdrahtungsplatten (PCB) realisiert sein. Die Nachteile dieser bekannten Substrate sind unter anderem die Herstellungskosten sowie die geringe Packungsdichte, die damit erzielt werden kann.The lead frame production for housings takes place, for example through so-called electroforming. The lead frame gets on this way a typical mushroom shape. In this manufacturing process of the lead frame is not rewiring in the Ge housing possible. This means that the ultimate package Footprint according to the size of the semiconductor device (The bond) and the size of the wire bond connections (wire bond Area). This brings disadvantages with regard to the product diversity, because as chips get bigger they are bigger Housing must be used. Rewiring levels can with ceramic substrates or so-called rewiring boards (PCB) be realized. The disadvantages of these known substrates include the manufacturing costs and the low Packing density that can be achieved with it.

Aufgabe der Erfindung ist es, ein "leadless" Bauelement zur Verfügung zu stellen, das möglichst geringe Abmessungen auf­ weist.The object of the invention is to provide a "leadless" component To provide the smallest possible dimensions has.

Dies Aufgabe wird mit dem Gegenstand der unabhängigen Ansprü­ che gelöst. Merkmale vorteilhafter Weiterbildungen der Erfin­ dung ergeben sich aus den abhängigen Ansprüchen.This task is the subject of independent claims che solved. Features of advantageous developments of the Erfin dung arise from the dependent claims.

Erfindungsgemäß weist das elektronische Bauteil wenigstens ein Halbleiterbauelement auf, das eine aktive Vorderseite mit Halbleiterstrukturen und Kontaktanschlüssen und eine passive Rückseite ohne Halbleiterstrukturen aufweist. Das Halbleiter­ bauelement liegt mit seiner passiven Rückseite auf einer Auf­ lagebasis bzw. einem Auflagesockel einer elektrisch leitenden Umverdrahtungsstruktur auf und ist mit dieser Auflage fest verbunden (gebondet). Zudem sind die Kontaktanschlüsse des Halbleiterbauelements mit Kontaktflächen der Umverdrahtungs­ struktur elektrisch leitend verbunden. Weiterhin weist das elektronische Bauteil ein Gehäuse auf, aus dem Außenkontakte der Umverdrahtungsstruktur zur elektrischen Kontaktierung des elektronischen Bauteils nach außen geführt sind. According to the invention, the electronic component at least has a semiconductor device that has an active front Semiconductor structures and contact connections and a passive Back without semiconductor structures. The semiconductor With its passive back, component lies on an open base or a base of an electrically conductive Rewiring structure and is firm with this edition connected (bonded). In addition, the contact connections of the Semiconductor component with contact areas of the rewiring electrically connected structure. Furthermore, the electronic component on a housing from which external contacts the rewiring structure for electrical contacting of the electronic component are guided to the outside.  

Der Vorteil dieses erfindungsgemäßen elektronischen Bauteils liegt insbesondere in der damit erzielbaren wesentlich höhe­ ren Packungsdichte. Die Umverdrahtungsstruktur kann über we­ nigstens zwei, drei oder auch über mehr aufeinander liegenden Lagen verfügen und ermöglicht es dadurch, auf die ansonsten notwendigen Maßnahmen zur elektrischen Umverdrahtung zu ver­ zichten. Die Außenkontakte können direkt auf entsprechende Leiterbahnen einer gedruckten Schaltung aufgesetzt und mit diesen verbunden werden.The advantage of this electronic component according to the invention lies in particular in the amount that can be achieved with it packing density. The rewiring structure can be done via we at least two, three or more than one another Dispose of locations and thereby enables to the otherwise necessary measures for electrical rewiring to ver do without. The external contacts can directly on corresponding Conductor tracks of a printed circuit put on and with these are connected.

Eine Ausführungsform der Erfindung sieht vor, dass die elek­ trisch leitendende Umverdrahtungsstruktur als dreidimensiona­ le Struktur ausgebildet ist, womit erhebliche Vorteile hin­ sichtlich der erzielbaren Kompaktheit des gesamten elektroni­ schen Bauteils verbunden sind. Unter einer dreidimensionalen Struktur wird nachfolgend die Möglichkeit einer Kreuzung von Leiterbahnen ohne leitende Verbindung der Kreuzungsstellen verstanden. Das heißt, die Leiterbahnstrukturen der dreidi­ mensionalen Umverdrahtungsstruktur ermöglichen Verbindungen von den Kontaktanschlüssen des Halbleiterbauelements zu Au­ ßenkontakten des elektronischen Bauteils, die nicht mehr von den geometrischen Vorgaben des Halbleiterbauelements abhängig sind.One embodiment of the invention provides that the elec tric conductive rewiring structure as three-dimensional le structure is formed, with significant advantages visibly the achievable compactness of the entire electronics are connected component. Under a three-dimensional Structure will subsequently have the possibility of crossing Conductor tracks without conductive connection of the crossing points Roger that. That is, the circuit structures of the dreidi Dimensional rewiring structure enables connections from the contact connections of the semiconductor component to Au External contacts of the electronic component, which are no longer of depending on the geometric specifications of the semiconductor component are.

Bei einer weiteren erfindungsgemäßen Ausführungsform weist die elektrisch leitende Umverdrahtungsstruktur wenigstens zwei oder mehr Schichten auf, was insbesondere Vorteile hin­ sichtlich der gestalterischen Freiheitsgrade bei der Umver­ drahtung der elektrischen Anschlüsse des Halbleiterbauele­ ments mit sich bringt.In a further embodiment according to the invention the electrically conductive rewiring structure at least two or more layers on what particular advantages point out visually the creative degrees of freedom with the Umver Wiring the electrical connections of the semiconductor device brings with it.

Bei einer Ausführungsform der Erfindung sind die Umverdrah­ tungsstruktur und das Halbleiterbauelement von einem Gehäuse umgeben. Das Gehäuse besteht beispielsweise aus Kunststoff bzw. einer üblichen Pressmasse, die ggf. Fasereinlagerungen aufweisen kann. Das Gehäuse kann beispielsweise durch Umpres­ sen mit einer Pressmasse, in einer Globetop-Technik oder aus einer Unterfüllung einer Flipchip-Anordnung hergestellt sein. Diese erfindungsgemäße Anordnung weist den Vorteil auf, dass damit auf einfachem Weg ein komplettes elektronisches Bauteil hergestellt werden kann, das bereits im gekapselten Gehäuse seine gesamte Umverdrahtung beinhaltet. Zusätzliche Umver­ drahtungen auf Keramik oder PCB-Basis können auf diese Weise entfallen.In one embodiment of the invention, the rewiring tion structure and the semiconductor device from a housing surround. The housing is made of plastic, for example or a conventional molding compound, which may contain fiber can have. The housing can, for example, by pressing with a molding compound, in a Globetop technique or from  an underfill of a flip chip arrangement. This arrangement according to the invention has the advantage that a complete electronic component in a simple way can be manufactured that already in the encapsulated housing includes all of its rewiring. Additional conversions Ceramic or PCB based wiring can be done in this way omitted.

Gemäß einer weiteren Ausführungsform der Erfindung sind die Kontaktanschlüsse des Halbleiterbauelements mit den Kontakt­ flächen der Umverdrahtungsstruktur mittels Drahtbondverbin­ dungen elektrisch leitend verbunden. Alternativ können sie jedoch mit den Kontaktflächen der Umverdrahtungsstruktur auch mittels Flipchip-Technik verbunden sein, was weitere Vorteile hinsichtlich der Kompaktheit sowie der einfachen Herstellbar­ keit des elektronischen Bauteils mit sich bringt.According to a further embodiment of the invention, the Contact connections of the semiconductor device with the contact areas of the rewiring structure using a wire bond electrically connected. Alternatively, they can however, also with the contact areas of the rewiring structure be connected by flip-chip technology, which further advantages in terms of compactness and ease of manufacture of the electronic component.

Gemäß einer Ausführungsform der Erfindung ist unter dem Auf­ lagesockel der elektrisch leitenden Umverdrahtungsstruktur mit dem darauf befestigten Halbleiterbauelement wenigstens ein Außenkontakt des elektronischen Bauteils angeordnet. Die­ se erfindungsgemäße Anordnung weist den Vorteil auf, dass ge­ genüber den bekannten Lead-Frame-Bauteilen eine deutlich kom­ paktere Realisierung des elektronischen Bauteils ermöglicht ist.According to one embodiment of the invention is under the on location base of the electrically conductive rewiring structure with the semiconductor component attached to it at least an external contact of the electronic component is arranged. the se arrangement according to the invention has the advantage that ge compared to the well-known lead frame components, a significantly enables more precise realization of the electronic component is.

Die dreidimensionale Umverdrahtungsstruktur erlaubt dabei mehrfache Kreuzungen der Leitungen sowie unter anderem auch eine Plazierung von Außenkontakten unter dem Halbleiterbau­ element, da der Außenkontakt vom Auflagesockel in diesem Fall durch eine Zwischenlage der Pressmasse des Kunststoffgehäuses getrennt und elektrisch isoliert ist.The three-dimensional rewiring structure allows multiple crossings of the lines as well as among others a placement of external contacts under the semiconductor device element, since the external contact from the support base in this case by an intermediate layer of the molding compound of the plastic housing is separated and electrically isolated.

Eine Ausführungsform der Erfindung sieht vor, dass die aus dem Gehäuse nach außen geführten Außenkontakte des elektroni­ schen Bauteils als flache Außenkontaktflächen ausgebildet sind. Diese Außenkontaktflächen können ggf. zusätzlich mit einer lötbaren Schicht versehen sein. Diese kompakte Bauweise ermöglicht die Verwendung des elektronischen Bauteils als so­ genanntes leadless Bauelement, das im Vergleich zu bekannten herkömmlichen Bauelementen bei gleicher Fläche auf der Lei­ terplatte eine deutlich höhere Zahl von Anschlüssen aufweisen kann. Bei gleicher Anzahl von Anschlüssen kann zudem eine deutlich kleinere Bauteilgröße realisiert werden, wobei gleichzeitig eine geringere Bauhöhe der elektronischen Bau­ teile erzielt werden kann. Speziell bei Hochfrequenzanwendun­ gen ergeben sich Vorteile durch die kurzen Signalwege und die kompakte Bauweise der Bauelemente. Die gute Anbindung der Bauelemente zur Leiterplatte und die kleinen Bauteilabmessun­ gen wirken sich günstig auf die mechanische Belastbarkeit des Bauelements sowie seiner Befestigungen auf der Leiterplatte aus.An embodiment of the invention provides that the the housing external contacts of the electroni the component as a flat external contact surfaces are. These external contact areas can also be used if necessary  be provided with a solderable layer. This compact design enables the use of the electronic component as such called leadless component, which compared to known conventional components with the same area on the Lei terplatte have a significantly higher number of connections can. With the same number of connections, one can significantly smaller component size can be realized, whereby at the same time a lower overall height of electronic construction parts can be achieved. Especially for high frequency applications advantages result from the short signal paths and the compact design of the components. The good connection of the Components for the circuit board and the small component dimensions conditions have a favorable effect on the mechanical resilience of the Component and its fastenings on the circuit board out.

Eine alternative Ausführungsform der Erfindung sieht vor, dass die aus dem Gehäuse nach außen geführten Außenkontakte der Umverdrahtungsstruktur mit Kontakthöckern zur Flipchip- Montage des elektronischen Bauteils versehen sind. Die be­ kannte und weitverbreitete Flipchip-Montagetechnik ermöglicht es, das erfindungsgemäße elektronische Bauteil sehr univer­ sell einzusetzen.An alternative embodiment of the invention provides that the external contacts led out of the housing the rewiring structure with bumps for flipchip Assembly of the electronic component are provided. The be known and widespread flipchip mounting technology it, the electronic component according to the invention very univer use sell.

Als Halbleiterbauelement des erfindungsgemäßen elektronischen Bauteils kommen entweder einzelne Bauelemente, wie beispiels­ weise Transistoren, Dioden oder Feldeffekttransistoren in Fragen. Ebenso kann das Halbleiterbauelement jedoch ein inte­ grierter Halbleiterchip mit einer Vielzahl von Halbleiter­ schaltungen sein. Sowohl bei der Verwendung von einzelnen Halbleiterbauelementen wie auch von integrierten Halbleiter­ chips können äußerst kompakte und vielseitig anwendbare elek­ tronische Bauteile realisiert werden.As a semiconductor component of the electronic Component come either individual components, such as as transistors, diodes or field effect transistors in Ask. However, the semiconductor component can also be an integer Gried semiconductor chip with a variety of semiconductors be circuits. Both when using single Semiconductor components as well as integrated semiconductors chips can be extremely compact and versatile tronic components can be realized.

Ein erfindungsgemäßes Verfahren zur Herstellung eines elek­ tronischen Bauteils gemäß wenigstens einer der zuvor be­ schriebenen Ausführungsformen mit wenigstens einem Halblei­ terbauelement, das eine aktive Vorderseite mit Halbleiter­ strukturen und Kontaktanschlüssen und eine passive Rückseite ohne Halbleiterstrukturen aufweist, umfasst zumindest die folgenden Verfahrensschritte:
A method according to the invention for producing an electronic component according to at least one of the previously described embodiments with at least one semiconductor component which has an active front side with semiconductor structures and contact connections and a passive rear side without semiconductor structures, comprises at least the following method steps:

  • 1. Bereitstellen eines dünnen metallischen Trägersub­ strats, dessen Fläche mindestens einem Grundriß ei­ nes herzustellenden elektronischen Bauteils ent­ spricht,1. Providing a thin metallic support sub strats, the area of which is at least one plan ent of the electronic component to be manufactured speaks,
  • 2. Aufbringen einer Fotofilmschicht auf einer ersten Oberfläche des Trägersubstrats,2. Apply a layer of photo film to a first Surface of the carrier substrate,
  • 3. Belichten der Fotofilmschicht, mit einer Maske, die Leitungsstrukturen abbildet,3. Expose the photo film layer, using a mask that Depicts management structures,
  • 4. Entwickeln der Fotofilmschicht, wobei die abgebil­ deten Leitungsstrukturen entfernt werden,4. Develop the photo film layer, the picture line structures are removed,
  • 5. Auffüllen der entwickelten Bereiche mit einer elek­ trisch leitenden Schicht, und ggf. Wiederholen der Schritte 2 bis 5,5. Fill the developed areas with an elec trically conductive layer, and if necessary repeating the Steps 2 to 5,
  • 6. Entfernen der Fotofilmschicht, wodurch eine dreidi­ mensionale Umverdrahtungsstruktur aus den Metall­ schichten entsteht,6. Remove the photo film layer, causing a three-way Dimensional rewiring structure made of metal layers arises,
  • 7. Erstellen von Drahtbondverbindungen zwischen den Kontaktanschlüssen des Halbleiterbauelements und Kontaktflächen der Umverdrahtungsstruktur,7. Creating wire bond connections between the Contact connections of the semiconductor device and Contact areas of the rewiring structure,
  • 8. Aufbringen des Gehäuses aus Kunststoff, Pressmasse oder dergleichen um das Halbleiterbauelement und die Umverdrahtungsstruktur und8. Application of the housing made of plastic, molding compound or the like around the semiconductor device and the rewiring structure and
  • 9. Entfernen des Trägersubstrats, wodurch Außenkontak­ te des elektronischen Bauteils freigelegt werden,9. Removing the carrier substrate, causing external contact te of the electronic component are exposed,
  • 10. Überziehen der Außenkontakte mit lötbaren Schichten (z. B. Ni, Au).10. Cover the external contacts with solderable layers (e.g. Ni, Au).

Dieses erfindungsgemäße Verfahren mit dem in mehreren aufein­ anderfolgenden Schritten aufgebrachten Umverdrahtungsaufbau hat insbesondere den Vorteil eines sehr kompakten Aufbaus. Die dreidimensionale Umverdrahtungsstruktur, welche leitende Verbindungen zwischen dem elektronischen Halbleiterbauelement und Außenkontakten des elektronischen Bauteils herstellt, führt insgesamt zu einem wesentlich kompakteren Bauteil als dies bei einem elektronischen Bauteil mit separater Umver­ drahtungsplatte oder -folie der Fall wäre.This method according to the invention in accordance with the in several subsequent steps applied rewiring structure has the particular advantage of a very compact design. The three-dimensional rewiring structure, which is conductive Connections between the electronic semiconductor device and produces external contacts of the electronic component,  leads to a much more compact component than this with an electronic component with a separate converter wire plate or foil would be the case.

Eine spezielle Ausgestaltung des erfindungsgemäßen Verfahrens sieht die folgenden Verfahrensschritte vor:
Nach dem Bereitstellen des metallischen Trägersubstrats wird eine erste Fotofilmschicht auf der ersten Oberfläche der Trä­ gersubstrats aufgebracht. Danach wird die erste Fotofilm­ schicht belichtet, wobei die abgebildeten Leitungsstrukturen entfernt werden und erste entwickelte Bereiche entstehen. Diese ersten entwickelten Bereiche werden mit einer ersten leitenden Schicht, die bspw. aus Metall sein kann, aufge­ füllt, wonach die Verfahrensschritte für eine zweite Fotofilmschicht wiederholt und zweiten entwickelten Bereiche der zweiten Fotofilmschicht mit einer zweiten leitenden Schicht aufgefüllt werden.The following method steps provide a special embodiment of the method according to the invention:
After the provision of the metallic carrier substrate, a first photo film layer is applied to the first surface of the carrier substrate. The first photo film is then exposed, the line structures shown being removed and the first developed areas being created. These first developed areas are filled with a first conductive layer, which can be made of metal, for example, after which the process steps are repeated for a second photo film layer and second developed areas of the second photo film layer are filled with a second conductive layer.

Diese Verfahrensschritte können für n-te Fotofilmschichten und n-te leitende Schichten mehrmals wiederholt werden. Schließlich wird die erste bis n-te Fotofilmschicht entfernt, wodurch eine dreidimensionale Umverdrahtungsstruktur aus den leitenden Schichten entsteht. Zwischen den Kontaktanschlüssen des Halbleiterbauelements und den Kontaktflächen der Umver­ drahtungsstruktur werden Drahtbondverbindungen hergestellt. Danach erfolgt das Aufbringen eines Kunststoffgehäuse um das Halbleiterbauelement und die Umverdrahtungsstruktur und das Entfernen des Trägersubstrats, wodurch Außenkontakte des elektronischen Bauteils freigelegt werden.These process steps can be used for nth photo film layers and nth conductive layers are repeated several times. Finally, the first to nth photo film layers are removed, whereby a three-dimensional rewiring structure from the conductive layers. Between the contact connections of the semiconductor component and the contact areas of the Umver wire structure, wire bond connections are made. Then a plastic housing is applied around the Semiconductor device and the rewiring structure and that Removing the carrier substrate, causing external contacts of the electronic component are exposed.

Dieses erfindungsgemäße Verfahren weist den Vorteil auf, das durch n aufeinanderfolgende Belichtungs- und Beschichtungs­ schritte annähernd beliebig viele leitende Schichten aufein­ ander aufgebaut werden können, die zu einer hoch komplexen dreidimensional elektrisch leitenden Umverdrahtungsstruktur führen. Auf diese Weise und mit diesem Verfahren sind somit hoch komplexe und dabei äußerst kompakte elektronische Bau­ teile mit Halbleiterbauelementen realisierbar.This method according to the invention has the advantage that through n successive exposure and coating steps on almost any number of conductive layers other can be built up to a highly complex three-dimensional electrically conductive rewiring structure to lead. In this way and with this procedure are thus  highly complex and extremely compact electronic construction parts can be realized with semiconductor components.

Eine alternative Ausführungsform des erfindungsgemäßen Ver­ fahrens unterscheidet sich vom zuvor beschriebenen Verfahren dadurch, dass nur eine, dafür etwas dickere Fotofilmschicht in mehreren Schichten mit mehreren Masken belichtet wird, wo­ mit in der Fotofilmschicht dreidimensionale Leitungsstruktu­ ren abgebildet werden. Es folgt danach die Entwicklung der gesamten Fotofilmschicht, wobei die abgebildeten dreidimen­ sionalen Leitungsstrukturen entfernt werden und das Auffüllen der entwickelten Bereiche mit einer elektronisch leitenden Schicht erfolgt. Anschließend wird die Fotofilmschicht ent­ fernt, wodurch eine dreidimensionale Umverdrahtungsstruktur aus den elektrisch leitenden Schichten entsteht. Die weiteren Verfahrensschritte entsprechen denen des bereits zuvor be­ schriebenen Herstellungsverfahren. Hierbei wird eine einzige etwas dickere Fotofilmschicht auf dem Trägersubstrat aufge­ bracht, die durch Variation der Belichtung in eine dreidimen­ sionale Struktur umgebildet wird, welche nach der Entwicklung mit Metall oder anderem geeigneten elektrisch leitenden Mate­ rial aufgefüllt wird. Die Belichtung kann ggf. durch schicht­ weises Laserbelichten mit unterschiedlichen Fokustiefen er­ folgen.An alternative embodiment of the Ver driving differs from the previously described procedure in that only one, but somewhat thicker photo film layer exposed in multiple layers with multiple masks where with three-dimensional line structure in the photo film layer be mapped. This is followed by the development of the entire photo film layer, the three dimensions shown sional line structures are removed and filling of the developed areas with an electronically conductive Layer takes place. The photo film layer is then removed remotely, creating a three-dimensional rewiring structure arises from the electrically conductive layers. The others Process steps correspond to those of the be manufacturing process. This is a single somewhat thicker photo film layer applied to the carrier substrate brings that by varying the exposure into a three-dimens sional structure is transformed, which after development with metal or other suitable electrically conductive mate rial is filled up. The exposure can possibly be through layer wise laser exposure with different depths of focus consequences.

Das Auffüllen mit den elektrisch leitenden Schichten kann beispielsweise durch Pastendruck, auf galvanischem oder che­ mischen Wege oder beispielsweise durch Sputtern oder Aufdamp­ fen erfolgen. Mit diesem Verfahren können in vorteilhafter­ weise auf sehr schnellem und einfachen Wege komplexe dreidi­ mensionale Umverdrahtungsstrukturen in elektronischen Bautei­ len erzeugt werden. Das Auffüllen kann auch mit flüssigem Ma­ terial erfolgen, wonach die Aushärtung erfolgt.The filling with the electrically conductive layers can for example by paste printing, on galvanic or che mix paths or for example by sputtering or vapor deposition fen. Using this method can be more advantageous wise complex dreidi in a very quick and easy way Dimensional rewiring structures in electronic components len are generated. The filling can also be done with liquid Ma material, after which the curing takes place.

Ein weiteres alternatives erfindungsgemäßes Verfahren sieht das zusätzliche Beschichten der verbliebenen Kanten der ein­ zigen Fotofilmschicht nach dem Entwickeln mit einer elek­ trisch leitenden Beschichtung vor. Danach erst werden die entwickelten Bereiche mit einer ersten elektrisch leitenden Schicht aufgefüllt, wonach die Fotofilmschicht entfernt wird. Dieses Verfahren hat den Vorteil, dass die Ausbildung der dreidimensionalen Struktur erleichtert wird, indem die ent­ wickelten Flanken vorher mit einem Metallbeschichtung oder einer anderen leitfähigen Schicht überzogen werden. Dieser Überzug kann ebenfalls beispielsweise durch Sputtern oder Aufdampfen aufgebracht werden.Another alternative method according to the invention provides the additional coating of the remaining edges of the one zigen photo film layer after developing with an elec  trically conductive coating. Only then will the developed areas with a first electrically conductive Layer filled, after which the photo film layer is removed. This procedure has the advantage that the training of three-dimensional structure is facilitated by the ent previously wrapped flanks with a metal coating or covered with another conductive layer. This Coating can also be done, for example, by sputtering or Evaporation can be applied.

Anschließend an die zuvor beschriebenen alternativen Verfah­ rensschritte werden die Drahtbondverbindungen zwischen den Kontaktanschlüssen des Halbleiterbauelements und den Kontakt­ flächen der Umverdrahtungsstrukturen hergestellt und ein Kunststoffgehäuse um das Halbleiterbauelement und die Umver­ drahtungsstruktur aufgebracht. Abschließend wird das Träger­ substrat entfernt, wodurch die Außenkontakte des elektroni­ schen Bauteils freigelegt werden.Following the alternative procedure described above The wire bond connections between the Contact connections of the semiconductor device and the contact surfaces of the rewiring structures produced and a Plastic housing around the semiconductor device and the Umver applied wire structure. In conclusion, the carrier Removed substrate, which causes the external contacts of the electronics the component.

Als metallisches Trägersubstrat kommt beispielsweise Kupfer in Frage, das gute thermische und elektrische Eigenschaften aufweist und sich nach der Fertigstellung der Gehäuseummante­ lung auf einfachem Weg mittels Ätzen oder Schleifen vom elek­ tronischen Bauteil entfernen läßt, wodurch die aus dem Kunst­ stoffgehäuse führenden Außenkontakte des elektronischen Bau­ teils freigelegt werden.Copper, for example, is used as the metallic carrier substrate in question, the good thermal and electrical properties exhibits and after the completion of the housing the easy way by etching or grinding the elec tronic component can be removed, which means that from the art outer housing contacts of electronic construction partly exposed.

Als elektrisch leitende Schicht der Umverdrahtungsstruktur kommen gut leitende Metalle wie beispielsweise Aluminium, Nickel, Palladium, Gold Silber oder Kupfer in Frage, die je­ weils gute elektrische Eigenschaften aufweisen. Zudem lassen sich diese Metalle auf einfachem Weg durch Sputtern, Aufdamp­ fen oder auf sonstige Weise auftragen. Aus den gleichen Me­ tallen kann auch die elektrisch leitende Beschichtung der Kanten der entwickelten Fotofilmschicht bestehen. Auch flüs­ sige, leitfähige Kunststoffe, welche ausgehärtet werden kön­ nen, sind vorstellbar und die dreidimensionalen Kanäle aufzu­ füllen.As an electrically conductive layer of the rewiring structure come good conductive metals such as aluminum, Nickel, palladium, gold, silver or copper in question, each because they have good electrical properties. Also leave these metals easily by sputtering, vapor deposition or apply in any other way. From the same me The electrically conductive coating of the Edges of the developed photo film layer exist. Also rivers sig, conductive plastics, which can be hardened  conceivable and the three-dimensional channels open to fill.

Das Gehäuse des elektronischen Bauteils kann in vorteilhafter Weise aus Kunststoff mittels Transfermolding hergestellt wer­ den. Dieses Verfahren hat den Vorteil einer einfachen und ko­ stengünstigen Herstellbarkeit. Zudem werden dabei die Draht­ bondverbindungen geschont und vor dem Abreißen geschützt. Ebenso kann die gesamte entstandene Struktur inklusive Halb­ leiterbauelement bzw. Halbleiterchip und Bonddrähten mit han­ delsüblicher Pressmasse bzw. Globetop oder Ähnlichem umpresst werden.The housing of the electronic component can be advantageous Way made of plastic by means of transfer molding the. This method has the advantage of a simple and knockout most economical manufacturability. In addition, the wire Protected bond connections and protected from tearing. Likewise, the entire structure including half can be created conductor component or semiconductor chip and bond wires with han conventional molding compound or globetop or the like become.

Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.The invention will now be described with reference to embodiments explained in more detail on the accompanying figures.

Fig. 1 zeigt eine schematische Schnittansicht eines erfin­ dungsgemäßen elektronischen Bauteils. Fig. 1 shows a schematic sectional view of an electronic component according to the invention.

Die Fig. 2 bis 8 zeigen jeweils in schematischen Schnitt­ darstellungen aufeinanderfolgende Verfahrensschrit­ te einer ersten Variante des erfindungsgemäßen Ver­ fahrens zur Herstellung eines elektronischen Bau­ teils.The Figs. 2 to 8 show in schematic sectional views of successive Verfahrensschrit te a first variant of the invention Ver proceedings of manufacturing an electronic part construction.

Die Fig. 9 bis 15 zeigen jeweils in schematischen Schnitt­ darstellungen aufeinanderfolgende Verfahrensschrit­ te einer alternativen Variante des erfindungsgemä­ ßen Verfahrens zur Herstellung des elektronischen Bauteils. FIGS. 9 to 15 each show in schematic sectional views of successive Verfahrensschrit te an alternative variant of the inventive SEN method for manufacturing the electronic component.

Fig. 1 zeigt ein erfindungsgemäßes elektronisches Bauteil in einer schematischen Schnittansicht nach seiner Fertigstel­ lung. Ein Halbleiterbauelement 2 ist mit einer passiven bzw. aktiven Rückseite 22 ohne Halbleiterstrukturen auf einem Auf­ lagesockel 14 aufgesetzt, der Bestandteil einer elektrisch leitenden Umverdrahtungsstruktur 30 ist. Die dem Auflagesoc­ kel 14 abgewandte aktive Vorderseite 21 des Halbleiterbauele­ ments 2 weist - hier nicht dargestellte - Kontaktanschlüsse auf, die über Bondverbindungen 23 und eine Mehrzahl von Bond­ drähten 12, von denen aus Gründen der Übersichtlichkeit nur einer dargestellt ist, mit Kontaktflächen 16 der Umverdrah­ tungsstruktur 30 verbunden sind. Fig. 1 shows an electronic component according to the invention in a schematic sectional view after its completion. A semiconductor component 2 is placed with a passive or active rear side 22 without semiconductor structures on a support base 14 which is part of an electrically conductive rewiring structure 30 . The Auflagesoc kel 14 facing away from the active front 21 of the semiconductor component 2 has - not shown here - contact connections, the wires via bond connections 23 and a plurality of bond wires 12 , of which only one is shown for reasons of clarity, with contact surfaces 16 of the redirection tion structure 30 are connected.

Die Umverdrahtungsstruktur 30 besteht aus einer Anzahl von übereinander angeordneten und miteinander verbundenen elek­ trisch leitenden Schichten, die im fertigen Zustand eine dreidimensionale Struktur bilden. Das Halbleiterbauelement 2, seine Bondverbindungen 12, 23 und die Umverdrahtungsstruktur 30 sind eingebettet in ein Gehäuse 10 aus Kunststoff oder Pressmasse, aus dem lediglich Außenkontakte 8 der Umverdrah­ tungsstruktur 30 nach außen geführt sind. Diese Außenkontakte 8 sind im gezeigten Ausführungsbeispiel jeweils mit Kontakt­ höckern 6 zur Flipchip-Montage versehen, können aber auch als flache Außenkontakte (leadless) bestehen bleiben. Das Halb­ leiterbauelement 2 kann ein einzelnes Bauteil wie bspw. eine Diode, ein Transistor oder Thyristor oder auch ein integrier­ ter Halbleiterchip mit komplexeren Strukturen sein.The rewiring structure 30 consists of a number of stacked and interconnected electrically conductive layers that form a three-dimensional structure in the finished state. The semiconductor component 2 , its bond connections 12 , 23 and the redistribution structure 30 are embedded in a housing 10 made of plastic or molding compound, from which only external contacts 8 of the redistribution line structure 30 are guided to the outside. In the exemplary embodiment shown, these external contacts 8 are each provided with contact bumps 6 for flip-chip assembly, but can also remain as flat external contacts (leadless). The semiconductor component 2 can be a single component such as a diode, a transistor or thyristor or an integrated semiconductor chip with more complex structures.

Nachfolgend wird anhand der Fig. 2 bis 8 eine erste Vari­ ante des Verfahrens zur Herstellung eines erfindungsgemäßen elektronischen Bauteils beschrieben. Gleiche Teile sind dabei grundsätzlich mit gleichen Bezugszeichen versehen.A first variant of the method for producing an electronic component according to the invention is described below with reference to FIGS. 2 to 8. The same parts are always provided with the same reference numerals.

Fig. 2 zeigt ein flaches metallisches Trägersubstrat 4, bei­ spielsweise aus Kupfer, das mit einer Fotofilmschicht 40 überzogen ist. Die Beschichtung des Trägersubstrats 4 mit der Fotofilmschicht 40 stellt gleichzeitig den ersten Verfahrens­ schritt zur Herstellung des erfindungsgemäßen elektronischen Bauteils dar. Das Trägersubstrat 4 entspricht von seiner Grundfläche her vorzugsweise den Abmessungen des Gehäuses 10. Fig. 2 shows a flat metallic carrier substrate 4 , for example made of copper, which is coated with a photo film layer 40 . The coating of the carrier substrate 4 with the photo film layer 40 simultaneously represents the first method step for producing the electronic component according to the invention. The base surface of the carrier substrate 4 preferably corresponds to the dimensions of the housing 10 .

Fig. 3 zeigt in einer schematischen Schnittansicht einen wei­ teren Verfahrensschritt, bei dem die Fotofilmschicht teilwei­ se belichtet, die belichteten Bereich entwickelt und die ent­ wickelten Bereiche 50 aus der Fotofilmschicht 40 entfernt wurden. Die entwickelten Bereiche 50 werden anschließend mit einer elektrisch leitenden Schicht aufgefüllt (Fig. 4), wo­ durch die elektrisch leitende Umverdrahtungsstruktur 30 ge­ bildet wird. Nach dem Entfernen der Fotofilmschicht 40 ver­ bleibt die dreidimensionale Umverdrahtungsstruktur 30 beste­ hen, die mit ihren später freigelegten Außenkontakten 8 auf dem Trägersubstrat 4 aufliegt (vgl. Fig. 5). FIG. 3 shows a schematic sectional view of a further process step in which the photo film layer is partially exposed, the exposed area developed and the developed areas 50 removed from the photo film layer 40 . The developed areas 50 are then filled with an electrically conductive layer ( FIG. 4), where ge is formed by the electrically conductive rewiring structure 30 . After the removal of the photo film layer 40 , the three-dimensional rewiring structure 30 remains, which rests on the carrier substrate 4 with its later exposed external contacts 8 (cf. FIG. 5).

Im nächsten Verfahrensschritt wird das Halbleiterbauelement 2 mit seiner passiven bzw. aktiven Rückseite 22 auf einem Auf­ lagesockel 14 der Umverdrahtungsstruktur 30 aufgesetzt und gebondet (sog. die bond), wonach seine Kontaktanschlüsse auf der aktiven Vorderseite 21 über Bondverbindungen 23 und Bond­ drähte 12 mit Kontaktflächen 16 der Umverdrahtungsstruktur 30 verbunden werden. Dieser Verfahrensschritt wird anhand der Fig. 6 verdeutlicht. In der Fig. 7 ist in einer schematischen Schnittansicht ein darauffolgender Verfahrensschritt verdeut­ licht, bei dem die Umverdrahtungsstruktur 30 und das Halblei­ terbauelement 2 von einem Gehäuse 10 umgeben wird. Das Gehäu­ se 10 wird dabei vorzugsweise mittels Verpressen bzw. Trans­ fermolding oder ähnlicher Technik aufgebracht. Das Gehäuse 10 kann zudem mit Faser oder dgl. verstärkt sein.In the next process step, the semiconductor component 2 with its passive or active rear side 22 is placed on a base 14 of the rewiring structure 30 and bonded (so-called the bond), after which its contact connections on the active front side 21 via bond connections 23 and bond wires 12 with contact areas 16 of the rewiring structure 30 are connected. This process step is illustrated in FIG. 6. In Fig. 7, a subsequent process step is illustrated in a schematic sectional view, in which the rewiring structure 30 and the semiconductor component 2 is surrounded by a housing 10 . The Gehäu se 10 is preferably applied by pressing or Trans fermolding or similar technology. The housing 10 can also be reinforced with fiber or the like.

Schließlich wird in einem letzten Verfahrensschritt, der an­ hand der Fig. 8 verdeutlicht wird, das metallische Trägersub­ strat 4 entfernt, beispielsweise durch Ätzen. Das auf diese Weise entstehende elektronische Bauteil mit seinen nach außen geführten Außenkontakten 8 kann bereits in diesem Zustand zum Einsatz kommen. Gegebenenfalls können auf die Außenkontakte 8 zusätzliche Kontakthöcker 6 aufgebracht werden (vgl. Fig. 1) bzw. mit einer zusätzlichen lötbaren Schicht versehen werden, wodurch ein elektronisches Bauteil zur Flipchip-Montage ent­ steht.Finally, in a last process step, which is illustrated in FIG. 8, the metallic substrate 4 is removed, for example by etching. The electronic component created in this way, with its external contacts 8 leading to the outside, can already be used in this state. If necessary, additional contact bumps 6 can be applied to the external contacts 8 (cf. FIG. 1) or provided with an additional solderable layer, which results in an electronic component for flip-chip assembly.

Die Flanken der entwickelten Bereiche 50 können vor dem Auf­ füllen mit der elektrisch leitenden Schicht (vgl. Fig. 4) mit einer elektrisch leitenden Beschichtung 18 bedampft oder ge­ sputtert werden, was die Ausbildung der dreidimensionalen Um­ verdrahtungsstruktur 30 beim Auffüllen der entwickelten Be­ reiche 50 erleichtert. Dies hat insbesondere Vorteile beim galvanischen Aufbau der Struktur 30.The flanks of the developed areas 50 can be steamed or sputtered with an electrically conductive coating 18 prior to filling with the electrically conductive layer (see FIG. 4), which results in the formation of the three-dimensional wiring structure 30 when filling the developed areas 50 facilitated. This has particular advantages in the galvanic structure of structure 30 .

Das Auffüllen kann mit flüssigem, leitenden Material erfol­ gen, welches ausgehärtet werden kann. Anschließend wird der Lack entfernt. Alternativ kann der Lack auch als umhüllende Schicht um die Umverdrahtung dienen.The filling can be done with liquid, conductive material gene, which can be cured. Then the Paint removed. Alternatively, the lacquer can also be used as an enveloping Serve layer around the rewiring.

Nachfolgend wird anhand der Fig. 9 bis 15 eine alternative Variante des Verfahrens zur Herstellung eines erfindungsgemä­ ßen elektronischen Bauteils beschrieben. Gleiche Teile wie in den zuvor beschriebenen Figuren sind dabei grundsätzlich mit gleichen Bezugszeichen versehen und werden daher teilweise nicht mehrfach erläutert.An alternative variant of the method for producing an electronic component according to the invention is described below with reference to FIGS . 9 to 15. The same parts as in the previously described figures are basically provided with the same reference numerals and are therefore sometimes not explained several times.

Fig. 9 zeigt einen ersten Verfahrensschritt eines alternati­ ven Verfahrens zur Herstellung eines erfindungsgemäßen elek­ tronisch Bauteils, bei dem auf das metallische Trägersubstrat 4 eine erste Fotofilmschicht 41 aufgebracht wird, die teil­ weise belichtet wird. Die belichteten Bereiche werden entwic­ kelt und die ersten entwickelten Bereiche 51 werden anschlie­ ßend entfernt und mit einer ersten leitenden Schicht 31, bspw. aus Metall wie Aluminium oder Kupfer, aufgefüllt (vgl. Fig. 10). Anschließend wird eine zweite Fotofilmschicht 42 aufgebracht, wiederum entwickelt und die zweiten entwickelten Bereiche 52 entfernt (vgl. Fig. 11). Die zweiten entwickel­ ten Bereiche 52 der zweiten Fotofilmschicht 42 werden an­ schließend mit einer zweiten leitenden Schicht 32 aufgefüllt (vgl. Fig. 12). Fig. 9 shows a first method step of an alternative method for producing an electronic component according to the invention, in which a first photo film layer 41 is applied to the metallic carrier substrate 4 , which is partially exposed. The exposed areas are developed and the first developed areas 51 are subsequently removed and filled with a first conductive layer 31 , for example made of metal such as aluminum or copper (cf. FIG. 10). A second photo film layer 42 is then applied, developed again and the second developed areas 52 removed (cf. FIG. 11). The second developed areas 52 of the second photo film layer 42 are then filled with a second conductive layer 32 (see FIG. 12).

In Fig. 13 ist ein weiterer Verfahrensschritt gezeigt, bei dem eine dritte Fotofilmschicht 43 auf die zweite Fotofilm­ schicht 42 und die zweite leitenden Schicht 32 aufgebracht und teilweise belichtet und entwickelt wird. Die dritten ent­ wickelten Bereiche 53 in der dritte Fotofilmschicht 43 werden wiederum mit einer dritten leitenden Schicht 33 aufgefüllt (vgl. Fig. 14). Diese Schritte können bei Bedarf beliebig oft wiederholt werden. Unebenheiten der einzelnen elektrisch lei­ tenden Schichten 31, 32, 33, die ggf. aus Metall bestehen können, können vor der darauffolgenden Beschichtung mit der Fotofilmschicht durch mechanische Schritte verringert bzw. entfernt werden. Diese mechanische Bearbeitung kann bei­ spielsweise in einem Schleifen bestehen.In Fig. 13, a further process step is shown in which a third photo film layer 43 layer on the second photo film 42 and the second conductive layer 32 is applied and partly exposed and is developed. The third developed areas 53 in the third photo film layer 43 are again filled with a third conductive layer 33 (see FIG. 14). These steps can be repeated as often as required. Unevenness of the individual electrically conductive layers 31 , 32 , 33 , which may possibly consist of metal, can be reduced or removed by mechanical steps before the subsequent coating with the photo film layer. This mechanical processing can consist of grinding, for example.

Fig. 15 zeigt in einer schematischen Schnittansicht eine Um­ verdrahtungsstruktur 30, bestehend aus den elektrisch leiten­ den Schichten 31, 32 und 33, nachdem die umgebenden Fotofilm­ schichten 41, 42, 43 entfernt wurden. Der weitere Verfahrens­ ablauf zur Herstellung des erfindungsgemäßen elektronischen Bauteils entspricht dem der zuvor beschriebenen Variante, bei der anschließend das Halbleiterbauelement 2 auf einem Aufla­ gensockel 14 der Umverdrahtungsstruktur 30 aufgesetzt und über Bonddrähte 12 mit der Umverdrahtungsstruktur 30 verbun­ den wird. Abschließend wird wieder das Trägersubstrat 4 ent­ fernt, wodurch die Außenkontakte 8 des elektronischen Bau­ teils freigelegt werden. Zuvor wird das elektronische Bauteil mit einem Gehäuse 10 umgeben. Bei Bedarf können die Außenkon­ takte 8 mit Kontakthöckern 6 und/oder mit einer lötbaren Zu­ satzschicht versehen sein, wie dies in Fig. 1 dargestellt ist. Fig. 15 shows a schematic sectional view of an order wiring structure 30 consisting of the electrically conductive layers 31 , 32 and 33 after the surrounding photo film layers 41 , 42 , 43 have been removed. The further process for producing the electronic component according to the invention corresponds to that of the variant described above, in which the semiconductor component 2 is then placed on a support base 14 of the rewiring structure 30 and is connected to the rewiring structure 30 via bonding wires 12 . Finally, the carrier substrate 4 is removed again, whereby the external contacts 8 of the electronic construction are partially exposed. The electronic component is previously surrounded by a housing 10 . If necessary, the outer contacts 8 can be provided with contact bumps 6 and / or with a solderable layer, as shown in FIG. 1.

Claims (24)

1. Elektronisches Bauteil mit wenigstens einem Halbleiter­ bauelement (2), das eine aktive Vorderseite (21) mit Halbleiterstrukturen und Kontaktanschlüssen und eine passive/aktive Rückseite (22) ohne/mit Halbleiterstruk­ turen aufweist, wobei das Halbleiterbauelement (2) mit seiner passiven/aktiven Rückseite (22) auf einem Aufla­ gesockel (14) einer elektrisch leitenden Umverdrahtungs­ struktur (30) aufliegt, wobei die Kontaktanschlüsse des Halbleiterbauelements (2) mit Kontaktflächen (16) der Umverdrahtungsstruktur (30) elektrisch leitend verbunden sind, und wobei das elektronische Bauteil ein Gehäuse (10) aufweist, aus dem Außenkontakte (8) der Umverdrah­ tungstruktur (30) zur elektrischen Kontaktierung des elektronischen Bauteils nach außen geführt sind.1. Electronic component with at least one semiconductor component ( 2 ) having an active front side ( 21 ) with semiconductor structures and contact connections and a passive / active rear side ( 22 ) without / with semiconductor structures, the semiconductor component ( 2 ) with its passive / active back ( 22 ) on a support base ( 14 ) of an electrically conductive rewiring structure ( 30 ), the contact connections of the semiconductor component ( 2 ) being connected to contact surfaces ( 16 ) of the rewiring structure ( 30 ), and wherein the electronic component has a housing ( 10 ) from which external contacts ( 8 ) of the rewiring device structure ( 30 ) for electrical contacting of the electronic component are guided to the outside. 2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die elektrisch leitende Umverdrahtungstruktur (30) eine dreidimensionale Struktur aufweist.2. Electronic component according to claim 1, characterized in that the electrically conductive rewiring structure ( 30 ) has a three-dimensional structure. 3. Elektronisches Bauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die elektrisch leitende Umverdrahtungsstruktur (30) we­ nigstens zwei Schichten (31, 32, 33) aufweist.3. Electronic component according to claim 1 or 2, characterized in that the electrically conductive rewiring structure ( 30 ) we at least two layers ( 31 , 32 , 33 ). 4. Elektronisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Umverdrahtungsstruktur (30) und das Halbleiterbau­ element (2) von einem Gehäuse, bspw. aus Kunststoff um­ geben sind.4. Electronic component according to one of claims 1 to 3, characterized in that the rewiring structure ( 30 ) and the semiconductor device ( 2 ) of a housing, for example made of plastic. 5. Elektronisches Bauteil nach einem der vorstehenden An­ sprüche, dadurch gekennzeichnet, dass die Kontaktanschlüsse des Halbleiterbauelements (2) mit­ tels Drahtbondverbindungen (23) mit den Kontaktflächen (16) der Umverdrahtungsstruktur (30) elektrisch leitend verbunden sind.5. Electronic component according to one of the preceding claims, characterized in that the contact connections of the semiconductor component ( 2 ) by means of wire bond connections ( 23 ) with the contact surfaces ( 16 ) of the rewiring structure ( 30 ) are electrically conductively connected. 6. Elektronisches Bauteil nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Kontaktanschlüsse des Halbleiterbauelements (2) mit­ tels Flipchip-Verbindungen mit den Kontaktflächen (16) der Umverdrahtungsstruktur (30) elektrisch leitend ver­ bunden sind.6. Electronic component according to one of claims 1 to 4, characterized in that the contact connections of the semiconductor component ( 2 ) by means of flip-chip connections with the contact surfaces ( 16 ) of the rewiring structure ( 30 ) are connected in an electrically conductive manner. 7. Elektronisches Bauteil nach einem der vorstehenden An­ sprüche, dadurch gekennzeichnet, dass unter dem Auflagesockel (14) mit dem darauf befindlichen Halbleiterbauelement (2) wenigstens ein Außenkontakt (8) angeordnet ist.7. Electronic component according to one of the preceding claims, characterized in that at least one external contact ( 8 ) is arranged under the support base ( 14 ) with the semiconductor component ( 2 ) located thereon. 8. Elektronisches Bauteil nach einem der vorstehenden An­ sprüche, dadurch gekennzeichnet, dass die aus dem Gehäuse (10) nach außen geführten Außenkon­ takte (8) der Umverdrahtungsstruktur (30) als flache Au­ ßenkontaktflächen ausgebildet sind.8. Electronic component according to one of the preceding claims, characterized in that the out of the housing ( 10 ) outward contacts ( 8 ) of the rewiring structure ( 30 ) are formed as flat external contact surfaces. 9. Elektronisches Bauteil nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die aus dem Gehäuse (10) nach außen geführten Außenkon­ takte (8) der Umverdrahtungsstruktur (30) mit Kontakt­ höckern (6) zur Flipchip-Montage des elektronischen Bau­ teils versehen sind.9. Electronic component according to one of claims 1 to 7, characterized in that the out of the housing ( 10 ) outwardly led contacts ( 8 ) of the rewiring structure ( 30 ) with contact bumps ( 6 ) for flip-chip assembly of the electronic construction part are provided. 10. Elektronisches Bauteil nach einem der vorstehenden An­ sprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement (2) ein integrierter Halblei­ terchip ist. 10. Electronic component according to one of the preceding claims, characterized in that the semiconductor component ( 2 ) is an integrated semiconductor terchip. 11. Verfahren zur Herstellung eines elektronischen Bauteils mit wenigstens einem Halbleiterbauelement (2), das eine aktive Vorderseite (21) mit Halbleiterstrukturen und Kontaktanschlüssen und eine passive/aktive Rückseite (22) ohne Halbleiterstrukturen aufweist, wobei das Halb­ leiterbauelement (2) mit seiner passiven Rückseite (22) auf einem Auflagesockel (14) einer elektrisch leitenden Umverdrahtungsstruktur (30) aufliegt, wobei die Kontak­ tanschlüsse des Halbleiterbauelements (2) mit Kontakt­ flächen (16) der Umverdrahtungsstruktur (30) elektrisch leitend verbunden sind, und wobei das elektronische Bau­ teil ein Gehäuse (10) aufweist, aus dem Außenkontakte (8) der Umverdrahtungstruktur (30) zur elektrischen Kon­ taktierung des elektronischen Bauteils nach außen ge­ führt sind und wobei das Verfahren zumindest folgende Verfahrensschritte aufweist:
  • 1. Bereitstellen eines dünnen metallischen Trägersub­ strats (4), dessen Fläche einem Grundriss eines herzustellenden elektronischen Bauteils entspricht,
  • 2. Aufbringen einer Fotofilmschicht (40) auf einer er­ sten Oberfläche des Trägersubstrats (4),
  • 3. Belichten der Fotofilmschicht (40) mit einer Maske, die Leitungsstrukturen abbildet,
  • 4. Entwickeln der Fotofilmschicht (40), wobei die ab­ gebildeten Leitungsstrukturen entfernt werden,
  • 5. Auffüllen der entwickelten Bereiche (50) mit einer elektrisch leitenden Schicht,
  • 6. Entfernen der Fotofilmschicht (40), wodurch eine dreidimensionale Umverdrahtungsstruktur (30) aus den Metallschichten entsteht,
  • 7. Herstellung von Drahtbondverbindungen (23) zwischen den Kontaktanschlüssen des Halbleiterbauelements (2) und Kontaktflächen (16) der Umverdrahtungs­ struktur (30),
  • 8. Aufbringen eines Kunststoffgehäuses (10) um das Halbleiterbauelement (2) und die Umverdrahtungs­ struktur (30),
  • 9. Entfernen des Trägersubstrats (4), wodurch Außen­ kontakte (8) des elektronischen Bauteils (2) frei­ gelegt werden.
11. A method for producing an electronic component with at least one semiconductor component ( 2 ), which has an active front side ( 21 ) with semiconductor structures and contact connections and a passive / active rear side ( 22 ) without semiconductor structures, the semiconductor component ( 2 ) with its passive Back ( 22 ) rests on a support base ( 14 ) of an electrically conductive rewiring structure ( 30 ), the contact connections of the semiconductor component ( 2 ) with contact surfaces ( 16 ) of the rewiring structure ( 30 ) being electrically conductively connected, and wherein the electronic part has a housing ( 10 ) from which external contacts ( 8 ) of the rewiring structure ( 30 ) for electrical contacting of the electronic component are guided to the outside and the method comprises at least the following method steps:
  • 1. Providing a thin metallic carrier substrate ( 4 ), the area of which corresponds to a floor plan of an electronic component to be produced,
  • 2. Application of a photo film layer ( 40 ) on a surface of the carrier substrate ( 4 ),
  • 3. Exposing the photo film layer ( 40 ) with a mask that depicts line structures,
  • 4. Developing the photo film layer ( 40 ), the line structures formed being removed,
  • 5. filling the developed areas ( 50 ) with an electrically conductive layer,
  • 6. removing the photo film layer ( 40 ), whereby a three-dimensional rewiring structure ( 30 ) is formed from the metal layers,
  • 7. Production of wire bond connections ( 23 ) between the contact connections of the semiconductor component ( 2 ) and contact surfaces ( 16 ) of the rewiring structure ( 30 ),
  • 8. Application of a plastic housing ( 10 ) around the semiconductor component ( 2 ) and the rewiring structure ( 30 ),
  • 9. Removing the carrier substrate ( 4 ), whereby external contacts ( 8 ) of the electronic component ( 2 ) are exposed.
12. Verfahren nach Anspruch 11, wobei das Verfahren zumin­ dest folgende Verfahrensschritte aufweist:
  • 1. Bereitstellen des metallischen Trägersubstrats (4),
  • 2. Aufbringen einer ersten Fotofilmschicht (41) auf der ersten Oberfläche des Trägersubstrats (4),
  • 3. Belichten der ersten Fotofilmschicht (41) mit einer Maske, die Leitungsstrukturen abbildet,
  • 4. Entwickeln der ersten Fotofilmschicht (41), wobei die abgebildeten Leitungsstrukturen entfernt werden und erste entwickelte Bereiche (51) entstehen,
  • 5. Auffüllen der ersten entwickelten Bereiche (51) mit einer ersten leitenden Schicht (31),
  • 6. Wiederholen der Verfahrensschritte b1) bis d1) für eine zweite Fotofilmschicht (42),
  • 7. Auffüllen der zweiten entwickelten Bereiche (52) der zweiten Fotofilmschicht (42) mit einer zweiten leitenden Schicht (32),
  • 8. Wiederholen der Verfahrensschritte b1) bis e1) für eine n-te Fotofilmschicht (43, . . .) und n-te leiten­ de Schicht (33, . . .),
  • 9. Entfernen der ersten bis n-ten Fotofilmschicht (41, 42, 43, . . .), wodurch eine dreidimensionale Umver­ drahtungsstruktur (30) aus den leitenden Schichten (31, 32, 33, . . .) entsteht,
  • 10. Herstellung von Drahtbondverbindungen (23) zwischen den Kontaktanschlüssen des Halbleiterbauelements (2) und den Kontaktflächen (16) der Umverdrahtungs­ struktur (30),
  • 11. Aufbringen eines Kunststoffgehäuses (10) um das Halbleiterbauelement (2) und die Umverdrahtungs­ struktur (30),
  • 12. Entfernen des Trägersubstrats (4), wodurch Außen­ kontakte (8) des elektronischen Bauteils freigelegt werden.
12. The method according to claim 11, wherein the method comprises at least the following method steps:
  • 1. Providing the metallic carrier substrate ( 4 ),
  • 2. application of a first photo film layer ( 41 ) on the first surface of the carrier substrate ( 4 ),
  • 3. Exposing the first photo film layer ( 41 ) with a mask that depicts line structures,
  • 4. Developing the first photo film layer ( 41 ), wherein the depicted line structures are removed and first developed areas ( 51 ) are created,
  • 5. Filling the first developed areas ( 51 ) with a first conductive layer ( 31 ),
  • 6. repeating the method steps b1) to d1) for a second photo film layer ( 42 ),
  • 7. filling the second developed areas ( 52 ) of the second photo film layer ( 42 ) with a second conductive layer ( 32 ),
  • 8. repeating the process steps b1) to e1) for an nth photo film layer ( 43 ,...) And nth conductive layer ( 33 , ... ),
  • 9. Removing the first to nth photo film layer ( 41 , 42 , 43 ,...), Whereby a three-dimensional Umver wiring structure ( 30 ) from the conductive layers ( 31 , 32 , 33 ,...)
  • 10. Production of wire bond connections ( 23 ) between the contact connections of the semiconductor component ( 2 ) and the contact surfaces ( 16 ) of the rewiring structure ( 30 ),
  • 11. Application of a plastic housing ( 10 ) around the semiconductor component ( 2 ) and the rewiring structure ( 30 ),
  • 12. Removing the carrier substrate ( 4 ), whereby external contacts ( 8 ) of the electronic component are exposed.
13. Verfahren nach Anspruch 11, wobei das Verfahren zumin­ dest folgende Verfahrensschritte aufweist:
  • 1. Bereitstellen des metallischen Trägersubstrats (4),
  • 2. Aufbringen einer Fotofilmschicht (40) auf der er­ sten Oberfläche des Trägersubstrats (4),
  • 3. Belichten der Fotofilmschicht (40) in mehreren Schichten mit mehreren Masken, die dreidimensionale Leitungsstrukturen abbilden,
  • 4. Entwickeln der Fotofilmschicht (40), wobei die ab­ gebildeten Leitungsstrukturen entfernt werden,
  • 5. Auffüllen der entwickelten Bereiche (50) mit einer elektrisch leitenden Schicht,
  • 6. Entfernen der Fotofilmschicht (40), wodurch eine dreidimensionale Umverdrahtungsstruktur (30) aus den elektrisch leitenden Schichten entsteht,
  • 7. Herstellung von Drahtbondverbindungen (23) zwischen den Kontaktanschlüssen des Halbleiterbauelements (2) und den Kontaktflächen (16) der Umverdrahtungs­ struktur (30),
  • 8. Aufbringen eines Kunststoffgehäuses (10) um das Halbleiterbauelement (2) und die Umverdrahtungs­ struktur (30),
  • 9. Entfernen des Trägersubstrats (4), wodurch Außen­ kontakte (8) des elektronischen Bauteils (2) frei­ gelegt werden.
13. The method according to claim 11, wherein the method comprises at least the following method steps:
  • 1. Providing the metallic carrier substrate ( 4 ),
  • 2. Application of a photo film layer ( 40 ) on the most surface of the carrier substrate ( 4 ),
  • 3. Exposing the photo film layer ( 40 ) in multiple layers with multiple masks that depict three-dimensional line structures,
  • 4. Developing the photo film layer ( 40 ), the line structures formed being removed,
  • 5. filling the developed areas ( 50 ) with an electrically conductive layer,
  • 6. removing the photo film layer ( 40 ), whereby a three-dimensional rewiring structure ( 30 ) is formed from the electrically conductive layers,
  • 7. Production of wire bond connections ( 23 ) between the contact connections of the semiconductor component ( 2 ) and the contact surfaces ( 16 ) of the rewiring structure ( 30 ),
  • 8. Application of a plastic housing ( 10 ) around the semiconductor component ( 2 ) and the rewiring structure ( 30 ),
  • 9. Removing the carrier substrate ( 4 ), whereby external contacts ( 8 ) of the electronic component ( 2 ) are exposed.
14. Verfahren nach Anspruch 11, wobei das Verfahren zumin­ dest folgende Verfahrensschritte aufweist:
  • 1. Bereitstellen des metallischen Trägersubstrats (4),
  • 2. Aufbringen einer Fotofilmschicht (40) auf der er­ sten Oberfläche des Trägersubstrats (4),
  • 3. Belichten der Fotofilmschicht (40) in mehreren Schichten mit mehreren Masken, die dreidimensionale Leitungsstrukturen abbilden,
  • 4. Entwickeln der Fotofilmschicht (40), wobei die ab­ gebildeten Leitungsstrukturen entfernt werden,
  • 5. Beschichten der verbliebenen Kanten der Fotofilm­ schicht (40) mit einer elektrisch leitenden Be­ schichtung (18),
  • 6. Auffüllen der entwickelten Bereiche (50) mit einer ersten elektrisch leitenden Schicht,
  • 7. Entfernen der Fotofilmschicht (40), wodurch eine dreidimensionale Umverdrahtungsstruktur (30) aus der elektrisch leitenden Beschichtung (18) und der elektrisch leitenden Schicht entsteht,
  • 8. Herstellung von Drahtbondverbindungen (23) zwischen den Kontaktanschlüssen des Halbleiterbauelements (2) und den Kontaktflächen (16) der Umverdrahtungs­ struktur (30),
  • 9. Aufbringen eines Kunststoffgehäuses (10) um das Halbleiterbauelement (2) und die Umverdrahtungs­ struktur (30),
  • 10. Entfernen des Trägersubstrats (4), wodurch Außen­ kontakte (8) des elektronischen Bauteils freigelegt werden.
14. The method according to claim 11, wherein the method comprises at least the following method steps:
  • 1. Providing the metallic carrier substrate ( 4 ),
  • 2. Application of a photo film layer ( 40 ) on the most surface of the carrier substrate ( 4 ),
  • 3. Exposing the photo film layer ( 40 ) in multiple layers with multiple masks that depict three-dimensional line structures,
  • 4. Developing the photo film layer ( 40 ), the line structures formed being removed,
  • 5. coating the remaining edges of the photo film layer ( 40 ) with an electrically conductive coating ( 18 ),
  • 6. filling the developed areas ( 50 ) with a first electrically conductive layer,
  • 7. removing the photo film layer ( 40 ), whereby a three-dimensional rewiring structure ( 30 ) is formed from the electrically conductive coating ( 18 ) and the electrically conductive layer,
  • 8. Production of wire bond connections ( 23 ) between the contact connections of the semiconductor component ( 2 ) and the contact surfaces ( 16 ) of the rewiring structure ( 30 ),
  • 9. Application of a plastic housing ( 10 ) around the semiconductor component ( 2 ) and the rewiring structure ( 30 ),
  • 10. Removing the carrier substrate ( 4 ), whereby external contacts ( 8 ) of the electronic component are exposed.
15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass das metallische Trägersubstrat (4) im Wesentlichen Kup­ fer aufweist.15. The method according to any one of claims 11 to 14, characterized in that the metallic carrier substrate ( 4 ) has essentially copper fer. 16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die elektrisch leitende Schicht der Umverdrahtungsstruk­ tur (30) im Wesentlichen Aluminium, Nickel, Gold, Sil­ ber, Palladium und/oder Kupfer aufweist. 16. The method according to any one of claims 11 to 15, characterized in that the electrically conductive layer of the redistribution structure ( 30 ) essentially comprises aluminum, nickel, gold, silver, palladium and / or copper. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die elektrisch leitende Schicht der Umverdrahtungsstruk­ tur (30) mittel Sputtern und/ oder Aufdampfen aufge­ bracht wird.17. The method according to claim 16, characterized in that the electrically conductive layer of the rewiring structure ( 30 ) is brought up by means of sputtering and / or vapor deposition. 18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die elektrisch leitende Schicht der Umverdrahtungsstruk­ tur (30) mittel galvanischer oder chemischer Beschich­ tung aufgebracht wird.18. The method according to claim 16, characterized in that the electrically conductive layer of the rewiring structure ( 30 ) is applied by means of galvanic or chemical coating. 19. Verfahren nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass die elektrisch leitende Beschichtung (18) im Wesentli­ chen Aluminium Nickel, Silber, Gold, Palladium und/oder Kupfer aufweist.19. The method according to any one of claims 11 to 18, characterized in that the electrically conductive coating ( 18 ) comprises essentially aluminum, nickel, silver, gold, palladium and / or copper. 20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die elektrisch leitende Beschichtung (18) mittel Sput­ tern und/ oder Aufdampfen aufgebracht wird.20. The method according to claim 19, characterized in that the electrically conductive coating ( 18 ) is applied by means of sputtering and / or vapor deposition. 21. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die elektrisch leitende Beschichtung (18) mittel galva­ nischer oder chemischer Beschichtung aufgebracht wird.21. The method according to claim 19, characterized in that the electrically conductive coating ( 18 ) is applied by means of galvanic or chemical coating. 22. Verfahren nach einem der Ansprüche 11 bis 21, dadurch gekennzeichnet, dass das metallische Trägersubstrat (4) nach dem Aufbringen des Kunststoffgehäuses (10) durch Ätzen entfernt wird.22. The method according to any one of claims 11 to 21, characterized in that the metallic carrier substrate ( 4 ) is removed by etching after the application of the plastic housing ( 10 ). 23. Verfahren nach einem der Ansprüche 11 bis 22, dadurch gekennzeichnet, dass das Kunststoffgehäuse (10) um das Halbleiterbauelement (2) und die Umverdrahtungsstruktur (30) mittels Trans­ fermolding aufgebracht wird.23. The method according to any one of claims 11 to 22, characterized in that the plastic housing ( 10 ) around the semiconductor component ( 2 ) and the rewiring structure ( 30 ) is applied by means of trans fermolding. 24. Verfahren nach einem der Ansprüche 11 bis 23 zur Her­ stellung eines elektronischen Bauteils gemäß wenigstens einem der Ansprüche 1 bis 10.24. The method according to any one of claims 11 to 23 position of an electronic component according to at least one of claims 1 to 10.
DE10134979A 2001-07-24 2001-07-24 Integrated semiconductor chip having an active front side with semiconductor structures and contact connections and a passive/active rear side with/without semiconductor structures Ceased DE10134979A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10134979A DE10134979A1 (en) 2001-07-24 2001-07-24 Integrated semiconductor chip having an active front side with semiconductor structures and contact connections and a passive/active rear side with/without semiconductor structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10134979A DE10134979A1 (en) 2001-07-24 2001-07-24 Integrated semiconductor chip having an active front side with semiconductor structures and contact connections and a passive/active rear side with/without semiconductor structures

Publications (1)

Publication Number Publication Date
DE10134979A1 true DE10134979A1 (en) 2002-10-17

Family

ID=7692238

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10134979A Ceased DE10134979A1 (en) 2001-07-24 2001-07-24 Integrated semiconductor chip having an active front side with semiconductor structures and contact connections and a passive/active rear side with/without semiconductor structures

Country Status (1)

Country Link
DE (1) DE10134979A1 (en)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US5909053A (en) * 1992-12-23 1999-06-01 Shinko Electric Industries Co. Ltd. Lead frame and method for manufacturing same
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
EP1018762A2 (en) * 1998-10-16 2000-07-12 Shinko Electric Industries Co. Ltd. Semiconductor device and fabrication method thereof
US6150709A (en) * 1996-06-21 2000-11-21 Anam Semiconductor Inc. Grid array type lead frame having lead ends in different planes
US6184053B1 (en) * 1993-11-16 2001-02-06 Formfactor, Inc. Method of making microelectronic spring contact elements
US6208020B1 (en) * 1999-02-24 2001-03-27 Matsushita Electronics Corporation Leadframe for use in manufacturing a resin-molded semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909053A (en) * 1992-12-23 1999-06-01 Shinko Electric Industries Co. Ltd. Lead frame and method for manufacturing same
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US6184053B1 (en) * 1993-11-16 2001-02-06 Formfactor, Inc. Method of making microelectronic spring contact elements
US6150709A (en) * 1996-06-21 2000-11-21 Anam Semiconductor Inc. Grid array type lead frame having lead ends in different planes
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
EP1018762A2 (en) * 1998-10-16 2000-07-12 Shinko Electric Industries Co. Ltd. Semiconductor device and fabrication method thereof
US6208020B1 (en) * 1999-02-24 2001-03-27 Matsushita Electronics Corporation Leadframe for use in manufacturing a resin-molded semiconductor device

Similar Documents

Publication Publication Date Title
DE10201781B4 (en) High frequency power device and high frequency power module and method of making the same
DE102006037538B4 (en) Electronic component, electronic component stack and method for their production and use of a bead placement machine for carrying out a method for producing an electronic component or component stack
DE102007017831B4 (en) Semiconductor module and a method for producing a semiconductor module
DE10045043B4 (en) Semiconductor component and method for its production
DE19821715A1 (en) Housing with a circuit component
DE102005046737B4 (en) Benefits for the production of an electronic component, component with chip-through contacts and methods
DE102005043557A1 (en) Semiconductor device for electronic device, has through contact arranged in prefabricated through contact flat rod, which is positioned in end region of device and exhibits through opening which is filled with metal
WO2004015770A1 (en) Multi-layer circuit carrier and production thereof
DE19801312A1 (en) Semiconductor element with semiconductor chip for multi-chip module
DE112007003208T5 (en) A semiconductor package
DE10027852A1 (en) Method for arranging a semiconductor chip on a substrate and semiconductor element suitable for arranging on a substrate
DE102006000724A1 (en) Electronic semiconductor unit, has semiconductor chip, cooling body, and passage contacts that are partly embedded into filling layer, where passage contacts are separated from cooling body through recesses
WO2014016165A1 (en) Opto-electronic semiconductor component comprising an electrically insulating element
DE102005003125A1 (en) High-frequency electrical circuit for multi-chip module, has electrical components mechanically connected with each other by sealing compound and provided with conductive strip layers, which electrically connects components with each other
DE102010041129A1 (en) Multifunction sensor as PoP mWLP
DE10334575B4 (en) Electronic component and use and method for producing the same
DE10144467B4 (en) Electronic sensor component and method for its production
WO2017016953A1 (en) Method for producing a component, and a component
DE102016124270A1 (en) SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE
DE19820319A1 (en) Substrate-supported chip component production
DE10124970B4 (en) Electronic component with a semiconductor chip on a semiconductor chip connection plate, system carrier and method for the production thereof
DE102017215797B4 (en) Method for producing packaged semiconductor devices
DE10144462C1 (en) Electronic component used as a semiconductor component comprises a passive component, and a semiconductor chip electrically connected to a wiring structure
DE102006024147B3 (en) An electronic module including a semiconductor device package and a semiconductor chip and method of making the same
DE10302022A1 (en) Chip scale package comprises conductive layers formed on upper and lower chip surfaces and electrode surfaces on same side surfaces of conductive layers

Legal Events

Date Code Title Description
OAV Publication of unexamined application with consent of applicant
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection