DE10142585A1 - Halbleiteranordnung und Verfahren zu deren Herstellung - Google Patents

Halbleiteranordnung und Verfahren zu deren Herstellung

Info

Publication number
DE10142585A1
DE10142585A1 DE10142585A DE10142585A DE10142585A1 DE 10142585 A1 DE10142585 A1 DE 10142585A1 DE 10142585 A DE10142585 A DE 10142585A DE 10142585 A DE10142585 A DE 10142585A DE 10142585 A1 DE10142585 A1 DE 10142585A1
Authority
DE
Germany
Prior art keywords
chip
section
semiconductor
semiconductor chip
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10142585A
Other languages
English (en)
Other versions
DE10142585B4 (de
Inventor
Shunichi Abe
Tetsuya Uebayashi
Naoki Izumi
Akira Yamazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10142585A1 publication Critical patent/DE10142585A1/de
Application granted granted Critical
Publication of DE10142585B4 publication Critical patent/DE10142585B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

Eine Halbleiteranordnung und ein Verfahren zu deren Herstellung werden vorgesehen, wobei eine Verringerung der Größe und eine Verdichtung durch Verringern der Dicke der Halbleiteranordnung ohne ein Erhöhen der Fläche erzielt wird. Anschlusselektroden werden in der Draufsicht außerhalb eines Gebiets angeordnet, wo die Halbleiterchips angeordnet werden. Ein unterer Halbleiterchip wird derart plaziert, dass er in dem Bereich der Höhe mit den Anschlusselektroden überlappt, ein oberer Halbleiterchip wird über dem unteren Halbleiterchip plaziert, ein Draht verbindet die oberen und unteren Halbleiterchips mit den Anschlusselektroden, und ein Einkapselungsharz kapselt die oberen und unteren Halbleiterchips und den Draht ein. Die Bodenoberfläche des Einkapselungsharzes ist koplanar zu der Bodenoberfläche der Anschlusselektroden.

Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leiteranordnung und ein Verfahren zur Herstellung der Halb­ leiteranordnung. Insbesondere bezieht sich die Erfindung auf eine Halbleiteranordnung mit dicht aufgestapelten Halb­ leiterchips und ein entsprechendes Herstellungsverfahren.
Bei den meisten herkömmlichen Verfahren des Anbringens von einem bzw. mehreren Halbleiterchips wird Chipbonden von einem Halbleiterchip auf einem einzigen Leiterrahmen ange­ wandt. Entsprechend Fig. 36 ist ein Halbleiterchip 101 di­ rekt auf einer mit einem Leiterrahmen integrierten Chipkon­ taktstelle 103 durch ein haftendes oder ein doppelseitiges Band befestigt. Eine (nicht dargestellte) Anschlusselektro­ de des Halbleiterchips und ein Leiteranschluss 104 sind durch einen Draht 105 verbunden und sind des weiteren durch ein Einkapselungs- bzw. Verkapselungsharz zum Zwecke des Schutzes vor Feuchtigkeit, einem Stoß und dergleichen ein­ gekapselt bzw. verkapselt. Obwohl dieser Typ einer Halblei­ teranordnung auf einfache Weise hergestellt werden kann und viele Vorteile unter Beweis gestellt worden sind, tritt da­ bei die Schwierigkeit eines niedrigen Verhältnisses des Halbleiterchips relativ zu einem Einheitsvolumen auf, in welchem der Halbleiterchip untergebracht ist.
Dementsprechend wurde wie in Fig. 37 dargestellt eine Halbleiteranordnung vorgeschlagen, welche zwei aufgesta­ pelte Halbleiterchips 101a und 101b enthält (japanische Veröffentlichungsschrift Nr. 2000-156646). Diese Halblei­ teranordnung enthält einen unteren Halbleiterchip 101b, welcher an einem Rahmen 104a durch ein Haftmittel 107 befe­ stigt ist, und einen oberen Halbleiterchip 101a, welcher an dem anderen Rahmen 104b befestigt ist. Die Halbleiterchips sind des weiteren aufeinander durch das Haftmittel 107 ge­ bondet. Jeweilige (nicht dargestellte) Anschlusselektroden der Halbleiterchips und (nicht dargestellte) Leiteran­ schlüsse sind mittels (nicht dargestellter) Drähte verbun­ den und durch ein Einkapselungsharz 106 eingekapselt. Ent­ sprechend einer Draufsicht überlappen sich die Halbleiter­ chips der in Fig. 37 dargestellten Halbleiteranordnung zum größten Teil zueinander, mit einer kleinen Verschiebung da­ zwischen. Auf diese Weise wird bei der in Fig. 37 darge­ stellten Halbleiteranordnung im Vergleich mit der in Fig. 36 dargestellten Halbleiteranordnung eine drastische Ver­ dichtung erzielt.
Durch den niemals endenden Fortschritt bei der Verrin­ gerung der Größe von Halbleiterchips ist nun ein Halblei­ terchip nahezu dünner als ein Leiterrahmen. Derartige Halb­ leiterchips nehmen eine sehr hohe Dichte an, während die Verdichtung bei einer Halbleiteranordnung unzureichend ist, welche diese Halbleiterchips aufweist. Insbesondere sind die derzeitigen Halbleiterelemente nicht dünn genug, da ei­ ner entsprechenden Verdünnung davon kaum Aufmerksamkeit ge­ widmet wurde. Mit einer plötzlichen Verbreitung von mobilen Datenstationen wie dem Mobiltelefon, der Digitalkamera, der Videokamera und dergleichen ergaben sich jedoch strenge An­ forderungen zum Verkleinern der Größe und zur Verdichtung unter Berücksichtigung der Dicke einer Halbleiteranordnung. Eine Verringerung der Größe und eine Verdichtung einer Halbleiteranordnung mit verringerter Dicke ohne ein Anstei­ gen der Fläche würde wünschenswerte Wirkungen nicht nur für die oben erwähnten Anwendungen sondern ebenfalls für viele andere Anwendungen zeigen.
Aufgabe der vorliegenden Erfindung ist es eine Halblei­ teranordnung und ein Verfahren zur Herstellung der Halblei­ teranordnung zu schaffen, wobei eine Verringerung der Größe und eine Verdichtung durch Verringern der Dicke der Halb­ leiteranordnung ohne Ansteigen der Fläche erzielt wird.
Die Lösung der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche.
Entsprechend einem ersten Gesichtspunkt der vorliegen­ den Erfindung besitzt eine Halbleiteranordnung Anschlusse­ lektroden, die entsprechend einer Draufsicht außerhalb ei­ nes Gebiets angeordnet sind, wo Halbleiterchips angeordnet sind. Die Halbleiteranordnung enthält einen unteren Halb­ leiterchip, der derart angeordnet ist, dass er sich in dem Bereich der Höhe mit den Anschlusselektroden überlappt, ei­ nen oberen Halbleiterchip, der über dem unteren Halbleiter­ chip angeordnet ist, einen Draht, welcher die oberen und unteren Halbleiterchips mit den Anschlusselektroden verbin­ det, und ein Ein- bzw. Verkapselungsharz, welches die obe­ ren und unteren Halbleiterchips und den Draht einkapselt. Das Einkapselungsharz und die Anschlusselektroden besitzen jeweilige Bodenoberflächen, welche zueinander koplanar sind.
Die Halbleiterchips und die Anschlusselektroden sind derart angeordnet, dass die Anschlusselektroden nicht die Dicke der Halbleiteranordnung durch die Größe ihrer voll­ ständigen Dicke erhöhen. Es beeinflusst nämlich die Dicke der Anschlusselektroden nicht die Dicke der Halbleiteran­ ordnung, oder lediglich ein Teil davon wird der Dicke der Halbleiteranordnung hinzugefügt. Es ist somit möglich die Halbleiteranordnung unabhängig von der Dicke eines Leiter­ rahmens dünner zu machen, wo die Anschlusselektroden gebil­ det werden. Folglich kann ein Verringern der Größe und eine Verdichtung von Erzeugnissen wie einer Mobildatenstation unterstützt werden. Da die Bodenoberflächen des Einkapse­ lungsharzes und der Anschlusselektroden koplanar sind, kön­ nen des weiteren die Anschlusselektroden auf einem Haft- bzw. Klebeband befestigt werden, um die Halbleiteranordnung mit der oben beschriebenen Struktur zu bilden und das Kle­ beband als äußere Oberfläche des Einkapselungsharzes zu verwenden, welches ebenso als Schicht bzw. Platte zur Ver­ hinderung eines Harzlecks dient, wodurch beispielsweise ei­ ne Harzverkapselung erzielt wird. Auf diese kann die Her­ stellung vereinfacht werden.
Bei der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung kann der obere Halbleiterchip durch einen zu den Anschlusselektroden koplanaren Chipkontaktstellenab­ schnitt gehalten werden, und es kann der untere Halbleiter­ chip ohne eine Überlappung entsprechend der Draufsicht mit dem Chipkontaktstellenabschnitt beispielsweise angeordnet werden.
Diese Struktur ermöglicht es, dass der obere Halblei­ terchip stabil gehalten wird. Der obere Halbleiterchip kann zusammen mit dem Chipkontaktstellenabschnitt auf den unte­ ren Halbleiterchip gebondet werden. Alternativ können die oberen und unteren Halbleiterchips voneinander getrennt sein, um den Raum zwischen den Chips mit dem Einkapselungs­ harz zu füllen. Dabei bedeutet "Halten", dass der Chip von dem Chipkontaktstellenabschnitt durch den Chipkontaktstel­ lenabschnitt durch eine entsprechende Befestigung unter Verwendung von einem Haft- bzw. Klebemittel, einem Chip­ bondmaterial oder dergleichen gehalten wird.
Bei der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung können der unter Halbleiterchip und das Ein­ kapselungsharz jeweils Bodenoberflächen aufweisen, die zu­ einander koplanar sind, und die Bodenoberfläche des unteren Halbleiterchips kann beispielsweise von dem Einkapselungs­ harz freigelegt sein.
Mit dieser Struktur ist es beispielsweise möglich den unteren Halbleiterchip zusammen mit den Anschlusselektroden auf einem Haft- bzw. Klebeband zu befestigen, um die Halb­ leiteranordnung herzustellen, so dass die Herstellung ver­ einfacht wird. Des weiteren kann der untere Halbleiterchip zum Tragen des oberen Halbleiterchips lediglich verwendet werden, um den Chipkontaktstellenabschnitt zu eliminieren, wodurch die Herstellungskosten verringert werden.
Bei der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung kann der obere Halbleiterchip durch einen Chipkontaktstellenabschnitt gehalten werden, der höher als die Anschlusselektroden lokalisiert ist, und die Bodenober­ fläche des unteren Halbleiterchips kann beispielsweise durch das Einkapselungsharz eingekapselt sein.
Mit dieser Struktur wird der untere Halbleiterchip der­ art getragen, dass er an dem oberen Halbleiterchip hängt, der von dem Chipkontaktstellenabschnitt getragen wird, und dementsprechend kann der untere Halbleiterchip innenseitig und von der Bodenoberfläche der Anschlusselektroden ge­ trennt angeordnet werden. Der untere Halbleiterchip wird derart durch das Einkapselungsharz eingekapselt, dass die gesamte Halbleiteranordnung vor Feuchtigkeit, einem direk­ ten Stoß oder dergleichen geschützt wird.
Die Halbleiteranordnung des ersten Gesichtspunkts der Erfindung ist beispielsweise vom QFN- (Quad Flat Non-Lead Package) Typ, wobei die Anschlusselektroden außerhalb ange­ ordnet sind, um die Halbleiterchips zu umgeben.
Die Anschlusselektroden sind derart angeordnet, dass die Halbleiterchips umgeben werden, und die Halbleiterchips und die Elektroden sind nahe zueinander lokalisiert. Folg­ lich wird die Verdrahtung der Elektroden und Chips verein­ facht. Daher besteht ein hoher Freiheitsgrad beim partiel­ len Überlappen von zwei Halbleiterchips.
Bei der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung können die oberen und unteren Halbleiterchips jeweils rechtwinklig geformt sein, die Verbindungsanschlüs­ se der Halbleiterchips können entlang von kürzeren Seiten angeordnet sein, die bezüglich der Rechtecke gegenüberlie­ gen, und die oberen und unteren Halbleiterchips, welche rechteckig geformt sind, können derart angeordnet sein, dass sie beispielsweise entsprechend einer Draufsicht sich kreuzen.
Die Verbindungsanschlüsse sind somit über vier Seiten derart verteilt, dass Drähte auf den Halbleiterchips nicht in einem engen Raum lokalisiert sind und sich niemals ge­ genseitig stören bzw. beeinträchtigen. Insbesondere sind bei der QFN-Typ Halbleiteranordnung mit den die Chips umge­ benden Anschlusselektroden die Verbindungsanschlüsse an vier Seiten angeordnet, und es können die umgebenden An­ schlusselektroden mit kurzen Drähten sauber verbunden wer­ den.
Bei der Halbleiteranordnung des ersten Gesichtspunkts der vorliegenden Erfindung können beispielsweise die außen angeordneten Anschlusselektroden Leiter sein, die entlang von zwei gegenüberliegenden Seiten mit den Halbleiterchips dazwischen angeordnet sind.
Diese Struktur kann verwendet werden, um eine dünne TSOP- (Thin Small Outline Package) Typ Halbleiteranordnung auf einfache Weise leicht herzustellen, wobei die Herstel­ lungskosten durch eine Verbesserung der Effizienz und des Ertrags verringert werden.
Entsprechend einem zweiten Gesichtspunkt der Erfindung ist eine Halbleiteranordnung vom TSOP-Typ, wobei Halblei­ terchips zwischen einem ersten Leiterabschnitt und einem zweiten Leiterabschnitt angeordnet sind, die jeweils auf zwei gegenüberliegenden Seiten bei einer Draufsicht vorge­ sehen sind. Die Halbleiteranordnung enthält einen ersten Kontaktstellenabschnitt, der mit dem ersten Leiterabschnitt integriert und nicht koplanar und relativ zu einer Bezugs­ ebene höher lokalisiert ist, welche durch eine Mittenposi­ tion zwischen der höchsten Oberfläche und der untersten Oberfläche der ersten und zweiten Leiterabschnitte hin­ durchtritt, einen zweiten Chipkontaktstellenabschnitt, der mit dem zweiten Leiterabschnitt integriert und nicht koplanar und relativ zu der Bezugsebene niedriger lokali­ siert ist, und einen unteren Halbleiterchip, der von dem ersten Chipkontaktstellenabschnitt gehalten wird, und einen oberen Halbleiterchip, der von dem zweiten Chipkontaktstel­ lenabschnitt gehalten wird. Die zwei Halbleiterchips über­ lappen sich partiell und sind derart lokalisiert, dass eine Überlappung in dem Bereich der Höhe mit den ersten und zweiten Leiterabschnitten auftritt.
Die Halbleiterchips und die Anschlusselektroden sind derart angeordnet, dass die Anschlusselektroden nicht die Dicke der Halbleiteranordnung durch die Größe ihrer gesam­ ten Dicke erhöhen. Es beeinflußt nämlich nicht die Dicke des Leiterrahmens die Dicke der Halbleiteranordnung, oder lediglich ein Teil davon wird der Dicke der Halbleiteran­ ordnung hinzugefügt. Es ist somit möglich den Halbleiter dünner zu machen. Des weiteren sind Komponenten symmetrisch in der vertikalen Richtung bezüglich der Bezugsebene ange­ ordnet, und dementsprechend ist es unwahrscheinlich, dass eine thermische Spannung und eine Restspannung in vertika­ ler Richtung gleich bzw. gleichmäßig verteilt sind. Darauf­ hin tritt eine Verzerrung wie eine Verwerfung bzw. eine Verkrümmung (warp) und dergleichen selten auf. Die oberen und unteren Halbleiterchips können verbunden bzw. gebondet werden oder können mit einem Einkapselungsharz beabstandet werden, welches die dazwischen befindliche Lücke füllt. Es wird festgestellt, dass "Halten" bedeutet, dass der Chip­ kontaktstellenabschnitt direkt auf einen der gebondeten Halbleiterchips gebondet ist, um den Chip zu halten, und bedeutet von einem vielseitigen und dynamischen Standpunkt aus betrachtet, dass die zwei Chipkontaktstellenabschnitte miteinander kooperieren, um gegebenenfalls beide Halblei­ terchips zu tragen. Die Bezugsebene ist parallel zu Ebenen, welche die Leiterabschnitte bilden.
Bei der Halbleiteranordnung des zweiten Gesichtspunkts der Erfindung kann der erste Chipkontaktstellenabschnitt für einen ersten Leiterrahmen vorgesehen sein, der ein­ schließlich dem ersten Leiterabschnitt über der Bezugsebene lokalisiert ist, und der zweite Chipkontaktstellenabschnitt kann für einen zweiten Leiterrahmen beispielsweise vorgese­ hen sein, der einschließlich des zweiten Leiterabschnitts unter der Bezugsebene lokalisiert ist.
Mit dieser Struktur können zwei aufgestapelte Leiter­ rahmen zur Herstellung einer Halbleiteranordnung verwendet werden. Zwei Halbleiterchips können somit leicht und effi­ zient auf den zwei Leiterrahmen aufgestapelt werden.
Bei der Halbleiteranordnung des zweiten Gesichtspunkts der Erfindung kann beispielsweise der erste Chipkon­ taktstellenabschnitt L-förmig sein und eine erste Ausdeh­ nung, welche sich von einem Ende des ersten Leiterab­ schnitts auf den zweiten Leiterabschnitt zu erstreckt, und einen ersten gegenüberliegenden Abschnitt enthalten, wel­ cher sich von der ersten Ausdehnung und parallel zu dem er­ sten Leiterabschnitt erstreckt. Der zweite Chipkontaktstel­ lenabschnitt kann in einer Draufsicht gegenüberliegend dem ersten Chipkontaktstellenabschnitt angeordnet und L-förmig ausgebildet sein und kann eine zweite Ausdehnung, welche sich von einem Ende des zweiten Leiterabschnitts auf den ersten Leiterabschnitt zu erstreckt, und einen zweiten ge­ genüberliegenden Abschnitt enthalten, welcher sich von der zweiten Ausdehnung und parallel zu dem zweiten Leiterab­ schnitt erstreckt. Die Bodenoberfläche der ersten Ausdeh­ nung und des ersten gegenüberliegenden Abschnitts hält den unteren Halbleiterchip, und die obere Oberfläche der zwei­ ten Ausdehnung und des zweiten gegenüberliegenden Ab­ schnitts halten den oberen Halbleiterabschnitt.
Derartige L-förmige Chipkontaktstellenabschnitte können verwendet werden, um eine dünne und dichte Halbleiteranord­ nung effizient herzustellen.
Bei der Halbleiteranordnung des zweiten Gesichtspunkts der Erfindung können beispielsweise die ersten und zweiten Leiterabschnitte und die ersten und zweiten Chipkon­ taktstellenabschnitte zu einem gemeinsamen Leiterrahmen in­ tegriert sein, wobei die Bezugsebene durch die Mitte der Dicke des Leiterrahmens hindurchtritt, der erste Chipkon­ taktstellenabschnitt den unteren Halbleiterchip der parti­ ell überlappten Halbleiterchips tragen kann und der zweite Chipkontaktstellenabschnitt den oberen Halbleiterchip tra­ gen kann.
Diese einfache und klare Struktur kann mit hohem Ertrag und Effizienz ebenso wie einer früheren Lieferung herge­ stellt werden. Da Komponenten symmetrisch in vertikaler Richtung bezüglich der Bezugsebene angeordnet sind, ist es darüber hinaus unwahrscheinlich, dass eine Verwerfung bzw. Verkrümmung hervorgerufen durch thermische Spannung, Rest­ spannung und dergleichen auftritt.
Bei der Halbleiteranordnung des zweiten Gesichtspunkts der Erfindung sind beispielsweise die Mitte der Dicke des ersten Chipkontaktstellenabschnitts und die Mitte der Dicke des zweiten Chipkontaktstellenabschnitts vertikal von der Bezugsebene in jeweiligen Richtungen entgegengesetzt zuein­ ander vorzugsweise beabstandet, jede durch einen Abstand gleich der Summe der Hälfte der Dicke des Leiterrahmens und der Hälfte der Dicke einer Haft- bzw. Klebeschicht, welche die oberen und unteren Halbleiterschichten verbindet bzw. bondet.
Es wird somit eine genaue Symmetrie relativ zu der Be­ zugsebene aufrechterhalten, um eine hohe Widerstandsfähig­ keit gegenüber Verwerfungen bzw. Verkrümmungen und derglei­ chen, wie oben beschrieben, zu erhalten.
Entsprechend dem ersten Gesichtspunkt der Erfindung be­ inhaltet ein Verfahren zur Herstellung einer Halbleiteran­ ordnung mit Anschlusselektroden, die in einer Draufsicht außerhalb eines Gebiets angeordnet sind, wo Halbleiterchips angeordnet sind, einen Schritt des Anbringens auf einer Schicht, wobei die Anschlusselektroden und ein unterer Halbleiterchip auf einer Haftschicht angebracht werden, ei­ nen Schritt des Halbleiterchipaufstapelns, bei welchem ein oberer Halbleiterchip auf den unteren Halbleiterchip gebon­ det wird, einen Schritt des Drahtanschließens, bei welchem die unteren und oberen Halbleiterchips jeweils mit den An­ schlusselektroden durch Drähte verbunden werden, einen Schritt des Einkapselns mit Harz, bei welchem die An­ schlusselektroden, der untere Halbleiterchip, der obere Halbleiterchip und Drähte durch Harz eingekapselt werden, welche auf der Haftschicht angeordnet sind, und einen Schritt des Haftschichtabstreifens, bei welchem die Haft­ schicht von Komponenten abgestreift wird, die in dem Schritt des Einkapselns mit Harz eingekapselt worden sind.
Mit dieser Struktur kann die Haftschicht, auf welcher die Anschlusselektroden und Halbleiterchip angeordnet sind, als Schicht zur Verhinderung eines Harzlecks und zur Bil­ dung der äußeren Oberfläche des Einkapselungsharzes verwen­ det werden. Daraufhin wird die Dicke der Anschlusselektro­ den nicht der Dicke der Halbleiteranordnung hinzugefügt oder bloß teilweise der Dicke des Halbleiterchips hinzuge­ fügt. Eine sich daraus ergebende dünne Halbleiteranordnung kann dementsprechend einfach und mit niedrigen Kosten her­ gestellt werden.
Bei dem Verfahren des Herstellens einer Halbleiteran­ ordnung des ersten Gesichtspunkts der Erfindung kann bei­ spielsweise ein Chipkontaktstellenabschnitt auf der Schicht zusammen mit den Anschlusselektroden und dem unteren Halb­ leiterchip in dem Schritt des Anbringens auf der Schicht angebracht werden, um den oberen Halbleiterchip auf den Chipkontaktstellenabschnitt in dem Schritt des Halbleiter­ chipaufstapelns zu bonden.
Der obere Halbleiterchip wird in dieser Struktur von dem Chipkontaktstellenabschnitt getragen, so dass der un­ tere Halbleiterchip mit einem größeren Freiheitsgrad posi­ tioniert werden kann. Insbesondere kann der in dem Fall des Herstellens durch ein Haftband getragene untere Halbleiter­ chip auf der Bodenoberfläche nach der Herstellung freige­ legt werden. Alternativ kann der untere Halbleiterchip auf­ gehängt an dem oberen Halbleiterchip gehalten werden. Folg­ lich ist der untere Halbleiterchip nach innen gehend von der Bodenoberfläche beabstandet, und es ist die äußere Oberfläche durch das Einkapselungsharz gebildet, und somit kann die Struktur erzielt werden, die widerstandsfähig ge­ genüber Feuchtigkeit und einem Stoß ist.
Bei dem Verfahren zur Herstellung einer Halbleiteran­ ordnung des ersten Gesichtspunkts der Erfindung können bei­ spielsweise lediglich die Anschlusselektroden und ein Chip­ kontaktstellenabschnitt auf der Haftschicht in dem Schritt des Anbringens auf der Schicht angebracht werden, um den oberen Halbleiterchip auf den Chipkontaktstellenabschnitt in dem Schritt des Halbleiterchipaufstapelns zu bonden, wo­ bei der obere Halbleiterchip und der untere Halbleiterchip im voraus gebondet bzw. verbunden werden, um gestapelte Halbleiterchips zu bilden.
Dieses Herstellungsverfahren kann verwendet werden, um den unteren Halbleiterchip zu positionieren, der nach innen gehend von der Bodenoberfläche beabstandet ist.
Bei dem Verfahren des Herstellens einer Halbleiteran­ ordnung des ersten Gesichtspunkts der Erfindung können zum Beispiel lediglich der untere Halbleiterchip auf der Haft­ schicht in dem Schritt des Anbringens auf einer Schicht an­ gebracht werden, um einen Chipkontaktstellenabschnitt, auf welchen der obere Halbleiterchip gebondet wird, im voraus auf der Haftschicht zusammen mit den Anschlusselektroden anzubringen.
Entsprechend den Zuständen von Herstellungsorten können dünne Halbleiteranordnungen unter Verwendung dieses Her­ stellungsverfahrens effizient hergestellt werden. Die obe­ ren und unteren Halbleiterchips können mit einem Haftmittel oder mit der dazwischen befindlichen Lücke beabstandet, die mit dem Einkapselungsharz gefüllt ist, verbunden bzw. ge­ bondet werden.
Es wird ein Verfahren zur Herstellung einer Halbleiteran­ ordnung des zweiten Gesichtspunkts der Erfindung vorgesehen mit: einem Schritt des Leiterrahmenstapelns, wobei ein er­ ster Leiterrahmen auf einen zweiten Leiterrahmen gestapelt wird, wobei der erste Leiterrahmen einen ersten Leiterab­ schnitt und einen ersten Chipkontaktstellenabschnitt ent­ hält, der sich in einer L-Form von einem Ende des ersten Leiterabschnitts entlang dem Rand eines Gebiets erstreckt, in welchem ein unterer Halbleiterchip angeordnet ist, wobei der zweite Leiterrahmen einen zweiten Leiterabschnitt und einen zweiten Chipkontaktstellenabschnitt enthält, welcher dem ersten Chipkontaktstellenabschnitt in der Draufsicht gegenüberliegt und sich in einer L-Form von einem Ende des zweiten Leiterabschnitts entlang dem Rand eines Gebiets er­ streckt, in welchem ein oberer Halbleiterchip angeordnet ist, wobei die ersten und zweiten Leiterabschnitte in der Draufsicht den oberen und unteren Halbleiterchips dazwi­ schen gegenüberliegen; einem Schritt des Halbleiterchipbon­ dens, wobei der untere Halbleiterchip auf den ersten Chip­ kontaktstellenabschnitt und der obere Halbleiterchip auf den zweiten Chipkontaktstellenabschnitt gebondet wird; ei­ nem Schritt des Schweißens, wobei der erste Leiterrahmen und der zweite Leiterrahmen an ihrem überlappenden Ab­ schnitt geschweißt werden; einem Schritt des Drahtbondens, wobei die oberen und unteren Halbleiterchips durch einen Draht an eine Anschlusselektrode angeschlossen werden; ei­ nem Schritt des Harzeinkapselns, wobei mittels eines Harzes ein Gebiet innerhalb des geschweißten überlappenden Ab­ schnitts eingekapselt wird; und einem Schritt des Abschnei­ dens, wobei ein Abschnitt außerhalb des mit Harz eingekap­ selten ersten und zweiten Leiterabschnitts und der oberen und unteren Halbleiterchips in dem Harzeinkapselungsschritt abgeschnitten wird.
Dieses Herstellungsverfahren ermöglicht, dass eine dünne und dichte Halbleiteranordnung effizient unter Ver­ wendung von zwei Leiterrahmen und Schweißen hergestellt wird.
Bei dem Verfahren zur Herstellung einer Halbleiteran­ ordnung des zweiten Gesichtspunkts der Erfindung werden beispielsweise Unterschritte des Schritts des Leiterrahmen­ stapelns und Unterschritte des Schritts des Halbleiterchip­ bondens vorzugsweise kombiniert und partiell in ihrer durchzuführenden Reihenfolge geändert.
In Abhängigkeit der Herstellungsorte könnte es effizi­ ent sein einleitend einen Halbleiterchip auf einen Chipkon­ taktstellenabschnitt in dem Schritt des Leiterrahmensta­ pelns zu bonden. Eine derartige Änderung der Reihenfolge der Unterschritte wird vorzugsweise in Bezug auf die Haupt­ schritte und nicht gerade in einem Hauptschritt wie oben beschrieben durchgeführt.
Bei den Verfahren zum Herstellen einer Halbleiteranord­ nung des zweiten Gesichtspunkts der Erfindung können bei­ spielsweise der Schritt des Leiterrahmenstapelns und der Schritt des Halbleiterchipbondens insgesamt einen Schritt des Chipkontaktstellenmaterialanordnens enthalten, wobei ein Chipbondmaterial angeordnet wird, welches die oberen und unteren Halbleiterchips auf die ersten und zweiten Chipkontaktstellenabschnitte bondet.
Das Chipbondmaterial wird vorzugsweise anstelle eines Haftmittels mit einer hohen Fließfähigkeit verwendet, da es zwangsläufig vorkommt, dass einer der Leiterrahmen dazu veranlasst wird, dass er nach unten zu liegen kommt, oder dass beide Leiterrahmen schräg gestellt werden. Es kann so­ mit ein Herstellungsprozess gebildet werden, bei welchem eine hohe Stabilität erreicht wird.
Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.
Fig. 1 zeigt eine schematische perspektivische Ansicht, welche eine Halbleiteranordnung einer ersten Ausführungs­ form der vorliegenden Erfindung darstellt,
Fig. 2 zeigt eine perspektivische Ansicht, welche die Halbleiteranordnung von Fig. 1 in einer Stufe eines Her­ stellungsverfahrens A mit einem unteren Halbleiterchip dar­ stellt, der an einer Haftschicht angebracht ist,
Fig. 3 zeigt eine perspektivische Ansicht der Halblei­ teranordnung in einer folgenden Stufe relativ zu dem Zu­ stand von Fig. 2 mit einem auf ein vorbestimmtes Gebiet des Halbleiterchips aufgebrachten Haftmittel,
Fig. 4 zeigt eine perspektivische Ansicht eines Leiter­ rahmens mit einem Leiter und einer Chipkontaktstelle in ei­ ner getrennten Stufe von denen von Fig. 2 und 3,
Fig. 5 zeigt eine perspektivische Ansicht der Halblei­ teranordnung in einer Stufe mit einem oberen Halbleiter­ chip, der auf der Chipkontaktstelle von Fig. 4 befestigt ist,
Fig. 6 zeigt eine perspektivische Ansicht der Halblei­ teranordnung mit dem oberen Halbleiterchip von Fig. 5, der derart gebondet ist, dass er oberhalb des unteren Halblei­ terchips von Fig. 3 und dazu quer verlaufend lokalisiert ist,
Fig. 7 zeigt eine perspektivische Ansicht der Halblei­ teranordnung von Fig. 4 in einer Stufe eines Herstellungs­ verfahrens B mit dem Leiterrahmen und dem unteren Halblei­ terchip, der auf die Haftschicht gebondet ist,
Fig. 8 zeigt eine perspektivische Ansicht des Halblei­ terchips in dem Zustand von Fig. 7 mit dem vorbestimmten Gebiet, auf welches das Haftmittel aufgebracht wird,
Fig. 9 zeigt eine Draufsicht, welche die Halbleiteran­ ordnung von Fig. 1 zusammen mit einem umgebenden Leiterrah­ men darstellt, welcher in den Fall der Herstellung entspre­ chend der ersten Ausführungsform vorhanden ist,
Fig. 10 bis 13 zeigen jeweils Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von Fig. 9,
Fig. 14 bis 17 stellen jeweils Querschnittsansichten einer Halbleiteranordnung einer ersten Modifizierung der ersten Ausführungsform der vorliegenden Erfindung dar, wel­ che den jeweiligen Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von Fig. 9 entsprechen,
Fig. 18 bis 21 stellen jeweils Querschnittsansichten einer Halbleiteranordnung einer zweiten Modifizierung der ersten Ausführungsform der vorliegenden Erfindung dar, wel­ che den jeweiligen Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von Fig. 9 entsprechen,
Fig. 22 zeigt eine schematische perspektivische Ansicht einer Halbleiteranordnung einer zweiten Ausführungsform der vorliegenden Erfindung,
Fig. 23 zeigt eine Querschnittsansicht der Halbleiter­ anordnung der zweiten Ausführungsform,
Fig. 24 zeigt eine Draufsicht auf einen oberen Leiter­ rahmen von Fig. 22,
Fig. 25 zeigt eine Draufsicht auf einen unteren Leiter­ rahmen von Fig. 22,
Fig. 26 stellt den oberen Leiterrahmen von Fig. 22 un­ ter der Annahme dar, dass dessen Chipkontaktstellenab­ schnitt eine Bodenoberfläche aufweist, an welcher ein unte­ rer Halbleiterchip befestigt ist,
Fig. 27 stellt den unteren Leiterrahmen von Fig. 22 un­ ter der Annahmen dar, dass dessen Chipkontaktstellenab­ schnitt eine obere Oberfläche hat, an welcher der obere Halbleiterchip befestigt ist,
Fig. 28 zeigt eine Draufsicht, welche den oberen Lei­ terrahmen von Fig. 24 und den unteren Leiterrahmen von Fig. 25 darstellt, welche sich überlappen,
Fig. 29 zeigt eine Draufsicht, welche die oberen und unteren Leiterrahmen darstellt, auf welchen die jeweiligen Leiterchips befestigt sind und welche sich überlappen und zusammen punktgeschweißt sind,
Fig. 30 bis 33 stellen jeweils Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von Fig. 29 dar,
Fig. 34 zeigt eine Draufsicht auf eine Halbleiteranord­ nung einer dritten Ausführungsform der Erfindung,
Fig. 35 zeigt eine Querschnittsansicht entlang A-A', von Fig. 34,
Fig. 36 zeigt eine Querschnittsansicht einer herkömmli­ chen Halbleiteranordnung,
Fig. 37 zeigt eine Querschnittsansicht einer anderen herkömmlichen Halbleiteranordnung.
Im folgenden werden Ausführungsformen der vorliegenden Erfindung in Verbindung mit den Figuren beschrieben.
Erste Ausführungsform
Entsprechend Fig. 1 besitzt eine Halbleiteranordnung eine Haft- bzw. Klebeschicht 8, die bei der Herstellung da­ von verwendet wird und abgestreift werden sollte. Entspre­ chend Fig. 1 befinden sich eine Chipkontaktstelle 4b, ein Leiter 4a als Anschlusselektrode und ein unterer Halblei­ terchip 1b in Kontakt mit der oberen Oberfläche der Haft­ schicht 8. Es wird festgestellt, dass der Leiter 4a derart angeordnet werden sollte, dass er einen Kontakt mit der Haftschicht 8 besitzt, während die Kontaktstelle 4b in Kon­ takt mit der Haftschicht befindlich oder über der Haft­ schicht lokalisiert oder davon getrennt sein kann. Die Kon­ taktstelle 4b und der Leiter 4a sind in der Dicke identisch und können durch Stanzen oder dergleichen von einer Schicht gebildet werden. Ein oberer Halbleiterchip 1a ist in Kon­ takt mit einem Haftmittel 7 auf dem unteren Halbleiterchip 1b ebenso wie mit einem Haftmittel 7 auf der Chipkon­ taktstelle 4b angeordnet. Jeweilige (nicht dargestellte) Verbindungsanschlüsse der oberen und unteren Halbleiter­ chips 1a und 1b sind durch Drähte 5 mit den Leitern 4a ver­ bunden, um eine vorbestimmte Verdrahtung zu bilden. Ein Ein- bzw Verkapselungsharz 6 sichert und bedeckt vollstän­ dig diese Chips, Anschlüsse und Drähte außer dem Abschnitt, welcher die Haftschicht berührt, zum Schutz vor Feuchtig­ keit und einer äußeren Kraft.
Herstellungsverfahren A
Es wird ein Herstellungsverfahren A der in Fig. 1 dar­ gestellten Halbleiteranordnung beschrieben. Entsprechend Fig. 2 wird ein unterer Halbleiterchip 1b an der Haft­ schicht 8 befestigt. Danach wird wie in Fig. 3 dargestellt ein Haftmittel 7 auf ein vorbestimmtes Gebiet auf dem Halb­ leiterchip 1b aufgebracht. Entsprechend Fig. 4 wird in ei­ nem Strom, der von dem in Fig. 2 bis 3 dargestellten ge­ trennt ist, ein Leiterrahmen einschließlich der Chipkon­ taktstelle 4b und dem Leiter 4a an der Haftschicht 8 befe­ stigt, wird das Haftmittel 7 auf die Chipkontaktstelle 4b aufgebracht und der obere Halbleiterchip darauf gestellt, um dadurch gesichert zu sein. Danach wird der obere Halb­ leiterchip 1a von Fig. 5 in Bezug auf das Haftmittel 7 von Fig. 3 derart ausgerichtet, dass der obere Halbleiterchip 1a auf dem Haftmittel 7 positioniert und gesichert wird, und danach werden der Leiter 4a und die Chipkontaktstelle 4b an der Haftschicht 8 angebracht (Fig. 6). Durch (nicht dargestellte) darauffolgende Schritte werden jeweilige Ver­ bindungsanschlüsse des oberen Halbleiterchips 1a und des unteren Halbleiterchips 1b durch Drähte angeschlossen und mittels eines Einkapselungsharzes eingekapselt, und es wird jede Komponente befestigt. Danach wird die Haftschicht ab­ geschält. Entsprechend der ersten Ausführungsform wird die Haftschicht abgestreift, um den Leiter, die Chipkon­ taktstelle und den unteren Halbleiterchip freizulegen.
Herstellungsverfahren B
Es wird im folgenden eine Modifizierung des oben be­ schriebenen Herstellungsverfahrens A, nämlich ein Herstel­ lungsverfahren B beschrieben. Entsprechend Fig. 7 werden ein Leiterrahmen einschließlich eines Leiters 4a und einer Chipkontaktstelle 4b ebenso wie ein unterer Halbleiterchip 1b an einer Haftschicht 8 angebracht. Der Halbleiterchip, auf welchen diese Ausführungsform angewandt wird, besitzt eine Dicke, die nahezu identisch oder kleiner als diejenige des oben beschriebenen Leiterrahmens ist, so dass die obere Oberfläche des Halbleiterchip 1b sich nahezu auf derselben Höhe oder niedriger als diejenigen des in Fig. 7 darge­ stellten Leiters 4a und der Chipkontaktstelle 4b befindet. Entsprechend Fig. 8 wird ein Haftmittel 7 mit einer geeig­ neten Dicke auf ein vorbestimmtes Gebiet der oberer Ober­ fläche des unteren Halbleiterchips 1b ebenso wie auf die obere Oberfläche der Chipkontaktstelle aufgebracht. Ein oberer Halbleiterchip 1a wird auf das Haftmittel gestellt, um befestigt zu werden, wodurch ein Zwischenprodukt mit der in Fig. 6 dargestellten Struktur erzeugt wird. Darauffol­ gende Verdrahtungs- und Harzein- bzw. Harzverkapselungs­ schritte sind dieselben wie jene bei dem Herstellungsver­ fahren A.
Strukturelle Details
Die in Fig. 1 dargestellte Halbleiteranordnung wird de­ tailliert unten beschrieben.
Fig. 9 zeigt eine Draufsicht auf die Halbleiteranord­ nung der ersten Ausführungsform in dem Lauf der Herstellung einschließlich den Randabschnitt des Leiterrahmens 4 vor dem Abschneiden. Die doppelte Linie Lm, welche sich durch die Mitte der Leiter 4a erstreckt, um zwei Halbleiterchips 1a und 1b zu umgeben, zeigt die äußere Gestalt einer Form bzw. eines Formstücks (mold) entsprechend der äußeren Ober­ fläche einer Harzverkapselung an. Eine Schnittlinie zum Ausschneiden jeder Halbleiteranordnung ist geeignet in ei­ nem Gebiet einschließlich der Linie des Formstücks außer­ halb der Halbleiteranordnung positioniert. Ein Schlitz 12, welcher von der Grenze der Leiter beabstandet ist, ist zum leichten Ausschneiden einer Halbleiteranordnung gebildet.
Bei einer wirklichen Herstellung durch das Herstellungsver­ fahren B beispielsweise werden bandförmige Leiterrahmen und untere Halbleiterchips aufeinanderfolgend an einer bandför­ migen Haftschicht angebracht, und es werden dementsprechend jeweilige Zwischenprodukte von Halbleiteranordnungen eine nach der anderen durch einen Produktionsverlauf herge­ stellt.
Fig. 10 bis 13 stellen jeweils Querschnittsansichten entlang A-A, B-B', C-C' und D-D' von Fig. 9 dar. Komponen­ ten, welche freiliegen, nachdem das Haftband entfernt wor­ den ist, werden mittels eines Ein- bzw. Verkapselungsharzes eingekapselt und befestigt. Obwohl Fig. 10 bis 13 keinen Draht darstellen, welcher Halbleiterchips 1a und 1b mit Leitern 4a verbindet, besitzt das Einkapselungsharz eine Dicke, die zum Einkapseln der Drähte hinreichend ist.
Die oben beschriebene Struktur beherbergt einen Halb­ leiterchip zwischen Leitern, und es ist ein Halbleiterchip des weiteren darauf angeordnet, um ihn zu überlappen. Dem­ entsprechend ist es möglich die Dicke der Halbleiteranord­ nung ohne Erhöhen der Fläche wirksam zu verringern.
Erste Modifizierung
Eine erste Modifizierung der ersten Ausführungsform der vorliegenden Erfindung wird unten beschrieben. Fig. 14 bis 17 stellen jeweils Querschnittsansichten einer Halblei­ teranordnung dar, welche jenen entlang der jeweiligen Lini­ en A-A', B-B', C-C' und D-D' von Fig. 9 entsprechen. Bei der ersten Modifizierung wird eine Chipkontaktstelle 4b derart verarbeitet, dass sie leicht nach oben verschoben ist. Entsprechend der nach oben gerichteten Verschiebung der Chipkontaktstelle sind natürlich die oberen und unteren Halbleiterchips 1a und 1b beide nach oben verschoben. Ande­ re Komponenten sind bezüglich der Struktur zu jenen der er­ sten Ausführungsform identisch. Eine Einkapselungsharz er­ streckt sich somit unter dem unteren Halbleiterchip 1b. Wenn eine Haftschicht entfernt wird, werden daher der un­ tere Halbleiterchip 1b und die Chipkontaktstelle 4b niemals auf der Rückseite freigelegt.
Die Halbleiteranordnung der ersten Modifizierung wird auf die folgende Weise hergestellt. In der in Fig. 7 darge­ stellten Stufe des oben erklärten Herstellungsverfahrens B wird der untere Halbleiterchip 1b nicht an der Haftschicht 8 angebracht, und es wird lediglich ein Leiterrahmen ein­ schließlich des Leiters 4a und der Chipkontaktstelle 4b an der Haftschicht angebracht. Die oberen und unteren Halblei­ terchips 1a und 1b werden danach überkreuzt und mit dem Haftmittel verbunden bzw. gebondet, um im voraus integriert zu werden. Der obere Chip der integrierten Halbleiterchips wird auf die Chipkontaktstelle plaziert, auf welche das Haftmittel aufgebracht ist, und mit der Chipkontaktstelle befestigt.
Obwohl die Halbleiteranordnung der ersten Modifizierung eine Dicke besitzt, die im Vergleich mit der Halbleiteran­ ordnung der Fig. 10 bis 13 nicht deutlich verringert ist, ist die erstgenannte Halbleiteranordnung dahingehend vorteilhaft, dass ein umfassenderer Schutz gegenüber Feuch­ tigkeit und einer äußeren Kraft möglich ist, da der Halb­ leiterchip auf der Rückseite nicht freigelegt ist.
Zweite Modifizierung
Fig. 18 bis 21 stellen jeweils Querschnittsansichten einer Halbleiteranordnung einer zweiten Modifizierung der ersten Ausführungsform dar, welche denjenigen entlang der jeweiligen Linien A-A', B-B', C-C' und D-D' von Fig. 9 ent­ sprechen. Die zweite Modifizierung ist durch den Unter­ schied in der Dicke zwischen den oberen und unteren Halb­ leiterchips 1a und 1b im Vergleich mit der oben erörterten Ausführungsform charakterisiert. Andere Komponenten sind in Bezug auf die Struktur mit jenen der ersten Modifizierung identisch. Eine Chipkontaktstelle 4b der zweiten Modifizie­ rung ist ebenfalls nach oben verschoben, und somit kann das Herstellungsverfahren der ersten Modifizierung angewandt werden.
Mit dieser Struktur ist die vorliegende Erfindung auf irgendeine Kombination verschiedener Typen von Halbleiter­ chips anwendbar. Dementsprechend können viele Halbleiteran­ ordnungen mit einer geringen Dicke bei einer hohen Vielsei­ tigkeit erzielt werden.
Zweite Ausführungsform
Entsprechend Fig. 22 enthalten Leiterrahmen 14 und 15 Leiterabschnitte 14a und 15a und Chipkontaktstellenab­ schnitte 14b und 15b. Während die Leiterabschnitte 14a und 15a tatsächlich viele Leiterstifte besitzen, werden die je­ weiligen Leiterstifte nicht unterscheidbar abgebildet, um die gesamte Struktur einfach darzustellen. Während der Lei­ terabschnitt 14a und der Chipkontaktstellenabschnitt 14b nahezu koplanar zueinander sind, kann einer von ihnen nach oben oder nach unten verschoben werden. Der Chipkon­ taktstellenabschnitt 14b enthält eine Ausdehnung 44b und einen gegenüberliegenden Abschnitt 54b. Der Kontaktstellen­ abschnitt 15b des Leiterrahmens 15 enthält ebenfalls eine Ausdehnung 45b und einen gegenüberliegenden Abschnitt 55b.
Ein Halbleiterchip 1b ist über ein Bondmaterial 17 an dem Chipkontaktstellenabschnitt 14b des oberen Leiterrah­ mens 14 angehaftet bzw. angeklebt, während ein Halbleiter­ chip 1a über ein Chipbondmaterial 17 an dem Chipkon­ taktstellenabschnitt 15b des unteren Leiterrahmens 15 ange­ haftet ist. Zwei Halbleiterchips 1a und 1b sind somit be­ festigt und haften des weiteren mittels des Chipbondmateri­ als 17 aneinander. Ein (nicht dargestellter) Verbindungsan­ schluss des oberen Halbleiterchips 1a und ein (nicht darge­ stellter) Leiterstift des Leiterabschnitts 14a sind durch einen Draht 5 verbunden. Diese Komponenten sind vollständig durch ein Einkapselungsharz eingekapselt, um die Komponen­ ten in der Halbleiteranordnung vor Feuchtigkeit und einer äußeren Kraft zu schützen.
Entsprechend Fig. 23 hält der Chipkontaktstellenab­ schnitt 14b des oberen Leiterrahmens 14 den unteren Halb­ leiterchip 1b über das Chipbondmaterial 17, und der Chip­ kontaktstellenabschnitt 15b des unteren Leiterrahmens 15 hält den oberen Halbleiterchip 1a über das Bondmaterial 17. Dabei tritt eine Bezugsebene P durch jeweilige Mitten der Dicken der oberen und unteren Leiterrahmen 14 und 15 hin­ durch. Einer von Drähten 5 ist zur Erdung an die Chipkon­ taktstellenabschnitte 14b und 15b angeschlossen. Wie in Fig. 23 dargestellt sind zwei Leiterrahmen in vertikaler Richtung relativ zu der Bezugsebene P verschoben, und zwei überlappende Halbleiterchips sind zwischen jenen zwei Lei­ terrahmen angeordnet. Folglich überlappen sich die Halblei­ terchips 1a und 1b und die Leiterrahmen 14 und 15 nicht in der Draufsicht, und somit ist die gesamte Dicke nicht die Kombination der jeweiligen Dicken. Auf diese Weise kann die Halbleiteranordnung eine verringerte Dicke besitzen.
Ein Verfahren zur Herstellung der in Fig. 22 und 23 dargestellten Halbleiteranordnung wird nun beschrieben. Fig. 24 und 25 zeigen obere und untere Leiterrahmen 14 bzw. 15. Leiterabschnitte 14a und 15a und Chipkontaktstel­ lenabschnitte 14b und 15b der jeweiligen Leiterrahmen 14 und 15 sind zwischen oberen Rahmen 14c und 15c und unteren Rahmen 14d und 15d gebildet. Fig. 26 stellt dar, dass ange­ nommen wird, dass der untere Halbleiterchip 1b an der Bo­ denoberfläche des Chipkontaktstellenabschnitts 14b des obe­ ren Leiterrahmens 14 befestigt wird. Fig. 27 stellt dar, dass der obere Halbleiterchip 1a an der oberen Oberfläche des Chipkontaktstellenabschnitts 15b des unteren Leiterrah­ mens 15 befestigt wird. Bevor bei einer tatsächlichen Her- stellung diese Leiterrahmen sich überlappen, wird ein Halb­ leiterchip an lediglich einem der Leiterrahmen befestigt. Wenn die Halbleiterchips an beiden Leiterrahmen jeweils be­ festigt werden, die nicht überlappt sind, würden bei der Ausrichtung irgendwelche ungünstigen Umstände auftreten.
Fig. 28 zeigt eine Draufsicht, welche die Positionsbe­ ziehung zwischen oberen und unteren Leiterrahmen 14 und 15 darstellen, die sich überlappen, ohne dass ein Halbleiter­ chip daran befestigt ist. Entsprechend Fig. 28 ist der Chipkontaktstellenabschnitt 14b des oberen Leiterrahmens 14 über dem Chipkontaktstellenabschnitt 15b des unteren Lei­ terrahmens 15 lokalisiert. Wenn der untere Halbleiterchip 1b an der Bodenoberfläche des Chipkontaktstellenabschnitts 14b befestigt wird, befinden sich der untere Halbleiterchip 1b und der Chipkontaktstellenabschnitt 15b nahezu auf der­ selben Höhe. Wenn des weiteren der obere Halbleiterchip 1b an der oberen Oberfläche des unteren Chipkontaktstellenab­ schnitts 15b befestigt wird, befinden sich der obere Halb­ leiterchip 1a und der Chipkontaktstellenabschnitt 14b nahe­ zu auf derselben Höhe.
Fig. 29 zeigt eine Draufsicht, welche darstellt, dass die jeweiligen Halbleiterchips an den Chipkontaktstellenab­ schnitten 14b und 15b der zwei Leiterrahmen 14 und 15 be­ festigt sind (ein Chip an jedem Chipkontaktstellenab­ schnitt) und dass sie sich überlappen und an vier Ecken punktgeschweißt sind. Das Bondmaterial ist dabei nicht dar­ gestellt. Die zwei Leiterrahmen werden somit durch Punkt­ schweißen stabil angeschlossen, und danach werden der obere Halbleiterchip 1a und der untere Halbleiterchip 1b jeweils mit dem oberen Leiterabschnitt 14a und dem unteren Leiter­ abschnitt 15a durch jeweilige Drähte verbunden. Das Gebiet, welches durch die in Fig. 29 dargestellte Formstücklinie (mold line) Lm eingeschlossen ist, wird mit einem Einkapse­ lungsharz gefüllt, um die obere Seite und die untere Seite zu bedecken und dementsprechend die Halbleiterchips, Drähte und dergleichen einzukapseln. Danach wird eine Halbleiter­ anordnung entlang der Schnittlinie Lc von Fig. 29 geschnit­ ten.
Fig. 30 bis 33 zeigen Querschnittsansichten jeweils entlang A-A', B-B', C-C' und D-D' von Fig. 29. Es ist aus diesen Figuren ersichtlich, dass die Dicke einer Halblei­ teranordnung eines TSOP-Typs durch Anordnen von zwei Halb­ leiterchips in dem durch Leiterrahmen umgebenen Gebiet ver­ ringert werden kann. Darüber hinaus ist das Herstellungs­ verfahren der zweiten Ausführungsform, bei welchem Punkt­ schweißen angewandt wird, um eine effiziente Herstellung zu erzielen, für eine kostengünstige und eine Massenherstel­ lung von Halbleiteranordnungen geeignet.
Dritte Ausführungsform
Fig. 34 zeigt eine Draufsicht auf eine Halbleiteranord­ nung einer dritten Ausführungsform der vorliegenden Erfin­ dung in einer Zwischenstufe. Fig. 35 zeigt eine Quer­ schnittsansicht entlang A-A' der in Fig. 34 dargestellten Halbleiteranordnung. Ein Leiterrahmen 24 enthält Leiterab­ schnitte 24a und Chipkontaktstellenabschnitte 24b und 24c. Leiterabschnitte 24a rechts und links sind auf derselben Ebene lokalisiert. Eine Bezugsebene P tritt durch die Mitte der Dicke des Leiterrahmens 24 hindurch. Der Chipkon­ taktstellenabschnitt 24b wird derart verarbeitet, dass er relativ zu dem rechten Leiterabschnitt 24a nach oben ver­ schoben wird, und der Chipkontaktstellenabschnitt 24c wird derart verarbeitet, dass er relativ zu dem linken Leiterab­ schnitt 24a nach unten verschoben wird. Die Chipkon­ taktstellenabschnitte werden um einen Abstand S wie in Fig. 35 dargestellt verschoben, der gleich der Summe der Hälfte der Dicke des Leiterrahmens 24 von der Bezugsebene P aus und der Hälfte der Dicke eines Chipbondmaterials 17 ist. Ein unterer Halbleiterchip 1b wird über das Chipbondmateri­ al 17 an der Bodenoberfläche des nach oben verschobenen Chipkontaktstellenabschnitts 24b befestigt, und ein oberer Halbleiterchip 1a wird über das Chipbondmaterial 17 an der oberer Oberfläche des nach unten geschobenen Chipkon­ taktstellenabschnitts 24c befestigt.
Bei der oben erörterten Struktur überlappen sich die Überlappungsabschnitte der zwei Halbleiterchips und der Leiterrahmen nicht, und die Halbleiterchips und dergleichen sind vertikal symmetrisch zu dem Leiterrahmen. Dementspre­ chend treten eine thermische Spannung und eine ungleichför­ mige Spannungsverteilung selten auf, und es wird eine große Widerstandsfähigkeit gegenüber einer Deformierung wie einer Verwerfung bzw. Verkrümmung erzielt. Darüber hinaus gibt es keine extra Dicke des Einkapselungsharzes.
Vorstehend wurde eine Halbleiteranordnung und ein Ver­ fahren zu deren Herstellung offenbart. Bei der Halbleiter­ anordnung wird eine Verringerung der Größe und eine Ver­ dichtung durch Verringern der Dicke der Halbleiteranordnung ohne ein Erhöhen der Fläche erzielt. Anschlusselektroden (4a) werden in der Draufsicht außerhalb eines Gebiets ange­ ordnet, wo die Halbleiterchips (1a und 1b) angeordnet wer­ den. Ein unterer Halbleiterchip (1b) wird derart plaziert, dass er in dem Bereich der Höhe mit den Anschlusselektroden überlappt, ein oberer Halbleiterchip (1a) wird über dem un­ teren Halbleiterchip plaziert, ein Draht (5) verbindet die oberen und unteren Halbleiterchips mit den Anschlusselek­ troden, und ein Einkapselungsharz (6) kapselt die oberen und unteren Halbleiterchips und den Draht ein. Die Boden­ oberfläche des Einkapselungsharz ist koplanar zu der Boden­ oberfläche der Anschlusselektroden.

Claims (15)

1. Halbleiteranordnung, welche Anschlusselektroden (4a) aufweist, die in einer Draufsicht außerhalb eines Gebiets angeordnet sind, in welchem Halbleiterchips angeordnet sind, mit:
einem unteren Halbleiterchip (1b), der derart lokali­ siert ist, dass er sich in dem Bereich der Höhe mit den An­ schlusselektroden (4a) überlappt;
einem oberen Halbleiterchip (1a), der über dem unteren Halbleiterchip lokalisiert ist;
einem Draht (5), welcher die oberen und unteren Halb­ leiterchips mit den Anschlusselektroden verbindet; und
einem Einkapselungsharz (6), welches die oberen und unteren Halbleiterchips und den Draht einkapselt,
wobei das Einkapselungsharz und die Anschlusselektro­ den jeweils zueinander koplanare Bodenoberflächen besitzen.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass
der obere Halbleiterchip (1a) von einem Chipkon­ taktstellenabschnitt (4b) koplanar zu den Anschlusselektro­ den (4a) gehalten wird und
der untere Halbleiterchip (1b) ohne eine Überlappung in der Draufsicht mit dem Chipkontaktstellenabschnitt (4b) angeordnet ist.
3. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass der untere Halbleiterchip (1b) und das Einkapselungs­ harz (6) jeweils zueinander koplanare Bodenoberflächen be­ sitzen und die Bodenoberfläche des unteren Halbleiterchips (1b) von dem Einkapselungsharz freigelegt ist.
4. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass der obere Halbleiterchip (1a) von einem höher als die Anschlusselektroden (4a) lokalisierten Chipkontaktstellen­ abschnitt (4b) gehalten wird und der untere Halbleiterchip (1b) eine Bodenoberfläche besitzt, die von dem Einkapse­ lungsharz (6) eingekapselt ist.
5. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass die Halbleiteranordnung vom QFN- (Quad Flat Non-Lead Package) Type ist, wobei die Anschlusselektroden (4a) der­ art außen angeordnet sind, dass sie die Halbleiterchips (1a, 1b) umgeben.
6. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass die oberen und unteren Halbleiterchips (1a, 1b) eine rechteckige Form aufweisen, Verbindungsanschlüsse der Halb­ leiterchips entlang den kürzeren Seiten der Rechtecke ein­ ander gegenüberliegend angeordnet sind und die rechteckig geformten oberen und unteren Halbleiterchips derart ange­ ordnet sind, dass sie sich in der Draufsicht überkreuzen.
7. Halbleiteranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, dass die außen angeordneten Anschlusselektroden (4a) Leiter sind, die entlang von zwei gegenüberliegenden Seiten mit den Halbleiterchips dazwischen angeordnet sind.
8. Halbleiteranordnung eines TSOP- (Thin Small Outline Package) Typs, welche Halbleiterchips (1a, 1b) aufweist, die zwischen einem ersten Leiterabschnitt (14a, 24a) und einem zweiten Leiterabschnitt (15a, 24a) angeordnet sind, welche jeweils an zwei in der Draufsicht gegenüberliegenden Seiten vorgesehen sind, mit:
einem ersten Chipkontaktstellenabschnitt (14b, 24b), welcher mit dem ersten Leiterabschnitt integriert und nicht koplanar ist und relativ zu einer Bezugsebene (P) höher lo­ kalisiert ist, die durch die Mittenposition zwischen der höchsten Oberfläche und der niedrigsten Oberfläche der er­ sten und zweiten Leiterabschnitte verläuft;
einem zweiten Chipkontaktstellenabschnitt (15b, 24c), welcher mit dem zweiten Leiterabschnitt integriert und nicht koplanar ist und relativ zu der Bezugsebene (P) nied­ riger lokalisiert ist; und
einem unteren Halbleiterchip (1b), welcher von dem er­ sten Chipkontaktstellenabschnitt (14b, 24b) gehalten wird, und einem oberen Halbleiterchip (1a), welcher von dem zwei­ ten Chipkontaktstellenabschnitt (15b, 24c) gehalten wird, wobei die zwei Halbleiterchips sich teilweise überlappen und derart lokalisiert sind, dass sie sich in dem Bereich der Höhe mit den ersten und zweiten Leiterabschnitten über­ lappen.
9. Halbleiteranordnung nach Anspruch 8, dadurch gekenn­ zeichnet, dass
der erste Chipkontaktstellenabschnitt (14b) für einen ersten Leiterrahmen (14) vorgesehen ist, der einschließlich dem ersten Leiterabschnitt (14a) über der Bezugsebene (P) lokalisiert ist, und
der zweite Chipkontaktstellenabschnitt (15b) für einen zweiten Leiterrahmen (15) vorgesehen ist, der einschließ­ lich dem zweiten Leiterabschnitt (15a) unter der Bezugs­ ebene (P) lokalisiert ist.
10. Halbleiteranordnung nach Anspruch 9, dadurch gekenn­ zeichnet, dass
der erste Chipkontaktstellenabschnitt (14b) L-förmig ausgebildet ist und eine erste Ausdehnung (44b), welche sich von einem Ende des ersten Leiterabschnitts (14a) auf den zweiten Leiterabschnitt (15a) zu erstreckt, und einen ersten gegenüberliegenden Abschnitt (54b) enthält, der sich von der ersten Ausdehnung ausdehnt und parallel zu dem er­ sten Leiterabschnitt (14a) erstreckt,
der zweite Chipkontaktstellenabschnitt (15b) in der Draufsicht gegenüberliegend zu dem ersten Chipkontaktstel­ lenabschnitt (14b) angeordnet und L-förmig ausgebildet ist und eine zweite Ausdehnung (45b), welche sich von einem En­ de des zweiten Leiterabschnitts (15a) auf den ersten Lei­ terabschnitt (14a) zu erstreckt, und einen zweiten gegen­ überliegenden Abschnitt (55b) enthält, welcher sich von der zweiten Ausdehnung ausdehnt und sich parallel zu dem zwei­ ten Leiterabschnitt (15a) erstreckt,
wobei die erste Ausdehnung (44b) und der erste gegen­ überliegende Abschnitt (54b) eine Bodenoberfläche aufwei­ sen, welche den unteren Halbleiterchip (1b) hält, und
die zweite Ausdehnung (45b) und der zweite gegenüber­ liegende Abschnitt (55b) eine obere Oberfläche aufweisen, welche den oberen Halbleiterchip (1a) hält.
11. Halbleiteranordnung nach Anspruch 8, dadurch gekenn­ zeichnet, dass die ersten und zweiten Leiterabschnitte (24a) und die ersten und zweiten Chipkontaktstellenabschnitte (24b, 24c) in einem gemeinsamen Leiterrahmen (24a) integriert sind, wobei die Bezugsebene (P) durch die Mitte der Dicke des Leiterrahmens (24a) verläuft, der erste Chipkontaktstellen­ abschnitt (24b) den unteren Halbleiterchip (1b) der teil­ weise überlappten Halbleiterchips hält und der zweite Chip­ kontaktstellenabschnitt (24c) den oberen Halbleiterchip (1a) hält.
12. Halbleiteranordnung nach Anspruch 11, dadurch gekenn­ zeichnet, dass die Mitte der Dicke des Chipkontaktstellenabschnitts (14b, 24b) und die Mitte der Dicke des zweiten Chipkon­ taktstellenabschnitts (15b, 24c) vertikal beabstandet von der Bezugsebene (P) in jeweiligen Richtungen einander ge­ genüberliegend sind, jede um einen Abstand gleich der Summe der Hälfte der Dicke des Leiterrahmens (14, 15, 24a) und der Hälfte der Dicke einer Haftschicht, welche die oberen und unteren Halbleiterchips verbindet.
13. Verfahren zur Herstellung einer Halbleiteranordnung, mit:
einem Schritt des Leiterrahmenstapelns, wobei ein er­ ster Leiterrahmen (14) auf einen zweiten Leiterrahmen (15) gestapelt wird, wobei der erste Leiterrahmen einen ersten Leiterabschnitt (14a) und einen ersten Chipkontaktstellen­ abschnitt (14b) enthält, der sich in einer L-Form von einem Ende des ersten Leiterabschnitts (14a) entlang dem Rand ei­ nes Gebiets erstreckt, in welchem ein unterer Halbleiter­ chip (1b) angeordnet ist, wobei der zweite Leiterrahmen ei­ nen zweiten Leiterabschnitt (15a) und einen zweiten Chip­ kontaktstellenabschnitt (15b) enthält, welcher dem ersten Chipkontaktstellenabschnitt in der Draufsicht gegenüber­ liegt und sich in einer L-Form von einem Ende des zweiten Leiterabschnitts (15a) entlang dem Rand eines Gebiets er­ streckt, in welchem ein oberer Halbleiterchip (1a) angeord­ net ist, wobei die ersten und zweiten Leiterabschnitte (14a, 15a) in der Draufsicht den oberen und unteren Halb­ leiterchips dazwischen gegenüberliegen;
einem Schritt des Halbleiterchipbondens, wobei der un­ tere Halbleiterchip (1b) auf den ersten Chipkontaktstellen­ abschnitt (14b) und der obere Halbleiterchip (1a) auf den zweiten Chipkontaktstellenabschnitt (15b) gebondet wird;
einem Schritt des Schweißens, wobei der erste Leiter­ rahmen (14) und der zweite Leiterrahmen (15) an ihrem über­ lappenden Abschnitt geschweißt werden;
einem Schritt des Drahtbondens, wobei die oberen und unteren Halbleiterchips (1a, 1b) durch einen Draht (5) an eine Anschlusselektrode angeschlossen werden;
einem Schritt des Harzeinkapselns, wobei mittels eines Harzes (6) ein Gebiet innerhalb des geschweißten überlap­ penden Abschnitts (20) eingekapselt wird; und
einem Schritt des Abschneidens, wobei ein Abschnitt außerhalb des mit Harz eingekapselten ersten und zweiten Leiterabschnitts (14a, 15a) und der oberen und unteren Halbleiterchips (1a, 1b) in dem Harzeinkapselungsschritt abgeschnitten wird.
14. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 13, dadurch gekennzeichnet, dass der Schritt des Leiterrahmenstapelns und der Schritt des Halbleiter­ chipbondens kombiniert sind und Unterschritte des Schritts des Leiterrahmenstapelns und Unterschritte des Schritts des Halbleiterchipbondens in der Reihenfolge partiell geändert durchgeführt werden.
15. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 13, dadurch gekennzeichnet, dass der Schritt des Leiterrahmenstapelns und der Schritt des Halbleiter­ chipbondens kombiniert sind und der Schritt des Leiterrahmenstapelns und der Schritt des Halbleiterchipbondens einen Schritt des Chipbondmate­ rialanordnens enthalten, wobei ein Chipbondmaterial ange­ ordnet wird, welches die oberen und unteren Halbleiterchips (1a, 1b) auf die ersten und zweiten Chipkontaktstellenab­ schnitte (14b, 15b) bondet.
DE10142585A 2001-02-08 2001-08-31 Halbleiteranordnung und zugehöriges Verfahren zu deren Herstellung Expired - Fee Related DE10142585B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001-032362 2001-02-08
JP2001032362A JP4637380B2 (ja) 2001-02-08 2001-02-08 半導体装置

Publications (2)

Publication Number Publication Date
DE10142585A1 true DE10142585A1 (de) 2002-09-05
DE10142585B4 DE10142585B4 (de) 2007-08-09

Family

ID=18896308

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10142585A Expired - Fee Related DE10142585B4 (de) 2001-02-08 2001-08-31 Halbleiteranordnung und zugehöriges Verfahren zu deren Herstellung

Country Status (4)

Country Link
US (2) US6737736B2 (de)
JP (1) JP4637380B2 (de)
KR (1) KR100445501B1 (de)
DE (1) DE10142585B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014213217A1 (de) * 2014-07-08 2016-01-14 Continental Teves Ag & Co. Ohg Körperschallentkopplung an mit Geberfeldern arbeitenden Sensoren

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
JP2006019652A (ja) * 2004-07-05 2006-01-19 Toshiba Corp 半導体装置
US20060056233A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a buffered flash memory
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
JP5217291B2 (ja) * 2006-08-04 2013-06-19 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP4918391B2 (ja) * 2007-04-16 2012-04-18 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2010129848A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 半導体装置
US8110440B2 (en) * 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
EP2581937B1 (de) * 2010-06-11 2017-09-06 Panasonic Intellectual Property Management Co., Ltd. Harzversiegeltes halbleiterbauelement und herstellungsverfahren dafür
DE102010047128A1 (de) * 2010-09-30 2012-04-05 Infineon Technologies Ag Hallsensoranordnung zum redundanten Messen eines Magnetfeldes
CN107994004A (zh) * 2011-07-22 2018-05-04 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
CN104854695A (zh) * 2012-09-07 2015-08-19 联达科技控股有限公司 具有印刷形成的端子焊盘的引线载体
JP2014207821A (ja) * 2013-04-15 2014-10-30 矢崎総業株式会社 電子部品及び電子部品の組付構造
US9275944B2 (en) * 2013-08-29 2016-03-01 Infineon Technologies Ag Semiconductor package with multi-level die block
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
US9754864B1 (en) * 2016-06-23 2017-09-05 Alpha And Omega Semiconductor Incorporated Semiconductor power device having single in-line lead module and method of making the same
JP6846225B2 (ja) * 2017-02-06 2021-03-24 ラピスセミコンダクタ株式会社 検査回路、半導体記憶素子、半導体装置、および接続検査方法
JP6780675B2 (ja) * 2017-07-24 2020-11-04 株式会社デンソー 半導体装置及び半導体装置の製造方法
WO2019021766A1 (ja) * 2017-07-24 2019-01-31 株式会社デンソー 半導体装置及び半導体装置の製造方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2309388A (en) * 1987-08-26 1989-03-31 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JPH0444145A (ja) * 1990-06-11 1992-02-13 Nec Corp 端末構成認識方式
JPH0444145U (de) * 1990-08-15 1992-04-15
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
JPH0521703A (ja) 1991-07-11 1993-01-29 Mitsubishi Electric Corp 半導体装置
JPH05218295A (ja) 1992-02-04 1993-08-27 Fujitsu Ltd 半導体装置
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100237051B1 (ko) * 1996-12-28 2000-01-15 김영환 버텀리드 반도체 패키지 및 그 제조 방법
US6133637A (en) * 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
JP3495566B2 (ja) * 1997-07-23 2004-02-09 三洋電機株式会社 半導体装置
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
JP2000156464A (ja) 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
JP3034517B1 (ja) 1999-03-11 2000-04-17 沖電気工業株式会社 半導体装置およびその製造方法
JP3235589B2 (ja) 1999-03-16 2001-12-04 日本電気株式会社 半導体装置
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
US6215193B1 (en) * 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
JP3497775B2 (ja) * 1999-08-23 2004-02-16 松下電器産業株式会社 半導体装置
JP3460646B2 (ja) * 1999-10-29 2003-10-27 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
JP3429245B2 (ja) * 2000-03-07 2003-07-22 沖電気工業株式会社 半導体装置及びその製造方法
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
JP3668101B2 (ja) * 2000-07-05 2005-07-06 三洋電機株式会社 半導体装置
US6365966B1 (en) * 2000-08-07 2002-04-02 Advanced Semiconductor Engineering, Inc. Stacked chip scale package
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6462422B2 (en) * 2001-01-19 2002-10-08 Siliconware Precision Industries Co., Ltd. Intercrossedly-stacked dual-chip semiconductor package
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014213217A1 (de) * 2014-07-08 2016-01-14 Continental Teves Ag & Co. Ohg Körperschallentkopplung an mit Geberfeldern arbeitenden Sensoren
US11118908B2 (en) 2014-07-08 2021-09-14 Continental Teves Ag & Co. Ohg Structure-borne noise decoupling on sensors working with transmitter fields

Also Published As

Publication number Publication date
KR20020066366A (ko) 2002-08-16
DE10142585B4 (de) 2007-08-09
JP4637380B2 (ja) 2011-02-23
US6965154B2 (en) 2005-11-15
US6737736B2 (en) 2004-05-18
KR100445501B1 (ko) 2004-08-21
US20020105061A1 (en) 2002-08-08
US20040178490A1 (en) 2004-09-16
JP2002237565A (ja) 2002-08-23

Similar Documents

Publication Publication Date Title
DE10142585A1 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE10009733B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE10136283A1 (de) Halbleiteranordnung
DE60309422T2 (de) Multichip-modul und Herstellungsverfahren
DE10210903A1 (de) Halbleiterpackungsbauelement geringer Dicke, Verfahren zu seiner Herstellung und zugehörige Elektronikkomponente
DE10261009B4 (de) Halbleiterchip-Stapelpackung und Leiterrahmen hierfür
DE102005006730B4 (de) Halbleiterchippackung und zugehöriges Herstellungsverfahren
DE102008046095B4 (de) Verfahren zum vereinzeln eines halbleiterbausteins
DE19708002A1 (de) Halbleiterbauelement und Anschlußrahmen dafür
DE4337675A1 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE4230187A1 (de) Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE10147955A1 (de) Halbleitervorrichtung
DE112018007457B4 (de) Halbleitervorrichtung
DE102011053871A1 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE102004018434A1 (de) Halbleiter-Mehrchippackung und zugehöriges Herstellungsverfahren
DE102010000199A1 (de) Halbleiterbauelement, Systemträger und Einkapselungsverfahren
DE102010060798A1 (de) Halbleitervorrichtung und Verfahren zum Verpacken einer Halbleitervorrichtung mit einer Klemme
DE3805130A1 (de) Gehaeuse fuer eine halbleiteranordnung
DE10238781A1 (de) Halbleitervorrichtung
DE102016124270A1 (de) Halbleiter-package und verfahren zum fertigen eines halbleiter-package
DE10124970B4 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung
DE19801488B4 (de) Verfahren zum Zusammenbau eines Halbleiterbausteins
DE102020110920A1 (de) Leiterrahmen für halbleitergehäuse
DE19652395A1 (de) Integrierte Schaltkreisanordnung
DE19526511A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: RENESAS TECHNOLOGY CORP., TOKYO, JP

8327 Change in the person/name/address of the patent owner

Owner name: RENESAS ELECTRONICS CORP., KAWASAKI-SHI, KANAG, JP

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20120301