DE10142585B4 - Halbleiteranordnung und zugehöriges Verfahren zu deren Herstellung - Google Patents

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Abstract

Halbleiteranordnung, welche Anschlusselektroden (4a) aufweist, die in der Draufsicht außerhalb eines Gebiets angeordnet sind, in welchem Halbleiterchips angeordnet sind, mit:
einem unteren Halbleiterchip (1b), dessen Ausdehnung in Hochrichtung mit jener der Anschlusselektroden (4a) überlappt;
einem oberen Halbleiterchip (1a), der über dem unteren Halbleiterchip (1b) lokalisiert ist;
Drähten (5), welche die oberen und unteren Halbleiterchips (1a, 1b) mit den Anschlusselektroden (4a) verbinden; und
einem Einkapselungsharz (6), welches die oberen und unteren Halbleiterchips (1a, 1b) und den Draht (5) einkapselt,
wobei die Bodenflächen des Einkapselungsharzes (6) und der Anschlusselektroden (4a) in einer gemeinsamen Ebene liegen.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung und ein zugehöriges Verfahren zur Herstellung der Halbleiteranordnung. Insbesondere bezieht sich die Erfindung auf eine Halbleiteranordnung mit dicht aufgestapelten Halbleiterchips und ein entsprechendes Herstellungsverfahren.
  • Bei den meisten herkömmlichen Verfahren des Anbringens von einem bzw. mehreren Halbleiterchips wird Chipbonden von einem Halbleiterchip auf einem einzigen Leiterrahmen angewandt. Entsprechend 36 ist ein Halbleiterchip 101 direkt auf einer mit einem Leiterrahmen integrierten Chipkontaktstelle 103 durch ein haftendes oder ein doppelseitiges Band befestigt. Eine (nicht dargestellte) Anschlusselektrode des Halbleiterchips und ein Leiteranschluss 104 sind durch einen Draht 105 verbunden und sind des weiteren durch ein Einkapselungs- bzw. Verkapselungsharz zum Zwecke des Schutzes vor Feuchtigkeit, einem Stoß und dergleichen eingekapselt bzw. verkapselt. Obwohl dieser Typ einer Halbleiteranordnung auf einfache Weise hergestellt werden kann und viele Vorteile unter Beweis gestellt worden sind, tritt dabei die Schwierigkeit eines niedrigen Verhältnisses des Halbleiterchips relativ zu einem Einheitsvolumen auf, in welchem der Halbleiterchip untergebracht ist.
  • Dementsprechend wurde wie in 37 dargestellt eine Halbleiteranordnung vorgeschlagen, welche zwei aufgestapelte Halbleiterchips 101a und 101b enthält (japanische Offenlegungsschrift Nr. 2000-156464). Diese Halbleiteranordnung enthält einen unteren Halbleiterchip 101b, welcher an einem Rahmen 104a durch ein Haftmittel 107 befestigt ist, und einen oberen Halbleiterchip 101a, welcher an dem anderen Rahmen 104b befestigt ist. Die Halbleiterchips sind des weiteren aufeinander durch das Haftmittel 107 gebondet. Jeweilige (nicht dargestellte) Anschlusselektroden der Halbleiterchips und (nicht dargestellte) Leiteranschlüsse sind mittels (nicht dargestellter) Drähte verbunden und durch ein Einkapselungsharz 106 eingekapselt. Entsprechend einer Draufsicht überlappen sich die Halbleiterchips der in 37 dargestellten Halbleiteranordnung zum größten Teil zueinander, mit einer kleinen Verschiebung dazwischen. Auf diese Weise wird bei der in 37 dargestellten Halbleiteranordnung im Vergleich mit der in 36 dargestellten Halbleiteranordnung eine drastische Verdichtung erzielt.
  • Durch den niemals endenden Fortschritt bei der Verringerung der Größe von Halbleiterchips ist nun ein Halbleiterchip nahezu dünner als ein Leiterrahmen. Derartige Halbleiterchips nehmen eine sehr hohe Dichte an, während die Verdichtung bei einer Halbleiteranordnung unzureichend ist, welche diese Halbleiterchips aufweist. Insbesondere sind die derzeitigen Halbleiterelemente nicht dünn genug, da einer entsprechenden Verdünnung davon kaum Aufmerksamkeit gewidmet wurde. Mit einer plötzlichen Verbreitung von mobilen Datenstationen wie dem Mobiltelefon, der Digitalkamera, der Videokamera und dergleichen ergaben sich jedoch strenge Anforderungen zum Verkleinern der Größe und zur Verdichtung unter Berücksichtigung der Dicke einer Halbleiteranordnung. Eine Verringerung der Größe und eine Verdichtung einer Halbleiteranordnung mit verringerter Dicke ohne ein Ansteigen der Fläche würde wünschenswerte Wirkungen nicht nur für die oben erwähnten Anwendungen sondern ebenfalls für viele andere Anwendungen zeigen.
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  • Aufgabe der vorliegenden Erfindung ist es eine Halbleiteranordnung und ein Verfahren zur Herstellung der Halbleiteranordnung zu schaffen, wobei eine Verringerung der Größe und eine Verdichtung durch Verringern der Dicke der Halbleiteranordnung ohne Ansteigen der Fläche erzielt wird.
  • Die Lösung der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen und Ausführungsformen der Erfindung bilden den Gegenstand der Unteransprüche.
  • Entsprechend einem ersten Gesichtspunkt der vorliegenden Erfindung besitzt eine Halbleiteranordnung eine Struktur gemäß Anspruch 1. Die Halbleiterchips und die Anschlusselektroden sind derart angeordnet, dass die Anschlusselektroden nicht die Dicke der Halbleiteranordnung durch die Größe ihrer vollständigen Dicke erhöhen. Es beeinflusst nämlich die Dicke der Anschlusselektroden nicht die Dicke der Halbleiteranordnung, oder lediglich ein Teil davon wird der Dicke der Halbleiteranordnung hinzugefügt. Es ist somit möglich die Halbleiteranordnung unabhängig von der Dicke eines Leiterrahmens dünner zu machen, wo die Anschlusselektroden gebildet werden. Folglich kann ein Verringern der Größe und eine Verdichtung von Erzeugnissen wie einer Mobildatenstation unterstützt werden. Da die Bodenoberflächen des Einkapselungsharzes und der Anschlusselektroden koplanar sind, d. h. in einer gemeinsamen Ebene liegen, können des weiteren die Anschlusselektroden auf einem Haft- bzw. Klebeband befestigt werden, um die Halbleiteranordnung mit der oben beschriebenen Struktur zu bilden und das Klebeband als äußere Oberfläche des Einkapselungsharzes zu verwenden, welches ebenso als Schicht bzw. Platte zur Verhinderung eines Harzlecks dient, wodurch beispielsweise eine Harzverkapselung erzielt wird. Auf diese kann die Herstellung vereinfacht werden.
  • Die Struktur gemäß Anspruch 2 ermöglicht es, dass der obere Halbleiterchip stabil gehalten wird. Der obere Halbleiterchip kann zusammen mit dem Chipkontaktstellenabschnitt auf den unteren Halbleiterchip gebondet werden. Alternativ können die oberen und unteren Halbleiterchips voneinander getrennt sein, um den Raum zwischen den Chips mit dem Einkapselungsharz zu füllen. Dabei bedeutet "Halten", dass der Chip von dem Chipkontaktstellenabschnitt durch den Chipkontaktstellenabschnitt durch eine entsprechende Befestigung unter Verwendung von einem Haft- bzw. Klebemittel, einem Chipbondmaterial oder dergleichen gehalten wird.
  • Mit der Struktur gemäß Anspruch 3 ist es beispielsweise möglich, den unteren Halbleiterchip zusammen mit den Anschlusselektroden auf einem Haft- bzw. Klebeband zu befestigen, um die Halbleiteranordnung herzustellen, so dass die Herstellung vereinfacht wird. Des weiteren kann der untere Halbleiterchip zum Tragen des oberen Halbleiterchips lediglich verwendet werden, um den Chipkontaktstellenabschnitt zu eliminieren, wodurch die Herstellungskosten verringert werden.
  • Mit der Struktur gemäß Anspruch 4 wird der untere Halbleiterchip derart getragen, dass er an dem oberen Halbleiterchip hängt, der von dem Chipkontaktstellenabschnitt getragen wird, und dementsprechend kann der untere Halbleiterchip innenseitig und von der Bodenoberfläche der Anschlusselektroden getrennt angeordnet werden. Der untere Halbleiterchip wird derart durch das Einkapselungsharz eingekapselt, dass die gesamte Halbleiteranordnung vor Feuchtigkeit, einem direkten Stoß oder dergleichen geschützt wird.
  • In einer Struktur gemäß Anspruch 5 sind die Anschlusselektroden derart angeordnet, dass die Halbleiterchips umgeben werden, und die Halbleiterchips und die Elektroden sind nahe zueinander lokalisiert. Folglich wird die Verdrahtung der Elektroden und Chips vereinfacht. Daher besteht ein hoher Freiheitsgrad beim partiellen Überlappen von zwei Halbleiterchips.
  • In einer Struktur gemäß Anspruch 6 sind die Verbindungsanschlüsse über vier Seiten derart verteilt, dass Drähte auf den Halbleiterchips nicht in einem engen Raum lokalisiert sind und sich niemals gegenseitig stören bzw. beeinträchtigen. Insbesondere sind bei der QFN-Typ Halbleiteranordnung mit den die Chips umgebenden Anschlusselektroden die Verbindungsanschlüsse an vier Seiten angeordnet, und es können die umgebenden Anschlusselektroden mit kurzen Drähten sauber verbunden werden.
  • Die Struktur gemäß Anspruch 7 kann verwendet werden, um eine dünne TSOP-(Thin Small Outline Package) Typ Halbleiteranordnung auf einfache Weise leicht herzustellen, wobei die Herstellungskosten durch eine Verbesserung der Effizienz und des Ertrags verringert werden.
  • Eine Halbleiteranordnung gemäß dem unabhängigen Anspruch 8 bildet einen zweiten Gesichtspunkt der vorliegenden Erfindung. Darin sind die Halbleiterchips und die Anschlusselektroden derart angeordnet, dass die Anschlusselektroden nicht die Dicke der Halbleiteranordnung durch die Größe ihrer gesamten Dicke erhöhen. Es beeinflußt nämlich nicht die Dicke des Leiterrahmens die Dicke der Halbleiteranordnung, oder lediglich ein Teil davon wird der Dicke der Halbleiteranordnung hinzugefügt. Es ist somit möglich den Halbleiter dünner zu machen. Des weiteren sind Komponenten symmetrisch in der vertikalen Richtung bezüglich der Bezugsebene angeordnet, und dementsprechend ist es unwahrscheinlich, dass eine thermische Spannung und eine Restspannung in vertikaler Richtung gleich bzw. gleichmäßig verteilt sind. Daraufhin tritt eine Verzerrung wie eine Verwerfung bzw. eine Verkrümmung (warp) und dergleichen selten auf. Die oberen und unteren Halbleiterchips können verbunden bzw. gebondet werden oder können mit einem Einkapselungsharz beabstandet werden, welches die dazwischen befindliche Lücke füllt. Es wird festgestellt, dass "Halten" bedeutet, dass der Chipkontaktstellenabschnitt direkt auf einen der gebondeten Halbleiterchips gebondet ist, um den Chip zu halten, und bedeutet von einem vielseitigen und dynamischen Standpunkt aus betrachtet, dass die zwei Chipkontaktstellenabschnitte miteinander kooperieren, um gegebenenfalls beide Halbleiterchips zu tragen. Die Bezugsebene ist parallel zu Ebenen, welche die Leiterabschnitte bilden.
  • Mit der Struktur gemäß Anspruch 9 können zwei aufgestapelte Leiterrahmen zur Herstellung einer Halbleiteranordnung verwendet werden. Zwei Halbleiterchips können somit leicht und effizient auf den zwei Leiterrahmen aufgestapelt werden.
  • L-förmige Chipkontaktstellenabschnitte, wie in Anspruch 10 definiert, können verwendet werden, um eine dünne und dichte Halbleiteranordnung effizient herzustellen.
  • Anspruch 11 definiert eine einfache und klare Struktur, welche mit hohem Ertrag und Effizienz ebenso wie einer früheren Lieferung hergestellt werden kann. Da Komponenten symmetrisch in vertikaler Richtung bezüglich der Bezugsebene angeordnet sind, ist es darüber hinaus unwahrscheinlich, dass eine Verwerfung bzw. Verkrümmung hervorgerufen durch thermische Spannung, Restspannung und dergleichen auftritt.
  • In einer Struktur gemäß Anspruch 12 wird eine genaue Symmetrie relativ zu der Bezugsebene aufrechterhalten, um eine hohe Widerstandsfähigkeit gegenüber Verwerfungen bzw. Verkrümmungen und dergleichen, wie oben beschrieben, zu erhalten.
  • Die Halbleiteranordnung entsprechend dem ersten Gesichtspunkt der Erfindung mit Anschlusselektroden, die in einer Draufsicht außerhalb eines Gebiets angeordnet sind, wo Halbleiterchips angeordnet sind, kann z. B. durch ein Verfahren hergestellt werden, welches einen Schritt des Anbringens auf einer Schicht, wobei die Anschlusselektroden und ein unterer Halbleiterchip auf einer Haftschicht angebracht werden, einen Schritt des Halbleiterchipaufstapelns, bei welchem ein oberer Halbleiterchip auf den unteren Halbleiterchip gebondet wird, einen Schritt des Drahtanschließens, bei welchem die unteren und oberen Halbleiterchips jeweils mit den Anschlusselektroden durch Drähte verbunden werden, einen Schritt des Einkapselns mit Harz, bei welchem die Anschlusselektroden, der untere Halbleiterchip, der obere Halbleiterchip und Drähte durch Harz eingekapselt werden, welche auf der Haftschicht angeordnet sind, und einen Schritt des Haftschichtabstreifens, bei welchem die Haftschicht von Komponenten abgestreift wird, die in dem Schritt des Einkapselns mit Harz eingekapselt worden sind, beinhaltet.
  • Mit dieser Struktur kann die Haftschicht, auf welcher die Anschlusselektroden und Halbleiterchip angeordnet sind, als Schicht zur Verhinderung eines Harzlecks und zur Bildung der äußeren Oberfläche des Einkapselungsharzes verwendet werden. Daraufhin wird die Dicke der Anschlusselektroden nicht der Dicke der Halbleiteranordnung hinzugefügt oder bloß teilweise der Dicke des Halbleiterchips hinzugefügt. Eine sich daraus ergebende dünne Halbleiteranordnung kann dementsprechend einfach und mit niedrigen Kosten hergestellt werden.
  • Bei dem Verfahren zum Herstellen der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung kann beispielsweise ein Chipkontaktstellenabschnitt auf der Schicht zusammen mit den Anschlusselektroden und dem unteren Halbleiterchip in dem Schritt des Anbringens auf der Schicht angebracht werden, um den oberen Halbleiterchip auf den Chipkontaktstellenabschnitt in dem Schritt des Halbleiterchipaufstapelns zu bonden.
  • Der obere Halbleiterchip wird in dieser Struktur von dem Chipkontaktstellenabschnitt getragen, so dass der untere Halbleiterchip mit einem größeren Freiheitsgrad positioniert werden kann. Insbesondere kann der in dem Fall des Herstellens durch ein Haftband getragene untere Halbleiterchip auf der Bodenoberfläche nach der Herstellung freigelegt werden. Alternativ kann der untere Halbleiterchip aufgehängt an dem oberen Halbleiterchip gehalten werden. Folglich ist der untere Halbleiterchip nach innen gehend von der Bodenoberfläche beabstandet, und es ist die äußere Oberfläche durch das Einkapselungsharz gebildet, und somit kann die Struktur erzielt werden, die widerstandsfähig gegenüber Feuchtigkeit und einem Stoß ist.
  • Bei dem Verfahren zum Herstellen der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung können beispielsweise lediglich die Anschlusselektroden und ein Chipkontaktstellenabschnitt auf der Haftschicht in dem Schritt des Anbringens auf der Schicht angebracht werden, um den oberen Halbleiterchip auf den Chipkontaktstellenabschnitt in dem Schritt des Halbleiterchipaufstapelns zu bonden, wobei der obere Halbleiterchip und der untere Halbleiterchip im voraus gebondet bzw. verbunden werden, um gestapelte Halbleiterchips zu bilden.
  • Dieses Herstellungsverfahren kann verwendet werden, um den unteren Halbleiterchip zu positionieren, der nach innen gehend von der Bodenoberfläche beabstandet ist.
  • Bei dem Verfahren zum Herstellen der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung können zum Beispiel lediglich der untere Halbleiterchip auf der Haftschicht in dem Schritt des Anbringens auf einer Schicht angebracht werden, um einen Chipkontaktstellenabschnitt, auf welchen der obere Halbleiterchip gebondet wird, im voraus auf der Haftschicht zusammen mit den Anschlusselektroden anzubringen.
  • Entsprechend den Zuständen von Herstellungsorten können dünne Halbleiteranordnungen unter Verwendung dieses Herstellungsverfahrens effizient hergestellt werden. Die oberen und unteren Halbleiterchips können mit einem Haftmittel oder mit der dazwischen befindlichen Lücke beabstandet, die mit dem Einkapselungsharz gefüllt ist, verbunden bzw. gebondet werden.
  • Für das Verfahren zur Herstellung der Halbleiteranordnung des ersten Gesichtspunkts der Erfindung wird im Rahmen dieses Patents kein Schutz beansprucht.
  • Ein Verfahren zur Herstellung einer Halbleiteranordnung des zweiten Gesichtspunkts der Erfindung ist im unabhängigen Anspruch 13 definiert. Dieses Herstellungsverfahren ermöglicht, dass eine dünne und dichte Halbleiteranordnung effizient unter Verwendung von zwei Leiterrahmen und Schweißen hergestellt wird.
  • Das Chipbondmaterial wird gemäß Anspruch 14 vorzugsweise anstelle eines Haftmittels mit einer hohen Fließfähigkeit verwendet, da es zwangsläufig vorkommt, dass einer der Leiterrahmen dazu veranlasst wird, dass er nach unten zu liegen kommt, oder dass beide Leiterrahmen schräg gestellt werden. Es kann somit ein Herstellungsprozess gebildet werden, bei welchem eine hohe Stabilität erreicht wird.
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  • Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
  • 1 zeigt eine schematische perspektivische Ansicht, welche eine Halbleiteranordnung einer ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 2 zeigt eine perspektivische Ansicht, welche die Halbleiteranordnung von 1 in einer Stufe eines Herstellungsverfahrens A mit einem unteren Halbleiterchip darstellt, der an einer Haftschicht angebracht ist.
  • 3 zeigt eine perspektivische Ansicht der Halbleiteranordnung in einer folgenden Stufe relativ zu dem Zustand von 2 mit einem auf ein vorbestimmtes Gebiet des Halbleiterchips aufgebrachten Haftmittel.
  • 4 zeigt eine perspektivische Ansicht eines Leiterrahmens mit einem Leiter und einer Chipkontaktstelle in einer getrennten Stufe von denen von 2 und 3.
  • 5 zeigt eine perspektivische Ansicht der Halbleiteranordnung in einer Stufe mit einem oberen Halbleiterchip, der auf der Chipkontaktstelle von 4 befestigt ist.
  • 6 zeigt eine perspektivische Ansicht der Halbleiteranordnung mit dem oberen Halbleiterchip von 5, der derart gebondet ist, dass er oberhalb des unteren Halbleiterchips von 3 und dazu quer verlaufend lokalisiert ist.
  • 7 zeigt eine perspektivische Ansicht der Halbleiteranordnung von 4 in einer Stufe eines Herstellungsverfahrens B mit dem Leiterrahmen und dem unteren Halbleiterchip, der auf die Haftschicht gebondet ist.
  • 8 zeigt eine perspektivische Ansicht des Halbleiterchips in dem Zustand von 7 mit dem vorbestimmten Gebiet, auf welches das Haftmittel aufgebracht wird.
  • 9 zeigt eine Draufsicht, welche die Halbleiteranordnung von 1 zusammen mit einem umgebenden Leiterrah men darstellt, welcher in den Fall der Herstellung entsprechend der ersten Ausführungsform vorhanden ist.
  • 10 bis 13 zeigen jeweils Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von 9.
  • 14 bis 17 stellen jeweils Querschnittsansichten einer Halbleiteranordnung einer ersten Modifizierung der ersten Ausführungsform der vorliegenden Erfindung dar, welche den jeweiligen Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von 9 entsprechen.
  • 18 bis 21 stellen jeweils Querschnittsansichten einer Halbleiteranordnung einer zweiten Modifizierung der ersten Ausführungsform der vorliegenden Erfindung dar, welche den jeweiligen Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von 9 entsprechen.
  • 22 zeigt eine schematische perspektivische Ansicht einer Halbleiteranordnung einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 23 zeigt eine Querschnittsansicht der Halbleiteranordnung der zweiten Ausführungsform.
  • 24 zeigt eine Draufsicht auf einen oberen Leiterrahmen von 22.
  • 25 zeigt eine Draufsicht auf einen unteren Leiterrahmen von 22.
  • 26 stellt den oberen Leiterrahmen von 22 unter der Annahme dar, dass dessen Chipkontaktstellenabschnitt eine Bodenoberfläche aufweist, an welcher ein unterer Halbleiterchip befestigt ist.
  • 27 stellt den unteren Leiterrahmen von 22 unter der Annahmen dar, dass dessen Chipkontaktstellenabschnitt eine obere Oberfläche hat, an welcher der obere Halbleiterchip befestigt ist.
  • 28 zeigt eine Draufsicht, welche den oberen Leiterrahmen von 24 und den unteren Leiterrahmen von 25 darstellt, welche sich überlappen.
  • 29 zeigt eine Draufsicht, welche die oberen und unteren Leiterrahmen darstellt, auf welchen die jeweiligen Leiterchips befestigt sind und welche sich überlappen und zusammen punktgeschweißt sind.
  • 30 bis 33 stellen jeweils Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von 29 dar.
  • 34 zeigt eine Draufsicht auf eine Halbleiteranordnung einer dritten Ausführungsform der Erfindung.
  • 35 zeigt eine Querschnittsansicht entlang A-A', von 34.
  • 36 zeigt eine Querschnittsansicht einer herkömmlichen Halbleiteranordnung.
  • 37 zeigt eine Querschnittsansicht einer anderen herkömmlichen Halbleiteranordnung.
  • Im folgenden werden Ausführungsformen der vorliegenden Erfindung in Verbindung mit den Figuren beschrieben.
  • Erste Ausführungsform
  • Entsprechend 1 besitzt eine Halbleiteranordnung eine Haft- bzw. Klebeschicht 8, die bei der Herstellung davon verwendet wird und abgestreift werden sollte. Entspre chend 1 befinden sich eine Chipkontaktstelle 4b, ein Leiter 4a als Anschlusselektrode und ein unterer Halbleiterchip 1b in Kontakt mit der oberen Oberfläche der Haftschicht 8. Es wird festgestellt, dass der Leiter 4a derart angeordnet werden sollte, dass er einen Kontakt mit der Haftschicht 8 besitzt, während die Kontaktstelle 4b in Kontakt mit der Haftschicht befindlich oder über der Haftschicht lokalisiert oder davon getrennt sein kann. Die Kontaktstelle 4b und der Leiter 4a sind in der Dicke identisch und können durch Stanzen oder dergleichen von einer Schicht gebildet werden. Ein oberer Halbleiterchip 1a ist in Kontakt mit einem Haftmittel 7 auf dem unteren Halbleiterchip 1b ebenso wie mit einem Haftmittel 7 auf der Chipkontaktstelle 4b angeordnet. Jeweilige (nicht dargestellte) Verbindungsanschlüsse der oberen und unteren Halbleiterchips 1a und 1b sind durch Drähte 5 mit den Leitern 4a verbunden, um eine vorbestimmte Verdrahtung zu bilden. Ein Ein- bzw. Verkapselungsharz 6 sichert und bedeckt vollständig diese Chips, Anschlüsse und Drähte außer dem Abschnitt, welcher die Haftschicht berührt, zum Schutz vor Feuchtigkeit und einer äußeren Kraft.
  • Herstellungsverfahren A
  • Es wird ein Herstellungsverfahren A der in 1 dargestellten Halbleiteranordnung beschrieben. Entsprechend 2 wird ein unterer Halbleiterchip 1b an der Haftschicht 8 befestigt. Danach wird wie in 3 dargestellt ein Haftmittel 7 auf ein vorbestimmtes Gebiet auf dem Halbleiterchip 1b aufgebracht. Entsprechend 4 wird in einem Strom, der von dem in 2 bis 3 dargestellten getrennt ist, ein Leiterrahmen einschließlich der Chipkontaktstelle 4b und dem Leiter 4a an der Haftschicht 8 befestigt, wird das Haftmittel 7 auf die Chipkontaktstelle 4b aufgebracht und der obere Halbleiterchip darauf gestellt, um dadurch gesichert zu sein. Danach wird der obere Halbleiterchip 1a von 5 in Bezug auf das Haftmittel 7 von 3 derart ausgerichtet, dass der obere Halbleiterchip 1a auf dem Haftmittel 7 positioniert und gesichert wird, und danach werden der Leiter 4a und die Chipkontaktstelle 4b an der Haftschicht 8 angebracht (6). Durch (nicht dargestellte) darauffolgende Schritte werden jeweilige Verbindungsanschlüsse des oberen Halbleiterchips 1a und des unteren Halbleiterchips 1b durch Drähte angeschlossen und mittels eines Einkapselungsharzes eingekapselt, und es wird jede Komponente befestigt. Danach wird die Haftschicht abgeschält. Entsprechend der ersten Ausführungsform wird die Haftschicht abgestreift, um den Leiter, die Chipkontaktstelle und den unteren Halbleiterchip freizulegen.
  • Herstellungsverfahren B
  • Es wird im folgenden eine Modifizierung des oben beschriebenen Herstellungsverfahrens A, nämlich ein Herstellungsverfahren B beschrieben. Entsprechend 7 werden ein Leiterrahmen einschließlich eines Leiters 4a und einer Chipkontaktstelle 4b ebenso wie ein unterer Halbleiterchip 1b an einer Haftschicht 8 angebracht. Der Halbleiterchip, auf welchen diese Ausführungsform angewandt wird, besitzt eine Dicke, die nahezu identisch oder kleiner als diejenige des oben beschriebenen Leiterrahmens ist, so dass die obere Oberfläche des Halbleiterchip 1b sich nahezu auf derselben Höhe oder niedriger als diejenigen des in 7 dargestellten Leiters 4a und der Chipkontaktstelle 4b befindet. Entsprechend 8 wird ein Haftmittel 7 mit einer geeigneten Dicke auf ein vorbestimmtes Gebiet der oberer Oberfläche des unteren Halbleiterchips 1b ebenso wie auf die obere Oberfläche der Chipkontaktstelle aufgebracht. Ein oberer Halbleiterchip 1a wird auf das Haftmittel gestellt, um befestigt zu werden, wodurch ein Zwischenprodukt mit der in 6 dargestellten Struktur erzeugt wird. Darauffolgende Verdrahtungs- und Harzein- bzw. Harzverkapselungsschritte sind dieselben wie jene bei dem Herstellungsverfahren A.
  • Strukturelle Details
  • Die in 1 dargestellte Halbleiteranordnung wird detailliert unten beschrieben.
  • 9 zeigt eine Draufsicht auf die Halbleiteranordnung der ersten Ausführungsform in dem Lauf der Herstellung einschließlich den Randabschnitt des Leiterrahmens 4 vor dem Abschneiden. Die doppelte Linie Lm, welche sich durch die Mitte der Leiter 4a erstreckt, um zwei Halbleiterchips 1a und 1b zu umgeben, zeigt die äußere Gestalt einer Form bzw. eines Formstücks (mold) entsprechend der äußeren Oberfläche einer Harzverkapselung an. Eine Schnittlinie zum Ausschneiden jeder Halbleiteranordnung ist geeignet in einem Gebiet einschließlich der Linie des Formstücks außerhalb der Halbleiteranordnung positioniert. Ein Schlitz 12, welcher von der Grenze der Leiter beabstandet ist, ist zum leichten Ausschneiden einer Halbleiteranordnung gebildet. Bei einer wirklichen Herstellung durch das Herstellungsverfahren B beispielsweise werden bandförmige Leiterrahmen und untere Halbleiterchips aufeinanderfolgend an einer bandförmigen Haftschicht angebracht, und es werden dementsprechend jeweilige Zwischenprodukte von Halbleiteranordnungen eine nach der anderen durch einen Produktionsverlauf hergestellt.
  • 10 bis 13 stellen jeweils Querschnittsansichten entlang A-A', B-B', C-C' und D-D' von 9 dar. Komponenten, welche freiliegen, nachdem das Haftband entfernt worden ist, werden mittels eines Ein- bzw. Verkapselungsharzes eingekapselt und befestigt. Obwohl 10 bis 13 keinen Draht darstellen, welcher Halbleiterchips 1a und 1b mit Leitern 4a verbindet, besitzt das Einkapselungsharz eine Dicke, die zum Einkapseln der Drähte hinreichend ist.
  • Die oben beschriebene Struktur beherbergt einen Halbleiterchip zwischen Leitern, und es ist ein Halbleiterchip des weiteren darauf angeordnet, um ihn zu überlappen. Dementsprechend ist es möglich die Dicke der Halbleiteranordnung ohne Erhöhen der Fläche wirksam zu verringern.
  • Erste Modifizierung
  • Eine erste Modifizierung der ersten Ausführungsform der vorliegenden Erfindung wird unten beschrieben. 14 bis 17 stellen jeweils Querschnittsansichten einer Halbleiteranordnung dar, welche jenen entlang der jeweiligen Linien A-A', B-B', C-C' und D-D' von 9 entsprechen. Bei der ersten Modifizierung wird eine Chipkontaktstelle 4b derart verarbeitet, dass sie leicht nach oben verschoben ist. Entsprechend der nach oben gerichteten Verschiebung der Chipkontaktstelle sind natürlich die oberen und unteren Halbleiterchips 1a und 1b beide nach oben verschoben. Andere Komponenten sind bezüglich der Struktur zu jenen der ersten Ausführungsform identisch. Eine Einkapselungsharz erstreckt sich somit unter dem unteren Halbleiterchip 1b. Wenn eine Haftschicht entfernt wird, werden daher der untere Halbleiterchip 1b und die Chipkontaktstelle 4b niemals auf der Rückseite freigelegt.
  • Die Halbleiteranordnung der ersten Modifizierung wird auf die folgende Weise hergestellt. In der in 7 dargestellten Stufe des oben erklärten Herstellungsverfahrens B wird der untere Halbleiterchip 1b nicht an der Haftschicht 8 angebracht, und es wird lediglich ein Leiterrahmen einschließlich des Leiters 4a und der Chipkontaktstelle 4b an der Haftschicht angebracht. Die oberen und unteren Halbleiterchips 1a und 1b werden danach überkreuzt und mit dem Haftmittel verbunden bzw. gebondet, um im voraus integriert zu werden. Der obere Chip der integrierten Halbleiterchips wird auf die Chipkontaktstelle plaziert, auf welche das Haftmittel aufgebracht ist, und mit der Chipkontaktstelle befestigt.
  • Obwohl die Halbleiteranordnung der ersten Modifizierung eine Dicke besitzt, die im Vergleich mit der Halbleiteranordnung der 10 bis 13 nicht deutlich verringert ist, ist die erstgenannte Halbleiteranordnung dahingehend vorteilhaft, dass ein umfassenderer Schutz gegenüber Feuchtigkeit und einer äußeren Kraft möglich ist, da der Halbleiterchip auf der Rückseite nicht freigelegt ist.
  • Zweite Modifizierung
  • 18 bis 21 stellen jeweils Querschnittsansichten einer Halbleiteranordnung einer zweiten Modifizierung der ersten Ausführungsform dar, welche denjenigen entlang der jeweiligen Linien A-A', B-B', C-C' und D-D' von 9 entsprechen. Die zweite Modifizierung ist durch den Unterschied in der Dicke zwischen den oberen und unteren Halbleiterchips 1a und 1b im Vergleich mit der oben erörterten Ausführungsform charakterisiert. Andere Komponenten sind in Bezug auf die Struktur mit jenen der ersten Modifizierung identisch. Eine Chipkontaktstelle 4b der zweiten Modifizierung ist ebenfalls nach oben verschoben, und somit kann das Herstellungsverfahren der ersten Modifizierung angewandt werden.
  • Mit dieser Struktur ist die vorliegende Erfindung auf irgendeine Kombination verschiedener Typen von Halbleiterchips anwendbar. Dementsprechend können viele Halbleiteranordnungen mit einer geringen Dicke bei einer hohen Vielseitigkeit erzielt werden.
  • Zweite Ausführungsform
  • Entsprechend 22 enthalten Leiterrahmen 14 und 15 Leiterabschnitte 14a und 15a und Chipkontaktstellenab schnitte 14b und 15b. Während die Leiterabschnitte 14a und 15a tatsächlich viele Leiterstifte besitzen, werden die jeweiligen Leiterstifte nicht unterscheidbar abgebildet, um die gesamte Struktur einfach darzustellen. Während der Leiterabschnitt 14a und der Chipkontaktstellenabschnitt 14b nahezu koplanar zueinander sind, d. h. in einer gemeinsamen Ebene liegen, kann einer von ihnen nach oben oder nach unten verschoben werden. Der Chipkontaktstellenabschnitt 14b enthält eine Ausdehnung 44b und einen gegenüberliegenden Abschnitt 54b. Der Kontaktstellenabschnitt 15b des Leiterrahmens 15 enthält ebenfalls eine Ausdehnung 45h und einen gegenüberliegenden Abschnitt 55b.
  • Ein Halbleiterchip 1b ist über ein Bondmaterial 17 an dem Chipkontaktstellenabschnitt 14b des oberen Leiterrahmens 14 angehaftet bzw. angeklebt, während ein Halbleiterchip 1a über ein Chipbondmaterial 17 an dem Chipkontaktstellenabschnitt 15b des unteren Leiterrahmens 15 angehaftet ist. Zwei Halbleiterchips 1a und 1b sind somit befestigt und haften des weiteren mittels des Chipbondmaterials 17 aneinander. Ein (nicht dargestellter) Verbindungsanschluss des oberen Halbleiterchips 1a und ein (nicht dargestellter) Leiterstift des Leiterabschnitts 14a sind durch einen Draht 5 verbunden. Diese Komponenten sind vollständig durch ein Einkapselungsharz eingekapselt, um die Komponenten in der Halbleiteranordnung vor Feuchtigkeit und einer äußeren Kraft zu schützen.
  • Entsprechend 23 hält der Chipkontaktstellenabschnitt 14b des oberen Leiterrahmens 14 den unteren Halbleiterchip 1b über das Chipbondmaterial 17, und der Chipkontaktstellenabschnitt 15b des unteren Leiterrahmens 15 hält den oberen Halbleiterchip 1a über das Bondmaterial 17. Dabei tritt eine Bezugsebene P durch jeweilige Mitten der Dicken der oberen und unteren Leiterrahmen 14 und 15 hindurch. Einer von Drähten 5 ist zur Erdung an die Chipkontaktstellenabschnitte 14b und 15b angeschlossen. Wie in
  • 23 dargestellt sind zwei Leiterrahmen in vertikaler Richtung relativ zu der Bezugsebene P verschoben, und zwei überlappende Halbleiterchips sind zwischen jenen zwei Leiterrahmen angeordnet. Folglich überlappen sich die Halbleiterchips 1a und 1b und die Leiterrahmen 14 und 15 nicht in der Draufsicht, und somit ist die gesamte Dicke nicht die Kombination der jeweiligen Dicken. Auf diese Weise kann die Halbleiteranordnung eine verringerte Dicke besitzen.
  • Ein Verfahren zur Herstellung der in 22 und 23 dargestellten Halbleiteranordnung wird nun beschrieben. 24 und 25 zeigen obere und untere Leiterrahmen 14 bzw. 15. Leiterabschnitte 14a und 15a und Chipkontaktstellenabschnitte 14b und 15b der jeweiligen Leiterrahmen 14 und 15 sind zwischen oberen Rahmen 14c und 15c und unteren Rahmen 14d und 15d gebildet. 26 stellt dar, dass angenommen wird, dass der untere Halbleiterchip 1b an der Bodenoberfläche des Chipkontaktstellenabschnitts 14b des oberen Leiterrahmens 14 befestigt wird. 27 stellt dar, dass der obere Halbleiterchip 1a an der oberen Oberfläche des Chipkontaktstellenabschnitts 15b des unteren Leiterrahmens 15 befestigt wird. Bevor bei einer tatsächlichen Herstellung diese Leiterrahmen sich überlappen, wird ein Halbleiterchip an lediglich einem der Leiterrahmen befestigt. Wenn die Halbleiterchips an beiden Leiterrahmen jeweils befestigt werden, die nicht überlappt sind, würden bei der Ausrichtung irgendwelche ungünstigen Umstände auftreten.
  • 28 zeigt eine Draufsicht, welche die Positionsbeziehung zwischen oberen und unteren Leiterrahmen 14 und 15 darstellen, die sich überlappen, ohne dass ein Halbleiterchip daran befestigt ist. Entsprechend 28 ist der Chipkontaktstellenabschnitt 14b des oberen Leiterrahmens 14 über dem Chipkontaktstellenabschnitt 15b des unteren Leiterrahmens 15 lokalisiert. Wenn der untere Halbleiterchip 1b an der Bodenoberfläche des Chipkontaktstellenabschnitts 14b befestigt wird, befinden sich der untere Halbleiterchip 1b und der Chipkontaktstellenabschnitt 15b nahezu auf derselben Höhe. Wenn des weiteren der obere Halbleiterchip 1b an der oberen Oberfläche des unteren Chipkontaktstellenabschnitts 15b befestigt wird, befinden sich der obere Halbleiterchip 1a und der Chipkontaktstellenabschnitt 14b nahezu auf derselben Höhe.
  • 29 zeigt eine Draufsicht, welche darstellt, dass die jeweiligen Halbleiterchips an den Chipkontaktstellenabschnitten 14b und 15b der zwei Leiterrahmen 14 und 15 befestigt sind (ein Chip an jedem Chipkontaktstellenabschnitt) und dass sie sich überlappen und an vier Ecken punktgeschweißt sind. Das Bondmaterial ist dabei nicht dargestellt. Die zwei Leiterrahmen werden somit durch Punktschweißen stabil angeschlossen, und danach werden der obere Halbleiterchip 1a und der untere Halbleiterchip 1b jeweils mit dem oberen Leiterabschnitt 14a und dem unteren Leiterabschnitt 15a durch jeweilige Drähte verbunden. Das Gebiet, welches durch die in 29 dargestellte Formstücklinie (mold line) Lm eingeschlossen ist, wird mit einem Einkapselungsharz gefüllt, um die obere Seite und die untere Seite zu bedecken und dementsprechend die Halbleiterchips, Drähte und dergleichen einzukapseln. Danach wird eine Halbleiteranordnung entlang der Schnittlinie Lc von 29 geschnitten.
  • 30 bis 33 zeigen Querschnittsansichten jeweils entlang A-A', B-B', C-C' und D-D' von 29. Es ist aus diesen Figuren ersichtlich, dass die Dicke einer Halbleiteranordnung eines TSOP-Typs durch Anordnen von zwei Halbleiterchips in dem durch Leiterrahmen umgebenen Gebiet verringert werden kann. Darüber hinaus ist das Herstellungsverfahren der zweiten Ausführungsform, bei welchem Punktschweißen angewandt wird, um eine effiziente Herstellung zu erzielen, für eine kostengünstige und eine Massenherstellung von Halbleiteranordnungen geeignet.
  • Dritte Ausführungsform
  • 34 zeigt eine Draufsicht auf eine Halbleiteranordnung einer dritten Ausführungsform der vorliegenden Erfindung in einer Zwischenstufe. 35 zeigt eine Querschnittsansicht entlang A-A' der in 34 dargestellten Halbleiteranordnung. Ein Leiterrahmen 24 enthält Leiterabschnitte 24a und Chipkontaktstellenabschnitte 24b und 24c. Leiterabschnitte 24a rechts und links sind auf derselben Ebene lokalisiert. Eine Bezugsebene P tritt durch die Mitte der Dicke des Leiterrahmens 24 hindurch. Der Chipkontaktstellenabschnitt 24b wird derart verarbeitet, dass er relativ zu dem rechten Leiterabschnitt 24a nach oben verschoben wird, und der Chipkontaktstellenabschnitt 24c wird derart verarbeitet, dass er relativ zu dem linken Leiterabschnitt 24a nach unten verschoben wird. Die Chipkontaktstellenabschnitte werden um einen Abstand S wie in 35 dargestellt verschoben, der gleich der Summe der Hälfte der Dicke des Leiterrahmens 24 von der Bezugsebene P aus und der Hälfte der Dicke eines Chipbondmaterials 17 ist. Ein unterer Halbleiterchip 1b wird über das Chipbondmaterial 17 an der Bodenoberfläche des nach oben verschobenen Chipkontaktstellenabschnitts 24b befestigt, und ein oberer Halbleiterchip 1a wird über das Chipbondmaterial 17 an der oberer Oberfläche des nach unten geschobenen Chipkontaktstellenabschnitts 24c befestigt.
  • Bei der oben erörterten Struktur überlappen sich die Überlappungsabschnitte der zwei Halbleiterchips und der Leiterrahmen nicht, und die Halbleiterchips und dergleichen sind vertikal symmetrisch zu dem Leiterrahmen. Dementsprechend treten eine thermische Spannung und eine ungleichförmige Spannungsverteilung selten auf, und es wird eine große Widerstandsfähigkeit gegenüber einer Deformierung wie einer Verwerfung bzw. Verkrümmung erzielt. Darüber hinaus gibt es keine extra Dicke des Einkapselungsharzes.
  • Vorstehend wurde eine Halbleiteranordnung und ein Verfahren zu deren Herstellung offenbart. Bei der Halbleiteranordnung wird eine Verringerung der Größe und eine Verdichtung durch Verringern der Dicke der Halbleiteranordnung ohne ein Erhöhen der Fläche erzielt. Anschlusselektroden (4a) werden in der Draufsicht außerhalb eines Gebiets angeordnet, wo die Halbleiterchips (1a und 1b) angeordnet werden. Ein unterer Halbleiterchip (1b) wird derart plaziert, dass er in dem Bereich der Höhe mit den Anschlusselektroden überlappt, ein oberer Halbleiterchip (1a) wird über dem unteren Halbleiterchip plaziert, ein Draht (5) verbindet die oberen und unteren Halbleiterchips mit den Anschlusselektroden, und ein Einkapselungsharz (6) kapselt die oberen und unteren Halbleiterchips und den Draht ein. Die Bodenoberfläche des Einkapselungsharz ist koplanar zu der Bodenoberfläche der Anschlusselektroden, d. h. beide Bodenoberflächen liegen in einer gemeinsamen Ebene.

Claims (14)

  1. Halbleiteranordnung, welche Anschlusselektroden (4a) aufweist, die in der Draufsicht außerhalb eines Gebiets angeordnet sind, in welchem Halbleiterchips angeordnet sind, mit: einem unteren Halbleiterchip (1b), dessen Ausdehnung in Hochrichtung mit jener der Anschlusselektroden (4a) überlappt; einem oberen Halbleiterchip (1a), der über dem unteren Halbleiterchip (1b) lokalisiert ist; Drähten (5), welche die oberen und unteren Halbleiterchips (1a, 1b) mit den Anschlusselektroden (4a) verbinden; und einem Einkapselungsharz (6), welches die oberen und unteren Halbleiterchips (1a, 1b) und den Draht (5) einkapselt, wobei die Bodenflächen des Einkapselungsharzes (6) und der Anschlusselektroden (4a) in einer gemeinsamen Ebene liegen.
  2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der obere Halbleiterchip (1a) von einem Chipkontaktstellenabschnitt (4b) gehalten wird, dessen Ober- und Unterseite in einer gemeinsamen Ebene mit den Ober- und Unterseiten der Anschlusselektroden (4a) liegt, und der untere Halbleiterchip (1b) ohne eine Überlappung in der Draufsicht mit dem Chipkontaktstellenabschnitt (4b) angeordnet ist.
  3. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Bodenoberflächen des unteren Halbleiterchips (1b) und des Einkapselungsharzes (6) in einer gemeinsamen Ebene liegen und die Bodenoberfläche des unteren Halbleiterchips (1b) von dem Einkapselungsharz (6) freigelegt ist.
  4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der obere Halbleiterchip (1a) von einem höher als die Anschlusselektroden (4a) lokalisierten Chipkontaktstellenabschnitt (4b) gehalten wird und der untere Halbleiterchip (1b) eine Bodenoberfläche besitzt, die von dem Einkapselungsharz (6) eingekapselt ist.
  5. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiteranordnung vom QFN-Typ ist, wobei die Anschlusselektroden (4a) derart außen angeordnet sind, dass sie die Halbleiterchips (1a, 1b) umgeben.
  6. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die oberen und unteren Halbleiterchips (1a, 1b) eine rechteckige Form aufweisen, Verbindungsanschlüsse der Halbleiterchips entlang den kürzeren Seiten der Rechtecke einander gegenüberliegend angeordnet sind und die rechteckig geformten oberen und unteren Halbleiterchips (1a, 1b) derart angeordnet sind, dass sie sich in der Draufsicht überkreuzen.
  7. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die außen angeordneten Anschlusselektroden (4a) Leiter sind, die entlang von zwei gegenüberliegenden Seiten mit den Halbleiterchips (1a, 1b) dazwischen angeordnet sind.
  8. Halbleiteranordnung eines TSOP-Typs, welche Halbleiterchips (1a, 1b) aufweist, die zwischen einem ersten Leiterabschnitt (14a, 24a) und einem zweiten Leiterabschnitt (15a, 24a) angeordnet sind, welche jeweils an zwei in der Draufsicht gegenüberliegenden Seiten vorgesehen sind, mit: einem ersten Chipkontaktstellenabschnitt (14b, 24b), welcher in einem Stück mit dem ersten Leiterabschnitt (14a, 24a) ausgebildet ist und bezüglich einer Bezugsebene (P) höher als der erste Leiterabschnitt (14a, 24a) gelegen ist, wobei die Bezugsebene (P) durch die Mittenposition zwischen der höchsten Oberfläche und der niedrigsten Oberfläche der ersten und zweiten Leiterabschnitte (14a, 24a, 15a) verläuft; einem zweiten Chipkontaktstellenabschnitt (15b, 24c), welcher in einem Stück mit dem zweiten Leiterabschnitt (15a, 24a) ausgebildet ist und bezüglich der Bezugsebene (P) niedriger als der zweite Leiterabschnitt (15a, 24a) gelegen ist; und einem unteren Halbleiterchip (1b), welcher von dem ersten Chipkontaktstellenabschnitt (14b, 24b) gehalten wird, und einem oberen Halbleiterchip (1a), welcher von dem zweiten Chipkontaktstellenabschnitt (15b, 24c) gehalten wird, wobei die zwei Halbleiterchips sich teilweise überlappen, wobei deren jeweilige Ausdehnungen in der Hochrichtung mit denen der ersten und zweiten Leiterabschnitte (14a, 24a, 15a) überlappen.
  9. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet, dass der erste Chipkontaktstellenabschnitt (14b) für einen ersten Leiterrahmen (14) vorgesehen ist, der einschließlich dem ersten Leiterabschnitt (14a) über der Bezugsebene (P) lokalisiert ist, und der zweite Chipkontaktstellenabschnitt (15b) für einen zweiten Leiterrahmen (15) vorgesehen ist, der einschließlich dem zweiten Leiterabschnitt (15a) unter der Bezugsebene (P) lokalisiert ist.
  10. Halbleiteranordnung nach Anspruch 9, dadurch gekennzeichnet, dass der erste Chipkontaktstellenabschnitt (14b) L-förmig ausgebildet ist und eine erste Ausdehnung (44b), welche sich von einem Ende des ersten Leiterabschnitts (14a) auf den zweiten Leiterabschnitt (15a) zu erstreckt, und einen ersten gegenüberliegenden Abschnitt (54b) enthält, der sich von der ersten Ausdehnung ausdehnt und parallel zu dem ersten Leiterabschnitt (14a) erstreckt, der zweite Chipkontaktstellenabschnitt (15b) in der Draufsicht gegenüberliegend zu dem ersten Chipkontaktstellenabschnitt (14b) angeordnet und L-förmig ausgebildet ist und eine zweite Ausdehnung (45b), welche sich von einem Ende des zweiten Leiterabschnitts (15a) auf den ersten Leiterabschnitt (14a) zu erstreckt, und einen zweiten gegenüberliegenden Abschnitt (55b) enthält, welcher sich von der zweiten Ausdehnung ausdehnt und sich parallel zu dem zweiten Leiterabschnitt (15a) erstreckt, wobei die erste Ausdehnung (44b) und der erste gegenüberliegende Abschnitt (54b) eine Bodenoberfläche aufweisen, welche den unteren Halbleiterchip (1b) hält, und die zweite Ausdehnung (45b) und der zweite gegenüberliegende Abschnitt (55b) eine obere Oberfläche aufweisen, welche den oberen Halbleiterchip (1a) hält.
  11. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet, dass die ersten und zweiten Leiterabschnitte (24a) und die ersten und zweiten Chipkontaktstellenabschnitte (24b, 24c) in einem gemeinsamen Leiterrahmen (24a) integriert sind, wobei die Bezugsebene (P) durch die Mitte der Dicke des Leiterrahmens (24a) verläuft, der erste Chipkontaktstellenabschnitt (24b) den unteren Halbleiterchip (1b) der teilweise überlappten Halbleiterchips hält und der zweite Chipkontaktstellenabschnitt (24c) den oberen Halbleiterchip (1a) hält.
  12. Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Mitte der Dicke des Chipkontaktstellenabschnitts (14b, 24b) und die Mitte der Dicke des zweiten Chipkontaktstellenabschnitts (15b, 24c) vertikal beabstandet von der Bezugsebene (P) in jeweiligen Richtungen einander gegenüberliegend sind, jede um einen Abstand gleich der Summe der Hälfte der Dicke des Leiterrahmens (14, 15, 24a) und der Hälfte der Dicke einer Haftschicht, welche die oberen und unteren Halbleiterchips (1a, 1b) verbindet.
  13. Verfahren zur Herstellung einer Halbleiteranordnung, mit: einem Schritt des Leiterrahmenstapelns, wobei ein erster Leiterrahmen (14) auf einen zweiten Leiterrahmen (15) gestapelt wird, wobei der erste Leiterrahmen einen ersten Leiterabschnitt (14a) und einen ersten Chipkontaktstellenabschnitt (14b) enthält, der sich in einer L-Form von einem Ende des ersten Leiterabschnitts (14a) entlang dem Rand eines Gebiets erstreckt, in welchem ein unterer Halbleiterchip (1b) angeordnet ist, wobei der zweite Leiterrahmen einen zweiten Leiterabschnitt (15a) und einen zweiten Chipkontaktstellenabschnitt (15b) enthält, welcher dem ersten Chipkontaktstellenabschnitt in der Draufsicht gegenüberliegt und sich in einer L-Form von einem Ende des zweiten Leiterabschnitts (15a) entlang dem Rand eines Gebiets erstreckt, in welchem ein oberer Halbleiterchip (1a) angeordnet ist, wobei die ersten und zweiten Leiterabschnitte (14a, 15a) in der Draufsicht den oberen und unteren Halbleiterchips dazwischen gegenüberliegen; einem Schritt des Halbleiterchipbondens, wobei der untere Halbleiterchip (1b) auf den ersten Chipkontaktstellenabschnitt (14b) und der obere Halbleiterchip (1a) auf den zweiten Chipkontaktstellenabschnitt (15b) gebondet wird; einem Schritt des Schweißens, wobei der erste Leiterrahmen (14) und der zweite Leiterrahmen (15) an ihrem überlappenden Abschnitt geschweißt werden; einem Schritt des Drahtbondens, wobei die oberen und unteren Halbleiterchips (1a, 1b) durch einen Draht (5) an eine Anschlusselektrode angeschlossen werden; einem Schritt des Harzeinkapselns, wobei mittels eines Harzes (6) ein Gebiet innerhalb des geschweißten überlappenden Abschnitts (20) eingekapselt wird; und einem Schritt des Abschneidens, wobei ein Abschnitt außerhalb des mit Harz eingekapselten ersten und zweiten Leiterabschnitts (14a, 15a) und der oberen und unteren Halbleiterchips (1a, 1b) in dem Harzeinkapselungsschritt abgeschnitten wird.
  14. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 13, dadurch gekennzeichnet, dass der Schritt des Leiterrahmenstapelns und der Schritt des Halbleiterchipbondens kombiniert sind und der Schritt des Leiterrahmenstapelns und der Schritt des Halbleiterchipbondens einen Schritt des Chipbondmaterialanordnens enthalten, wobei ein Chipbondmaterial angeordnet wird, welches die oberen und unteren Halbleiterchips (1a, 1b) auf die ersten und zweiten Chipkontaktstellenabschnitte (14b, 15b) bondet.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
JP2006019652A (ja) * 2004-07-05 2006-01-19 Toshiba Corp 半導体装置
US20060056233A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a buffered flash memory
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
JP5217291B2 (ja) * 2006-08-04 2013-06-19 大日本印刷株式会社 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP4918391B2 (ja) * 2007-04-16 2012-04-18 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2010129848A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 半導体装置
US8110440B2 (en) 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
EP2581937B1 (de) * 2010-06-11 2017-09-06 Panasonic Intellectual Property Management Co., Ltd. Harzversiegeltes halbleiterbauelement und herstellungsverfahren dafür
DE102010047128A1 (de) * 2010-09-30 2012-04-05 Infineon Technologies Ag Hallsensoranordnung zum redundanten Messen eines Magnetfeldes
CN107845619B (zh) * 2011-07-22 2022-01-18 超大规模集成电路技术有限责任公司 堆叠式管芯半导体封装体
JP2015527753A (ja) * 2012-09-07 2015-09-17 イオプレックス リミテッド 印刷形成による端子パッドを有するリードキャリア
JP2014207821A (ja) 2013-04-15 2014-10-30 矢崎総業株式会社 電子部品及び電子部品の組付構造
US9275944B2 (en) * 2013-08-29 2016-03-01 Infineon Technologies Ag Semiconductor package with multi-level die block
US8952509B1 (en) * 2013-09-19 2015-02-10 Alpha & Omega Semiconductor, Inc. Stacked multi-chip bottom source semiconductor device and preparation method thereof
DE102014213217A1 (de) * 2014-07-08 2016-01-14 Continental Teves Ag & Co. Ohg Körperschallentkopplung an mit Geberfeldern arbeitenden Sensoren
US9754864B1 (en) * 2016-06-23 2017-09-05 Alpha And Omega Semiconductor Incorporated Semiconductor power device having single in-line lead module and method of making the same
JP6846225B2 (ja) * 2017-02-06 2021-03-24 ラピスセミコンダクタ株式会社 検査回路、半導体記憶素子、半導体装置、および接続検査方法
WO2019021766A1 (ja) * 2017-07-24 2019-01-31 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP6780675B2 (ja) * 2017-07-24 2020-11-04 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP7167721B2 (ja) * 2019-01-10 2022-11-09 株式会社デンソー 半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521703A (ja) * 1991-07-11 1993-01-29 Mitsubishi Electric Corp 半導体装置
JPH05218295A (ja) * 1992-02-04 1993-08-27 Fujitsu Ltd 半導体装置
JP2000156464A (ja) * 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
JP2000260936A (ja) * 1999-03-11 2000-09-22 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000269409A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2309388A (en) * 1987-08-26 1989-03-31 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JPH0444145A (ja) * 1990-06-11 1992-02-13 Nec Corp 端末構成認識方式
JPH0444145U (de) * 1990-08-15 1992-04-15
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
KR0149798B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH08222681A (ja) * 1995-02-14 1996-08-30 Toshiba Corp 樹脂封止型半導体装置
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
JPH1012773A (ja) * 1996-06-24 1998-01-16 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100237051B1 (ko) * 1996-12-28 2000-01-15 김영환 버텀리드 반도체 패키지 및 그 제조 방법
US6133637A (en) * 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
JP3495566B2 (ja) * 1997-07-23 2004-02-09 三洋電機株式会社 半導体装置
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
US6215193B1 (en) * 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
US6163076A (en) * 1999-06-04 2000-12-19 Advanced Semiconductor Engineering, Inc. Stacked structure of semiconductor package
JP3497775B2 (ja) * 1999-08-23 2004-02-16 松下電器産業株式会社 半導体装置
JP3460646B2 (ja) * 1999-10-29 2003-10-27 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
JP2001127244A (ja) * 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
JP3429245B2 (ja) * 2000-03-07 2003-07-22 沖電気工業株式会社 半導体装置及びその製造方法
US6448659B1 (en) * 2000-04-26 2002-09-10 Advanced Micro Devices, Inc. Stacked die design with supporting O-ring
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
JP3668101B2 (ja) * 2000-07-05 2005-07-06 三洋電機株式会社 半導体装置
US6365966B1 (en) * 2000-08-07 2002-04-02 Advanced Semiconductor Engineering, Inc. Stacked chip scale package
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
JP2002093992A (ja) * 2000-09-13 2002-03-29 Seiko Epson Corp 半導体装置及びその製造方法
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6462422B2 (en) * 2001-01-19 2002-10-08 Siliconware Precision Industries Co., Ltd. Intercrossedly-stacked dual-chip semiconductor package
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521703A (ja) * 1991-07-11 1993-01-29 Mitsubishi Electric Corp 半導体装置
JPH05218295A (ja) * 1992-02-04 1993-08-27 Fujitsu Ltd 半導体装置
JP2000156464A (ja) * 1998-11-20 2000-06-06 Hitachi Ltd 半導体装置の製造方法
JP2000260936A (ja) * 1999-03-11 2000-09-22 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000269409A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置

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